[go: up one dir, main page]

KR102188589B1 - 실리콘 단결정 웨이퍼의 열처리방법 - Google Patents

실리콘 단결정 웨이퍼의 열처리방법 Download PDF

Info

Publication number
KR102188589B1
KR102188589B1 KR1020167018684A KR20167018684A KR102188589B1 KR 102188589 B1 KR102188589 B1 KR 102188589B1 KR 1020167018684 A KR1020167018684 A KR 1020167018684A KR 20167018684 A KR20167018684 A KR 20167018684A KR 102188589 B1 KR102188589 B1 KR 102188589B1
Authority
KR
South Korea
Prior art keywords
heat treatment
single crystal
silicon single
crystal wafer
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020167018684A
Other languages
English (en)
Other versions
KR20160106602A (ko
Inventor
료지 호시
히로유키 카마다
Original Assignee
신에쯔 한도타이 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신에쯔 한도타이 가부시키가이샤 filed Critical 신에쯔 한도타이 가부시키가이샤
Publication of KR20160106602A publication Critical patent/KR20160106602A/ko
Application granted granted Critical
Publication of KR102188589B1 publication Critical patent/KR102188589B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/02—Heat treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B33/00—Silicon; Compounds thereof
    • C01B33/02—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/005—Oxydation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L29/32—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/50—Physical imperfections
    • H10D62/53—Physical imperfections the imperfections being within the semiconductor body 
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Organic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Thermal Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

본 발명은, 실리콘 단결정 웨이퍼에 산화성 분위기하에서 열처리를 행하는 방법으로서, 상기 열처리를 행할 때의 열처리온도, 상기 열처리를 행하기 전의 상기 실리콘 단결정 웨이퍼 중의 산소농도, 및 상기 실리콘 단결정 웨이퍼를 잘라낸 실리콘 단결정의 육성조건의 3자의 상관관계로부터 구해지는 조건에 기초하여 열처리를 행하는 실리콘 단결정 웨이퍼의 열처리방법이다. 이에 따라, 산화성 분위기하에서의 열처리에 의해, 저비용이고, 효율적이며, 또한 확실히 실리콘 단결정 웨이퍼의 Void 결함이나 미소한 산소석출핵을 소멸시키는 실리콘 단결정 웨이퍼의 열처리방법이 제공된다.

Description

실리콘 단결정 웨이퍼의 열처리방법{HEAT-TREATMENT METHOD FOR SINGLE-CRYSTAL SILICON WAFER}
본 발명은, 산화성 분위기하에서의 실리콘 단결정 웨이퍼의 열처리방법에 관한 것이다.
최근, 디바이스의 고집적화에 수반하여, 실리콘(Si) 단결정 웨이퍼의 고품질 요구가 까다로워지고 있다. 여기서 말하는 고품질이란, 디바이스가 동작하는 영역에서 결함이 없는 것이다. 메모리나 로직 등 종래 대량으로 제조되었던 디바이스의 대부분은, 웨이퍼의 표면 근방에서 동작하므로, 표면 근방의 무결함화가 이루어져 왔다. 이들을 달성할 수 있는 웨이퍼로서, 에피택셜 웨이퍼, 어닐 웨이퍼, 무결함결정으로부터 잘라낸 PW(폴리쉬드 웨이퍼) 등이 있다.
그러나 최근에는 에너지절약의 관점에서, 파워디바이스 등이 주목받고 있다. 이 디바이스를 Si결정으로 제작하는 경우, 대량의 전기를 흘리기 때문에, 웨이퍼의 두께방향으로 전기를 흘리는 경우가 많아졌다. 따라서, 표층 근방뿐만 아니라, 웨이퍼의 내부에 있어서도 무결함화가 필요해지고 있다. 이를 달성하기 위하여, 예를 들어 에피택셜 웨이퍼에 있어서 에피택셜층의 두께를 디바이스로서 사용하는 두께까지 두껍게 쌓는다는 것은 가능하다. 그러나 이는 매우 고비용이며, 비현실적이다. 이에 결정을 육성하는 단계에서 Grown-in 결함을 없애고, 결정 전체를 무결함화한 무결함결정으로부터 웨이퍼를 잘라내는 것이 유효하다.
Grown-in 결함에는, 격자점의 Si원자가 결락(欠落)된 Vacancy(공공(空孔))타입의 Void 결함과, 격자간에 Si원자가 들어간 Interstitial-Si(격자간Si, 이하 I-Si라고 표기하기도 함)타입의 전위 클러스터결함의 2종류가 존재하는 것이 알려져 있다. 이 Grown-in 결함의 형성상태는, 단결정의 성장속도나 실리콘 융액으로부터 인상된 단결정의 냉각조건에 따라 차이가 발생한다.
예를 들어 성장속도를 비교적 크게 설정하여 단결정을 육성한 경우에는, Vacancy가 우세해지는 것이 알려져 있다. 이 Vacancy가 응집하여 모인 공동상(空洞狀)의 결함은 Void 결함이라 불리고, 검출되는 방법에 따라 호칭은 상이하나, FPD(Flow Pattern Defect), COP(Crystal Originated Particle) 혹은 LSTD(Laser Scattering Tomography Defect) 등으로서 검출된다. 이들 결함이 예를 들어 실리콘기판 상에 형성되는 산화막에 도입되면, 산화막의 내압불량의 원인이 되는 등, 전기적인 특성을 열화시킨다고 생각되고 있다.
한편 성장속도를 비교적 저속으로 설정하여 단결정을 육성한 경우에는, I-Si가 우세해지는 것이 알려져 있다. 이 I-Si가 응집하여 모이면, 전위루프 등이 클러스터링했다고 여겨지는 LEP(Large Etch Pit=전위 클러스터결함)가 검출된다. 이 전위 클러스터결함이 발생하는 영역에 디바이스를 형성하면, 전류리크 등 중대한 불량을 일으킨다고 일컬어지고 있다.
이에 Vacancy가 우세해지는 조건과 I-Si가 우세해지는 조건의 중간적인 조건으로 결정을 육성하면, Vacancy나 I-Si가 없거나, 혹은 Void 결함이나 전위 클러스터결함을 형성하지 않을 정도의 소량밖에 존재하지 않는, 무결함영역이 얻어진다. 이러한 무결함결정을 얻는 방법으로는, 예를 들어 특허문헌 1에 개시되어 있는 노내온도나 성장속도의 제어에 의한 방법이 제안되어 있다. 그러나, 무결함결정은 일반적으로 성장속도가 느리므로 생산성은 상대적으로 낮다는 문제가 있다.
또한 CZ결정에 있어서 무결함영역을 판정하는 수단은 다양하게 있으나, 그 중의 하나로 산소석출물이 있다. 이는 CZ실리콘결정 중에 존재하는 산소가, 열처리를 가하면 산소석출물(SiO2)을 형성하는 것이다. 이 산소석출반응은 Vacancy가 존재하면 진행되기 쉬워지는 특성이 있으므로, 결함영역에 의해 산소석출물의 생성상황이 상이한 것을 이용하여, 결함영역을 판정하는 것이다.
최근 파워디바이스나 RF디바이스를 비롯하여, 메모리나 로직 등 다양한 디바이스로 저산소품의 수요가 높아지고 있다. 이는 산소가 있으면 저온열처리로 도너화되어 저항률이 변화되는 것, 디바이스프로세스가 깔끔해져서 종래 행해온 웨이퍼 내부에 산소석출물을 형성하여 중금속불순물을 게터링한다는 기술이 불필요해지고 있는 것 등으로 인해서이다. 한편, 저산소농도화함으로써, 상기 서술한 산소석출물에 의한 결함평가가 어려워지고, 무결함영역의 판정이 어려워진다는 문제점도 있다.
이상과 같은 무결함결정에 있어서의 문제점을 해결하는 수단 중 하나가, 성장속도를 높이는 것이 가능한 Vacancy-rich 영역에서 결정을 육성하는 것이다. 그러나 이 영역에 있어서는 Vacancy가 응집한 Void 결함이 발생한다. 이에 이들 Void 결함을 소멸시키는 기술이 과거에 개시되어 있다.
특허문헌 2, 3에서는 비산화성 열처리+산화열처리로 Void 결함을 소멸시키는 기술이 개시되어 있다. 이들 기술에서는, 우선 비산화성 열처리를 실시함으로써, 웨이퍼 표층근방의 산소를 외방확산시키고, 공동상의 Void 결함의 내벽에 존재하는 내벽산화막을 용해시킨다. 그 후 산화열처리를 행하고, 표면에 형성된 산화막으로부터 I-Si를 웨이퍼 내부에 주입하여 Void 결함을 메운다는 기술이다. 특허문헌 4에서는 처리 순서를 반대로 한 산화열처리+비산화성 열처리라는 기술이 개시되어 있다.
이들 기술에 의해 Void 결함을 소멸시키는 것은 가능하나, 이들 기술에서는 2단계의 열처리가 필요하며 고비용이다. 또한 표층근방의 Void 결함만 없앨 수 있다는 문제점이 있다.
또한 특허문헌 5에서는, 1,300℃에서 산화열처리하는 방법이 개시되어 있다. 이는 단단(單段)의 열처리이긴 하나, 1,300℃라는 고온으로 인해, 난이도가 높고, 웨이퍼오염이나 슬립전위발생의 문제도 있다.
이상의 기술에서는 산소농도의 영향이 명확화되어 있지 않다. 산소농도의 영향을 명기한 것으로는, 예를 들어 특허문헌 6이 있다. 이는 복수의 Void 결함이 연결된 형태를 증가시킴으로써, 열처리로 없어지기 쉽게 하는 기술이다. 그러나, 이 기술에서는 비산화성 열처리를 행하고 있으며, 이하에 서술하는 산화열처리와는 방향이 상이하여, 산소농도를 증가시키거나, 냉각속도를 늦추는 방향이 좋다고 되어 있다.
이에 반해 특허문헌 7에서는, 산화열처리의 경우에는, 산소농도가 낮으면 1,200℃ 이하의 비교적 저온의 처리만으로 Void 결함이 소멸되는 것이 개시되고, 공지기술로 되어 있다. 이는 실리콘결정 중의 산소고용한(固溶限)(평형농도)이 예를 들어 1,200℃에서는 약 8ppma-JEIDA이며, 이보다 산소농도가 낮은 경우에는, Void의 내벽산화막이 상기 서술한 특허문헌 2, 3과 같이 비산화성 열처리를 행하지 않아도, 용해되기 때문으로 여겨진다. 동시에 표면에 산화막이 형성되어 I-Si가 주입되므로, 산화열처리를 한 것만으로, 특별한 공정을 필요로 하지 않고 Void를 소멸시킬 수 있는 것이다.
특허문헌 8에서는 이 기술을 응용하여, 저산소 실리콘 웨이퍼에 산화열처리하고 Void 결함을 소멸시키는 기술이 개시되어 있다. 그러나, 특허문헌 8에는 Void 사이즈나 결정육성조건에 관한 기재가 없다. 또한, 특허문헌 9에서도 동일한 기술이 개시되어 있고, 여기에는 Void 사이즈로서 100nm로 비교적 큰 사이즈가 기재되어 있으나, 결정육성조건이나 그 의존성에 대해서는 언급하지 않았다. 후술하지만 Void 사이즈가 커지는 결정육성조건에서는, 산화열처리를 해도 Void 결함이 완전히 없어지지는 않으므로, 이들 기술에서는 Void 결함을 완전히 없애지 못한다는 문제가 있다. 또한 이들 기술은 모두 중성자 조사품이 대상이며, 이 회복열처리를 겸하기 때문인지 열처리온도가 높은 편인데다가, 처리시간이 긴 편이다. 이로 인해 저비용화라는 점에서는 문제가 있고, 더 나아가 웨이퍼오염이나 슬립전위발생의 면에서도 문제가 있었다.
일본특허공개 H11-157996호 공보 일본특허공개 H11-260677호 공보 WO2000/012786호 공보 일본특허공개 2013-89783호 공보 WO2003/056621호 공보 일본특허공개 2000-272996호 공보 WO2004/073057호 공보 일본특허공개 2006-344823호 공보 일본특허공개 2010-265143호 공보
본 발명은, 상기 문제를 해결하기 위하여 이루어진 것이며, 산화성 분위기하에서의 열처리에 의해, 저비용이고, 효율적이며, 또한 확실히 실리콘 단결정 웨이퍼의 Void 결함이나 미소한 산소석출핵을 소멸시키는 실리콘 단결정 웨이퍼의 열처리방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위하여, 본 발명에서는, 실리콘 단결정 웨이퍼에 산화성 분위기하에서 열처리를 행하는 방법으로서,
상기 열처리를 행할 때의 열처리온도, 상기 열처리를 행하기 전의 상기 실리콘 단결정 웨이퍼 중의 산소농도, 및 상기 실리콘 단결정 웨이퍼를 잘라낸 실리콘 단결정의 육성조건의 3자의 상관관계로부터 구해지는 조건에 기초하여 열처리를 행하는 실리콘 단결정 웨이퍼의 열처리방법을 제공한다.
이러한 열처리방법이면, 산화성 분위기하에서의 열처리에 의해, 저비용이고, 효율적이며, 또한 확실히 실리콘 단결정 웨이퍼의 Void 결함이나 미소한 산소석출핵을 소멸시킬 수 있다.
또한 이때, 상기 실리콘 단결정 웨이퍼로서, 질소가 도프되지 않은 실리콘 단결정으로부터 잘라낸 것을 이용하고, 상기 3자의 상관관계가, 하기의 관계식(A-1)로 표시되는 것이 바람직하다.
T≥37.5[Oi]+72.7IvoidA+860 (A-1)
(여기서, T: 열처리온도(℃), [Oi]: 열처리를 행하기 전의 실리콘 단결정 웨이퍼 중의 산소농도(ppma-JEIDA)이며, IvoidA는 하기의 식(A-2)로 표시된다.)
IvoidA={(V/G)-(V/G)crt}1/3×{L(1150-1080)/V}1/2 (A-2)
(여기서, V: 성장속도(mm/min), G: 계면근방 온도구배(℃/mm), (V/G)crt: 무결함이 될 때의 V/G의 값, L(1150-1080): Void 결함형성온도대(帶) 1,150℃-1,080℃의 거리(mm)이다.)
또한 이때, 상기 실리콘 단결정 웨이퍼로서, 질소가 도프된 실리콘 단결정으로부터 잘라낸 것을 이용하고, 상기 3자의 상관관계가, 하기의 관계식(B-1)로 표시되는 것이 바람직하다.
T≥37.5[Oi]+72.7IvoidB+860 (B-1)
(여기서, T: 열처리온도(℃), [Oi]: 열처리를 행하기 전의 실리콘 단결정 웨이퍼 중의 산소농도(ppma-JEIDA)이며, IvoidB는 하기의 식(B-2)로 표시된다.)
IvoidB={(V/G)-(V/G)crt}1/3×{L(1080-1040)/2V}1/2 (B-2)
(여기서, V: 성장속도(mm/min), G: 계면근방 온도구배(℃/mm), (V/G)crt: 무결함이 될 때의 V/G의 값, L(1080-1040): 질소도프시의 Void 결함형성온도대 1,080℃-1,040℃의 거리(mm)이다.)
질소가 도프되지 않은 실리콘 단결정으로부터 잘라낸 웨이퍼를 이용하는 경우, 질소가 도프된 실리콘 단결정으로부터 잘라낸 웨이퍼를 이용하는 경우 모두, 각각의 관계식을 만족시키는 열처리온도, 산소농도, 결정육성조건으로 함으로써, 확실히 Void 결함을 소멸시킬 수 있다.
또한, 이때 상기 실리콘 단결정 웨이퍼로서, 5×1015atoms/cm3 이하의 질소가 도프된 실리콘 단결정으로부터 잘라낸 것을 이용하는 것이 바람직하다.
질소가 도프되지 않아도 상기 조건을 만족시키면 Void 결함은 소멸되는데, 질소가 도프된 것이면, 슬립전위에 대한 내성을 향상시키고, Void 사이즈를 줄일 수 있다.
또한 이때, 상기 실리콘 단결정 웨이퍼로서, Interstitial-Si에 기인하는 결함을 포함하지 않는 실리콘 단결정으로부터 잘라낸 것을 이용하는 것이 바람직하다.
이러한 실리콘 단결정 웨이퍼를 이용하면, Interstitial-Si에 기인하는 결함을 포함하지 않고, 또한 본 발명의 열처리방법에 의해 Void 결함이 소멸된 무결함의 실리콘 단결정 웨이퍼를 얻을 수 있다.
또한 이때, 상기 열처리온도는 900℃ 이상 1,200℃ 이하이며, 열처리시간은 1분 이상 180분 이하인 것이 바람직하다.
이러한 열처리온도이면, 전기적인 특성에 영향을 주는 사이즈의 Void 결함을 소멸시킬 수 있고, 또한 슬립전위의 발생을 억제할 수 있다.
또한, 이러한 열처리시간이면, Void 결함을 소멸시키는데 충분하며, 비용의 증가를 억제할 수 있다.
또한 이때, 상기 실리콘 단결정 웨이퍼로서, 상기 산소농도가 8ppma-JEIDA 이하인 것을 이용하는 것이 바람직하다.
이러한 산소농도이면, Void 결함의 소멸에 필요한 열처리온도를 낮출 수 있으므로, 비용을 낮출 수 있는데다가, 고온이 될수록 발생하기 쉬운 열처리시의 슬립전위의 발생을 억제할 수 있다.
또한 이때, 상기 실리콘 단결정 웨이퍼로서, 두께가 0.1mm 이상 20mm 이하인 것을 이용하는 것이 바람직하다.
이러한 두께이면, 용이하게 웨이퍼의 형상을 유지할 수 있고, 또한 열처리시간이 지나치게 길어지지 않으므로, 비용의 증가를 억제할 수 있다.
이상과 같이, 본 발명의 실리콘 단결정 웨이퍼의 열처리방법이면, 산화성 분위기하에서의 열처리에 의해, 저비용이고, 효율적이며, 또한 확실히, 슬립전위의 발생을 억제하면서 실리콘 단결정 웨이퍼의 Void 결함이나 미소한 산소석출핵을 소멸시킬 수 있다.
또한, I-Si에 기인하는 결함을 포함하지 않는 웨이퍼를 이용함으로써, Void, I-Si의 양방에 기인하는 결정결함을 포함하지 않는 무결함의 실리콘 단결정 웨이퍼를 얻을 수 있다. 이러한 웨이퍼이면, 특히, 메모리·CPU·파워디바이스 등 반도체디바이스의 기판으로서 이용되는 무결함 웨이퍼로서 호적하다.
도 1은 [실험]에 있어서 각 온도((a)1,150℃, (b)1,100℃, (c)1,050℃, (d)1,000℃)에서의 열처리시의 Void 결함 소멸조건을 산소농도와 Ivoid에 대하여 플롯한 그래프이다.
상기 서술한 바와 같이, 산화성 분위기하에서의 열처리에 의해, 저비용이고, 효율적이며, 또한 확실히 실리콘 단결정 웨이퍼의 Void 결함이나 미소한 산소석출핵을 소멸시킬 수 있는 열처리방법의 개발이 요구되었다.
산화열처리에 의해 Void 결함이 소멸되는지 여부가, 열처리온도와 웨이퍼의 산소농도에 관계된 것은 특허문헌 7에 의해 공지되나, 본 발명자들이 예의 검토를 거듭한 결과, 실제로는 Void 결함을 소멸시킬 수 있는 산화열처리의 조건에는, 열처리온도와 웨이퍼의 산소농도뿐만 아니라, 웨이퍼를 잘라낸 단결정의 육성조건도 관계되어 있는 것이 판명되었다. 이로부터, 이들 3자의 상관관계로부터 구해지는 조건에 기초하여 열처리를 행함으로써 상기 과제를 달성할 수 있는 것을 발견하여, 본 발명을 완성시켰다.
즉, 본 발명은, 실리콘 단결정 웨이퍼에 산화성 분위기하에서 열처리를 행하는 방법으로서,
상기 열처리를 행할 때의 열처리온도, 상기 열처리를 행하기 전의 상기 실리콘 단결정 웨이퍼 중의 산소농도, 및 상기 실리콘 단결정 웨이퍼를 잘라낸 실리콘 단결정의 육성조건의 3자의 상관관계로부터 구해지는 조건에 기초하여 열처리를 행하는 실리콘 단결정 웨이퍼의 열처리방법이다.
이하, 본 발명에 대하여 상세하게 설명하나, 본 발명은 이들로 한정되는 것은 아니다.
또한, 본 명세서 중, 간단히 「산소농도」라고 하는 경우, 이는 「열처리전의 실리콘 단결정 웨이퍼 중의 산소농도」를 나타내고, 간단히 「결정육성조건」이라 하는 경우, 이는 「실리콘 단결정 웨이퍼를 잘라낸 실리콘 단결정의 육성조건」을 나타낸다.
또한, IvoidA와 IvoidB를 구별하지 않는 경우, 간단히 「Ivoid」라고 기재하는 경우가 있다.
후술하지만, 각종 샘플을 준비하여 산화열처리에 있어서의 열처리온도, 열처리시간, 산소농도, 결정육성조건을 나누어 실험을 행하고, Void 결함 소멸조건을 구한 결과, Void 결함이 소멸되는지 여부는, 열처리온도와 산소농도와 결정육성조건에 의존하고 있는 것을 알 수 있었다.
또한 이 실험으로부터, Void 결함은, 열처리온도가 높으면 소멸되기 쉽고, 산소농도가 낮을수록, 또는 Void 사이즈가 작을수록 소멸되기 쉬운 것을 알 수 있었다. 한편, 열처리시간에는 크게 영향받지 않았다. 이는 I-Si의 확산계수가 비교적 크므로, 수 분 정도로 I-Si가 웨이퍼의 내부까지 확산되기 때문으로 생각된다. 따라서, 열처리온도, 산소농도, 결정육성조건의 3자의 상관관계로부터 구해지는 조건에 기초하여 열처리를 행하는 것이 매우 유효하다.
이들 3자의 관계를 구체적으로 수식으로 나타내면, 이하의 식으로 나타낼 수 있다.
T≥37.5[Oi]+72.7Ivoid+860 (1)
또한, 이 식을 [Oi], Ivoid를 나타낸 식으로 변형하면, 이하의 식이 된다.
[Oi]≤0.0267T-1.94Ivoid-22.9 (2)
Ivoid≤0.0138T-0.516[Oi]-11.8 (3)
여기서, T는 열처리온도(℃)이며, [Oi]는 열처리를 행하기 전의 실리콘 단결정 웨이퍼 중의 산소농도(ppma-JEIDA)이며, Ivoid는 결정육성조건으로부터 구해지고 Void 사이즈를 반영하는 「결함사이즈 지표」이다.
또한, 산소농도를 나타내는 단위는 여러 가지 종류가 있으므로, 여기서는 「ppma-JEIDA」를 이용하고 있다. 이것을 비교적 널리 이용되고 있는 「atoms/cm3-ASTM'79」로 변환하면, [Oi](ppma-JEIDA)=[Oi]'(atoms/cm3-ASTM'79)/(8×1016)이 된다. 따라서, 단위로서 「atoms/cm3-ASTM'79」를 이용하는 경우에는, 상기 식(1)~(3)의 [Oi]에 [Oi]'/(8×1016)을 대입하여 이용하면 된다.
상기 식(1)은, 열처리온도를, 산소농도와 결정육성조건으로부터 구해지는 온도 이상으로 설정하여 열처리하는 것,
상기 식(2)는, 산소농도를, 열처리온도와 결정육성조건으로부터 구해지는 농도 이하로 제어하는 것,
상기 식(3)은, 결정육성조건을, 산화처리온도와 산소농도로부터 구해지는 값 이하로 제어하는 것,
을 각각 의미하고 있으며, 본 발명의 열처리방법은, 구체적으로는, 이들 중 어느 하나를 만족시키는 열처리 혹은 제어를 행하면 된다.
이하, 상기 관계식 중의 Ivoid에 대하여 상세히 설명한다.
상기 서술한 바와 같이, 실험으로부터 Void 결함의 소멸이 결정육성조건에도 의존하는 것이 판명되었다. 결정육성조건과 Void 결함이 소멸된 조건을 비교하면, Void 사이즈가 작아지는 결정육성조건시에, Void 결함이 소멸되어 있는 경향이 보였다. 이 점에서, 본 발명자들은 결정을 육성할 때의 조건으로 Void 사이즈를 나타낼 수 있으면 되는 것으로 생각되고, 결정육성조건으로부터 구해지고 Void 사이즈를 반영하는 「결함사이즈 지표: Ivoid」를 도입하였다.
보론코브씨가 처음 제창하고(V.V.Voronkov; Journal of Crystal Growth, 59(1982)625~643 참조) 발전시킨 실리콘 단결정 중의 Grown-in 결함의 이해에 따르면, 결정의 성장속도V(mm/min)와 결정성장계면에서의 온도구배G(℃/mm)의 비V/G가 커지면 도입되는 Vacancy량이 증가하고, V/G가 작아지면 도입되는 I-Si량이 증가하게 된다. 이에, 본 발명에서는 이 V/G의 값을 Ivoid를 도입하기 위하여 이용하였다.
또한 단결정에는, Vacancy-rich와 I-Si-rich의 경계가 있으며, 그 부근에서는 무결함이 되는 것이 알려져 있다. 본 발명에서는, 이 경계의 V/G의 값을 (V/G)crt로 하고, Ivoid를 도입하기 위하여 이용하였다. 또한, 금회 이용한 계산조건하에서는, (V/G)crt=0.180(mm2/(min·℃))이다.
Void의 사이즈는 고온으로 도입된 Vacancy가, 결함형성온도대를 통과할 때에 응집함으로써 결정된다고 생각된다. 이에, Vacancy 도입량을, {(V/G)-(V/G)crt}1/3로 하여 간이적으로 구하였다. 여기서 1/3 제곱하는 것은, 별도 경사 확산 등 고온에서 일어나는 반응을 시뮬레이션하여 구한 Vacancy도입량과 {(V/G)-(V/G)crt}를 1/3 제곱한 값이 대략 비례했기 때문이다.
나아가, Void 결함형성온도대에서 응집하는 양을 해당 영역의 확산거리√(Dt)에 비례한다고 가정하고, √(Dt)를 구하였다. 여기서, 단결정에 질소가 도프되지 않은 경우와, 질소가 도프되어 있는 경우에서, Void 결함형성온도대가 상이하므로, 차례로 설명한다.
우선, 단결정에 질소가 도프되지 않은 경우에 대하여 설명한다.
질소가 도프되지 않은 경우, Void 결함형성온도대는 1,150℃-1,080℃인 것으로부터, 확산거리√(Dt)를,
√(Dt)∝{L(1150-1080)/V}1/2
로서 구하였다. 여기서, D는 Vacancy의 확산계수(단, 온도가 결정되어 있으면 상수)이며, t는 통과시간, L(1150-1080)은 Void 결함형성온도대 1,150℃-1,080℃의 거리이며, V는 상기와 동일하다.
상기 서술한 바와 같이 하여 간이적으로 구한 Vacancy도입량과 확산거리의 곱으로부터, 단결정에 질소가 도프되지 않은 경우의 Ivoid인 IvoidA를,
IvoidA={(V/G)-(V/G)crt}1/3×{L(1150-1080)/V}1/2 (A-2)
로서 구하였다.
나아가, 이 IvoidA를 상기 서술한 식(1)에 적용함으로써, 단결정에 질소가 도프되지 않은 경우의 열처리온도, 산소농도, 결정육성조건의 3자의 관계식(A-1)으로서,
T≥37.5[Oi]+72.7IvoidA+860 (A-1)
을 구하였다.
이어서, 단결정에 질소가 도프되어 있는 경우에 대하여 설명한다.
질소가 도프되어 있는 경우, Void 결함형성온도대는 질소가 도프되지 않은 경우의 1,150-1,080℃로부터 1,080-1,040℃로 저하된다고 되어 있다. 또한, 이 1,080-1,040℃에서의 Vacancy 확산계수는 1,150-1,080℃에서의 Vacancy 확산계수의 대략 절반이다. 이로부터, 확산거리√(Dt)를,
√(Dt)∝{L(1080-1040)/2V}1/2
로서 구하였다. 여기서, D, t, 및 V는 상기와 동일하며, L(1080-1040)은 Void 결함형성온도대 1,080℃-1,040℃의 거리이다.
상기 서술한 바와 같이 하여 간이적으로 구한 Vacancy도입량과 확산거리의 곱으로부터, 단결정에 질소가 도프되어 있는 경우의 Ivoid인 IvoidB를,
IvoidB={(V/G)-(V/G)crt}1/3×{L(1080-1040)/2V}1/2 (B-2)
로서 구하였다.
나아가, 이 IvoidB를 상기 서술한 식(1)에 적용함으로써, 단결정에 질소가 도프되어 있는 경우의 열처리온도, 산소농도, 결정육성조건의 3자의 관계식(B-1)로서,
T≥37.5[Oi]+72.7IvoidB+860 (B-1)
을 구하였다.
이상과 같이, 질소가 도프되지 않은 실리콘 단결정으로부터 잘라낸 웨이퍼를 이용하는 경우, 질소가 도프된 실리콘 단결정으로부터 잘라낸 웨이퍼를 이용하는 경우 모두, 각각의 관계식을 만족시키는 열처리온도, 산소농도, 결정육성조건으로 함으로써, 확실히 Void 결함을 소멸시킬 수 있다.
이 관계식을 이용하면, 일일이 육성된 결정 중의 Void 결함의 사이즈를 각종 평가법에 따라 구할 필요가 없고, 결정육성조건으로부터 Void 결함이 소멸되는지 여부를 판단할 수 있다. 나아가 이 관계를 응용하면, 예를 들어 산소농도를 낮은 편으로 제어하고, 또한 Void 사이즈를 작게 하는 결정육성조건으로 제어함으로써, 열처리온도를 낮출 수 있다. 열처리온도를 저온화할 수 있으면, 비용을 낮출 수 있는데다가, 고온이 될수록 발생하기 쉬운 열처리시의 슬립전위의 발생을 억제하는 것도 가능하다.
본 발명의 열처리방법에 이용되는 실리콘 단결정 웨이퍼는, 저항률을 제어하기 위한 도펀트를 제외하고, 고의로 불순물을 도프한 결정이 아닌, 일반적인 결정으로부터 잘라낸 것이 바람직하다. 일반적인 결정이어도, 상기의 조건을 만족시키는 저산소농도이면 Void 결함이 소멸되기 때문이다.
한편 질소를 도프하면, 슬립전위에 대한 내성이 향상되는 것이 알려져 있다. 또한 상기 서술한 바와 같이 질소를 도프하면 결함형성온도대가 저온화되고, Void 사이즈가 작아지기 쉽다. 따라서, 본 발명의 열처리방법에 있어서는, 저항률을 제어하기 위한 도펀트에 더하여, 질소를 고의로 도프한 결정으로부터 잘라낸 실리콘 단결정 웨이퍼를 이용하는 것도 바람직하다.
이때, 질소를 도프하는 양으로는, 5×1015atoms/cm3 이하인 것이 바람직하다. 실리콘결정에 있어서의 질소의 고용한이 15승대(乘台)라고 일컬어지고 있으므로, 상기의 농도 이하로 함으로써, 질소의 고농도도프에 의해 결정이 유전위화될 우려가 없다. 한편 질소농도가 낮은 쪽은, 얼마든지 낮아도 된다. 왜냐하면 질소도프하지 않는 경우에도 문제없이 본 발명의 열처리방법을 이용할 수 있기 때문이다.
단, 상기 서술한 결함사이즈 지표 Ivoid를 계산함에 있어서, 질소를 도프로 한 것으로서 취급하는 질소농도는, 1×1012atoms/cm3 이상으로 하는 것이 바람직하다. 이는 Void 사이즈의 저하 등 질소도프의 효과가 나타나는 것이 이 농도 이상이기 때문이다.
또한, 본 발명의 열처리방법에서는 Void 결함을 소멸시키는 것은 가능하나, I-Si에 기인하는 결정결함을 소멸시킬 수는 없다. 따라서, 실리콘 단결정 웨이퍼로서, I-Si에 기인하는 결함을 포함하지 않는 실리콘 단결정으로부터 잘라낸 것을 이용하는 것이 바람직하다.
단결정에 있어서, Void 결함이 발생하는 영역으로부터 저속성장측에는, OSF의 핵이 발생하는 영역(OSF영역)이 있고, 더 저속측에는 무결함영역이 있다. 무결함영역에는 Vacancy가 많이 포함되는 영역(Nv영역)과 I-Si가 많이 포함되는 영역(Ni영역)이 있으며, Nv영역에는 미소한 산소석출물의 핵이 포함되는 부분이 있다. 더 저속측에 I-Si기인의 결함이 발생하는 I-rich 영역이 있다.
본 발명의 열처리방법에서는, OSF핵이나 미소산소석출핵도 소멸가능하다고 여겨진다. 따라서, 본 발명의 열처리방법이 유효하게 적용되는 실리콘 단결정은, 상기 서술한 I-rich 영역을 제외한, Void 결함발생영역, OSF영역, Nv영역, Ni영역이 대상인 영역이다.
즉, 본 발명의 열처리방법에서는 Void 결함발생영역의 개선은 물론이거니와, OSF영역이나 Nv영역의 개선효과도 기대할 수 있다. 따라서 I-Si에 기인하는 결함이 없는 영역에서는, 모든 영역에서 본 발명의 열처리방법이 유효하다.
본 발명의 열처리방법에 있어서, 열처리온도는 900℃ 이상 1,200℃ 이하인 것이 바람직하다. 열처리온도가 900℃ 이상이면, 전기적인 특성에 영향을 주는 사이즈의 Void 결함을 소멸시킬 수 있다. 또한, 열처리온도를 1,200℃ 이하로 함으로써, 비용을 억제하고, 또한 슬립전위의 발생을 억제할 수 있다. 또한, 1,150℃ 이하이면, 슬립전위의 발생을 더욱 억제할 수 있으므로, 1,150℃ 이하로 하는 것이 보다 바람직하다.
또한, 열처리시간은, 이용하는 웨이퍼의 두께에 따라서도 다르지만, 1분 이상 180분 이하인 것이 바람직하다. 앞에서도 서술한 바와 같이 I-Si의 확산은 비교적 빠르고, 1분으로 통상의 웨이퍼두께 1mm 약간(弱)의 확산거리가 얻어지므로, 열처리시간은 1분 정도로 충분하다. 한편 열처리시간이 길어지면, 비용이 증가하므로 180분을 웃도는 처리시간은 필요 없다.
또한, 실리콘 단결정 웨이퍼로는, 산소농도가 8ppma-JEIDA 이하인 것을 이용하는 것이 바람직하다. 이는, 상기 서술한 바람직한 열처리온도인 1,200℃의 산소고용한이 약 8ppma-JEIDA이며, 이것을 초과하는 산소농도에서는 보다 고온에서의 처리가 필요해지기 때문이다. 또한, 산소농도가 6ppma-JEIDA 이하인 것을 이용하는 것이 보다 바람직하다. 이는, 1,150℃의 산소고용한이 약 6ppma-JEIDA이며, 1,150℃ 이하이면, 슬립전위의 발생을 더욱 억제할 수 있기 때문이다. 또한 산소농도의 하한은 없고, 상기 서술한 식으로부터도 알 수 있는 바와 같이 산소농도가 낮으면 낮을수록, Void 결함의 소멸에 필요한 열처리온도를 낮출 수 있으므로, 비용을 낮출 수 있는데다가, 고온이 될수록 발생하기 쉬운 열처리시의 슬립전위의 발생을 억제할 수 있다. 또한, CZ결정으로부터 잘라낸 웨이퍼에 한정되지 않고, FZ결정과 같이 산소를 거의 포함하지 않는 결정으로부터 잘라낸 웨이퍼에 있어서도, 본 발명의 열처리방법을 이용하는 것이 가능하다.
또한 본 발명의 열처리방법에 있어서, 실리콘 단결정 웨이퍼로는, 두께가 0.1mm 이상 20mm 이하인 것을 이용하는 것이 바람직하다. 본 발명의 열처리방법에 있어서는, 웨이퍼가 얇아져도 전혀 문제없으나, 0.1mm 이상이면, 웨이퍼의 형상을 유지하는 것이 용이하므로 바람직하다.
한편, 상기 서술한 바와 같이 비용 등의 면에서 열처리는 1,200℃ 이하, 180분 이하에서 행하는 것이 바람직하다. 1,200℃, 180분의 열처리에서의 I-Si의 확산거리는 10mm 정도이다. 산화막은 표면과 이면의 양면에 형성되고, 그로부터 I-Si가 공급되므로, 1,200℃, 180분의 열처리를 행해도 20mm 정도의 웨이퍼두께까지만 개질할 수 있다. 따라서, 상기 서술한 열처리온도, 열처리시간내에 웨이퍼 전체의 Void 결함을 소멸시키기 위해서는, 웨이퍼의 두께가 20mm 이하인 것을 이용하는 것이 바람직하다.
또한, 본 발명의 열처리방법에 이용되는 실리콘 단결정 웨이퍼의 표면상태는, 예를 들어 연마면, 에칭면, 랩면, 연삭면, 슬라이스면 등, 실리콘 웨이퍼 제조공정에서 이용되는 범위의 면상태이면 된다. 본 발명의 열처리방법에 있어서는, 산화막이 형성되면 되므로, 특별히 표면의 상태를 우려할 필요가 없다. 열처리로에 넣기 위하여 세정 등이 필요하긴 하나, 그 외에 특수한 표면처리 등은 필요하지 않고, 웨이퍼를 제조하는 공정의 어디에서도 열처리가 가능하다. 따라서, 실리콘 웨이퍼 제조공정에서 이용되는 어느 한 면상태에서 열처리를 행하면 된다.
또한, 본 발명의 열처리방법은, 산화성 분위기하에서 행하는 방법이며, 산소함유분위기이면 되고 이때의 산소유량 등은 특별히 한정되지 않는다.
이상과 같이, 본 발명의 실리콘 단결정 웨이퍼의 열처리방법이면, 산화성 분위기하에서의 열처리에 의해, 저비용이고, 효율적이며, 또한 확실히, 슬립전위의 발생을 억제하면서 실리콘 단결정 웨이퍼의 Void 결함이나 미소한 산소석출핵을 소멸시킬 수 있다.
또한, I-Si에 기인하는 결함을 포함하지 않는 웨이퍼를 이용함으로써, Void, I-Si의 양방에 기인하는 결함을 포함하지 않는 무결함의 실리콘 단결정 웨이퍼를 얻을 수 있다. 이러한 웨이퍼이면, 특히, 메모리·CPU·파워디바이스 등 반도체디바이스의 기판으로서 이용되는 무결함 웨이퍼로서 호적하다.
[실시예]
이하, 실시예 및 비교예를 이용하여 본 발명을 구체적으로 설명하나, 본 발명은 이들로 한정되는 것은 아니다.
[실험]
CZ법 혹은 자장인가CZ(MCZ)법을 이용하여, 직경이 200mm 혹은 300mm를 약간 넘는 두께의 실리콘 단결정을 육성하였다. 이때 산소농도 및 결정육성조건을 나누어 결정을 육성하였다. 산소농도는 결정의 회전수, 도가니의 회전수, 노내의 압력, 퍼지를 위해 흘리고 있는 Ar가스의 유량 등을 바꾸어 제어하였다. 한편 결정육성조건으로는, 질소도프의 유무에 더하여, 노내부품의 구조에서 계면근방 온도구배G나 Void 결함형성온도대의 거리L(1150-1080), L(1080-1040)를 바꾸어, 성장속도V를 제어하여 변화시켰다. 이때 I-Si기인의 결함이 포함되지 않도록 결정성장조건을 조정하였다.
이 결정을 원통 연삭하여 원하는 두께의 원기둥상의 블록으로 가공한 후, 블록으로부터 두께 약 1.2mm의 웨이퍼상 샘플을 잘라내었다. 또한, 이때, 샘플은 1개소에 대하여 인접하는 위치에서 3매씩 잘라내고, 이 중 1매는 열처리전의 산소농도나, FPD·LEP·LSTD의 유무를 측정하는 샘플(이하, 측정용 샘플이라 칭함)로 하고, 다른 2매는 실제로 후술하는 바와 같은 열처리를 행하고, 열처리후의 FPD·LSTD를 측정하는 샘플(이하, 열처리용 샘플이라 칭함)로 하였다. 샘플은 35수준 준비하고, 이 중 5수준은 질소를 도프한 것으로 하였다.
측정용 샘플을 고휘도 평면연삭한 후, FT-IR법에 의해 산소농도를 구하였다. 이때 측정용 샘플의 산소농도는, 0.4~12.2ppma-JEIDA(0.3~9.8×1017atoms/cm3-ASTM'79)의 사이였다. 또한, 측정용 샘플을 불산, 질산, 아세트산으로 이루어진 혼산(混酸)으로 미러에칭하였다. 이어서, 불산, 질산, 아세트산, 물로 이루어진 선택성이 있는 에칭액에 측정용 샘플을 요동하지 않고 방치하고 선택에칭을 행하였다. 이들 측정용 샘플에는 FPD는 관찰되나, LEP는 관찰되지 않고, I-Si에 기인하는 결함이 없는 것이 확인되었다.
나아가, 이들 측정용 샘플을 벽개(劈開)하여 적외산란토모그래프 MO441(Rei-Tech사제)로 LSTD를 관찰하였다. 또한 MO441에서는 표면으로부터 깊이 약 400μm까지 관찰하였다. 이 시점에서 LSTD가 존재해 있는 것을 확인하였다.
이상의 측정용 샘플을 잘라낸 위치에서의 결정육성조건을, 총합전열해석 소프트 FEMAG(F.Dupret et al.; Int. J. Heat Mass Transfer, 33,1849(1990) 참조)로 계산하고, 각각의 계면근방 온도구배G 및 Void 결함형성온도대의 거리L(1150-1080), L(1080-1040)를 구하였다. 또한, FEMAG에서는 계면형상을 10mm로 고정하여 계산하였다. 또한, 계면근방 온도구배G는 융점(=1,412℃)에서부터 1,400℃까지로 산출하였다. 이들과 결정을 육성했을 때의 성장속도V로부터, 질소를 도프하지 않은 경우의 Ivoid(IvoidA)를, IvoidA={(V/G)-(V/G)crt}1/3×{L(1150-1080)/V}1/2로서 구하였다. 또한 상기 서술한 바와 같이, 측정용 샘플 35수준 중 5수준은 질소를 도프한 것이며, 그 농도는 4~12×1013atoms/cm3였다. 이에, 이들 질소를 도프한 5수준의 측정용 샘플의 Ivoid(IvoidB)는, IvoidB={(V/G)-(V/G)crt}1/3×{L(1080-1040)/2V}1/2로서 구하였다. 또한, (V/G)crt는 무결함이 되었을 때의 V/G의 값이며, 상기 서술한 계산조건 하에서는 (V/G)crt=0.180으로서 계산하였다.
이어서, 상기 서술한 열처리용 샘플을 이용하여 실제로 열처리를 행하였다.
우선, 열처리의 전처리로서, 2매의 열처리용 샘플을 고휘도 평면연삭한 후, 각각 4분할하고 상기 서술한 혼산에 의해 미러에칭하였다. 에칭후, 열처리용 샘플을 드라이산소 3L/min의 산화성 분위기에서 열처리하였다. 이때, 열처리온도 및 열처리시간은, (a) 1,150℃에서 30분 또는 60분, (b) 1,100℃에서 30분 또는 60분, (c) 1,050℃에서 60분 또는 120분, (d) 1,000℃에서 60분 또는 120분의 4×2=8패턴으로 하였다.
열처리한 샘플은 표면에 산화막이 형성되어 있으므로, 불산으로 이것을 제거하였다.
그 후, 측정용 샘플과 마찬가지로, 표면을 혼산으로 미러에칭한 후, 선택에칭을 행하여 FPD의 관찰을 행하였다. 열처리를 하지 않은 측정용 샘플과 비교했을 때, FPD가 없어져 있는 것이 있었다. 이어서, 이 샘플을 벽개하고, MO441로 LSTD의 유무를 확인하였다. 여기서도 열처리를 하지 않은 측정용 샘플과 비교했을 때, LSTD가 없어져 있는 것이 확인되었다.
표면상태는 에칭면이지만, 특별히 문제없이 산화처리로 결함이 소멸되었다. FPD가 소멸되어 있는 케이스와 LSTD가 소멸되어 있는 케이스는 기본적으로 동일한 경향이었다. 단, FPD가 소멸되기 쉬운 경향이 보였다. 이는, FPD는 표층 수 십μm를 관찰하는 것에 반해, LSTD는 웨이퍼 내부까지 관찰하고 있기 때문으로 생각된다. 한편, 각 열처리온도에서 열처리시간을 2수준 나누고 있으나, 결함이 소멸되는지 여부는 열처리시간에는 거의 의존하지 않았다.
이상의 결과를, 가로축에 산소농도, 세로축에 Ivoid를 취하고, 결함이 소멸된 경우를 ○, 잔존한 경우를 ×로 하여 플롯한 것을 도 1의 (a)~(d)에 나타낸다. 또한, 플롯한 것은 각 온도에서 60분 열처리한 경우의 LSTD의 결과이다.
도 1의 각 온도에서 Void 결함이 소멸된 조건을 보면, 산소농도가 낮을수록, 또한 Ivoid가 작을수록 소멸되기 쉬운 것을 알 수 있다. 또한 1,150℃로부터 1,000℃로 온도가 낮아질수록, 소멸되기 어려워지는 것을 알 수 있다.
여기서, Void 결함이 소멸되는 과정을 고려하면, 처음에 내벽산화막이 없어지고, 다음에 I-Si가 Void 결함을 메운다. 내벽산화막이 없어지는지 여부는, 앞서 서술한 바와 같이, 산소농도가 열처리온도에서의 산소고용한보다 하회하는지 여부이다. 즉 소멸되는지 여부의 온도의존성은, 산소고용한에 따라 결정된다고 생각된다.
산소고용한은 몇 가지 보고가 있는데, 예를 들어 [Oi]=2.65×104exp[-1.035/{k(T+273)}]이라고 기술된다. 여기서, k는 볼츠만상수로 8.62×10-5이다. 이 식을 이용하면 1,150℃에서 약 6ppma-JEIDA, 1,000℃에서 약 2ppma-JEIDA가 된다. 따라서 이 온도범위이면 온도와 산소농도의 사이에는, 대략 T∝37.5[Oi]의 관계가 성립되게 된다. 이것을 기초로 도 1의 (a)~(d)의 소멸되는 조건을 구하면, T≥37.5[Oi]+72.7Ivoid+860이 구해진다. 이것을 산소농도에 대하여 구하면 [Oi]≤0.0267T-1.94Ivoid-22.9, Ivoid에 대하여 구하면 Ivoid≤0.0138T-0.516[Oi]-11.8이 얻어진다.
이상의 실험으로부터, 산화에 의해 Void 결함이 소멸되는지 여부가, 열처리온도, 산소농도, 결정육성조건의 3가지 관계로 결정된다는 것이 명백해졌다.
이 중 결정육성조건은, Vacancy도입량에 상당하는 {(V/G)-(V/G)crt}1/3와, 결함이 형성되는 온도대에서의 확산거리에 상당하는 {L(1150-1080)/V}1/2 또는 {L(1080-1040)/2V}1/2과의 곱으로 표시되는 Void 사이즈를 반영하는 지표 「Ivoid」에 의해 나타내는 것으로 이해하기 쉽다.
[실시예 1]
상기 서술한 실험에서 준비한 블록 중, 직경이 300mm, 산소농도가 3.2ppma-JEIDA, IvoidA가 1.18(V=0.66mm/min, G=3.49℃/mm, L(1150-1080)=21.0mm)인 질소를 도프하지 않은 블록의 부분으로부터 웨이퍼를 잘라내고, 두께가 775μm인 폴리쉬드 웨이퍼(PW=연마면)를 제작하였다. 측정한 산소농도[Oi] 및 구한 IvoidA를 관계식에 대입하여 필요한 열처리온도를 구하면,
T≥37.5×3.2+72.7×1.18+860=1,066
이 되었다. 이 구한 열처리온도에 기초하여, 웨이퍼에 드라이산소 3L/min의 산화성 분위기하, 1,150℃에서, 30분 열처리를 행하였다.
열처리후에 산화막을 제거한 후, 이 웨이퍼를 MO441로 결함관찰한 결과, LSTD는 검출되지 않았다.
[실시예 2]
도가니의 외경이 대략 660mm인 결정인상장치를 이용하여, 직경이 대략 200mm인 결정을 MCZ법에 의해 육성하였다. 이 결정에는 질소를 도프하였다. 이 결정이 인접하는 위치로부터 1.2mm 두께의 웨이퍼를 2매 잘라냈다. 웨이퍼를 잘라낸 위치에서의 질소농도는 8×1013atoms/cm3였다. 잘라낸 웨이퍼 중 1매를 양면연삭한 후, FT-IR로 산소농도를 측정한 결과, 2.8ppma-JEIDA였다. 또한, 이 측정용 웨이퍼를 불산, 질산, 아세트산으로 이루어진 혼산으로 미러에칭한 후, 벽개하여 MO441로 관찰한 결과, LSTD가 검출되었다.
이 측정용 웨이퍼를 잘라낸 위치의 육성조건을 상기 서술한 요령으로 FEMAG로 계산하면, 융점에서부터 1,400℃까지의 계면근방 온도구배G는 3.17℃/mm이며, Void 결함형성온도대의 거리L(1080-1040)는 13.8mm였다. 또한, 웨이퍼를 잘라낸 위치에서의 성장속도V는 0.90mm/min였다. (V/G)crt=0.180으로서, 상기의 값으로부터 이 웨이퍼에 있어서의 IvoidB를 구하면,
IvoidB={(0.90/3.17)-0.180}1/3×{13.8/(2×0.90)}1/2=1.30
이 되었다. 측정한 산소농도[Oi] 및 상기 서술한 바와 같이 하여 구한 IvoidB를 관계식에 대입하여 필요한 열처리온도를 구하면,
T≥37.5×2.8+72.7×1.30+860=1,060
이 되었다. 잘라낸 웨이퍼 중 다른 1매를 평면연삭한 후, 미러에칭하고, 상기와 같이 하여 구한 열처리온도에 기초하여, 이 웨이퍼에 드라이산소 3L/min의 산화성 분위기하, 1,100℃에서, 30분 열처리를 행하였다.
열처리후에 산화막을 제거한 후, 이 웨이퍼를 MO441로 결함관찰한 결과, LSTD는 검출되지 않았다.
[비교예 1]
도가니의 외경이 대략 660mm인 결정인상장치를 이용하여, 직경이 대략 200mm인 결정을 MCZ법에 의해 육성하였다. 이 결정에는 질소를 도프하였다. 이 결정이 인접하는 위치로부터 1.2mm 두께의 웨이퍼를 2매 잘라내었다. 웨이퍼를 잘라낸 위치에서의 질소농도는 7×1013atoms/cm3였다. 잘라낸 웨이퍼 중 1매를 평면연삭한 후, 미러에칭하고, 산소농도의 측정 및 Ivoid의 계산을 행하지 않고, 드라이산소 3L/min의 산화성 분위기하, 1,150℃에서, 30분 열처리를 행하였다.
열처리후에 산화막을 제거한 후, 이 웨이퍼를 MO441로 결함관찰한 결과, LSTD가 검출되었다.
확인을 위하여, 잘라낸 웨이퍼의 중 다른 1매를 양면연삭한 후, FT-IR로 산소농도를 측정한 결과, 11.2ppma-JEIDA였다. 또한, 이 측정용 웨이퍼를 불산, 질산, 아세트산으로 이루어진 혼산으로 미러에칭한 후, 벽개하여 MO441로 관찰한 결과, 매우 작은 LSTD가 검출되었다.
이 측정용 웨이퍼를 잘라낸 위치의 육성조건을 상기 서술한 요령으로 FEMAG로 계산하면, 융점으로부터 1,400℃까지의 계면근방 온도구배G는 3.82℃/mm이며, Void 결함형성온도대의 거리L(1080-1040)은 11.6mm였다. 또한, 웨이퍼를 잘라낸 위치에서의 성장속도V는 0.88mm/min였다. (V/G)crt=0.180으로서, 상기의 값으로부터 이 웨이퍼에 있어서의 IvoidB를 구하면,
IvoidB={(0.88/3.82)-0.180}1/3×{11.6/(2×0.88)}1/2=0.95
가 되었다. 측정한 산소농도[Oi] 및 상기 서술한 바와 같이 구한 IvoidB를 관계식에 대입하여 필요한 열처리온도를 구하면,
T≥37.5×11.2+72.7×0.95+860=1,349
이며, 열처리온도를 1,150℃로 한 열처리로 LSTD가 없어지지 않은 것은, 상관관계로부터 구해지는 열처리온도를 만족시키지 않았기 때문인 것이 시사되었다.
이상의 점에서, 본 발명의 실리콘 단결정 웨이퍼의 열처리방법이면, 산화성 분위기하에서의 열처리에 의해, 저비용이고, 효율적이며, 또한 확실히 실리콘 단결정 웨이퍼의 Void 결함이나 미소한 산소석출핵을 소멸시킬 수 있는 것이 명백해졌다.
또한, 본 발명은, 상기 실시형태로 한정되는 것이 아니다. 상기 실시형태는 예시이며, 본 발명의 특허청구범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지며, 동일한 작용효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.

Claims (8)

  1. 실리콘 단결정 웨이퍼에 산화성 분위기하에서 열처리를 행하는 방법으로서,
    상기 열처리를 행할 때의 열처리온도, 상기 열처리를 행하기 전의 상기 실리콘 단결정 웨이퍼 중의 산소농도, 및 상기 실리콘 단결정 웨이퍼를 잘라내는 실리콘 단결정의 육성조건의 3자의 상관관계로부터 구해지는 조건에 기초하여 열처리를 행하는 방법이며,
    상기 실리콘 단결정 웨이퍼로서, 질소가 도프되지 않은 실리콘 단결정으로부터 잘라낸 것을 이용하는 경우, 상기 3자의 상관관계가, 하기의 관계식(A-1)로 표시되고,
    T≥37.5[Oi]+72.7IvoidA+860 (A-1)
    (여기서, T: 열처리온도(℃), [Oi]: 열처리를 행하기 전의 실리콘 단결정 웨이퍼 중의 산소농도(ppma-JEIDA)이며, IvoidA는 하기의 식(A-2)로 표시된다.)
    IvoidA={(V/G)-(V/G)crt}1/3×{L(1150-1080)/V}1/2 (A-2)
    (여기서, V: 성장속도(mm/min), G: 계면근방 온도구배(℃/mm), (V/G)crt: 무결함이 될 때의 V/G의 값, L(1150-1080): Void 결함형성온도대 1,150℃-1,080℃의 거리(mm)이다.)
    상기 실리콘 단결정 웨이퍼로서, 질소가 도프된 실리콘 단결정으로부터 잘라낸 것을 이용하는 경우, 상기 3자의 상관관계가, 하기의 관계식(B-1)로 표시되는 것을 특징으로 하는 실리콘 단결정 웨이퍼의 열처리방법.
    T≥37.5[Oi]+72.7IvoidB+860 (B-1)
    (여기서, T: 열처리온도(℃), [Oi]: 열처리를 행하기 전의 실리콘 단결정 웨이퍼 중의 산소농도(ppma-JEIDA)이며, IvoidB는 하기의 식(B-2)로 표시된다.)
    IvoidB={(V/G)-(V/G)crt}1/3×{L(1080-1040)/2V}1/2 (B-2)
    (여기서, V: 성장속도(mm/min), G: 계면근방 온도구배(℃/mm), (V/G)crt: 무결함이 될 때의 V/G의 값, L(1080-1040): 질소도프시의 Void 결함형성온도대 1,080℃-1,040℃의 거리(mm)이다.)
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 실리콘 단결정 웨이퍼로서, 5×1015atoms/cm3 이하의 질소가 도프된 실리콘 단결정으로부터 잘라낸 것을 이용하는 것을 특징으로 하는 실리콘 단결정 웨이퍼의 열처리방법.
  5. 제1항 또는 제4항에 있어서,
    상기 실리콘 단결정 웨이퍼로서, Interstitial-Si에 기인하는 결함을 포함하지 않는 실리콘 단결정으로부터 잘라낸 것을 이용하는 것을 특징으로 하는 실리콘 단결정 웨이퍼의 열처리방법.
  6. 제1항 또는 제4항에 있어서,
    상기 열처리온도는 900℃ 이상 1,200℃ 이하이며, 열처리시간은 1분 이상 180분 이하인 것을 특징으로 하는 실리콘 단결정 웨이퍼의 열처리방법.
  7. 제1항 또는 제4항에 있어서,
    상기 실리콘 단결정 웨이퍼로서, 상기 산소농도가 8ppma-JEIDA 이하인 것을 이용하는 것을 특징으로 하는 실리콘 단결정 웨이퍼의 열처리방법.
  8. 제1항 또는 제4항에 있어서,
    상기 실리콘 단결정 웨이퍼로서, 두께가 0.1mm 이상 20mm 이하인 것을 이용하는 것을 특징으로 하는 실리콘 단결정 웨이퍼의 열처리방법.
KR1020167018684A 2014-01-16 2015-01-08 실리콘 단결정 웨이퍼의 열처리방법 Active KR102188589B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2014-006237 2014-01-16
JP2014006237A JP6052189B2 (ja) 2014-01-16 2014-01-16 シリコン単結晶ウェーハの熱処理方法
PCT/JP2015/000046 WO2015107874A1 (ja) 2014-01-16 2015-01-08 シリコン単結晶ウェーハの熱処理方法

Publications (2)

Publication Number Publication Date
KR20160106602A KR20160106602A (ko) 2016-09-12
KR102188589B1 true KR102188589B1 (ko) 2020-12-08

Family

ID=53542771

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167018684A Active KR102188589B1 (ko) 2014-01-16 2015-01-08 실리콘 단결정 웨이퍼의 열처리방법

Country Status (6)

Country Link
US (2) US9850595B2 (ko)
JP (1) JP6052189B2 (ko)
KR (1) KR102188589B1 (ko)
CN (1) CN105917449B (ko)
DE (1) DE112015000282B4 (ko)
WO (1) WO2015107874A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170100547A (ko) 2014-12-30 2017-09-04 다우 아그로사이언시즈 엘엘씨 살진균 활성을 갖는 피콜린아미드
EP3240424B1 (en) 2014-12-30 2020-09-16 Dow AgroSciences LLC Use of picolinamide compounds as fungicides
JP6627800B2 (ja) * 2017-02-21 2020-01-08 信越半導体株式会社 シリコン単結晶ウエハの欠陥領域判定方法
DE112018001919B4 (de) * 2017-04-06 2022-09-22 Sumco Corporation Verfahren zum herstellen eines siliziumepitaxialwafers und siliziumepitaxialwafer
CN112376111B (zh) * 2020-11-02 2022-05-24 新余赛维铸晶技术有限公司 铸造单晶硅用籽晶的制备方法、铸造单晶硅用籽晶、铸造单晶硅

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086595A (ja) * 2001-09-10 2003-03-20 Sumitomo Mitsubishi Silicon Corp ウェーハの製造条件の決定方法
JP2008135773A (ja) * 2002-02-07 2008-06-12 Siltronic Ag シリコンウェーハの熱処理方法及び該方法で処理したシリコンウェーハ
JP2012153548A (ja) * 2011-01-24 2012-08-16 Shin Etsu Handotai Co Ltd シリコン単結晶ウェーハの製造方法及びアニールウェーハ

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3747123B2 (ja) 1997-11-21 2006-02-22 信越半導体株式会社 結晶欠陥の少ないシリコン単結晶の製造方法及びシリコン単結晶ウエーハ
JP3011178B2 (ja) 1998-01-06 2000-02-21 住友金属工業株式会社 半導体シリコンウェーハ並びにその製造方法と熱処理装置
JP3800006B2 (ja) 1998-08-31 2006-07-19 信越半導体株式会社 シリコン単結晶ウエーハの製造方法及びシリコン単結晶ウエーハ
JP3601324B2 (ja) * 1998-11-19 2004-12-15 信越半導体株式会社 結晶欠陥の少ないシリコン単結晶ウエーハ及びその製造方法
JP2000272996A (ja) 1999-03-25 2000-10-03 Komatsu Electronic Metals Co Ltd シリコンウェハ及びその製造方法
US6548035B1 (en) * 1999-10-15 2003-04-15 Shin-Etsu Handotai Co., Ltd. Silicon single crystal wafer for epitaxial wafer, epitaxial wafer, and methods for producing the same and evaluating the same
JP3601383B2 (ja) * 1999-11-25 2004-12-15 信越半導体株式会社 エピタキシャル成長用シリコンウエーハ及びエピタキシャルウエーハ並びにその製造方法
KR100708788B1 (ko) * 2001-01-02 2007-04-19 엠이엠씨 일렉트로닉 머티리얼즈, 인크. 향상된 게이트 산화물 완전도를 가지는 단결정 실리콘을준비하는 공정
JP2003059932A (ja) * 2001-08-08 2003-02-28 Toshiba Ceramics Co Ltd シリコン単結晶ウエハの製造方法およびシリコン単結晶ウエハ
TWI303282B (en) 2001-12-26 2008-11-21 Sumco Techxiv Corp Method for eliminating defects from single crystal silicon, and single crystal silicon
JP4699675B2 (ja) * 2002-10-08 2011-06-15 信越半導体株式会社 アニールウェーハの製造方法
JP4236243B2 (ja) * 2002-10-31 2009-03-11 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 シリコンウェーハの製造方法
TWI265217B (en) * 2002-11-14 2006-11-01 Komatsu Denshi Kinzoku Kk Method and device for manufacturing silicon wafer, method for manufacturing silicon single crystal, and device for pulling up silicon single crystal
JP4231275B2 (ja) * 2002-11-14 2009-02-25 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 シリコンウェーハの製造方法およびその製造装置およびシリコンウェーハ
EP1513193A4 (en) * 2003-02-14 2007-02-28 Sumco Corp METHOD FOR PRODUCING A SILICON WAFER
US7014704B2 (en) * 2003-06-06 2006-03-21 Sumitomo Mitsubishi Silicon Corporation Method for growing silicon single crystal
US7067005B2 (en) * 2004-08-06 2006-06-27 Sumitomo Mitsubishi Silicon Corporation Silicon wafer production process and silicon wafer
JP2006054350A (ja) * 2004-08-12 2006-02-23 Komatsu Electronic Metals Co Ltd 窒素ドープシリコンウェーハとその製造方法
JP2006273631A (ja) * 2005-03-28 2006-10-12 Komatsu Electronic Metals Co Ltd シリコン単結晶の製造方法およびアニールウェーハおよびアニールウェーハの製造方法
JP4791073B2 (ja) * 2005-04-26 2011-10-12 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 シリコンウェーハの製造方法
JP5188673B2 (ja) 2005-06-09 2013-04-24 株式会社Ｓｕｍｃｏ Ｉｇｂｔ用のシリコンウェーハ及びその製造方法
US7819972B2 (en) * 2005-06-20 2010-10-26 Sumco Corporation Method for growing silicon single crystal and method for manufacturing silicon wafer
JP2010056316A (ja) * 2008-08-28 2010-03-11 Sumco Corp シリコンウェーハ及びその製造方法
JP2010126401A (ja) * 2008-11-27 2010-06-10 Sumco Corp シリコン単結晶およびその育成方法、シリコンウェーハおよびその製造方法
KR101389058B1 (ko) 2009-03-25 2014-04-28 가부시키가이샤 사무코 실리콘 웨이퍼 및 그 제조방법
JP5201077B2 (ja) 2009-05-15 2013-06-05 株式会社Ｓｕｍｃｏ シリコンウェーハの製造方法
JP2011054821A (ja) * 2009-09-03 2011-03-17 Sumco Corp エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ
EP2309038B1 (en) * 2009-10-08 2013-01-02 Siltronic AG production method of an epitaxial wafer
JP5993550B2 (ja) * 2011-03-08 2016-09-14 信越半導体株式会社 シリコン単結晶ウェーハの製造方法
JP5965607B2 (ja) 2011-10-19 2016-08-10 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの製造方法
DE112013002642T5 (de) * 2012-05-23 2015-03-19 Lg Siltron Incorporated Einkristall-Silizium-lngot und Wafer und Vorrichtung und Verfahren zum Wachsenlassen des Ingots

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086595A (ja) * 2001-09-10 2003-03-20 Sumitomo Mitsubishi Silicon Corp ウェーハの製造条件の決定方法
JP2008135773A (ja) * 2002-02-07 2008-06-12 Siltronic Ag シリコンウェーハの熱処理方法及び該方法で処理したシリコンウェーハ
JP2012153548A (ja) * 2011-01-24 2012-08-16 Shin Etsu Handotai Co Ltd シリコン単結晶ウェーハの製造方法及びアニールウェーハ

Also Published As

Publication number Publication date
US10066322B2 (en) 2018-09-04
CN105917449B (zh) 2018-09-28
US9850595B2 (en) 2017-12-26
KR20160106602A (ko) 2016-09-12
US20170037541A1 (en) 2017-02-09
US20170342596A1 (en) 2017-11-30
WO2015107874A1 (ja) 2015-07-23
JP2015135873A (ja) 2015-07-27
DE112015000282T5 (de) 2016-10-06
DE112015000282B4 (de) 2021-10-14
JP6052189B2 (ja) 2016-12-27
CN105917449A (zh) 2016-08-31

Similar Documents

Publication Publication Date Title
JP5764937B2 (ja) シリコン単結晶ウェーハの製造方法
TWI548785B (zh) 矽晶圓及其製造方法
KR102188589B1 (ko) 실리콘 단결정 웨이퍼의 열처리방법
JP2005322875A (ja) シリコンウェーハ及びその製造方法
JP4853027B2 (ja) シリコン単結晶ウエーハの製造方法
KR20140044792A (ko) 실리콘 단결정 웨이퍼
KR20140001815A (ko) 실리콘 기판의 제조 방법 및 실리콘 기판
JP2004134439A (ja) アニールウェーハおよびアニールウェーハの製造方法
JP2015216375A (ja) シリコンからなる半導体ウエハおよびその製造方法
KR20150017684A (ko) 실리콘 웨이퍼 및 그 제조 방법
KR102192287B1 (ko) 실리콘 단결정 웨이퍼의 열처리방법
US20100052103A1 (en) Silicon wafer and method for producing the same
JP2011054821A (ja) エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ
JP2010287885A (ja) シリコンウェーハおよびその製造方法
US8460463B2 (en) Silicon wafer and method for producing the same
JP5434239B2 (ja) シリコンウェーハの製造方法
JP2015008314A (ja) エピタキシャルウェーハの製造方法及びエピタキシャルウェーハ
JP2002134513A (ja) シリコンウェーハの熱処理方法

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20160712

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20181130

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20200611

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20201103

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20201202

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20201203

End annual number: 3

Start annual number: 1

PG1601 Publication of registration