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KR102179328B1 - 액정 표시 장치 및 그 제조 방법 - Google Patents

액정 표시 장치 및 그 제조 방법 Download PDF

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KR102179328B1
KR102179328B1 KR1020140048286A KR20140048286A KR102179328B1 KR 102179328 B1 KR102179328 B1 KR 102179328B1 KR 1020140048286 A KR1020140048286 A KR 1020140048286A KR 20140048286 A KR20140048286 A KR 20140048286A KR 102179328 B1 KR102179328 B1 KR 102179328B1
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Abstract

본 발명의 일 실시예에 따른 액정 표시 장치는 제1 기판, 상기 제1 기판 위에 배치되어 있으며, 서로 이격되어 있는 제1 게이트선 및 제2 게이트선, 상기 제1 게이트선 및 상기 제2 게이트선과 교차하는 데이터선, 상기 데이터선 위에 배치되어 있으며, 상기 데이터선과 절연되어 있는 차폐 전극, 상기 제1 게이트선 및 상기 데이터선과 전기적으로 연결되어 있는 제1 전극, 상기 제1 전극 위에 배치되어 있는 보호막, 상기 보호막 위에 배치되어 있으며, 상기 제2 게이트선 및 상기 차폐 전극에 전기적으로 연결되어 있는 제2 전극, 상기 제1 기판과 마주보는 제2 기판, 상기 제2 기판 위에 배치되어 있는 제3 전극, 그리고 상기 제1 기판 및 상기 제2 기판 사이에 개재되어 있으며, 배향 보조제를 포함하는 액정층을 포함하고, 상기 제2 전극은 미세 가지부를 포함한다.

Description

액정 표시 장치 및 그 제조 방법{LIQUID CRYSTAL DISPLAY AND MANUFACTURING METHOD THEREOF}
본 발명은 액정 표시 장치 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층으로 이루어진다.
전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
액정 표시 장치는 또한 각 화소 전극에 연결되어 있는 스위칭 소자 및 스위칭 소자를 제어하여 화소 전극에 전압을 인가하기 위한 게이트선과 데이터선 등 다수의 신호선을 포함한다.
이러한 액정 표시 장치 중에서도, 전기장이 인가되지 않은 상태에서 액정 분자의 장축을 표시판에 대하여 수직을 이루도록 배열한 수직 배향 방식(vertically aligned mode)의 액정 표시 장치가 대비비가 크고, 기준 시야각이 넓어서 각광받고 있다.
이러한 수직 배향 방식의 액정 표시 장치 가운데 미세 슬릿 패턴을 가지면서 메조겐(mesogen)과 같은 배향 보조제를 사용하여 프리틸트를 형성하는 SVA모드 액정 표시 장치가 연구되고 있다. 이러한 SVA모드 액정 표시 장치는 투과율 및 응답 속도 등의 광학 특성을 향상시키기 위해 미세 슬릿의 피치(pitch)를 작게 형성할 필요가 있는데, 이렇게 미세 슬릿의 피치가 작아지면 액정층에 인가되는 수직 전기장의 영향력이 커짐에 따라 측면 시인성이 나빠지는 문제가 있다.
본 발명이 해결하고자 하는 과제는 고투과 특성과 고속 응답 특성을 가짐과 동시에 텍스쳐 불량을 방지하는 액정 표시 장치를 제공하는데 있다
본 발명의 일 실시예에 따른 액정 표시 장치는 제1 기판, 상기 제1 기판 위에 배치되어 있으며, 서로 이격되어 있는 제1 게이트선 및 제2 게이트선, 상기 제1 게이트선 및 상기 제2 게이트선과 교차하는 데이터선, 상기 데이터선 위에 배치되어 있으며, 상기 데이터선과 절연되어 있는 차폐 전극, 상기 제1 게이트선 및 상기 데이터선과 전기적으로 연결되어 있는 제1 전극, 상기 제1 전극 위에 배치되어 있는 보호막, 상기 보호막 위에 배치되어 있으며, 상기 제2 게이트선 및 상기 차폐 전극에 전기적으로 연결되어 있는 제2 전극, 상기 제1 기판과 마주보는 제2 기판, 상기 제2 기판 위에 배치되어 있는 제3 전극, 그리고 상기 제1 기판 및 상기 제2 기판 사이에 개재되어 있으며, 배향 보조제를 포함하는 액정층을 포함하고, 상기 제2 전극은 미세 가지부를 포함한다.
상기 제1 전극, 상기 제2 전극 및 상기 제3 전극에 각각 전압을 인가한 상태에서 상기 액정층에 광이 조사될 수 있다.
상기 제2 게이트선에 게이트 오프 전압을 인가하여 상기 제2 전극을 플로팅시킨 상태에서 구동할 수 있다.
상기 제1 전극은 서로 분리되어 있는 제1 서브전극 및 제2 서브전극을 포함할 수 있다.
상기 제3 전극, 상기 제1 서브전극 및 제2 서브전극은 판(plate) 모양일 수 있다
본 발명의 일 실시예에 따른 액정 표시 장치는 상기 제1 게이트선, 상기 데이터선 및 상기 제1 서브전극에 연결되어 있는 제1 박막 트랜지스터 및 상기 제1 게이트선, 상기 데이터선 및 상기 제2 서브전극에 연결되어 있는 제2 박막 트랜지스터를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 액정 표시 장치는 상기 제1 기판 위에 배치되어 있으며, 상기 제1 게이트선 및 상기 제2 게이트선과 이격되어 있는 유지 전극선을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 액정 표시 장치는 상기 제1 게이트선, 상기 제2 박막 트랜지스터 및 상기 유지 전극선에 연결되어 있는 제3 박막 트랜지스터를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 액정 표시 장치는 상기 제2 게이트선, 상기 차폐 전극 및 상기 제2 전극에 연결되어 있는 제4 박막 트랜지스터를 더 포함할 수 있다.
상기 제2 전극은 상기 제1 서브전극과 중첩하는 제3 서브전극 및 상기 제2 서브전극과 중첩하는 제4 서브전극을 포함하고, 상기 제3 서브전극 및 상기 제4 서브전극은 각각 상기 미세 가지부를 포함할 수 있다.
본 발명의 일 실시예에 따른 액정 표시 장치는 상기 제3 서브전극 및 상기 제4 서브전극에 연결되어 있는 제2 전극 연결부를 더 포함하고, 상기 제2 전극 연결부는 상기 제4 박막 트랜지스터의 한 단자에 연결되어 있을 수 있다.
상기 제1 전극과 상기 차폐 전극은 동일한 층에 배치되어 있을 수 있다.
상기 차폐 전극은 상기 제4 박막 트랜지스터의 다른 한 단자와 연결되어 있으며, 상기 차폐 전극으로부터 돌출된 차폐 전극 돌출부를 포함할 수 있다.
본 발명의 일 실시예에 따른 액정 표시 장치는 상기 제2 전극과 동일한 층에 배치되어 있으며, 서로 이격되어 있는 제1 연결 전극, 제2 연결 전극 및 제3 연결 전극을 더 포함할 수 있다.
상기 제1 연결 전극은 상기 제1 박막 트랜지스터의 한 단자와 상기 제1 서브전극을 전기적으로 연결하고, 상기 제2 연결 전극은 상기 제2 박막 트랜지스터의 한 단자와 상기 제2 서브전극을 전기적으로 연결하고, 상기 제3 연결 전극은 상기 제3 박막 트랜지스터의 한 단자와 상기 유지 전극선을 전기적으로 연결할 수 있다.
본 발명의 일 실시예에 따른 액정 표시 장치는 상기 데이터선과 상기 제1 전극 사이에 배치되어 있는 색필터를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법은 제1 기판 위에 서로 이격되어 있는 제1 게이트선 및 제2 게이트선을 형성하는 단계, 상기 제1 게이트선 및 상기 제2 게이트선과 교차하는 데이터선을 형성하는 단계, 상기 데이터선 위에 제1 보호막을 형성하는 단계, 상기 보호막 위에 상기 제1 게이트선 및 상기 데이터선에 전기적으로 연결되는 제1 전극 및 상기 데이터선에 대응하는 부분에 차폐 전극을 형성하는 단계, 상기 제1 전극 및 상기 차폐 전극 위에 제2 보호막을 형성하는 단계, 상기 제2 보호막 위에 상기 제2 게이트선 및 상기 차폐 전극에 전기적으로 연결되는 제2 전극을 형성하는 단계, 상기 제1 기판과 마주보는 제2 기판 위에 제3 전극을 형성하는 단계, 상기 제1 기판과 상기 제2 기판을 합착하는 단계, 상기 제1 기판과 상기 제2 기판 사이에 배향 보조제를 포함하는 액정층을 형성하는 단계, 상기 제1 전극, 상기 제2 전극 및 상기 제3 전극에 전압을 인가하는 단계, 그리고 상기 제1 전극, 상기 제2 전극 및 상기 제3 전극에 전압을 인가한 상태에서 상기 액정층에 광을 조사하는 단계를 포함하고, 상기 제2 전극은 미세 가지부를 포함하고, 상기 제1 전극, 상기 제2 전극 및 상기 제3 전극에 전압 인가 시, 상기 제2 전극 및 상기 제3 전극에는 동일한 전압이 인가된다.
이와 같이 본 발명의 실시예에 따르면, 판 모양의 제1 전극, 미세 가지부를 포함하는 제2 전극, 판 모양의 제3 전극에 전압을 인가한 상태에서 액정층에 광을 조사하여 액정 분자의 제어력을 향상시킴으로써, 텍스쳐 불량을 방지할 수 있다.
또한, 구동 시, 제2 전극을 플로팅시킴에 따라, 대부분이 수직 전계에 의해서만 액정 분자가 거동함으로써 수평 전계에 의한 투과율 감소를 최소화하고, 고속 응답을 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 절단선 Ⅱ-Ⅱ 선을 따라 자른 단면도이다.
도 3은 도 1의 절단선 Ⅲ-Ⅲ 선을 따라 자른 단면도이다.
도 4는 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법을 나타내는 개략적인 단면도이다.
도 5는 본 실시예에의 제2 전극을 나타내는 개략적인 배치도 이다.
도 6은 본 실시에에 따른 액정 표시 장치의 구동 시에 발생하는 전계 방향을 나타내는 개략적인 단면도이다.
도 7은 본 발명의 일 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치를 나타내는 평면도이다. 도 2는 도 1의 절단선 Ⅱ-Ⅱ 선을 따라 자른 단면도이다. 도 3은 도 1의 절단선 Ⅲ-Ⅲ 선을 따라 자른 단면도이다.
도 1 내지 도 3을 참고하면, 본 실시예에 따른 액정 표시 장치는 서로 마주하는 제1 표시판(100)과 제2 표시판(200) 및 이들 두 표시판(100, 200) 사이에 개재되어 있는 액정층(3)을 포함한다.
먼저, 제1 표시판(100)에 대하여 설명한다.
화소 영역을 포함하는 제1 기판(110) 위에 제1 게이트선(121a), 제2 게이트선(121b) 및 유지 전극선(131)이 배치되어 있다. 제1 게이트선(121a), 제2 게이트선(121b) 및 유지 전극선(131)은 서로 이격되어 있다.
제1 및 제2 게이트선(121a, 121b)은 주로 가로 방향으로 뻗어 있으며 게이트 신호를 전달한다. 제1 게이트선(121a)은 제1 게이트 전극(124a), 제2 게이트 전극(124b) 및 제3 게이트 전극(124c)을 포함하고, 제2 게이트선(121b)은 제4 게이트 전극(124d)을 포함한다. 여기서, 제1 게이트 전극(124a) 및 제2 게이트 전극(124b)은 서로 연결되어 있고, 제3 게이트 전극(124c)은 제2 게이트 전극(124b)과 이격되어 있다.
유지 전극선(131)은 주로 가로 방향으로 뻗어 있으며 공통 전압(Vcom) 등의 정해진 전압을 전달한다. 유지 전극선(131)은 제1 및 제2 게이트선(121a, 121b)과 실질적으로 수직하게 아래로 뻗은 한 쌍의 세로부(134) 및 한 쌍의 세로부(134)의 끝을 서로 연결하는 가로부(127)를 포함한다. 가로부(127)는 가로부(127)부터 돌출되어 있는 유지 전극 돌출부(137)를 포함한다.
제1 게이트선(121a), 제2 게이트선(121b) 및 유지 전극선(131) 위에 게이트 절연막(140)이 배치되어 있다. 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등과 같은 무기 절연 물질로 이루어질 수 있다. 또한, 게이트 절연막은 단일막 또는 다중막으로 이루어질 수 있다.
게이트 절연막(140) 위에 제1 반도체층(154a), 제2 반도체층(154b), 제3 반도체층(154c) 및 제4 반도체층(154d)이 배치되어 있다. 제1 반도체층(154a)은 제1 게이트 전극(124a)의 위에 배치되어 있고, 제2 반도체층(154b)은 제2 게이트 전극(124b)의 위에 배치되어 있고, 제3 반도체층(154c)은 제3 게이트 전극(124c)의 위에 배치되어 있으며, 제4 반도체층(154d)은 제4 게이트 전극(124d) 위에 배치되어 있다.
제1 내지 제4 반도체층(154a, 154b, 154c, 154d) 및 게이트 절연막(140) 위에 데이터선(171), 제1 소스 전극(173a), 제1 드레인 전극(175a), 제2 소스 전극(173b), 제2 드레인 전극(175b), 제3 소스 전극(173c), 제3 드레인 전극(175c), 제4 소스 전극(173d) 및 제4 드레인 전극(175d)이 배치되어 있다.
한편, 제1 내지 제4 반도체층(154a, 154b, 154c, 154d)은 제1 내지 제4 게이트 전극(124a, 124b, 124c, 124d) 위에 배치될 뿐만 아니라, 데이터선(171) 아래에도 배치될 수도 있다. 또한, 제2 반도체층(154b)과 제3 반도체층(154c)은 서로 연결될 수도 있다. 다만, 본 실시예에서는 이에 한정되지 않으며, 제1 내지 제4 반도체층(154a, 154b, 154c, 154d)이 제1 내지 제4 게이트 전극(124a, 124b, 124c, 124d) 위에만 배치될 수 있고, 제2 반도체층(154b)과 제3 반도체층(154c)이 서로 분리되어 배치될 수 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 제1 및 제2 게이트선(121a, 121b)과 교차한다.
제1 소스 전극(173a)은 데이터선(171)으로부터 제1 게이트 전극(124a) 위로 돌출되어 배치되어 있다. 제1 소스 전극(173a)은 제1 게이트 전극(124a) 위에서 C자형으로 구부러진 형태를 가질 수 있다.
제1 드레인 전극(175a)은 제1 게이트 전극(124a) 위에서 제1 소스 전극(173a)과 이격되도록 배치되어 있다. 서로 이격되도록 배치된 제1 소스 전극(173a)과 제1 드레인 전극(175a) 사이로 노출된 부분의 제1 반도체층(154a)에 채널이 형성된다.
제2 소스 전극(173b)은 데이터선(171)으로부터 제2 게이트 전극(124b) 위로 돌출되어 배치되어 있다. 제2 소스 전극(173b)은 제1 소스 전극(173a)과 연결되어 있다. 제2 소스 전극(173b)은 제2 게이트 전극(124b) 위에서 C자형으로 구부러진 형태를 가질 수 있다.
제2 드레인 전극(175b)은 제2 게이트 전극(124b) 위에서 제2 소스 전극(173b)과 이격되도록 배치되어 있다. 서로 이격되도록 배치된 제2 소스 전극(173b)과 제2 드레인 전극(175b) 사이로 노출된 부분의 제2 반도체층(154b)에 채널이 형성된다.
제3 소스 전극(173c)은 제2 드레인 전극(175b)과 연결되어 있으며, 제3 게이트 전극(124c) 위에 배치되어 있다.
제3 드레인 전극(175c)는 제3 게이트 전극(124c) 위에서 제3 소스 전극(173c)과 이격되도록 배치되어 있다. 제3 드레인 전극(175c)은 유지 전극 돌출부(137)와 중첩되어 있는 확장부(177c)를 포함한다. 서로 이격되도록 형성된 제3 소스 전극(173c)과 제3 드레인 전극(175c) 사이로 노출된 부분의 제3 반도체층(154c)에 채널이 형성되어 있다.
제4 소스 전극(173d)은 데이터선(171)과 이격되어 있으며, 제4 게이트 전극(124d) 위에 배치되어 있다.
제4 드레인 전극(175d)는 제4 게이트 전극(124d) 위에서 제4 소스 전극(173d)과 이격되도록 배치되어 있다. 서로 이격되도록 형성된 제4 소스 전극(173d)과 제4 드레인 전극(175d) 사이로 노출된 부분의 제4 반도체층(154d)에 채널이 형성되어 있다.
여기서, 제1 게이트 전극(124a), 제1 소스 전극(173a), 및 제1 드레인 전극(175a)은 제1 반도체층(154a)과 함께 제1 박막 트랜지스터(Qa)를 형성하고, 제2 게이트 전극(124b), 제2 소스 전극(173b), 및 제2 드레인 전극(175b)은 제2 반도체층(154b)과 함께 제2 박막 트랜지스터(Qb)를 형성한다. 또한, 제3 게이트 전극(124c), 제3 소스 전극(173c), 및 제3 드레인 전극(175c)은 제3 반도체층(154c)과 함께 제3 박막 트랜지스터(Qc)를 형성하고, 제4 게이트 전극(124d), 제4 소스 전극(173d), 및 제4 드레인 전극(175d)은 제4 반도체층(154d)과 함께 제4 박막 트랜지스터(Qd)를 형성한다.
한편, 제1 내지 제4 반도체층(154a, 154b, 154c, 154d) 와 제1 내지 제4 소스 전극(173a, 173b, 173c, 173d) 및 제1 내지 제4 드레인 전극(175a, 175b, 175c, 175d) 사이에는 이들의 접촉 저항 특성을 향상시키는 저항성 접촉 부재가 배치되어 있을 수도 있다. 저항성 접촉 부재는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어질 수 있다.
데이터선(171), 제1 내지 제4 소스 전극(173a, 173b, 173c, 173d), 제1 내지 제4 드레인 전극(175a, 175b, 175c, 175d) 및 게이트 절연막(140) 위에 제1 보호막(180a)이 배치되어 있다. 제1 보호막(180a)은 질화 규소 또는 산화 규소 따위의 무기 절연물로 이루어질 수 있다.
제1 보호막(180a) 위에는 색필터(230)가 배치되어 있다. 색필터(230)는 이웃하는 데이터선(171) 사이를 따라서 세로 방향으로 길게 뻗어 배치되어 있다. 본 실시예에서, 색필터(230)는 제1 표시판(100)에 배치되어 있으나, 이에 한정하지 않고, 제2 표시판(200)에 배치될 수도 있다.
색필터(230) 위에는 캐핑막(160)이 배치되어 있다. 캐핑막(160)은 색필터(230)로부터 발생하는 가스로 인하여 상부막이 오염되는 것을 방지하기 위한 것으로, 질화 규소 또는 산화 규소 따위의 무기 절연물로 이루어질 수 있다.
캐핑막(160) 위에 판(plate) 모양을 갖는 제1 전극(190)이 배치되어 있다. 또한, 캐핑막(160) 위에 데이터선(171)에 대응하는 부분에 차폐 전극(135)이 배치되어 있다. 제1 전극(190)과 차폐 전극(135)은 동일한 물질로 이루어질 수 있다.
제1 전극(190)은 평면 상으로, 제1 게이트선(121a) 위에 배치되어 있는 제1 서브전극(190a) 및 제1 게이트선(121a) 아래에 배치되어 있는 제2 서브전극(190b)을 포함한다. 제1 서브전극(190a)은 제1 서브전극(190a)으로부터 연장되어 제1 드레인 전극(175a)의 끝 부분과 중첩하는 제1 말단부(195a)를 포함한다. 제2 서브전극(190b)은 제2 서브전극(190b)으로부터 연장되어 제2 드레인 전극(175b)의 끝 부분과 중첩하는 제2 말단부(195b)를 포함한다. 여기서, 제2 서브전극(190b)의 면적은 제1 서브전극(190a)의 면적 대비하여 1배 이상 2배 이하일 수 있다.
차폐 전극(135)에는 공통 전압(Vcom) 등의 정해진 전압이 인가되어, 데이터선(171)이 액정층(3)의 액정 분자에 영향을 주는 것을 방지할 수 있다. 차폐 전극(135)은 차폐 전극(135)으로부터 돌출되어 제4 소스 전극(173d)에 연결되어 있는 차폐 전극 돌출부(136)를 포함한다. 차폐 전극 돌출부(136)와 제4 소스 전극(173d)는 차폐 전극 접촉구(138)를 통하여 전기적으로 연결되어 있고, 차폐 전극 접촉구(138)는 제1 보호막(180a), 색필터(230) 및 캐핑막(160)에 형성될 수 있다.
제1 전극(190) 및 차폐 전극(135) 위에 무기 절연 물질 또는 유기 절연 물질로 형성된 제2 보호막(180b)이 배치되어 있다. 제2 보호막(180b)에는 제1 접촉구(185a), 제2 접촉구(185b), 제3 접촉구(185c) 및 제4 접촉구(185d)가 형성되어 있다. 제1 접촉구(185a)는 제1 드레인 전극(175a)의 일부분을 노출시키고, 제2 접촉구(185b)는 제2 드레인 전극(175b)의 일부분을 노출시킨다. 제3 접촉구(185c)는 제3 드레인 전극(175c)의 일부분을 노출시키고, 제4 접촉구(185d)는 제4 드레인 전극(175d)의 일부분을 노출시킨다. 이러한 제1 내지 제4 접촉구(185a, 185b, 185c, 185d)는 캐핑막(160), 색필터(230) 및 제1 보호막(180a)에 연장되어 있다.
제2 보호막(180b) 위에 제2 전극(191), 제1 연결 전극(197a), 제2 연결 전극(197b) 및 제3 연결 전극(197c)이 배치되어 있다. 제2 전극(191), 제1 연결 전극(197a), 제2 연결 전극(197b) 및 제3 연결 전극(197c)은 각각 서로 이격되어 있으며, 동일한 물질로 이루어져 있다.
제1 연결 전극(197a)은 제1 접촉구(185a)를 통해 제1 서브전극(190a)의 제1 말단부(195a)와 제1 드레인 전극(175a)을 전기적으로 연결한다. 즉, 제1 드레인 전극(175a)이 제1 서브전극(190a)에 연결된다.
제2 연결 전극(197b)은 제2 접촉구(185b)를 통해 제2 서브전극(190b)의 제2 말단부(195b)와 제1 드레인 전극(175a)을 전기적으로 연결한다. 즉, 제2 드레인 전극(175b)이 제2 서브전극(190b)에 연결된다.
제3 연결 전극(197c)은 제3 접촉구(185c)를 통해 유지 전극 돌출부(137)와 제3 드레인 전극(175c)의 확장부(177c)를 전기적으로 연결한다. 즉, 제3 드레인 전극(175c)이 유지 전극선(131)에 연결된다.
제2 전극(191)은 평면 상으로, 제1 게이트선(121a) 위에 배치되어 있는 제3 서브전극(191a) 및 제1 게이트선(121a) 아래에 배치되어 있는 제4 서브전극(191b)을 포함한다. 즉, 제3 서브전극(191a)은 제1 서브전극(190a)과 중첩하고, 제4 서브전극(191b)은 제2 서브전극(190b)과 중첩한다.
제3 서브전극(191a) 및 제4 서브 전극(191b)은 각각 세로 줄기부(192a, 192b), 세로 줄기부(192a, 192b)와 교차하는 가로 줄기부(193a, 193b)로 이루어진 십자형 줄기부를 포함한다. 또한, 제3 서브전극(191a) 및 제4 서브 전극(191b)은 각각 복수의 미세 가지부(194a, 194b)를 포함한다. 제4 서브 전극(191b)의 면적은 제3 서브전극(191a)의 면적 대비하여 1배 이상 2배 이하일 수 있다.
제3 서브전극(191a) 및 제4 서브 전극(191b)은 각각 가로 줄기부(193a, 193b)와 세로 줄기부(192a, 192b)에 의해 4개의 부영역으로 나뉘어진다. 미세 가지부(194a, 194b)는 가로 줄기부(193a, 193b) 및 세로 줄기부(192a, 192b)로부터 비스듬하게 뻗어 있으며 그 뻗는 방향은 제1 및 제2게이트선(121a, 121b) 또는 가로 줄기부(193a, 193b)와 대략 45도 또는 135도의 각을 이룰 수 있다. 또한 이웃하는 두 부영역의 미세 가지부(194a, 194b)는 서로 직교할 수 있다.
또한, 제3 서브전극(191a) 및 제4 서브 전극(191b)은 각각 세로 줄기부(192a, 192b)로부터 연장된 제1 연장부(196a) 및 제2 연장부(196b)를 포함한다. 제1 및 제2 연장부(196a, 196b)는 제2 전극 연결부(199)에 연결되어 있고, 제2 전극 연결부(199)는 제4 접촉구(185d)를 통해 제4 드레인 전극(175d)에 연결되어 있다.
제2 전극(191), 제1 연결 전극(197a), 제2 연결 전극(197b) 및 제3 연결 전극(197c) 위에 제1 배향막(11)이 배치되어 있다.
이어, 제2 표시판(200)에 대하여 설명힌다.
제2 기판(210) 위에 차광 부재(220), 덮개막(250), 제3 전극(270)이 배치되어 있고, 제3 전극(270) 위에는 제2 배향막(21)이 배치되어 있다.
차광 부재(220)는 제1 게이트선(121a) 및 제2 게이트선(121b)을 따라 뻗어 위아래로 확장되어 있으며 제1 박막 트랜지스터(Qa), 제2 박막 트랜지스터(Qb), 제3 박막 트랜지스터(Qc) 및 제4 박막 트랜지스터(Qd)등이 위치하는 영역을 덮고 있으며, 데이터선(171)을 따라 뻗어 있다.
제3 전극(270)은 화소 영역에서 판(plate) 모양으로 배치되어 있으며, 제3 전극(270)에는 공통 전압(Vcom) 등의 정해진 전압이 인가된다.
액정층(3)은 음의 유전율 이방성을 가지며, 액정층(3)의 액정 분자(310)는 전기장이 없는 상태에서 그 장축이 두 표시판(100, 200)의 표면에 대하여 수직을 이루도록 배향되어 있다. 액정층(3)은 반응성 메소겐(reactive mesogen)을 포함하는 배향 보조제(50)를 포함함으로써 액정 분자(310)들은 그것의 장축이 제2 전극(191)의 미세 가지부(194a, 194b)의 길이 방향에 대략 평행하도록 선경사를 가질 수 있다. 한편, 배향 보조제(50)는 액정층(3)이 아닌 제1 및 제2 배향막(11, 21)에 포함될 수도 있다.
그러면, 도 1 내지 도 3, 도 4 및 도 5를 참고하여 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법에 대해 설명한다.
도 4는 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법을 나타내는 개략적인 단면도이다. 도 5는 본 실시예에의 제2 전극을 나타내는 개략적인 배치도 이다.
도 1 내지 도 3를 참고하면, 먼저, 제1 표시판(100)과 제2 표시판(200)을 각각 제조한다.
제1 표시판(100)은 다음과 같은 방법으로 제조한다.
제1 기판(110) 위에 복수의 박막을 적층 및 패터닝하여 제1 게이트선(121a), 제2 게이트선(121b), 유지 전극선(131), 게이트 절연막(140), 제1 내지 제4 반도체층(154a, 154b, 154c, 154d), 데이터선(171), 제1 내지 제4 소스 전극(173a, 173b, 173c, 173d), 제1 내지 제4 드레인 전극(175a, 175b, 175c, 175d), 제1 보호막(180a), 색필터(230) 및 캐핑막(160)을 차례로 형성한다.
캐핑막(160) 위에 ITO 또는 IZO 따위의 도전층을 적층하고 패터닝하여 차폐 전극(135) 및 제1 전극(190)을 형성한 다음, 제1 전극(190) 및 차폐 전극(135) 위에 제2 보호막(180b)를 형성한다.
제2 보호막(180b) 위에 ITO 또는 IZO 따위의 도전층을 적층하고 패터닝하여 제2 전극(191), 제1 연결 전극(197a), 제2 연결 전극(197b) 및 제3 연결 전극(197c)을 형성한다. 이어서, 제2 전극(191) 위에 제1 배향막(11)을 형성한다.
제2 표시판(200)은 다음과 같은 방법으로 제조한다.
제2 기판(210) 위에 차광 부재(220), 덮개막(250), 제3 전극(270)을 차례로 형성한 다음, 제3 전극(270) 위에 제2 배향막(21)을 형성한다.
다음으로, 상기와 같은 방법으로 제조된 제1 표시판(100)과 제2 표시판(200)을 합착(assembly)하고, 그 사이에 액정 분자(310) 및 배향 보조제(50)의 혼합물을 주입하여 액정층(3)을 형성한다. 그러나, 액정층(3)은 제1 표시판(100) 또는 제2 표시판(200) 위에 액정 분자(310) 및 배향 보조제(50)의 혼합물을 적하하는 방식으로 형성할 수도 있다. 본 실시예에서는 배향 보조제(50)가 액정층(3)에 포함되어 있으나, 이에 한정하지 않고, 제1 및 제2 배향막(11, 21)에 배향 보조제(50)가 포함되도록 형성할 수 있다.
도 4를 참고하면, 제1 전극(190), 제2 전극(191) 및 제3 전극(270)에 전압을 인가한다. 제1 전극(190)에는 데이터선(171)으로부터 데이터 전압이 인가된다. 제2 전극(191)에는 차폐 전극(135)으로부터 공통 전압이 인가된다. 제3 전극(270)에는 공통 전압이 인가된다.
이처럼, 제1 전극(190), 제2 전극(191) 및 제3 전극(270)에 전압을 인가하면, 제1 표시판(100) 및 제2 표시판(200) 사이에 전기장이 생성된다. 이 때, 제2 전극(191)과 제3 전극(270)에는 동일한 전압이 인가되어 제2 전극(191)과 제3 전극(270)에는 전기장이 생성되지 않고, 제1 전극(190)과 제3 전극(270) 사이에서 전기장이 생성된다. 하지만, 제2 전극(191)이 제1 전극(190)에 영향을 미치므로, 프린지 필드(fringe field, E)가 형성된다.
이 후, 도 4에 나타낸 프린지 필드(E)가 형성된 상태에서 본 실시예에 따른 액정 표시 장치에 광을 조사한다. 이에 따라, 액정 분자(310)는 선경사(pretilt)를 가질 수 있다. 여기서, 광은 자외선일 수 있다.
이와 같이, 제1 전극(190), 제2 전극(191) 및 제3 전극(270)에 전압을 인가한 상태에서, 액정층(3)에 광을 조사함으로써, 액정 분자(310)의 제어력이 향상되고, 이에 따라 텍스쳐 불량을 방지할 수 있다.
그러면, 도 5를 참고하여 제1 전극(190), 제2 전극(191) 및 제3 전극(270)에 전압 인가 시, 나타나는 도메인 방향에 대해 설명한다.
도 5를 참고하면, 제2 전극(191) 중 제3 서브 전극(191a)만 도시하였다. 제1 내지 제3 전극(190, 191, 270)에 전압을 인가하면, 프린지 필드가 발생하여 액정 분자(310)는 화소 영역의 안 쪽 방향(D1)을 향하도록 눕는다. 구체적으로, 제3 서브 전극(191a)의 미세 가지부(194a) 사이의 비전극부에는 강한 프린지 필드만이 존재하여 액정 분자(310)를 일정 방향으로 배열시키며, 미세 가지부(194a)의 수직 전계에 의해 일정 방향으로 눕게 되는 액정 분자(310) 간의 탄성에너지에 의해 전체 액정 분자의 최종 도메인 방향이 결정된다.
한편, 본 실시예에서는 액정 표시 장치의 구동 시에는 제2 전극(191)을 플로팅(floating) 시킴으로써, 제2 전극(191)을 구동에 참여 시키지 않는다.
이에, 도 6을 참고하여 본 발명의 실시예에 따른 액정 표시 장치의 구동 시에 발생하는 전계 방향에 대해 설명한다.
도 6은 본 실시에에 따른 액정 표시 장치의 구동 시에 발생하는 전계 방향을 나타내는 개략적인 단면도이다.
도 6을 참고하면, 제1 전극(190)과 제3 전극(270) 사이에서 수직 전계(E)가 발생한다. 본 실시예에서는 액정 표시 장치의 구동 시, 제1 게이트선(121a)에는 게이트 온(on) 전압을 인가하고, 제2 게이트선(121b) 게이트 오프(off) 전압을 인가한다. 이에 따라, 제1 게이트선(121a)에 연결된 제1 전극(190)에는 데이터 전압이 인가되고, 제2 게이트선(121b)에 연결된 제2 전극(191)은 플로팅된다. 즉, 제2 전극(191)은 액정 표시 장치의 구동에 참여하지 않으므로, 제1 전극(190)과 제3 전극(270) 사이에서 수직 전계(E)가 발생하게 된다.
따라서, 액정 표시 장치의 구동 시에 대부분이 수직 전계에 의해서만 액정 분자가 거동함으로써 수평 전계에 의한 투과율 감소를 최소화하고, 고속 응답을 구현할 수 있다.
그러면, 도 7을 참고하여 본 발명의 일 실시예에 따른 액정 표시 장치의 동작에 대해 설명한다.
도 7은 본 발명의 일 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 7을 참고하면, 제1 및 제2 박막 트랜지스터(Qa, Qb)는 제1 게이트선(121a) 및 데이터선(171)에 연결되어 있다. 제3 박막 트랜지스터(Qc)는 제1 게이트선(121a) 및 유지 전극선(131)에 연결되어 있다. 또한, 앞서 급한 바와 같이, 본 실시예에 따른 액정 표시 장치의 구동 시에는 제2 전극(191)은 플로팅되므로, 도 7에 따른 등가 회로도에는 제2 전극(191)에 연결된 제4 박막 트랜지스터(Qd), 제2 게이트선(121b) 및 차폐 전극(135)은 도시하지 않았다.
각 화소(PX)는 제1 및 제2 부화소(PXa, PXb)를 포함하고, 제1 부화소(PXa)에는 제1 박막 트랜지스터(Qa)와 연결되어 있는 제1 액정 축전기(Clca)가 형성되어 있고, 제2 부화소(PXb)에는 제2 박막 트랜지스터(Qb)와 연결되어 있는 제2 액정 축전기(Clcb)가 형성되어 있다. 여기서, 도 1에 의하면, 제1 부화소(PXa)는 제1 서브전극(190a)를 포함하고, 제2 부화소(PXb)는 제2 서브전극(190b)을 포함한다.
제1 박막 트랜지스터(Qa)의 제1 단자는 제1 게이트선(121a)에 연결되어 있고, 제1 박막 트랜지스터(Qa)의 제2 단자는 데이터선(171)에 연결되어 있으며, 제1 박막 트랜지스터(Qa)의 제3 단자는 제1 액정 축전기(Clca)에 연결되어 있다. 여기서, 제1 박막 트랜지스터(Qa)의 제3 단자는 제1 액정 축전기(Clca)를 구성하는 제1 서브전극(190a)에 연결되어 있다.
제2 박막 트랜지스터(Qb)의 제1 단자는 제1 게이트선(121a)에 연결되어 있고, 제2 박막 트랜지스터(Qb)의 제2 단자는 데이터선(171)에 연결되어 있으며, 제2 박막 트랜지스터(Qb)의 제3 단자는 제2 액정 축전기(Clcb)에 연결되어 있다. 여기서, 제2 박막 트랜지스터(Qb)의 제3 단자는 제2 액정 축전기(Clcb)를 구성하는 제2 서브전극(190b)에 연결되어 있다.
제3 박막 트랜지스터(Qc)의 제1 단자는 제1 게이트선(121a)에 연결되어 있고, 제3 박막 트랜지스터(Qc)의 제2 단자는 유지 전극선(SL)에 연결되어 있으며, 제3 박막 트랜지스터(Qc)의 제3 단자는 제2 박막 트랜지스터(Qb)의 제3 단자에 연결되어 있다.
제1 게이트선(121a)에 게이트 온 전압이 인가되면 이에 연결된 제1 내지 제3 박막 트랜지스터(Qa, Qb, Qc)는 턴 온 되고, 데이터선(171)을 통해 전달된 데이터 전압에 의해 제1 액정 축전기(Clca) 및 제2 액정 축전기(Clcb)가 충전된다.
이때, 제3 박막 트랜지스터(Qc)가 턴 온 상태에 있으므로, 데이터선(171)을 통해 제2 부화소(PXb)로 전달된 데이터 전압은 제2 박막 트랜지스터(Qb)와 직렬로 연결되어 있는 제3 박막 트랜지스터(Qc)를 통해 분압이 이루어진다. 이 때, 제2 부화소(PXb)에 인가되는 전압은 제3 박막 트랜지스터(Qc)가 턴 온 되어 있으므로 유지 전극선(131)에 인가된 전압과 입력된 데이터 전압 간의 전압 차이 및 제3 박막 트랜지스터(Qc)가 가지는 저항 값에 따라 분압된다.
따라서, 데이터선(171)을 통해 제1 부화소(PXa) 및 제2 부화소(PXb)에 전달된 데이터 전압이 동일하더라도 제1 액정 축전기(Clca)와 제2 액정 축전기(Clcb)에 충전되는 전압은 서로 달라진다. 즉, 제2 액정 축전기(Clcb)에 충전되는 전압이 제1 액정 축전기(Clca)에 충전되는 전압보다 낮아진다. 이러한 경우는 제1 부화소(PXa) 및 제2 부화소(PXb)에 인가되는 데이터 전압이 정극(+)인 경우이고, 이와 반대로 제1 부화소(PXa) 및 제2 부화소(PXb)에 인가되는 데이터 전압이 부극(-)인 경우에는 제1 액정 축전기(Clca)에 충전되는 전압이 제2 액정 축전기(Clcb)에 충전되는 전압보다 낮아진다.
이로 인해 동일한 화소(PX) 내의 제1 및 제2 부화소(PXa, PXb)에 충전되는 전압을 달리하여 측면 시인성을 향상시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Qa, Qb, Qc, Qd: 제1, 제2, 제3, 제4 박막 트랜지스터
121a: 제1 게이트선 121b: 제2 게이트 전극
131: 유지 전극선 135: 차폐 전극
171: 데이터선: 180a: 제1 보호막
180b: 제2 보호막 190: 제1 전극
191: 제2 전극 230: 색필터
270: 제3 전극

Claims (20)

  1. 제1 기판,
    상기 제1 기판 위에 배치되어 있으며, 서로 이격되어 있는 제1 게이트선 및 제2 게이트선,
    상기 제1 게이트선 및 상기 제2 게이트선과 교차하는 데이터선,
    상기 데이터선 위에 배치되어 있으며, 상기 데이터선과 절연되어 있는 차폐 전극,
    상기 제1 게이트선 및 상기 데이터선과 전기적으로 연결되어 있는 제1 전극,
    상기 제1 전극 위에 배치되어 있는 보호막,
    상기 보호막 위에 배치되어 있으며, 상기 제2 게이트선 및 상기 차폐 전극에 전기적으로 연결되어 있는 제2 전극,
    상기 제1 기판과 마주보는 제2 기판,
    상기 제2 기판 위에 배치되어 있는 제3 전극, 그리고
    상기 제1 기판 및 상기 제2 기판 사이에 개재되어 있으며, 배향 보조제를 포함하는 액정층을 포함하고,
    상기 제2 전극은 미세 가지부를 포함하는 액정 표시 장치.
  2. 제1항에서,
    상기 제1 전극, 상기 제2 전극 및 상기 제3 전극에 각각 전압을 인가한 상태에서 상기 액정층에 광이 조사된 액정 표시 장치.
  3. 제2항에서,
    상기 제2 게이트선에 게이트 오프 전압을 인가하여 상기 제2 전극을 플로팅시킨 상태에서 구동하는 액정 표시 장치.
  4. 제1항에서,
    상기 제1 전극은 서로 분리되어 있는 제1 서브전극 및 제2 서브전극을 포함하는 액정 표시 장치.
  5. 제4항에서,
    상기 제3 전극, 상기 제1 서브전극 및 제2 서브전극은 판(plate) 모양인 액정 표시 장치.
  6. 제5항에서,
    상기 제1 게이트선, 상기 데이터선 및 상기 제1 서브전극에 연결되어 있는 제1 박막 트랜지스터 및
    상기 제1 게이트선, 상기 데이터선 및 상기 제2 서브전극에 연결되어 있는 제2 박막 트랜지스터를 더 포함하는 액정 표시 장치.
  7. 제6항에서,
    상기 제1 기판 위에 배치되어 있으며, 상기 제1 게이트선 및 상기 제2 게이트선과 이격되어 있는 유지 전극선을 더 포함하는 액정 표시 장치.
  8. 제7항에서,
    상기 제1 게이트선, 상기 제2 박막 트랜지스터 및 상기 유지 전극선에 연결되어 있는 제3 박막 트랜지스터를 더 포함하는 액정 표시 장치.
  9. 제8항에서,
    상기 제2 게이트선, 상기 차폐 전극 및 상기 제2 전극에 연결되어 있는 제4 박막 트랜지스터를 더 포함하는 액정 표시 장치.
  10. 제9항에서,
    상기 제2 전극은 상기 제1 서브전극과 중첩하는 제3 서브전극 및 상기 제2 서브전극과 중첩하는 제4 서브전극을 포함하고,
    상기 제3 서브전극 및 상기 제4 서브전극은 각각 상기 미세 가지부를 포함하는 액정 표시 장치.
  11. 제10항에서,
    상기 제3 서브전극 및 상기 제4 서브전극에 연결되어 있는 제2 전극 연결부를 더 포함하고,
    상기 제2 전극 연결부는 상기 제4 박막 트랜지스터의 한 단자에 연결되어 있는 액정 표시 장치.
  12. 제11항에서,
    상기 제1 전극과 상기 차폐 전극은 동일한 층에 배치되어 있는 액정 표시 장치.
  13. 제12항에서,
    상기 차폐 전극은 상기 제4 박막 트랜지스터의 다른 한 단자와 연결되어 있으며, 상기 차폐 전극으로부터 돌출된 차폐 전극 돌출부를 포함하는 액정 표시 장치.
  14. 제13항에서,
    상기 제2 전극과 동일한 층에 배치되어 있으며, 서로 이격되어 있는 제1 연결 전극, 제2 연결 전극 및 제3 연결 전극을 더 포함하는 액정 표시 장치.
  15. 제14항에서,
    상기 제1 연결 전극은 상기 제1 박막 트랜지스터의 한 단자와 상기 제1 서브전극을 전기적으로 연결하고,
    상기 제2 연결 전극은 상기 제2 박막 트랜지스터의 한 단자와 상기 제2 서브전극을 전기적으로 연결하고,
    상기 제3 연결 전극은 상기 제3 박막 트랜지스터의 한 단자와 상기 유지 전극선을 전기적으로 연결하는 액정 표시 장치.
  16. 제1항에서,
    상기 데이터선과 상기 제1 전극 사이에 배치되어 있는 색필터를 더 포함하는 액정 표시 장치.
  17. 제1 기판 위에 서로 이격되어 있는 제1 게이트선 및 제2 게이트선을 형성하는 단계,
    상기 제1 게이트선 및 상기 제2 게이트선과 교차하는 데이터선을 형성하는 단계,
    상기 데이터선 위에 제1 보호막을 형성하는 단계,
    상기 제1 보호막 위에 상기 제1 게이트선 및 상기 데이터선에 전기적으로 연결되는 제1 전극 및 상기 데이터선에 대응하는 부분에 차폐 전극을 형성하는 단계,
    상기 제1 전극 및 상기 차폐 전극 위에 제2 보호막을 형성하는 단계,
    상기 제2 보호막 위에 상기 제2 게이트선 및 상기 차폐 전극에 전기적으로 연결되는 제2 전극을 형성하는 단계,
    상기 제1 기판과 마주보는 제2 기판 위에 제3 전극을 형성하는 단계,
    상기 제1 기판과 상기 제2 기판을 합착하는 단계,
    상기 제1 기판과 상기 제2 기판 사이에 배향 보조제를 포함하는 액정층을 형성하는 단계,
    상기 제1 전극, 상기 제2 전극 및 상기 제3 전극에 전압을 인가하는 단계, 그리고
    상기 제1 전극, 상기 제2 전극 및 상기 제3 전극에 전압을 인가한 상태에서 상기 액정층에 광을 조사하는 단계를 포함하고,
    상기 제2 전극은 미세 가지부를 포함하고,
    상기 제1 전극, 상기 제2 전극 및 상기 제3 전극에 전압 인가 시, 상기 제2 전극 및 상기 제3 전극에는 동일한 전압이 인가되는 액정 표시 장치의 제조 방법.
  18. 제17항에서,
    상기 제1 전극 및 상기 제3 전극은 판 모양으로 형성되는 액정 표시 장치의 제조 방법.
  19. 제18항에서,
    상기 데이터선을 형성하기 전에
    상기 기판 위에 상기 제1 게이트선 및 상기 제2 게이트선과 이격되어 있는 유지 전극선을 형성하는 단계를 더 포함하는 액정 표시 장치의 제조 방법.
  20. 제19항에서,
    상기 제1 전극은 서로 분리되어 있는 제1 서브전극 및 제2 서브전극을 포함하고,
    상기 제2 전극은 상기 제1 서브전극과 중첩하는 제3 서브전극 및 상기 제2 서브전극과 중첩하는 제4 서브전극을 포함하고,
    상기 제3 서브전극 및 상기 제4 서브전극은 각각 상기 미세 가지부를 포함하는 액정 표시 장치의 제조 방법.
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