[go: up one dir, main page]

KR102169684B1 - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

박막 트랜지스터 표시판 및 그 제조 방법 Download PDF

Info

Publication number
KR102169684B1
KR102169684B1 KR1020140003547A KR20140003547A KR102169684B1 KR 102169684 B1 KR102169684 B1 KR 102169684B1 KR 1020140003547 A KR1020140003547 A KR 1020140003547A KR 20140003547 A KR20140003547 A KR 20140003547A KR 102169684 B1 KR102169684 B1 KR 102169684B1
Authority
KR
South Korea
Prior art keywords
layer
thin film
film transistor
gate
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020140003547A
Other languages
English (en)
Other versions
KR20150083692A (ko
Inventor
이두열
권세명
권혁순
김장수
김형민
오진호
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020140003547A priority Critical patent/KR102169684B1/ko
Priority to US14/303,794 priority patent/US9368518B2/en
Publication of KR20150083692A publication Critical patent/KR20150083692A/ko
Application granted granted Critical
Publication of KR102169684B1 publication Critical patent/KR102169684B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은, 기판 위에 위치하며, 게이트선 및 게이트 전극을 포함하는 게이트 도전체; 상기 게이트 전극과 중첩하며, 산화물 반도체를 포함하는 반도체층; 상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되어 있는 소스 전극 및 상기 소스 전극과 마주보는 드레인 전극을 포함하는 데이터 도전체; 반도체층의 채널 영역에 인접하는 상기 소스 전극 및 상기 드레인 전극의 측면부를 덮는 측벽부; 및 상기 소스 전극, 상기 드레인 전극 및 상기 측벽부를 덮는 보호막;을 포함한다.

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED), 전기영동 표시 장치(electrophoretic display, EPD) 등의 평판 표시 장치(flat panel display, FPD)는 전기장 생성 전극과 전기 광학 활성층(electro-optical active layer)을 포함하는 표시 패널(display panel)을 포함한다. 전기 광학 활성층으로서, 유기 발광 표시 장치, 액정 표시 장치 및 전기 영동 표시 장치의 패널은 각각 유기 발광층, 액정층 및 전하를 띤 입자를 포함한다. 전기장 생성 전극은 박막 트랜지스터 등의 스위칭 소자에 연결되어 데이터 신호를 인가받을 수 있고, 전기 광학 활성층은 이러한 데이터 신호를 광학 신호로 변환함으로써 영상을 표시한다.
평판 표시 장치에서 스위칭 소자로서 삼단자 소자인 박막 트랜지스터(thin film transistor, TFT)가 사용된다. 평판 표시 장치는 이러한 박막 트랜지스터를 제어하기 위한 게이트 신호를 전달하는 게이트선과 화소 전극에 인가될 신호를 전달하는 데이터선 등의 신호선을 포함한다.
한편, 표시 장치의 면적이 커짐에 따라, 고속 구동을 실현하기 위해 산화물 반도체 기술과 함께 신호선의 저항을 감소시키기 방법이 연구되고 있다. 그런데, 신호선의 저항을 감소시키기 위해 주배선층에 사용되는 금속 물질이나 그 산화물이 산화물 반도체로 형성된 반도체층을 오염시켜 장치의 신뢰성을 떨어뜨릴 수 있다.
본 발명의 목적은 박막 트랜지스터의 표시판에서 주배선층의 측면에 금속 산화물이 형성되는 것을 방지하고, 주배선층으로 인해 반도체층이 오염되는 것을 방지하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은, 기판 위에 위치하며, 게이트선 및 게이트 전극을 포함하는 게이트 도전체; 상기 게이트 전극과 중첩하며, 산화물 반도체를 포함하는 반도체층; 상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되어 있는 소스 전극 및 상기 소스 전극과 마주보는 드레인 전극을 포함하는 데이터 도전체; 반도체층의 채널 영역에 인접하는 상기 소스 전극 및 상기 드레인 전극의 측면부를 덮는 측벽부; 및 상기 소스 전극, 상기 드레인 전극 및 상기 측벽부를 덮는 보호막;을 포함한다.
상기 측벽부는 상부에서 하부로 갈수록 두께가 증가할 수 있다.
상기 측벽부는 가장 두꺼운 부분의 두께가 약 2000 옹스트롬 이상일 수 있다.
상기 측벽부는 전체 높이의 중간 높이 부근의 두께가 약 1000 옹스트롬 이상일 수 있다.
상기 측벽부는 무기 절연 물질을 포함할 수 있고, 특히 산화규소를 포함할 수 있다.
상기 반도체층은 3가 원소, 2가 원소 및 산소를 포함하는 최소 3원계 이상의 반도체 산화물을 포함할 수 있다.
상기 데이터 도전체는 배리어층, 주배선층 및 캡핑층을 포함할 수 있고, 상기 주배선층은 구리 계열 금속, 알루미늄 계열 금속, 은 계열 금속, 몰리브덴 계열 금속 및 티타늄 계열 금속에서 선택된 금속을 포함할 수 있다.
상기 보호막은 산화규소를 포함할 수 있다.
상기 반도체층은 채널 영역을 제외하고 상기 소스 전극, 상기 드레인 전극 및 상기 데이터선과 동일한 평면 패턴을 가질 수 있다.
본 발명의 일 측면에 있어서, 박막 트랜지스터를 제조하는 방법이 제공된다. 상기 방법은, 기판 위에 위치하며, 게이트선 및 게이트 전극을 포함하는 게이트 도전체를 형성하는 단계; 상기 게이트 도전체 위에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 위에 산화물 반도체를 포함하는 반도체층을 형성하는 단계; 상기 반도체층 위에 소스 전극 및 드레인 전극을 포함하는 데이터 도전체를 형성하는 단계; 상기 데이터 도전체 위에 절연층을 형성하는 단계; 상기 반도체층의 채널 영역에 인접하는 상기 소스 전극 및 상기 게이트 전극의 측면부에 상기 보호 절연막의 일부가 남아 상기 측면부를 덮는 측벽부가 형성되도록 상기 절연층을 제거하는 단계; 및 상기 소스 전극, 상기 드레인 전극 및 상기 측벽부를 덮는 보호막을 형성하는 단계;를 포함한다.
상기 방법은, 상기 측벽부를 형성한 후 상기 보호막을 형성하기 전에, 플라즈마로 처리하는 단계를 더 포함할 수 있다.
상기 절연층은 약 2000 옹스트롬 이상의 두께로 형성될 수 있다.
상기 절연층은 산화규소를 포함할 수 있다.
상기 측벽부가 형성되도록 상기 절연층을 제거하는 단계는 드라이 에치백에 의해 수행될 수 있다.
상기 측벽부가 형성되도록 상기 절연층을 제거하는 단계는 상기 반도체층의 채널 영역 위에도 상기 절연층의 일부가 남아 있도록 상기 절연층을 제거할 수 있다.
상기 반도체층은 3가 원소, 2가 원소 및 산소를 포함하는 최소 3원계 이상의 반도체 산화물을 포함할 수 있다.
상기 데이터 도전체는 구리 계열 금속, 알루미늄 계열 금속, 은 계열 금속, 몰리브덴 계열 금속 및 티타늄 계열 금속에서 선택된 금속을 포함할 수 있다.
상기 반도체층을 형성하는 단계와 상기 데이터 도전체를 형성하는 단계는 하나의 마스크를 사용하여 동시에 수행될 수 있다.
상기 반도체층은 채널 영역을 제외하고 상기 소스 전극, 상기 드레인 전극 및 상기 데이터선과 동일한 평면 패턴을 가질 수 있다.
본 발명에 따라서, 박막 트랜지스터의 표시판에서 소스 전극, 드레인 전극 같은 주배선층의 측면에 금속 산화물이 형성되는 것을 방지하거나 최소화할 수 있다. 또한, 주배선층의 성분 또는 그 산화물 등이 반도체층의 채널 영역을 오염시키는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판을 나타내는 평면도이다.
도 2는 도 1의 II-II 선을 따라 자른 단면의 일 예를 나타내는 단면도이다.
도 3 내지 도 12는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타내는 단면도이다.
도 13은 본 발명의 일 실시예에 따른 액정 표시 장치를 나타내는 단면도이다.
첨부한 도면을 참고로 하여, 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판을 나타내는 평면도이고, 도 2는 도 1의 II-II 선을 따라 잘라 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 박막 트랜지스터 표시판(100)은 유리 또는 플라스틱 따위로 만들어진 투명한 절연 기판(110) 위에 게이트 도전체(121, 124)가 형성되어 있다.
게이트 도전체는 복수의 게이트선(121) 및 게이트선(121)으로부터 돌출한 복수의 게이트 전극(124)을 포함한다. 게이트선(121)은 게이트 신호를 전달하며, 주로 가로 방향으로 뻗어 있다. 게이트선(121) 및 게이트 전극(124)은 하부막(121p, 124p)과 상부막(121r, 124r)으로 이루어진 이중막 구조를 가질 수 있다. 하부막(121p, 124p)과 상부막(121r, 124r)은 각각 알루미늄(Al), 알루미늄 합금 등의 알루미늄 계열 금속, 은(Ag), 은 합금 등의 은 계열 금속, 구리(Cu), 구리 합금 등의 구리 계열 금속, 몰리브덴(Mo), 몰리브덴 합금 등의 몰리브덴 계열 금속, 크롬(Cr), 크롬 합금 등의 크롬 계열 금속, 티타늄(Ti), 티타늄 합금 등의 티타늄 계열 금속, 탄탈늄(Ta), 탄탈늄 합금 등의 탄탈늄 계열 금속, 망간(Mn), 망간 합금 등의 망간 계열 금속 등으로 이루어질 수 있다. 예컨대, 하부막(121p, 124p)은 티타늄을 포함하고, 상부막(121r, 124r)은 구리를 포함할 수 있다.
도 2는 게이트선(121) 및 게이트 전극(124)이 이중막으로 형성되어 있는 경우를 예시하고 있지만, 실시예에 따라서는 단일막 또는 삼중막으로 형성될 수도 있다. 또한, 하부막(121p, 124p)과 상부막(121r, 124r)은 서로 물리적 성질이 다른 막들이 조합되어 형성될 수도 있다.
게이트선(121) 위에는 산화규소(SiOx) 또는 질화규소(SiNx) 따위의 절연 물질로 만들어진 게이트 절연층(140)이 위치한다. 게이트 절연층(140)은 제1 절연막(140a) 및 제2 절연막(140b)을 포함할 수 있다. 예컨대, 제1 절연막(140a)은 대략 4000 옹스트롬 두께의 질화 규소(SiNx)로 형성될 수 있고, 제2 절연막은 대략 500 옹스트롬 두께의 산화규소(SiOx)로 형성될 수 있다. 다른 실시예로 제1 절연막(140a)은 산질화규소(SiONx)이고, 제2 절연막(140b)은 산화규소(SiOx)로 형성될 수 있다. 도 2에 게이트 절연층(140)이 이중막(140a, 140b)으로 형성되는 것으로 예시되고 있지만, 게이트 절연층(140)은 단일막이나 삼층 이상의 다중막으로 형성될 수도 있다.
게이트 절연층(140) 위에는 산화물 반도체로 형성된 복수의 반도체층(151)이 형성되어 있다. 반도체층(151)은 주로 세로 방향으로 뻗으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(154)를 포함한다. 반도체층(151)은 인듐(In), 갈륨(Ga) 같은 3가 원소(3A족 원소)와 아연(Zn) 같은 2가 원소(2B족 원소)와 산소를 포함하는 최소 3원계 이상의 반도체 산화물을 포함할 수 있다. 예컨대, 반도체층(151)은 갈륨-인듐-아연 산화물(IGZO)일 수 있다. 반도체층(151)은 단일막 또는 다중막으로 형성될 수 있다. 예컨대, 반도체층(151)이 이중막으로 형성되는 경우 하부막은 갈륨-인듐-아연 산화물(IGZO)이고 상부막은 갈륨-아연 산화물(GZO)일 수 있다.
반도체층(151) 및 게이트 절연층(140) 위에는 데이터 도전체(171, 173, 175)가 형성되어 있다.
데이터 도전체는 복수의 데이터선(171), 데이터선(171)에 연결된 복수의 소스 전극(173) 및 복수의 드레인 전극(175)을 포함한다. 데이터선(171)은 데이터 신호를 전달하며, 주로 세로 방향으로 뻗어 게이트선(121)과 절연되게 교차한다. 소스 전극(173)은 데이터선(171)으로부터 뻗어 나와 게이트 전극(124)과 중첩하고 대체적으로 U자 형상을 가질 수 있다. 드레인 전극(175)은 데이터선(171)과 분리되어 있고 소스 전극(173)의 U자 형상의 가운데에서 상부를 향하여 연장되어 있다.
데이터선(171), 소스 전극(173) 및 드레인 전극(175)은 배리어층(barrier layer)(171p, 173p, 175p), 주배선층(171r, 173r, 175r) 및 캡핑층(capping layer)(171s, 173s, 175s)의 삼중층 구조를 가진다. 실시예에 따라서는 배리어층(171p, 173p, 175p)과 캡핑층(171s, 173s, 175s) 중 어느 하나 또는 모두 생략될 수도 있다.
배리어층(171p, 173p, 175p)은 인듐-아연 산화물, 갈륨-아연 산화물, 알루미늄-아연 산화물 같은 금속 산화물로 형성될 수 있다. 배리어층(171p, 173p, 175p)은 주배선층(171r, 173r, 175r)의 구리 등의 물질이 반도체층(151)으로 확산되는 것을 방지하는 확산 방지층의 역할을 한다. 실시예에 따라서는, 배리어층(171p, 173p, 175p)은 니켈크롬(NiCr)을 포함할 수 있다. 예컨대, 배리어층(171p, 173p, 175p)은 니켈크롬(NiCr) 또는 니켈크롬 합금으로 이루어질 수 있다. 배리어층(171p, 173p, 175p)은 주배선층(171r, 173r, 175r)과 반도체층(151)의 접촉 특성을 높이고, 주배선층(171r, 173r, 175r)의 성분이 반도체층(151)의 성분과 반응하는 것을 방지시킬 수 있다. 실시예에 따라서는, 배리어층(171p, 173p, 175p)은 티타늄(Ti), 크롬(Cr), 탄탈늄(Ta), 몰리브덴(Mo) 계열 금속 등으로 이루어질 수도 있고, 인듐-주석 산화물(ITO), 인듐-아연 산화물(IZO) 같은 투명 도전성 산화물(transparent conductive oxide, TCO)로 이루어질 수도 있다.
주배선층(171r, 173r, 175r)은 구리(Cu), 구리 합금 등의 구리 계열 금속으로 이루어질 수 있다. 그 외에도, 알루미늄(Al), 알루미늄 합금 등의 알루미늄 계열 금속, 은(Ag), 은 합금 등의 은 계열 금속, 몰리브덴(Mo), 몰리브덴 합금 등의 몰리브덴 계열 금속, 티타늄(Ti), 티타늄 합금 등 티타늄 계열 금속 등으로 이루어질 수도 있다. 주배선층(171r, 173r, 175r)은 예컨대 약 5000 옹스트롬의 두께를 가질 수 있다.
주배선층(171r, 173r, 175r) 위에는 캡핑층(171s, 173s, 175s)이 위치한다. 캡핑층(171s, 173s, 175s)은 주배선층(171r, 173r, 175r)의 금속 성분이 산화되는 것을 방지할 수 있다. 캡핑층(171s, 173s, 175s)은 니켈크롬(NiCr), 구리망간(CuMn) 등으로 이루어질 수 있고, 투명 도전성 산화물(TCO)로 이루어질 수도 있다.
도 2를 참고하면, 반도체층(151)의 돌출부(154)에는 소스 전극(173)과 드레인 전극(175) 사이에 데이터선(171) 및 드레인 전극(175)으로 가려지지 않는 부분이 있다. 반도체층(151)은 돌출부(154)의 가려지지 않는 제외하고 데이터선(171) 및 드레인 전극(175)과 실질적으로 동일한 평면 패턴을 가질 수 있다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체층(151)의 돌출부(154)와 함께 하나의 박막 트랜지스터(TFT)를 이루며, 박막 트랜지스터의 채널 영역은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다. 본 발명의 실시예에 있어서, 이러한 채널 영역에 인접한 소스 전극(173) 및 드레인 전극(175)의 측면은 측벽부(sidewall)(81)에 의해 덮여 있다. 이하, 데이터 도전체(171, 173, 175)의 측면을 측면부라고 하고, 채널 영역에 인접한 소스 전극(173) 및 드레인 전극(175)의 측면을 특히, 측면부(A)라고 한다.
측벽부(81)는 소스 및 드레인 전극(173, 175)의 측면부(A)를 후속 공정에서 노출되지 않게 보호하여, 측면부(A)에 금속 산화물이 형성되는 것을 억제하고 소스 및 드레인 전극(173, 175)의 성분이 반도체층(151)을 오염시키는 것을 억제한다.
소스 및 드레인 전극(173, 175)의 형성 후 후속 공정으로서, 반도체층(151)의 산소 공극(vacancy)을 감소시키기 위해서 예컨대 산화질소(N2O) 가스를 주입하면서 플라즈마를 형성하여 처리할 수 있다. 이때 소스 및 드레인 전극(173, 175)의 측면부(A)에 있는 금속 성분이 산화되고, 이 과정에서 소스 및 드레인 전극(173, 175)의 성분이 박막 트랜지스터의 노출되어 있는 채널 영역을 오염시켜서 박막 트랜지스터의 특성을 열화시킬 수 있다. 또한, 소스 및 드레인 전극(173, 175)의 측면부(A)에 산화물이 형성되면 측면부(A)의 프로파일이 망가질 수 있다. 하지만, 본 발명의 실시예에 의할 경우, 소스 및 드레인 전극(173, 175)의 측면부(A)가 측벽부(81)에 의해 보호되어 플라즈마에 노출되지 않으므로, 측벽부(81)가 산화되거나 소스 및 드레인 전극(173, 175)의 성분 또는 그 산화물이 측벽부(81)부터 채널 영역으로 확산될 가능성이 현저하게 줄어들거나 제거될 수 있다.
측벽부(81)는 산화규소(SiOx), 질화규소(SiNx), 산질화규소(SiONx) 등의 무기 절연 물질을 포함할 수 있다. 예컨대, 측벽부(81)는 산화규소(SiOx)로 형성될 수 있다. 측벽부(81)는 아래쪽(즉, 반도체층(151)에 인접한 쪽)에서 위쪽(즉, 캡핑층으로 갈수록 두께가 감소할 수 있다. 예컨대, 소스 및 드레인 전극(173, 175)의 절반 높이 부근에서 측벽부(81)의 두께는 맨 아래쪽에서의 두께의 약 절반일 수 있다. 측벽부(81)의 가장 두꺼운 부분의 두께는 2000 옹스트롬 이상일 수 있다.
데이터선(171), 소스 전극(173) 및 드레인 전극(175) 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 질화규소나 산화규소 따위의 무기 절연 물질, 유기 절연 물질, 저유전율 절연 물질 따위로 만들어진다. 예컨대 보호막(180)은 산화규소로 형성된 단일막일 수 있고, 비제한적인 예로서 약 1500 옹스트롬의 두께를 가질 수 있다. 하부 보호막(180)은 다중막 예컨대, 이중막으로 형성될 수도 있다. 이 경우, 하부 보호막(180a)은 산화규소로 형성된 제1 보호막(도시되지 않음)과 질화규소로 형성된 제2 보호막(도시되지 않음)을 포함할 수 있고, 비제한적인 예로서 이들은 각각 약 1000 옹스트롬의 두께를 가질 수 있다.
측벽부(81)와 보호막(180)이 모두 무기 절연 물질로 형성되는 경우, 소스 및 드레인 전극(173, 175)의 측면부(A)에 형성된 무기 절연막의 두께는 채널 영역 위에 형성된 무기 절연막의 두께보다 측벽부(81)의 두께만큼 두껍다. 예컨대 측면부(A)의 하단 부근에서 무기 절연막의 두께(t1)는 채널 영역 위의 무기 절연막(t3)의 두께보다 약 2000 옹스트롬 이상 두꺼울 수 있고, 측면부(A)의 절반 높이 부근에서 무기 절연막의 두께(t2)는 채널 영역 위의 무기 절연막의 두께(t3)보다 약 1000 옹스트롬 이상 두꺼울 수 있다.
보호막(180) 위에는 예컨대 유기 절연 물질로 형성되는 평탄화막(181)이 위치한다. 평탄화막은 생략될 수도 있다.
보호막(180)과 평탄화막(181)에는 드레인 전극(175)의 일단을 드러내는 복수의 접촉 구멍(185)이 형성되어 있다. 평탄화막(181) 위에는 복수의 화소 전극(191)이 형성되어 있다. 화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적, 전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가받는다. 화소 전극(191)은 ITO 또는 IZO 따위의 투명한 도전성 산화물(TCO)로 만들어질 수 있다.
이하, 도 3 내지 도 12를 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법에 대하여 설명한다. 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은 4개의 마스크를 사용하여 제조될 수 있다.
도 3 내지 도 12는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 나타내는 단면도이다. 도 3 내지 도 10은 도 1의 절단선 II-II 를 따라 자른 단면을 순서대로 도시한다.
도 3을 참고하면, 유리 또는 플라스틱 따위로 만들어진 투명한 절연 기판(110) 위에 몰리브덴 계열 금속, 크롬 계열 금속, 티타늄 계열 금속, 탄탈늄 계열 금속, 망간 계열 금속 중에서 선택된 하나를 적층하고, 그 위에 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 중 선택된 하나를 적층하여 이중막의 게이트 도전체층(도시되지 않음)을 형성한 후 패터닝하여 게이트 전극(124) 및 게이트선(121)을 형성한다. 구체적으로, 이중막을 형성한 후에 감광막(도시하지 않음)을 적층하고 패터닝한 후 패터닝된 감광막(도시하지 않음)을 마스크로 하여 하부막(121p, 124p) 및 상부막(121r, 124r)을 함께 식각한다. 이때 사용하는 식각액(etchant)은 하부막(121p, 124p) 및 상부막(121r, 124r)을 함께 식각할 수 있는 것을 사용할 수 있다. 비제한적인 예로서, 하부막(121p, 124p)은 티타늄을 포함하고, 상부막(121r, 124r)은 구리를 포함할 수 있다.
도 4를 참고하면, 게이트선(121) 및 게이트 전극(124) 위에 게이트 절연층(140), 산화물층(150) 및 데이터 도전체층(170)을 적층한다. 데이터 도전체층(170)은 배리어층(171p, 173p, 175p), 주배선층(171r, 173r, 175r) 및 캡핑층(capping layer)(171s, 173s, 175s)을 각각 형성하기 위해 순차적으로 적층되어 있는 하부층(bottom layer)(170p), 메인층(main layer)(170r) 및 상부층(top layer)(170s)을 포함한다.
게이트 절연층(140)은 예컨대 질화규소를 포함하는 제1 절연막(140a)을 증착한 후에 산화규소를 포함하는 제2 절연막(140b)을 증착함으로써 형성될 수 있다. 산화물층(150)은 아연(Zn), 인듐(In), 주석(Sn), 갈륨(Ga) 및 하프늄(Hf) 중에서 적어도 하나를 포함하도록 형성될 수 있고, 단일막 또는 다중막으로 형성될 수 있다.
데이터 도전체층(170)의 하부층(170p)은 예컨대 인듐-아연 산화물, 갈륨-아연 산화물, 알루미늄-아연 산화물, 니켈크롬, 니켈크롬 합금, 티타늄, 크롬, 탄탈륨, 몰리브덴 계열 금속, 투명 전도성 산화물 중에서 하나를 포함하도록 형성될 수 있다. 메인층(170r)은 구리 계열 금속을 포함하도록 형성될 수 있고, 알루미늄 계열 금속 또는 은 계열 금속, 몰리브덴(Mo), 몰리브덴 합금 등의 몰리브덴 계열 금속, 티타늄(Ti), 티타늄 합금 등 티타늄 계열 금속 등을 포함하도록 형성될 수도 있다. 상부층(170s)은 예컨대 니켈크롬, 구리망간, 투명 도전성 산화물 중에서 하나를 포함하도록 형성될 수 있다.
데이터 도전체층(170) 위에 감광막(photo resist)을 형성한 후 패터닝하여 제1 감광막 패턴(50)을 형성한다. 제1 감광막 패턴(50)은 두꺼운 제1 부분(50a)과 상대적으로 얇은 제2 부분(50b)을 가진다. 제1 감광막 패턴(50)의 두께 차이는 마스크를 이용하여 조사하는 빛의 양을 조절하거나 리플로우 방법을 이용하여 형성할 수 있다. 빛의 양을 조절하는 경우에는 마스크에 슬릿 패턴 또는 격자 패턴이나 반투명층이 형성되어 있을 수 있다. 두께가 얇은 제2 영역(50b)은 박막 트랜지스터의 채널 영역이 형성될 위치에 대응한다.
도 5를 참고하면, 제1 감광막 패턴(50)을 마스크로 하여 데이터 도전체층(170)의 각 층(170p, 170r, 170s)을 함께 식각할 수 있는 식각액을 사용하여 데이터 도전체층(170)을 식각할 수 있다. 이때 사용하는 식각액은 게이트 도전체층을 식각할 때 사용하는 식각액과 동일한 식각액일 수 있다.
도 5에서와 같이 데이터 도전체층(170)을 식각하면, 제1 감광막 패턴(50)에 의해 덮인 데이터 도전체층(170)의 측면 또한 식각액으로 인하여 식각되며, 그 결과 데이터 도전체층(170)의 측면부(B)가 노출되고, 제1 감광막 패턴(50)이 형성된 영역의 안쪽에 데이터 도전체층(170)의 경계선(측면부(B)에 대응)이 위치하게 된다. 이때, 데이터 도전체층(170)을 식각하는 식각액은 게이트 산화물층(150)을 식각하지 않는다. 추가적으로, 제1 감광막 패턴(50)을 마스크로 산화물층(150)을 식각한다.
이후, 에치백(etch back)으로 도 5에서 얇은 두께의 제2 부분(50b)를 제거한다. 이때, 제1 부분(50a)도 함께 식각되어 폭과 높이가 줄어들어 도 6의 제2 감광막 패턴(51)이 된다. 제2 감광막 패턴(51)은 도 5에서의 제1 감광막 패턴(50)이 형성되었던 영역에 비하여 좁은 영역에 형성되어 있다.
도 7을 참고하면, 제2 감광막 패턴(51)을 마스크로 하여 식각액을 이용하여 데이터 도전체층(170)을 식각한다. 이때, 데이터 도전체층(170)이 분리되어 삼중막의 데이터선(171p, 171r, 171s), 소스 전극(173p, 173r, 173s) 및 드레인 전극(175p, 175r, 175s)이 형성되고, 소스 전극(173p, 173r, 173s)과 드레인 전극(175p, 175r, 175s)의 마주보는 측면부(A)가 노출된다. 또한, 산화물층(150)의 상부면이 노출되면서 박막 트랜지스터의 채널을 형성하는 돌출부(154)를 포함하는 반도체층(151)이 형성된다.
이처럼 두께가 다른 감광막 패턴을 이용하면, 데이터선(171), 소스 전극(173) 및 드레인 전극(175)의 배리어층(171p, 173p, 175p)과 동일한 평면 패턴을 가지는 반도체층(151)이 형성된다. 한편, 반도체층(151)은 드레인 전극(175)과 소스 전극(173) 사이의 노출된 부분을 제외하고 데이터선(171), 소스 전극(173) 및 드레인 전극(175)과 실질적으로 동일한 평면 패턴을 가진다.
그 다음 도 8을 참조하면, 애싱(ashing)으로 감광막 패턴을 제거한 후에, 보호 절연층(80)을 형성한다. 보호 절연층(80)은 표면이 노출되어 있는 데이터선(171), 소스 전극(173), 드레인 전극(175), 반도체층(151)의 채널 영역 및 게이트 절연층(140)을 덮도록 형성될 수 있다. 보호 절연층(80)은 산화규소(SiOx), 질화규소(SiNx), 산질화규소(SiONx) 등의 무기 절연 물질로 형성될 수 있다. 보호 절연층(80)은 예컨대 약 2000 옹스트롬 이상의 두께로 형성될 수 있다. 보호 절연층(80)의 두께가 얇을 경우 후술하는 드라이 에치백에 의한 측벽부(81)의 형성이 어려울 수 있다.
도 9를 참고하면, 드라이 에치백(dry etchback)을 통해, 채널 영역에 인접한 소스 및 드레인 전극(173, 175)의 측면부(A)를 덮는 측벽부(81)만 남도록 보호 절연층(80)을 제거한다. 그 결과, 보호 절연층(80)을 형성하기 전에 노출되어 있던 측면부(A)는 보호 절연층(80)의 남아 있는 부분인 측벽부(81)에 의해 덮여 있게 되고, 반도체층(151)의 채널 영역은 다시 노출된다. 실시예에 따라서는, 보호 절연층(80)을 식각하여 측벽부(81)를 형성할 때, 채널 영역 위에 보호 절연층(80)이 남아 있도록 식각할 수도 있다. 이때 채널 영역 위에 남아 있는 보호 절연층(80)은 후속하는 플라즈마 처리가 유효할 수 있는 두께이어야 한다.
보호 절연층(80)으로부터 측벽부(81)를 형성하는 것은 마스크의 사용 없이 드라이 에치를 통해 수행된다. 따라서 측벽부(81)는 두께는 위쪽에서 아래쪽으로 갈수록 점점 증가할 수 있다. 다시 말해, 측벽부(81)의 위쪽은 보호 절연층(80)이 많이 식각되어 있는 상태이지만, 아래쪽은 덜 식각되어 있는 상태일 수 있다.
한편, 채널 영역에 인접하지 않는 데이터선(171), 소스 및 드레인 전극(173, 175)의 측면부(B)에도 보호 절연층(80)의 일부가 남아 측벽부(82)가 형성될 수 있다. 즉, 데이터 도전체의 노출되어 있는 측면부에는 모두 측벽부(81)와 같이 보호 절연층(80)으로부터 형성된 보호벽에 의해 덮여 있을 수 있다.
그 다음, 도 10을 참고하면 반도체층(151)의 채널 영역의 산소 공극을 감소시키기 위해 플라즈마 처리가 수행된다. 플라즈마 처리에 사용되는 가스는 예컨대 산화질소(N2O)일 수 있다. 만일 채널 영역에 인접한 소스 및 드레인 전극(173, 175)의 측면부(A)가 측벽부(81)에 의해 덮여 있지 않고 노출되어 있다면, 플라즈마 처리 공정에서 소스 및 드레인 전극(173, 175)의 구리 같은 성분이 산소와 반응하여 금속 산화물을 형성하게 된다.
본 발명의 실시예에서, 이러한 플라즈마 처리 시 측면부(A)가 측벽부(81)에 의해 노출되지 않으므로 산소와 반응하여 금속 산화물을 형성하는 것이 억제된다. 또한 소스 및 드레인 전극(173, 175)의 성분이 측면부(A)로부터 떨어져 나와 채널 영역으로 들어가는 것이 방지된다. 그 결과 측면부(A)에서 금속 산화물의 형성으로 인한 측면부(A)의 프로파일이 망가지는 현상이 일어나지 않고, 반도체층(151)의 채널 영역이 오염될 가능성이 현저하게 줄어든다. 또한, 채널 영역에 인접하지 않게 위치하는 데이터 도전체의 측면부(B)도 측벽부(82)에 의해 덮여 있으므로, 플라즈마 처리 시 금속 산화물이 형성되는 것이 방지될 수 있다.
도 11을 참고하면, 플라즈마 처리 후 보호막(180)을 형성한다. 보호막(180)은 데이터선(171), 소스 전극(173), 드레인 전극(175), 반도체층(151)의 채널 영역, 그리고 반도체층(151)으로 덮여 있지 않는 게이트 절연층(140) 위에 산화규소, 질화규소 같은 무기 절연 물질로 형성될 수 있다. 보호막(180) 위에는 유기 절연 물질로 평탄화막(181)이 형성될 수 있다.
도 12를 참조하면, 보호막(180)과 평탄화막(181)을 패터닝하여 드레인 전극(175)의 일부를 드러내는 접촉 구멍(185)을 형성하고, 평탄화막(181) 위에 화소 전극(191)을 형성함으로써 도 2와 같은 박막 트랜지스터 표시판을 제작할 수 있다. 이때, 화소 전극(191)은 접촉 구멍(185)을 통해 드레인 전극(175)과 물리적으로 연결되도록 형성된다.
이하, 본 발명의 실시예에 따른 박막 트랜지스터 표시판이 적용되는 액정 표시 장치를 설명한다. 하지만, 본 발명의 실시예에 따른 박막 트랜지스터 표시판은 액정 표시 장치뿐만 아니라, 유기 발광 표시 장치, 전기영동 표시 장치 등 박막 트랜지스터를 사용하여 스위칭 동작을 하는 표시 장치에 광범위하게 적용될 수 있다.
도 13은 본 발명의 일 실시예에 따른 액정 표시 장치를 나타내는 단면도이다.
도 13을 참고하면, 제1 기판(110)과 마주하는 위치에 제2 기판(210)이 배치되어 있다. 제2 기판(210)은 투명한 유리 또는 플라스틱 등으로 만들어진 절연 기판일 수 있다. 제2 기판(210) 위에 차광 부재(220)가 형성되어 있다. 차광 부재(220)는 블랙 매트릭스라고도 하며 빛샘을 막아준다.
제2 기판(210) 및 차광 부재(220) 위에는 또한 복수의 색필터(230)가 형성되어 있다. 색필터(230)는 차광 부재(220)로 둘러싸인 영역 내에 대부분 존재하며, 화소 전극(191) 열을 따라서 길게 뻗을 수 있다. 각 색필터(230)는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다. 하지만, 적색, 녹색, 및 청색의 삼원색에 제한되지 않고, 청록색(cyan), 자홍색(magenta), 노란색(yellow), 백색 계열의 색 중 하나를 표시할 수도 있다.
앞에서 차광 부재(220)와 색필터(230)가 대향 표시판(200)에 형성되어 있는 것으로 설명했으나, 차광 부재(220)와 색필터(230) 중 적어도 하나는 박막 트랜지스터 표시판(100) 위에 형성될 수도 있다.
색필터(230) 및 차광 부재(220) 위에는 덮개막(250)이 형성되어 있다. 덮개막(250)은 절연 물질로 만들어질 수 있으며, 색필터(230)가 노출되는 것을 방지하고 평탄면을 제공한다. 덮개막(250)은 생략할 수 있다.
덮개막(250) 위에는 공통 전극(270)이 형성되어 있다.
데이터 전압이 인가된 화소 전극(191)은 공통 전압을 인가받는 공통 전극(270)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(3)의 액정 분자(31)의 방향을 결정한다. 화소 전극(191)과 공통 전극(270)은 축전기를 이루어 박막 트랜지스터가 턴 오프(turn-off)된 후에도 인가된 전압을 유지한다.
화소 전극(191)은 유지 전극선(도시하지 않음)과 중첩하여 유지 축전기(storage capacitor)를 이룰 수 있고, 이를 통해 액정 축전기의 전압 유지 능력을 강화할 수 있다.
박막 트랜지스터 표시판(100)에 관한 설명은 도 2를 참고하여 설명한 실시예의 내용이 적용될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 통상의 기술자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
100: 박막 트랜지스터 표시판 110, 210: 기판
121: 게이트선 124: 게이트 전극
140: 게이트 절연층 150: 산화물층
151: 반도체층 154: 반도체층의 돌출부
170: 데이터 도전체 171: 데이터선
173: 소스 전극 175: 게이트 전극
180: 보호막 181: 평탄화막
50, 51: 감광막 패턴 80: 보호 절연층
81, 82: 측벽부 A, B: 측면부

Claims (20)

  1. 기판 위에 위치하며, 게이트선 및 게이트 전극을 포함하는 게이트 도전체;
    상기 게이트 전극과 중첩하며, 산화물 반도체를 포함하는 반도체층;
    상기 게이트선과 교차하는 데이터선, 상기 데이터선에 연결되어 있는 소스 전극 및 상기 소스 전극과 마주보는 드레인 전극을 포함하는 데이터 도전체;
    반도체층의 채널 영역에 인접하는 상기 소스 전극 및 상기 드레인 전극의 측면부를 덮는 제1 측벽부;
    상기 채널 영역에 인접하지 않는 상기 소스 전극 및 상기 드레인 전극의 측면부와 상기 반도체층의 측면부를 덮는 제2 측벽부; 및
    상기 소스 전극, 상기 드레인 전극, 상기 제1 측벽부 및 상기 제2 측벽부를 덮는 보호막;
    을 포함하는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 제1 측벽부는 상부에서 하부로 갈수록 두께가 증가하는 박막 트랜지스터 표시판.
  3. 제2항에서,
    상기 제1 측벽부는 가장 두꺼운 부분의 두께가 2000 옹스트롬 이상인 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 제1 측벽부는 전체 높이의 중간 높이 부근의 두께가 1000 옹스트롬 이상인 박막 트랜지스터 표시판.
  5. 제4항에서,
    상기 제1 측벽부는 무기 절연 물질을 포함하는 박막 트랜지스터 표시판.
  6. 제5항에서,
    상기 제1 측벽부는 산화규소를 포함하는 박막 트랜지스터 표시판.
  7. 제1항에서,
    상기 반도체층은 3가 원소, 2가 원소 및 산소를 포함하는 최소 3원계 이상의 반도체 산화물을 포함하는 박막 트랜지스터 표시판.
  8. 제1항에서,
    상기 데이터 도전체는 배리어층, 주배선층 및 캡핑층을 포함하고, 상기 주배선층은 구리 계열 금속, 알루미늄 계열 금속, 은 계열 금속, 몰리브덴 계열 금속 및 티타늄 계열 금속에서 선택된 금속을 포함하는 박막 트랜지스터 표시판.
  9. 제1항에서,
    상기 보호막은 산화규소를 포함하는 박막 트랜지스터 표시판.
  10. 제1항에서,
    상기 반도체층은 채널 영역을 제외하고 상기 소스 전극, 상기 드레인 전극 및 상기 데이터선과 동일한 평면 패턴을 갖는 박막 트랜지스터 표시판.
  11. 기판 위에 위치하며, 게이트선 및 게이트 전극을 포함하는 게이트 도전체를 형성하는 단계;
    상기 게이트 도전체 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 산화물 반도체를 포함하는 반도체층을 형성하는 단계;
    상기 반도체층 위에 소스 전극 및 드레인 전극을 포함하는 데이터 도전체를 형성하는 단계;
    상기 데이터 도전체 위에 절연층을 형성하는 단계;
    상기 절연층의 일부를 제거하고 일부는 남겨, 상기 반도체층의 채널 영역에 인접하는 상기 소스 전극 및 상기 게이트 전극의 측면부를 덮는 제1 측벽부, 그리고 상기 채널 영역에 인접하지 않는 상기 소스 전극 및 상기 드레인 전극의 측면부와 상기 반도체층의 측면부를 덮는 제2 측벽부를 포함하는 측벽부를 형성하는 단계; 및
    상기 소스 전극, 상기 드레인 전극 및 상기 측벽부를 덮는 보호막을 형성하는 단계;
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  12. 제11항에서,
    상기 측벽부를 형성한 후 상기 보호막을 형성하기 전에, 플라즈마로 처리하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  13. 제12항에서,
    상기 절연층은 2000 옹스트롬 이상의 두께로 형성되는 박막 트랜지스터 표시판의 제조 방법.
  14. 제13항에서,
    상기 절연층은 산화규소를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  15. 제14항에서,
    상기 측벽부를 형성하기 위해 상기 절연층의 일부를 제거하는 것은 드라이 에치백에 의해 수행되는 박막 트랜지스터 표시판의 제조 방법.
  16. 제14항에서,
    상기 측벽부를 형성하기 위해 상기 절연층의 일부를 제거하는 것은 상기 반도체층의 채널 영역 위에도 상기 절연층의 일부가 남아 있도록 상기 절연층을 제거하는 박막 트랜지스터 표시판의 제조 방법.
  17. 제11항에서,
    상기 반도체층은 3가 원소, 2가 원소 및 산소를 포함하는 최소 3원계 이상의 반도체 산화물을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  18. 제11항에서,
    상기 데이터 도전체는 구리 계열 금속, 알루미늄 계열 금속, 은 계열 금속, 몰리브덴 계열 금속 및 티타늄 계열 금속에서 선택된 금속을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  19. 제11항에서,
    상기 반도체층을 형성하는 단계와 상기 데이터 도전체를 형성하는 단계는 하나의 마스크를 사용하여 동시에 수행되는 박막 트랜지스터 표시판의 제조 방법.
  20. 삭제
KR1020140003547A 2014-01-10 2014-01-10 박막 트랜지스터 표시판 및 그 제조 방법 Active KR102169684B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140003547A KR102169684B1 (ko) 2014-01-10 2014-01-10 박막 트랜지스터 표시판 및 그 제조 방법
US14/303,794 US9368518B2 (en) 2014-01-10 2014-06-13 Thin film transistor array panel and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140003547A KR102169684B1 (ko) 2014-01-10 2014-01-10 박막 트랜지스터 표시판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20150083692A KR20150083692A (ko) 2015-07-20
KR102169684B1 true KR102169684B1 (ko) 2020-10-26

Family

ID=53522004

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140003547A Active KR102169684B1 (ko) 2014-01-10 2014-01-10 박막 트랜지스터 표시판 및 그 제조 방법

Country Status (2)

Country Link
US (1) US9368518B2 (ko)
KR (1) KR102169684B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6082912B2 (ja) * 2013-10-03 2017-02-22 株式会社Ｊｏｌｅｄ 薄膜トランジスタ基板の製造方法
CN103715266A (zh) * 2013-12-25 2014-04-09 京东方科技集团股份有限公司 氧化物薄膜晶体管、阵列基板的制造方法及显示器件
CN204406009U (zh) * 2015-03-09 2015-06-17 京东方科技集团股份有限公司 阵列基板和显示装置
CN104952932A (zh) * 2015-05-29 2015-09-30 合肥鑫晟光电科技有限公司 薄膜晶体管、阵列基板及其制作方法、显示装置
CN115274860B (zh) * 2015-11-20 2024-11-19 株式会社半导体能源研究所 半导体装置、该半导体装置的制造方法或包括该半导体装置的显示装置
US9634036B1 (en) * 2016-03-11 2017-04-25 Shenzhen China Star Optoelectronics Technology Co., Ltd. Metal oxide thin-film transistor, method of fabricating the same, and array substrate
CN109037233B (zh) * 2017-06-09 2022-02-08 京东方科技集团股份有限公司 阵列基板及其制作方法和显示装置
KR20210035358A (ko) * 2019-09-23 2021-04-01 삼성디스플레이 주식회사 표시 장치
CN110890323A (zh) * 2019-11-27 2020-03-17 京东方科技集团股份有限公司 源漏层引线结构及其制备方法、阵列基板和显示面板
CN114709251B (zh) * 2022-03-17 2025-07-04 Tcl华星光电技术有限公司 一种薄膜晶体管及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011139055A (ja) * 2009-12-04 2011-07-14 Semiconductor Energy Lab Co Ltd 半導体素子、半導体装置及びそれらの作製方法
JP2014002250A (ja) 2012-06-18 2014-01-09 Mitsubishi Electric Corp 液晶表示装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100320661B1 (ko) * 1998-04-17 2002-01-17 니시무로 타이죠 액정표시장치, 매트릭스 어레이기판 및 그 제조방법
JP3916334B2 (ja) * 1999-01-13 2007-05-16 シャープ株式会社 薄膜トランジスタ
KR100505419B1 (ko) * 2003-04-23 2005-08-04 주식회사 하이닉스반도체 반도체 소자의 소자분리막 제조방법
CN101910450B (zh) * 2007-12-27 2012-08-29 Jx日矿日石金属株式会社 a-IGZO氧化物薄膜的制备方法
KR101780841B1 (ko) 2010-02-26 2017-09-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011152254A1 (en) * 2010-06-04 2011-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8476927B2 (en) * 2011-04-29 2013-07-02 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
KR20130126240A (ko) * 2012-05-11 2013-11-20 삼성디스플레이 주식회사 박막 트랜지스터 표시판

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011139055A (ja) * 2009-12-04 2011-07-14 Semiconductor Energy Lab Co Ltd 半導体素子、半導体装置及びそれらの作製方法
JP2014002250A (ja) 2012-06-18 2014-01-09 Mitsubishi Electric Corp 液晶表示装置及びその製造方法

Also Published As

Publication number Publication date
US9368518B2 (en) 2016-06-14
US20150200208A1 (en) 2015-07-16
KR20150083692A (ko) 2015-07-20

Similar Documents

Publication Publication Date Title
KR102169684B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR102166898B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR102281846B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR102543577B1 (ko) 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치
KR102148850B1 (ko) 박막 트랜지스터 및 이를 구비하는 표시 장치
KR20140018950A (ko) 박막 트랜지스터, 표시패널 및 박막 트랜지스터의 제조방법
KR102183920B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR102494732B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20130119174A (ko) 어레이 기판 및 이의 제조방법
KR20100056649A (ko) 어레이 기판 및 이의 제조방법
US9281322B2 (en) Thin film transistor array panel and method for manufacturing the same
KR20190072164A (ko) 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
KR20170113938A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
US8900914B2 (en) TFT substrate and method for manufacturing same
KR102567323B1 (ko) 차광 패턴을 포함하는 디스플레이 장치
KR102304103B1 (ko) 박막 트랜지스터 표시판, 액정 표시 장치 및 그 제조 방법
WO2013187046A1 (ja) 薄膜トランジスタ
KR20210004356A (ko) 산화물 반도체 패턴을 포함하는 디스플레이 장치
KR20210095825A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20130133289A (ko) 박막 트랜지스터
KR102090458B1 (ko) 어레이 기판 및 이의 제조방법
KR20150061256A (ko) 화소 박막트랜지스터와 구동 박막트랜지스터를 포함하는 표시기판 및 그 제조방법
KR20150111550A (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR20160084537A (ko) 박막 트랜지스터 기판
KR20150052685A (ko) 유기발광다이오드 표시장치 및 이의 제조방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20140110

PG1501 Laying open of application
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20190110

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20140110

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20200130

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20200716

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20201019

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20201019

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee