KR102145279B1

KR102145279B1 - 박막 트랜지스터 어레이 기판 및 그의 제조 방법

Info

Publication number: KR102145279B1
Application number: KR1020130168003A
Authority: KR
Inventors: 이선화; 정의현
Original assignee: 엘지디스플레이 주식회사
Priority date: 2013-12-31
Filing date: 2013-12-31
Publication date: 2020-08-19
Anticipated expiration: 2033-12-31
Also published as: KR20150080201A

Abstract

본 발명에 따른 박막 트랜지스터 어레이 기판은 채널부와 투과부로 정의되는 기판, 상기 기판 상의 채널부에 형성되면서 게이트 전극, 게이트 절연막, 액티브층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터, 상기 박막 트랜지스터를 포함하면서 상기 기판 상의 전면에 차례로 형성되고, 상기 드레인 전극을 노출시키는 컨택홀을 구비하는 제1 절연막 및 제2 절연막, 상기 컨택홀을 통해서 상기 드레인 전극과 연결되는 화소 전극, 및 상기 화소 전극과 수평 전계를 이루는 공통 전극을 포함하고, 상기 투과부는 상기 제2 절연막이 일정 간격으로 식각된 제1 영역 및 상기 제2 절연막이 식각되지 않고 남아 있는 제2 영역으로 구분되고, 상기 화소 전극은 상기 제1 영역에 형성되어 있고, 상기 공통 전극은 상기 제2 영역에 형성되어 있거나, 또는 상기 공통 전극은 상기 제1 영역에 형성되어 있고, 상기 화소 전극은 상기 제2 영역에 형성되어 있는 것을 특징으로 하여, 투과율 향상 및 구동 전압을 감소 할 수 있다.

Description

박막 트랜지스터 어레이 기판 및 그의 제조 방법{Thin Film Transistor Array Substrate and Method of manufacturing the same}

본 발명은 박막 트랜지스터 어레이 기판 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 투과율 증가 및 구동 전압을 감소시킬 수 있는 박막 트랜지스터 어레이 기판 및 그의 제조 방법에 관한 것이다.

액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정을 구동하는 전계의 방향에 따르 수직 전계형과 수평 전계형으로 대별된다.

수직 전계형 액정표시장치는 상부 기판 상에 형성된 공통 전극과 하부 기판 상에 형성된 화소 전극이 서로 대향하도록 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nematic) 모드의 액정을 구동한다. 이러한 수직 전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도 좁은 단점을 가진다.

수평 전계형 액정표시장치는 하부 기판에 화소 전극과 공통 전극을 모두 형성하여, 두 전극을 사이에 수평 전계를 형성함으로써, 액정을 구동한다. 수평 전계형 액정표시장치는 화소 전극과 공통 전극의 배치 방식에 따라, 인 플레인 스위칭(In Plane Switching; IPS) 모드와 프린지 필드 스위칭(Fringe Field Switching; FFS) 모드로 대별된다.

IPS 모드 수평 전계형 액정표시장치는 시야각이 170도 정도로 넓은 장점을 가진다. 또한, IPS 모드 수평 전계형 액정표시장치는 화소 전극과 공통 전극이 수평 방향으로 상당 거리 이격된 구조를 갖는다. 이러한 구조로 인해 화소 전극 및 공통 전극 사이에는 수평 전계가 형성되지만, 전극들 자체가 차지하는 공간 내에서는 수평 전계가 형성되지 않으므로 인해, 개구율 및 휘도가 저하되는 문제가 있다.

이와 같은, IPS 모드 수평 전계형의 단점을 해소하기 위해 제시된 방식으로 FFS 모드 수평 전계형 액정표시장치가 있다. 이하 도면을 참조하여, FFS 모드 수평 전계형 액정표시장치에 대해 설명하기로 한다.

도 1은 종래 기술에 의한 FFS 모드로 작동하는 수평 전계형 액정표시장치를 구성하는 박막 트랜지스터 어레이 기판의 구조를 나타내는 평면도이다.

도 1을 참조하면, 종래 기술에 따른 FFS 모드로 작동하는 수평 전계형 액정표시장치를 구성하는 박막 트랜지스터 어레이 기판은 기판(10) 상에 게이트 절연막(미도시)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그리고 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 또한, 박막 트랜지스터 어레이 기판은 게이트 배선(GL) 및 데이터 배선(DL)의 교차 구조로 화소 영역을 정의한다. 이 화소 영역에는 프린지 필드를 형성하도록 보호막(미도시)을 사이에 두고 형성된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 여기서는, 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통 전극(COM)은 평행한 다수 개의 띠 모양으로 형성한다.

공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(미도시)에서 분기한다. 공통 전극(COM)은 공통 배선을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.

박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기된 소스 전극(S), 상기 소스 전극(S)과 대향하며 화소 전극(PXL)과 접속된 드레인 전극(D), 그리고 게이트 절연막(미도시) 위에서 게이트 전극(G)과 중첩하며 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 액티브층(미도시)을 포함하여 이루어진다.

이때, 상기 화소 전극(PXL)과 공통 전극(COM) 사이에서 전계가 형성되고, 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.

이와 같은 FFS 모드 수평 전계형의 경우, 화소 전극(PXL)과 공통 전극(COM)이 모두 하부 기판에 형성되지만, 수직 구조상 서로 다른 층에 형성되어 서로 중첩함으로써 프린지 형 전계에 의해 화소 영역 내에서 수평 전계가 형성되는 영역을 최대화하여 개구율이 높다는 장점을 갖는다.

그러나 종래 기술에 따른 FFS 모드로 작동하는 수평 전계형 액정표시장치를 구성하는 박막 트랜지스터 어레이 기판은 다음과 같은 문제점이 있다.

첫째, 화소 전극(PXL)과 공통 전극(COM)이 오버랩 되는 면적을 통과하는 광은 상기 화소 전극(PXL)과 공통 전극(COM)을 두 번 통과하게 됨으로써, 그만큼 투과율이 저하될 수 있는 문제점이 있다.

둘째, 화소 전극(PXL)과 공통 전극(COM)이 오버랩 되는 면적으로 스토리지 커패시턴스가 크게 형성되어 이를 차징(charging)하기 위한 채널부가 크게 형성되어야 하므로, 대형 모델에는 적용될 수 없는 문제점이 있다.

본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 화소 전극(PXL)과 공통 전극(COM)이 오버랩 되지 않도록 형성함으로써 투과율 향상 및 구동 전압을 감소시킬 수 있는 박막 트랜지스터 어레이 기판 및 그의 제조 방법을 제공하는데 그 목적이 있다.

본 발명은 상기 목적을 달성하기 위해서, 채널부와 투과부로 정의되는 기판, 상기 기판 상의 채널부에 형성되면서 게이트 전극, 게이트 절연막, 액티브층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터, 상기 박막 트랜지스터를 포함하면서 상기 기판 상의 전면에 차례로 형성되고, 상기 드레인 전극을 노출시키는 컨택홀을 구비하는 제1 절연막 및 제2 절연막, 상기 컨택홀을 통해서 상기 드레인 전극과 연결되는 화소 전극, 및 상기 화소 전극과 수평 전계를 이루는 공통 전극을 포함하고, 상기 투과부는 상기 제2 절연막이 일정 간격으로 식각된 제1 영역 및 상기 제2 절연막이 식각되지 않고 남아 있는 제2 영역으로 구분되고, 상기 화소 전극은 상기 제1 영역에 형성되어 있고, 상기 공통 전극은 상기 제2 영역에 형성되어 있거나, 또는 상기 공통 전극은 상기 제1 영역에 형성되어 있고, 상기 화소 전극은 상기 제2 영역에 형성되어 있는 것을 특징으로 하는 박막 트랜지스터 어레이 기판을 제공한다.

본 발명은 또한, 채널부와 투과부로 정의되는 기판, 상기 기판 상의 채널부에 형성되면서 게이트 전극, 게이트 절연막, 액티브층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터, 상기 박막 트랜지스터를 포함하면서 상기 기판 상의 전면에 차례로 형성되고, 상기 드레인 전극을 노출시키는 컨택홀을 구비하는 제1 절연막, 제2 절연막, 및 제3 절연막, 상기 컨택홀을 통해서 상기 드레인 전극과 연결되는 화소 전극, 및 상기 화소 전극과 수평 전계를 이루는 공통 전극을 포함하고, 상기 투과부는 상기 제3 절연막이 일정 간격으로 식각된 제1 영역 및 상기 제3 절연막이 식각되지 않고 남아 있는 제2 영역으로 구분되고, 상기 화소 전극은 상기 제1 영역에 형성되어 있고, 상기 공통 전극은 상기 제2 영역에 형성되어 있거나, 또는 상기 공통 전극은 상기 제1 영역에 형성되어 있고, 상기 화소 전극은 상기 제2 영역에 형성되어 있는 것을 특징으로 하는 박막 트랜지스터 어레이 기판을 제공한다.

본 발명은 또한, 채널부와 투과부로 정의되는 기판을 제공하는 단계, 상기 기판 상의 채널부에 게이트 전극, 게이트 절연막, 액티브층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 형성하는 단계, 상기 박막 트랜지스터를 포함하면서 상기 기판 상의 전면에 차례로 형성되고, 상기 드레인 전극을 노출시키는 컨택홀을 구비하는 제1 절연막 및 제2 절연막을 형성하는 단계, 상기 투과부에서 상기 제2 절연막이 일정 간격으로 식각된 제1 영역 및 상기 제2 절연막이 식각되지 않고 남아 있는 제2 영역을 형성하면서, 상기 제1 영역 및 제2 영역에 화소 전극 및 공통 전극을 형성하는 단계, 상기 채널부 상의 공통 전극을 제거하는 단계, 및 상기 화소 전극과 공통 전극 상에 UV 배향법에 의해 배향막을 형성하는 단계를 포함하고, 상기 제1 절연막은 실리콘 질화물로 형성되고, 상기 제2 절연막은 실리콘 산화물로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법을 제공한다.

위에서 언급된 본 발명의 기술적 과제 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.

본 발명은 채널부와 투과부로 정의되는 기판 상에 제1 절연막 및 제2 절연막을 차례로 형성하고, 상기 제2 절연막이 일정 간격으로 식각된 상기 투과부의 제1 영역에 화소 전극을 형성하고, 상기 제2 절연막이 식각되지 않고 남아 있는 상기 투과부의 제2 영역에 공통 전극을 형성하여 상기 화소 전극과 공통 전극이 중첩 형성되지 않음으로써, 상기 화소 전극과 공통 전극이 중첩 형성되어 투과율이 저하되는 문제점을 개선할 수 있다.

또한, 본 발명은 게이트 절연막 상에 실리콘 질화물로 형성된 제1 절연막과 실리콘 산화물로 형성된 제2 절연막을 차례로 적층하고, 상기 제2 절연막만을 식각하여 제1 영역을 형성함으로써, 제1 영역을 균일한 단차로 형성할 수 있다.

또한, 본 발명은 데이터 라인과 화소 전극 사이에 제1 절연막과 제2 절연막으로 형성된 2중막 또는 제1 절연막, 제2 절연막, 및 제3 절연막으로 형성된 3중막을 형성함으로써 데이터 라인과 화소 전극 간의 기생용량을 줄일 수 있다.

또한, 본 발명은 투과부에 상기 화소 전극과 공통 전극을 중첩 형성하지 않음으로써, 상기 화소 전극과 공통 전극이 중첩되어 발생하는 스토리지 커패시턴스를 줄여서 대형 모델에도 적용될 수 있다.

또한, 본 발명은 화소 전극과 공통 전극 상에 UV 배향법에 의해 형성된 배향막을 더 포함함으로써, 종래 기술에 의한 FFS 모드로 작동하는 수평 전계형 액정표시장치에 비하여 구동 전압을 감소시킬 수 있다.

이 밖에도, 본 발명의 실시 예들을 통해 본 발명의 또 다른 특징 및 이점들이 새롭게 파악될 수도 있을 것이다.

도 1은 종래 기술에 의한 FFS 모드로 작동하는 수평 전계형 액정표시장치를 구성하는 박막 트랜지스터 어레이 기판의 구조를 나타내는 평면도.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 개략적인 평면도.
도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 개략적인 단면도.
도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판의 개략적인 단면도.
도 5a 및 도 5b는 화소 전극(160)과 공통 전극(170)이 중첩하여 형성되지 않음으로써 투과율 향상을 나타내는 도면.
도 6은 UV 배향법에 의해 형성된 배향막을 포함하는 박막 트랜지스터 어레이 기판의 투과율 향상을 나타내는 도면,
도 7a 내지 도 7f는 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판을 제조하는 제조 공정도.
도 8a 내지 도 8h는 제1 영역 및 제2 영역에 화소 전극 및 공통 전극을 형성하는 제조 공정도.

본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.

한편, 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.

단수의 표현은 문맥상 명백하게 다르게 정의하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "제1", "제 2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다.

"포함하다" 또는 "가지다" 등의 용어는 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

"상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.

이하, 첨부되는 도면을 참고하여 상기 문제점을 해결하기 위해 고안된 본 발명의 바람직한 실시예들에 대해 상세히 설명한다.

도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 개략적인 평면도이다.

도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판은, 기판(100), 데이터 라인(DL), 게이트 라인(GL), 박막 트랜지스터(T), 화소 전극(160), 공통전극 라인(CL), 및 공통 전극(170)을 포함하여 이루어진다.

상기 데이터 라인(DL)과 게이트 라인(GL)은 서로 교차 배열되어 화소 영역을 정의한다. 상기 화소 영역은 게이트 전극(110), 액티브층(130), 소스 전극(140a), 및 드레인 전극(140b)을 포함하여 이루어진 박막 트랜지스터(T)가 형성된 채널부와 상기 채널부 이외의 투과부로 이루어진다. 상기 데이터 라인(DL)은 도시된 바와 같은 곧은 직선 형태가 아닌 굽어진 직선 형태로 이루어질 수도 있다.

상기 게이트 전극(110)은 상기 게이트 라인(GL)에서 분기되어 형성될 수 있지만, 상기 게이트 라인(GL) 자체가 게이트 전극(110)으로 기능할 수도 있다.

상기 액티브층(130)은 게이트 절연막(미도시)를 사이에 두고 상기 게이트 전극(110)과 중첩되는 영역에 형성될 수 있다.

상기 소스 전극(140a)은 상기 데이터 라인(DL)과 연결되어 있다. 상기 소스 전극(140a)은 도시된 바와 같이 직선 구조로 형성될 수도 있지만, 당업계에 공지된 다양한 형태, 예로서, U자 형태로 형성될 수 있다. 상기 드레인 전극(140b)은 상기 액티브층(130) 상에서 상기 소스 전극(140a)과 일정 간격으로 이격되어 마주하고 있다.

상기 화소 전극(160)은 상기 공통 전극(170)과 함께 액정을 구동하기 위한 전계를 형성한다.

상기 화소 전극(160)은 컨택홀(CH)을 통해서 드레인 전극(140b)과 연결되어 있고, 상기 공통 전극(170)은 상기 공통전극 라인(CL)에서 분기되어 형성될 수 있지만, 상기 공통전극 라인(CL) 자체가 공통 전극(170)으로 기능할 수도 있다.

상기 화소 전극(160)과 공통 전극(170)은 도시된 바와 같이 투과부에서 각각 핑거 형태로 형성될 수 있으며, 서로 맞물린 구조로 패터닝된다.

이 경우 도시하지는 않았지만, 상기 화소 전극(160)과 공통 전극(170) 사이에는 수평 전계가 형성될 수 있다.

도 3은 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판의 개략적인 단면도로서, 이는 도 2의 A-B 라인의 단면에 해당한다.

도 3에서 알 수 있듯이, 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판은 기판(100), 박막 트랜지스터(T), 제1 절연막(151), 제2 절연막(152), 화소 전극(160), 공통 전극(170), 및 배향막(180)을 포함하여 이루어진다.

기판(100)은 채널부(CA)와 투과부(TA)로 정의된다. 상기 기판(100)은 유리 또는 구부리거나 휠 수 있는 투명한 플라스틱, 예로서, 폴리이미드가 이용될 수 있다.

상기 기판(100) 상의 채널부(CA)에는 게이트 전극(110), 게이트 절연막(120), 액티브층(130), 소스 전극(140a) 및 드레인 전극(140b)을 포함하는 박막 트랜지스터(T)가 형성되어 있다.

게이트 전극(110)은 상기 기판(100) 상에 패턴 형성되어 있다.

상기 게이트 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.

게이트 절연막(120)은 상기 게이트 전극(110)을 포함한 기판(100) 상의 전면에 형성되어 있다. 상기 게이트 절연막(120) 상기 게이트 전극(110)을 절연하기 위해서, 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다.

액티브층(130)은 상기 게이트 전극(110)과 중첩되면서 상기 게이트 절연막 절연막(120) 상에 패턴 형성되어 있다.

상기 액티브층(130)은 In-Ga-Zn-O(IGZO)와 같은 산화물 반도체 또는 a-Si 반도체로 이루어질 수 있다.

소스 전극(140a) 및 드레인 전극(140b)은 상기 액티브층(130)의 소정 영역과 연결되면서 서로 마주하도록 패턴 형성되어 있다.

상기 소스 및 드레인 전극(140a, 140b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.

제1 절연막(151) 및 제2 절연막(152)은 상기 박막 트랜지스터(T)를 포함하면서 상기 기판(100) 상의 전면에 차례로 형성되어 있다. 특히, 상기 제2 절연막(152)의 두께는 2000Å 이하로 형성되는 것이 바람직하다.

상기 제1 절연막(151) 및 제2 절연막(152)은 상기 드레인 전극(140b)을 노출시키는 컨택홀(CH)을 구비하고 있다.

이때, 상기 제1 절연막(151)은 실리콘 질화물(SiNx)로 형성되고, 상기 제2 절연막(152)는 실리콘 산화물(SiOx)로 형성될 수 있다.

여기서, 기판(100) 상의 투과부(TA)는 제1 영역(A)과 제2 영역(B)으로 구분될 수 있다.

상기 기판(100) 상의 투과부(TA)는 기판(100) 상에 게이트 절연막(120), 제1 절연막(151), 및 제2 절연막(152)이 차례로 형성되어 있다.

상기 제1 영역(A)은 상기 제2 절연막(152)만이 일정 간격으로 식각된 영역이고, 상기 제2 영역(B)은 상기 제2 절연막(152)이 식각되지 않고 남아 있는 영역이다.

보다 구체적으로, 상기 기판(100) 상의 투과부(TA)에는 게이트 절연막(120), 제1 절연막(151), 및 제2 절연막(152)이 차례로 형성되어 있는데, 상기 제1 영역(A)은 상기 제2 절연막(152)만이 식각되어 있어서 기판(100) 상에 게이트 절연막(120), 제1 절연막(151)이 차례로 형성되어 있고, 상기 제2 영역(B)은 상기 제2 절연막(152)이 식각되지 않고 남아 있어서 기판(100) 상에 게이트 절연막(120), 제1 절연막(151), 및 제2 절연막(152)이 차례로 형성되어 있다.

즉, 종래 기술에서는 상기 제1 영역(A)이 게이트 절연막(120)까지 오버 식각될 수 있고, 이로 인해 균일하지 않은 단차가 형성될 수 있으나, 본 발명에서는 게이트 절연막(120) 상에 실리콘 질화물(SiNx)로 형성된 제1 절연막(151)과 실리콘 산화물(SiOx)로 형성된 제2 절연막(152)을 차례로 적층하고 상기 제2 절연막(152)만을 식각하여 제1 영역(A)을 형성함으로써, 상기 제1 영역(A)을 균일한 단차로 형성될 수 있다.

또한, 본 발명은 데이터 라인(미도시)과 화소 전극(160) 사이에 제1 절연막(151), 제2 절연막(152)으로 형성된 2중막을 형성함으로써 데이터 라인(미도시)과 화소 전극(160) 간의 기생용량을 줄일 수 있다.

화소 전극(160)은 채널부(CA)에서 제2 절연막(152) 상에 컨택홀(CH)을 통해서 상기 드레인 전극(140b)와 연결되도록 형성되어 있고, 투과부(TA)에서 상기 제1 영역(A) 즉, 제1 절연막(151) 상에 형성되어 있다.

공통 전극(170)은 기판(100) 상의 투과부(TA)에서 상기 제2 영역(B) 즉, 제2 절연막(152) 상에 형성되어 있다.

즉, 상기 화소 전극(160)은 기판(100) 상의 투과부(TA)에서 제1 영역(A)에 형성되고 상기 공통 전극(170)은 제2 영역(B)에 형성되어, 상기 화소 전극(160)과 공통 전극(170)은 중첩되어 형성되지 않는다. 이로 인해, 상기 화소 전극(160)과 공통 전극(170)이 중첩 형성되어 투과율이 저하되는 문제점을 개선할 수 있다.

이때, 상기 화소 전극(160)과 공통 전극(170)은 동시에 패터닝 되어 형성될 수 있고, 상기 화소 전극(160)과 공통 전극(170) 사이에는 수평 전계가 형성될 수 있다. 특히, 상기 화소 전극(160)과 공통 전극(170) 간의 거리(D)는 1㎛ 이내로 형성될 수 있다.

여기서, 도 3에서는 상기 화소 전극(160)은 제1 영역(A)에 형성되어 있고, 공통 전극(170)은 제2 영역(B)에 형성되어 있는 것으로 도시되어 있지만, 설계 구조에 따라서 공통 전극(170)이 제1 영역(A)에 형성될 수 있고, 화소 전극(160)이 제2 영역(B)에 형성될 수 있다.

이와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판은 상기 화소 전극(160)과 공통 전극(170)은 중첩되어 형성되지 않고, 상기 화소 전극(160)과 공통 전극(170)의 이격 간격을 좁게 형성함으로써, 투과율을 향상 시킬 수 있고, 상기 화소 전극(160)과 공통 전극(170)이 중첩되는 면적의 감소로 스토리지 커패시턴스를 줄여서 대형 모델에도 적용될 수 있다.

배향막(180)은 상기 화소 전극(160)과 공통 전극(170) 상에 형성되어 있다. 이때, 상기 배향막(180)은 UV 배향법에 의해 형성될 수 있다.

상기 배향막(180)은 계면효과에 의해 액정 분자(미도시)의 배열 상태를 규제한다. 이를 위해, 상기 배향막(180)은 폴리이미드를 이용하여 수백 Å ~ 수천 Å의 막두께로 형성될 수 있다.

이하에서는, 각각의 구성의 재료 및 구조 등에 있어서 반복되는 부분에 대한 중복 설명은 생략하기로 한다.

도 4는 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판의 개략적인 단면도로서, 제3 절연막(153)을 더 포함한 것을 제외하고는 전술한 도 3에 따른 박막 트랜지스터 어레이 기판과 동일하다. 따라서, 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 동일한 구성에 대한 반복 설명은 생략하기로 한다.

도 4에서 알 수 있듯이, 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판은 기판(100), 박막 트랜지스터(T), 제1 절연막(151), 제2 절연막(152), 제3 절연막(153), 화소 전극(160), 공통 전극(170), 및 배향막(180)을 포함하여 이루어진다.

특히, 기판(100) 상의 투과부(TA)는 기판(100) 상에 게이트 절연막(120), 제1 절연막(151), 제2 절연막(152), 및 제3 절연막(153)이 차례로 형성되어 있다.

상기 제1 및 제3 절연막(151, 153)은 실리콘 질화물(SiNx)로 형성되고, 상기 제2 절연막(152)는 실리콘 산화물(SiOx)로 형성될 수 있다.

특히, 상기 제3 절연막(153)의 두께는 2000Å 이하로 형성되는 것이 바람직하다.

여기서, 상기 기판(100) 상의 투과부(TA)는 제1 영역(A)과 제2 영역(B)으로 구분될 수 있다.

상기 제1 영역(A)은 상기 제3 절연막(153)만이 일정 간격으로 식각된 영역이고, 상기 제2 영역(B)은 상기 제3 절연막(153)이 식각되지 않고 남아 있는 영역이다.

보다 구체적으로, 상기 기판(100) 상의 투과부(TA)는 게이트 절연막(120), 제1 절연막(151), 제2 절연막(152), 및 제3 절연막(153)이 차례로 형성되어 있는데, 상기 제1 영역(A)은 상기 제3 절연막(153)만이 식각되어 있어서 기판(100) 상에 게이트 절연막(120), 제1 절연막(151), 제2 절연막(152)이 차례로 형성되어 있고, 상기 제2 영역(B)은 상기 제3 절연막(153)이 식각되지 않고 남아 있어서 기판(100) 상에 게이트 절연막(120), 제1 절연막(151), 제2 절연막(152), 및 제3 절연막(153)이 차례로 형성되어 있다.

즉, 종래 기술에서는 상기 제1 영역(A)이 게이트 절연막(120)까지 오버 식각될 수 있고, 이로 인해 균일하지 않은 단차가 형성될 수 있으나, 본 발명에서는 게이트 절연막(120) 상에 실리콘 질화물(SiNx)로 형성된 제1 절연막(151)과 실리콘 산화물(SiOx)로 형성된 제2 절연막(152)과 실리콘 질화물(SiNx)로 형성된 제3 절연막(153)을 차례로 적층하고, 상기 제3 절연막(153)만을 식각하여 제1 영역(A)을 형성함으로써, 상기 제1 영역(A)을 균일한 단차로 형성할 수 있다.

또한, 본 발명은 데이터 라인(미도시)과 화소 전극(160) 사이에 제1 절연막(151), 제2 절연막(152), 및 제3 절연막(153)으로 형성된 3중막을 형성함으로써 데이터 라인(미도시)과 화소 전극(160) 간의 기생용량을 줄일 수 있다.

화소 전극(160)은 채널부(CA)에서 제3 절연막(153) 상에 컨택홀(CH)을 통해서 상기 드레인 전극(140b)와 연결되도록 형성되어 있고, 투과부(TA)에서 상기 제1 영역(A) 즉, 제2 절연막(152) 상에 형성되어 있다.

공통 전극(170)은 기판(100) 상의 투과부(TA)에서 상기 제2 영역(B) 즉, 제3 절연막(153) 상에 형성되어 있다.

여기서, 도 4에서는 상기 화소 전극(160)은 제1 영역(A)에 형성되어 있고, 공통 전극(170)은 제2 영역(B)에 형성되어 있는 것으로 도시되어 있지만, 설계 구조에 따라서 공통 전극(170)이 제1 영역(A)에 형성될 수 있고, 화소 전극(160)이 제2 영역(B)에 형성될 수 있다.

이와 같이, 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 기판은 상기 화소 전극(160)과 공통 전극(170)이 중첩되어 형성되지 않고, 상기 화소 전극(160)과 공통 전극(170)의 이격 간격을 좁게 형성함으로써, 투과율을 향상 시킬 수 있고, 상기 화소 전극(160)과 공통 전극(170)이 중첩되는 면적의 감소로 스토리지 커패시턴스를 줄여서 대형 모델에도 적용될 수 있다.

도 5a 및 도 5b는 화소 전극(160)과 공통 전극(170)이 중첩하여 형성되지 않음으로써 투과율 향상을 나타내는 도면으로, 도 5a는 종래 기술에 따른 박막 트랜지스터 어레이 기판의 투과율을 나타내고, 도 5b는 본 발명의 실시예들에 따른 박막 트랜지스터 어레이 기판의 투과율을 나타낸다.

도 5a 및 도 5b를 참조하면, 종래 기술에 따른 박막 트랜지스터 어레이 기판은 기판(100) 상에 화소 전극(PXL)이 플레이트(plate) 구조로 형성되고, 상기 화소 전극(PXL) 상에 공통 전극(Vcom)이 핑거(finger) 구조로 형성되어 있다.

이에 반해, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판은 기판(100) 상에 화소 전극(160)이 제1 영역(A)에 형성되고, 공통 전극(170)이 제2 영역(B)에 형성된다.

즉, 종래 기술에서는 화소 전극(PXL)과 공통 전극(Vcom)이 중첩되는 영역이 발생하고, 이때 투과율(Transmittance)은 0.3이다.

반면에, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판은 화소 전극(160)과 공통 전극(170)이 중첩되어 형성되지 않고, 자기 정열(Self-align) 구조로 형성되어 화소 전극(160)과 공통 전극(170)간의 거리(D)는 1㎛ 이내로 형성될 수 있다. 이때, 제1 영역(A)와 제2 영역(B)의 단차를 형성하는 절연막(PAS)는 2000Å 이하로 형성함이 바람직하다. 이 경우 투과율은 0.34이다.

이와 같이, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판은 종래 기술에 비하여 투과율이 향상됨을 알 수 있다.

도 6은 UV 배향법에 의해 형성된 배향막을 포함하는 박막 트랜지스터 어레이 기판의 투과율 향상을 나타내는 도면이다.

도 6을 참조하면, UV 배향법에 의해 형성된 배향막을 포함하는 박막 트랜지스터 어레이 기판은 롤(Roll) 배향법에 의해 형성된 배향막을 포함하는 경우에 비해서, 블랙 상태에서의 투과율인 블랙(black) 투과율이 감소함을 알 수 있다.

구체적으로, 블랙 투과율이 롤(Roll) 배향시 절연막(PAS)의 두께가 2000Å일 때는 4%, 6000Å일 때는 20% 이었는데 비해, UV 배향시 절연막(PAS)의 두께가 2000Å일 때는 0.07%, 6000Å일 때는 0.31%로 감소한다.

또한, UV 배향법에 의해 형성된 배향막을 포함하는 박막 트랜지스터 어레이 기판은 종래 기술에 비해 구동 전압(Vmax)이 감소하고, 투과율(Tmax)가 향상됨을 알 수 있다.

도 7a 내지 도 7f는 본 발명의 일 실시예에 따른 박막 트랜지스터 어레이 기판을 제조하는 제조 공정도로서, 이는 전술한 도 3에 따른 박막 트랜지스터 기판의 제조 공정에 관한 것이다.

우선, 도 7a에서 알 수 있듯이, 채널부(CA)와 투과부(TA)로 정의되는 기판(100)을 제공한다.

다음, 도 7b에서 알 수 있듯이, 기판(100) 상의 채널부(CA)에 게이트 전극(110), 게이트 절연막(120), 액티브층(130), 소스 전극(140a) 및 드레인 전극(140b)을 포함하는 박막 트랜지스터(T)를 형성한다.

본 발명의 특징은 상기 박막 트랜지스터(T) 형성 방법에 있는 것이 아니므로, 이에 대한 설명은 아래와 같이 간단히 설명하기로 한다.

도면에 도시하지는 않았지만, 하나의 박막이 형성되는 과정은 다음과 같다. 임의의 층(layer) 상부에 박막이 증착되고, 그 상부에 감광막을 도포한 후, 마스크를 이용한 노광 공정 및 현상 공정을 통해 상기 감광막을 선택적으로 제거하여 감광막패턴을 형성한다. 그리고 상기 감광막패턴을 차단막으로 이용한 에칭 공정을 통해 비로소 하나의 박막을 형성한다.

상기 박막 트랜지스터(TFT)의 제조방법은 이러한 박막 증착, 감광막 도포, 노광, 현상, 에칭 공정을 통해 한 층(layer)을 제조한다.

다음, 도 7c에서 알 수 있듯이, 상기 박막 트랜지스터(T)를 포함하면서 상기 기판(100) 상의 전면에 차례로 제1 절연막(151) 및 제2 절연막(152)을 형성한다.

이때, 상기 제1 절연막(151) 및 제2 절연막(152)는 상기 드레인 전극(140b)를 노출하는 컨택홀(CH)을 구비하도록 패턴 형성한다.

상기 제1 절연막(151)은 실리콘 질화물(SiNx)로 형성되고, 제2 절연막(152)은 실리콘 산화물(SiOx)로 형성된다.

다음, 도 7d에서 알 수 있듯이, 기판(100) 상의 투과부(TA)에서 상기 제2 절연막(152)이 일정 간격으로 식각된 제1 영역(A)에 화소 전극(160)을 형성하고, 상기 제2 절연막(152)이 식각되지 않고 남아 있는 제2 영역(B)에 공통 전극(170)을 형성한다. 이에 대한 자세한 설명은 도 8a 내지 도 8h를 참조하여 후술하기로 한다.

다음, 도 7e에서 알 수 있듯이, 기판(100) 상의 채널부(CA) 상에 형성되어 있는 공통 전극(170)을 제거한다.

다음, 도 7f에서 알 수 있듯이, 상기 화소 전극(160)과 공통 전극(170) 상에 배향막(180)을 형성한다.

이때, 상기 배향막(180)은 UV 배향법에 의해 형성된다. 즉, 상기 배향막(180)은 UV 광과 반응하여 배향되는 것을 특징으로 하는 고분자 물질 에를 들어, 폴리이미드(Polyimide), 폴리아믹에시드(Polyamic acid), 폴리비닐시나메이트(Polyvinylcinnamate), 폴리아조벤젠(Polyazobenezene), 폴리비닐알콜(Polyvinyl alcohol) 중 어느 하나로 이루어질 수 있다.

즉, 전술한 고분자 물질에 200nm 내지 400nm 정도의 파장대를 갖는 UV 광을 조사하여 상기 배향막(180)을 형성한다.

도 8a 내지 도 8h는 제1 영역 및 제2 영역에 화소 전극 및 공통 전극을 형성하는 제조 공정도로서, 이는 전술한 도 7d에 제조 공정에 관한 것이다.

먼저, 도 8a에서 알 수 있듯이, 제2 절연막(152) 및 ITO(Indium Tin Oxide)와 같은 공통전극 물질(170a)이 차례로 적층된 기판(100) 상의 제2 영역(B)에 제1 포토 레지스트(PR1)를 형성한다.

다음, 도 8b에서 알 수 있듯이, 제1 영역(A)에 형성된 공통전극 물질(170a)을 습식 식각(Wet etch)하여 공통전극(170)을 패턴 형성한다.

다음, 도 8c에서 알 수 있듯이, 상기 제1 영역(A)에 형성된 제2 절연막(152)을 식각한다. 이때, 상기 제2 절연막(152)은 실리콘 산화물(SiOx)로 형성되고, 도시하지는 않았지만, 상기 기판(100)과 상기 제2 절연막(152) 사이에는 실리콘 질화물(SiNx)로 이루어진 제1 절연막(151)이 형성되어 있어서, 습식 식각(Wet etch)을 통해 상기 제2 절연막(152)만 식각 할 수 있다.

다음, 도 8d에서 알 수 있듯이, 상기 기판(100) 상의 전면에 ITO(Indium Tin Oxide)와 같은 화소전극 물질(160a)을 적층한다.

다음, 도 8e에서 알 수 있듯이, 상기 기판(100) 상의 전면에 제2 포토 레지스트(PR2)를 도포한다.

다음, 도 8f에서 알 수 있듯이, 상기 제2 영역(B) 상에 형성된 상기 화소전극 물질(160a)이 노출되도록 상기 제2 포토 레지스트(PR2) 일부를 애싱(ashing)처리 한다.

다음, 도 8g에서 알 수 있듯이, 상기 제2 영역(B) 상에 노출된 상기 화소전극 물질(160a)을 습식 식각(Wet etch)하여 화소 전극(160)을 형성한다.

다음, 도 8h에서 알 수 있듯이, 상기 제1 및 제2 포토 레지스트(PR1, PR2)를 제거한다.

이와 같이, 도 8a 내지 도 8g 제조 공정에 의해 기판(100) 상의 제1 영역(A)에 화소 전극(160)을 형성하고, 제2 영역(B)에 공통 전극(170)을 형성함으로써, 기판(100) 상의 투과부(TA)에서 상기 화소 전극(160)과 공통 전극(170)이 중첩되지 않게 자기 정열(Self-align) 구조로 형성될 수 있다.

또한, 도시하지는 않았지만, 도 4에 도시된 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 어레이 기판도 전술한 제조 방법에 의해 형성될 수 있다. 다만, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 어레이 기판은 기판(100) 상에 게이트 절연막(120), 제1 절연막(151), 제2 절연막(152), 및 제3 절연막(153)이 형성되고, 상기 제1 및 제3 절연막(151, 153)은 실리콘 질화물(SiNx)로 이루어지고, 상기 제2 절연막(152)는 실리콘 산화물(SiOx)로 이루어진다.

이때, 상기 제1 영역(A) 및 제2 영역(B)을 형성하기 위해서, 즉 제3 절연막(153)만을 식각하기 위해서는 건식 식각(Dry etch)에 의한다.

본 발명이 속하는 기술분야의 당업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.

예컨대, 상술한 도면에서는 제1 영역에 화소 전극이 형성되어 있고, 제2 영역에 공통 전극이 형성되어 있는 구조로 설명하였으나, 변형된 실시예에 있어서는 제1 영역에 공통 전극이 형성되어 있고, 제2 영역에 화소 전극이 형성되어 있는 구조로 형성될 수 있다.

그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

100: 기판 110: 게이트 전극
120: 게이트 절연막 130: 액티브층
140a: 소스 전극 140b: 드레인 전극
151: 제1 절연막 152: 제2 절연막
153: 제3 절연막 160: 화소 전극
170: 공통 전극 180: 배향막
CA: 채널부 TA: 투과부
T: 박막 트랜지스터 CH: 컨택홀
A: 제1 영역 B: 제2 영역

Claims

채널부와 투과부로 정의되는 기판;
상기 기판 상의 채널부에 형성되면서 게이트 전극, 게이트 절연막, 액티브층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;
상기 박막 트랜지스터를 포함하면서 상기 기판 상의 전면에 차례로 형성되고, 상기 드레인 전극을 노출시키는 컨택홀을 구비하는 제1 절연막 및 제2 절연막;
상기 컨택홀을 통해서 상기 드레인 전극과 연결되는 화소 전극;
상기 화소 전극과 수평 전계를 이루는 공통 전극; 및
상기 화소 전극과 상기 공통 전극 상에 형성되는 배향막을 포함하고,
상기 투과부는 상기 제2 절연막이 일정 간격으로 식각된 제1 영역 및 상기 제2 절연막이 식각되지 않고 남아 있는 제2 영역으로 구분되고,
상기 화소 전극은 상기 제1 영역의 상기 제1 절연막 상에 형성되어 있고, 상기 공통 전극은 상기 제2 영역의 상기 제2 절연막 상에 형성되어 있거나, 또는 상기 공통 전극은 상기 제1 영역의 상기 제1 절연막 상에 형성되어 있고, 상기 화소 전극은 상기 제2 영역의 상기 제2 절연막 상에 형성되어 있고,
상기 화소 전극과 상기 공통 전극은 비중첩되고,
상기 제1 영역의 상기 제1 절연막 상에 형성되는 상기 화소 전극 또는 상기 공통 전극과, 상기 제2 절연막 사이에 상기 배향막이 배치되어 있는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
제 1 항에 있어서,
상기 제1 절연막은 실리콘 질화물이고, 상기 제2 절연막은 실리콘 산화물인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
제 1 항에 있어서,
상기 배향막은 UV 배향법에 의해 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
제 1 항에 있어서,
상기 제2 절연막의 두께는 2000Å 이하인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
채널부와 투과부로 정의되는 기판;
상기 기판 상의 채널부에 형성되면서 게이트 전극, 게이트 절연막, 액티브층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;
상기 박막 트랜지스터를 포함하면서 상기 기판 상의 전면에 차례로 형성되고, 상기 드레인 전극을 노출시키는 컨택홀을 구비하는 제1 절연막, 제2 절연막, 및 제3 절연막;
상기 컨택홀을 통해서 상기 드레인 전극과 연결되는 화소 전극;
상기 화소 전극과 수평 전계를 이루는 공통 전극; 및
상기 화소 전극과 상기 공통 전극 상에 형성되는 배향막을 포함하고,
상기 투과부는 상기 제3 절연막이 일정 간격으로 식각된 제1 영역 및 상기 제3 절연막이 식각되지 않고 남아 있는 제2 영역으로 구분되고,
상기 화소 전극은 상기 제1 영역의 상기 제2 절연막 상에 형성되어 있고, 상기 공통 전극은 상기 제2 영역의 상기 제3 절연막 상에 형성되어 있거나, 또는 상기 공통 전극은 상기 제1 영역의 상기 제2 절연막 상에 형성되어 있고, 상기 화소 전극은 상기 제2 영역의 상기 제3 절연막 상에 형성되어 있고,
상기 화소 전극과 상기 공통 전극은 비중첩되고,
상기 제1 영역의 상기 제2 절연막 상에 형성되는 상기 화소 전극 또는 상기 공통 전극과, 상기 제3 절연막 사이에 상기 배향막이 배치되어 있는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
제 5 항에 있어서,
상기 제1 및 제3 절연막은 실리콘 질화물이고, 상기 제2 절연막은 실리콘 산화물인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
제 5 항에 있어서,
상기 배향막은 UV 배향법에 의해 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
제 5 항에 있어서,
상기 제3 절연막의 두께는 2000Å 이하인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
채널부와 투과부로 정의되는 기판을 제공하는 단계;
상기 기판 상의 채널부에 게이트 전극, 게이트 절연막, 액티브층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 형성하는 단계;
상기 박막 트랜지스터를 포함하면서 상기 기판 상의 전면에 차례로 형성되고, 상기 드레인 전극을 노출시키는 컨택홀을 구비하는 제1 절연막 및 제2 절연막을 형성하는 단계;
상기 투과부에서 상기 제2 절연막이 일정 간격으로 식각된 제1 영역 및 상기 제2 절연막이 식각되지 않고 남아 있는 제2 영역을 형성하면서, 상기 제1 영역 및 제2 영역에 화소 전극 및 공통 전극을 형성하는 단계;
상기 채널부 상의 공통 전극을 제거하는 단계; 및
상기 화소 전극과 공통 전극 상에 UV 배향법에 의해 배향막을 형성하는 단계를 포함하고,
상기 제1 영역 및 제2 영역에 화소 전극 및 공통 전극을 형성하는 단계는,
제2 절연막, 및 공통전극 물질이 차례로 적층된 기판 상의 제2 영역에 제1 포토 레지스트를 형성하는 단계;
상기 제1 영역에 형성된 공통전극 물질을 습식 식각하는 단계;
상기 제1 영역에 형성된 제2 절연막을 습식 식각하는 단계;
상기 기판 상의 전면에 화소전극 물질을 적층하는 단계;
상기 기판 상의 전면에 제2 포토 레지스트를 도포하는 단계;
상기 제2 영역 상에 형성된 상기 화소전극 물질이 노출되도록 상기 제2 포토 레지스트 일부를 애싱하는 단계;
상기 제2 영역 상에 노출된 상기 화소전극 물질을 습식 식각하는 단계; 및
상기 제1 및 제2 포토 레지스트를 제거하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조 방법.
제 1 항 또는 제 5 항에 있어서,
상기 화소 전극과 상기 공통 전극 간의 거리는 1μm 이내인 것을 특징으로 하는 박막 트랜지스터 어레이 기판.