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KR102145205B1 - 반도체 소자 제조방법 및 증착 장치의 유지보수방법 - Google Patents

반도체 소자 제조방법 및 증착 장치의 유지보수방법 Download PDF

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KR102145205B1
KR102145205B1 KR1020140050270A KR20140050270A KR102145205B1 KR 102145205 B1 KR102145205 B1 KR 102145205B1 KR 1020140050270 A KR1020140050270 A KR 1020140050270A KR 20140050270 A KR20140050270 A KR 20140050270A KR 102145205 B1 KR102145205 B1 KR 102145205B1
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nitride semiconductor
aluminum
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김승현
김장미
솔라리윌리암
심현욱
윤석호
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Abstract

본 발명의 일 측면은, 공정 챔버에 알루미늄(Al) 소스를 공급하여 그 소스의 흐름과 접촉하는 표면에 알루미늄 화합물막을 형성하는 단계와, 상기 공정 챔버 내에 구비된 서셉터에 웨이퍼를 배치하는 단계와, 상기 웨이퍼 상에 반도체 소자를 위한 박막을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공할 수 있다.

Description

반도체 소자 제조방법 및 증착 장치의 유지보수방법 {METHOD OF MANUFAUCTURING SEMICONDUCTOR DEVICE AND METHOD OF MAINTAINING DEPOSITION APPARATUS}
본 발명은 반도체 소자 제조방법에 관한 것으로서, 특히 반도체 소자 제조방법뿐만 아니라, 증착 장치 및 증착장치 유지보수방법에 관한 것이다.
화학 기상 증착(chemical vapor deposition: CVD) 장치는 화학 반응을 이용하여 반도체 웨이퍼와 같은 피증착체에 박막을 형성하는 장치로서, 일반적으로 공정 챔버 내에서 높은 온도와 압력조건에서 소스 가스를 주입하여 화학적 반응을 통해서 화합물 박막을 성장시키도록 구성된다.
최근에는, 질화물 반도체 소자가 발광소자(LED), 레이저 다이오드(LD) 및 고출력 트랜지스터 등에 널리 사용되면서, 금속 유기 화학 기상 증착(metal organic chemical vapor deposition)(MOCVD)를 위한 장치도 널리 보급되어 사용되고 있다.
증착공정이 진행되는 과정에서, 공정 챔버의 내부벽과 샤워 헤드(shower head)인 분사구조와 같은 소스의 흐름이 접촉하는 표면에서 원하지 않는 증착이 발생될 수 있으며, 특히, 이를 제거하는 클리닝 공정과 같은 증착 장치를 유지보수하는 생산설비보전(prouductive maintainance)과정에서도 공정 챔버 내부에 원하지 않는 불순물(impurity)(예, 산소)가 유입되어 증착된 박막의 특성에 불이익한 영향을 줄 수 있다.
당 기술 분야에서는, 공정 챔버 내부에서 원하지 않는 불순물이 유입되거나 발생되는 경우에, 증착되는 박막의 특성에 불이익한 영향을 주지 않도록 이를 처리하는 방안이 요구되고 있다.
본 발명의 일 측면은, 공정 챔버에 알루미늄(Al) 소스를 공급하여 그 소스의 흐름과 접촉하는 표면에 알루미늄 화합물막을 형성하는 단계와, 상기 알루미늄 화합물막을 형성하는 단계 후에 상기 공정 챔버 내에 구비된 서셉터에 웨이퍼를 배치하는 단계와, 상기 웨이퍼 상에 반도체 소자를 위한 박막을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공할 수 있다.
상기 알루미늄 화합물의 적어도 일부는 산소와 결합된 결과물을 포함할 수 있다.
상기 알루미늄 화합물막은 AlxInyGa1 -x- yN (0<x≤1, 0≤y≤1, 0<x+y≤1) 조성식을 만족하는 질화물을 포함할 수 있다. 예를 들어, 상기 알루미늄 화합물막은 알루미늄 질화물(AlN)을 포함할 수 있다.
상기 알루미늄 화합물막을 형성하는 단계는 약 1000℃ ∼ 약 1200℃ 온도 범위에서 수행될 수 있다.
예를 들어, 상기 알루미늄 화합물막을 형성하는 단계는, 상기 알루미늄 소스를 약 10μmol ∼ 약 1000μmol의 유량 및 약 60 Torr ∼ 약 500 Torr의 챔버 압력 조건에서 상기 공정 챔버 내로 공급하는 단계를 포함할 수 있다.
상기 알루미늄 함유 질화물막을 형성하는 단계는 상기 공정 챔버에 알루미늄 소스와 함께 질소 소스로서 NH3를 공급하여 반응시키는 단계를 포함할 수 있다. 특정 예에서, 상기 질소 소스는 N2 및 H2 중 적어도 하나의 가스와 혼합된 가스로 공급될 수 있다.
상기 알루미늄 함유 질화물막은 1㎛ 이상의 두께를 가질 수 있다.
상기 반도체 소자를 위한 박막을 성장시키는 단계는 질화물 반도체 소자를 위한 반도체 적층체를 성장시키는 단계를 포함할 수 있다. 이 경우에, 상기 반도체 적층체는 p형 불순물이 도프된 질화물 반도체를 포함할 수 있다. 예를 들어, 상기 반도체 소자는 질화물 반도체 발광소자일 수 있다.
상기 알루미늄 소스는 상기 p형 불순물이 공급되는 유로와 동일한 유로를 통해서 공급될 수 있다.
상기 소스의 흐름과 접촉하는 표면은 상기 공정 챔버의 내부벽과 상기 소스를 위한 유로로 제공되는 표면을 포함할 수 있다.
상기 공정 챔버는 샤워 헤드형 소스 분사 구조를 구비하며, 상기 소스의 흐름과 접촉하는 표면은 상기 소스 분사 구조의 유로로 제공되는 표면을 포함할 수 있다.
본 발명의 다른 측면은, 증착 공정이 중단되고 공정 챔버로부터 웨이퍼를 언로딩된 상태에서, 상기 공정 챔버에 관련된 증착 장치를 유지 보수(maintaining)하는 단계와, 상기 유지 보수 단계 후에, 상기 공정 챔버를 배기(evacuating)시키는 단계와, 상기 공정 챔버 내에 알루미늄 소스와 질소 소스를 공급하는 단계를 포함하는 증착 장치의 유지보수방법을 제공할 수 있다.
상기 증착 장치를 유지 보수하는 단계에서 상기 공정 챔버의 내부가 외부 대기에 노출되며, 상기 공정 챔버를 배기시킨 후에 상기 공정 챔버 내에 산소 또는 산소 반응물로 잔류할 수 있다.
이 경우에, 상기 공정 챔버에 공급되는 알루미늄 소스가 상기 잔류하는 산소 또는 산소 반응물과 결합된 알루미늄 질화물을 형성할 수 있다.
본 발명의 또 다른 측면은, 공정 챔버 내로 증착 공정을 위한 소스 가스의 공급을 중단하는 단계와, 상기 공정 챔버로부터 제1 웨이퍼를 언로딩하는 단계와, 상기 제1 웨이퍼를 언로딩하는 단계 후에 상기 공정 챔버로 공급되는 소스의 흐름과 접촉하는 표면에 알루미늄 화합물막을 형성하는 단계와, 상기 알루미늄 화합물막을 형성한 후에, 상기 공정 챔버에 제2 웨이퍼를 로딩하는 단계와, 상기 소스 가스의 공급을 재개하여 상기 제2 웨이퍼 상에 원하는 반도체 소자를 위한 박막을 증착하는 단계를 포함할 수 있다.
상기 소스 가스의 공급을 중단하는 단계 전에, 반도체 소자를 위한 증착 공정의 런(run)이 복수 회로 수행될 수 있다.
본 발명의 다른 측면은, 내부 공간을 갖는 공정 챔버와, 상기 공정 챔버의 내부 공간에 장착되며, 웨이퍼를 배치하도록 구성된 적어도 하나의 포켓이 구비된 서셉터와, 상기 서셉터의 하부에 배치되어 상기 서셉터를 가열하는 가열수단과, 상기 공정 챔버의 상부에 장착되며, 소스가스를 공급하는 적어도 하나의 유입구이 구비된 챔버 커버를 포함하며, 적어도 상기 공정 챔버의 내부면과 상기 유입구의 표면에 알루미늄 화합물막이 위치하는 증착 장치를 제공할 수 있다.
상기 알루미늄 화합물막의 적어도 일부는 산소와 결합된 결과물을 포함할 수 있다. 이 경우에, 상기 알루미늄 화합물막은 상기 내부벽들의 표면에 위치한 알루미늄 산화물과, 상기 알루미늄 산화물 상에 위치한 알루미늄 질화물을 포함할 수 있다.
상기 증착 장치는 상기 챔버 커버에 장착되어 상기 소스 가스를 분사하도록 구성된 샤워 헤드형 소스 분사 구조를 더 포함할 수 있다. 이 경우에, 상기 알루미늄 화합물막은 상기 소스 분사 구조의 유로로 제공되는 표면에 형성될 수 있다.
증착 공정 전에 공정 챔버 내에 알루미늄(Al) 소스를 공급하는 전처리 과정을 도입함으로써, 증착공정 동안에 또는 클리닝공정과 같은 유지보수과정에서 공정 챔버에 발생되거나 유입된 원하지 않는 불순물(예, 산소)이 증착 박막(예, 반도체 소자)의 특성에 불이익한 영향을 미치는 것을 방지할 수 있다.
필요에 따라, 이러한 알루미늄 소스의 도입 과정은 다양한 다른 시점에 적용될 수 있다. 예를 들어, 복수회 런의 증착공정이 수행될 때에 특정의 런 사이에 적절히 도입되거나 유지보수과정 후에 증착공정을 수행하기 전에 도입될 수 있다.
도1은 본 발명의 일 실시예에 따른 반도체 소자 제조공정을 설명하기 위한 흐름도이다.
도2는 본 발명에 사용될 수 있는 박막 증착장치의 일 예를 나타내는 개략도이다.
도3은 도2에 도시된 박막 증착장치에 채용가능한 서셉터의 일 예를 나타내는 평면도이다.
도4는 도2에 도시된 박막 증착장치의 부분 확대도이다.
도5는 본 실시예에 따라 제조될 수 있는 반도체 소자로서 질화물 반도체 발광소자의 일 예를 나타내는 단면도이다.
도6은 질화물 반도체 발광소자의 제조방법의 일 예를 설명하기 위한 공정 순서도이다.
도7는 도6의 제조방법 중 버퍼구조 형성공정의 일 예를 설명하기 위한 공정 순서도이다.
도8 내지 도11은 다양한 예에 따른 버퍼층 및 응력 보상층을 나타내는 단면도이다.
도12는 반도체 소자의 다른 예로서 나노구조 반도체 발광소자의 측단면도이다.
도13은 도12에 도시된 나노구조 반도체 발광소자에 채용된 나노 코어를 나타내는 개략 사시도이다.
도14a 내지 도14e는 나노구조 반도체 발광소자 제조방법의 일 예를 설명하기 위한 주요 공정별 단면도이다.
도15a 및 도15b는 개구의 형상의 다양한 예를 나타내는 마스크의 평면도이다.
도16a 및 도16b는 개구의 형상의 다양한 예를 나타내는 마스크의 측단면도이다.
도17a 및 도17b는 도14d에서 적용될 수 있는 열처리공정을 설명하기 위한 모식도이다.
도18은 본 발명의 일 실시예에 따른 화학기상증착장치의 유지관리방법을 설명하기 위한 흐름도이다.
도19a 및 도19b는 비교예에 따른 설비 유지보수 전후에 제조된 질화물 반도체 발광소자의 동작전압 및 광출력을 비교하는 그래프이다.
도20a 및 도20b는 비교예에 따른 설비 유지보수 후에 제조된 질화물 반도체 발광소자의 p형 질화물 반도체 내의 불순물 분포를 나타내는 그래프이다.
도21a 및 도21b는 개선예에 따른 설비 유지보수 전후에 제조된 질화물 반도체 발광소자의 동작전압 및 광출력을 비교하는 그래프이다.
도22는 개선예에 따른 설비 유지관리 전후에 제조된 질화물 반도체 발광소자의 방출파장을 비교하는 그래프이다.
도23은 본 발명의 일 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 흐름도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예를 상세히 설명한다.
본 실시예들은 다른 형태로 변형되거나 여러 실시예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시예로 한정되는 것은 아니다. 또한, 본 실시예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 예를 들어, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소로 이해될 수 있다.
한편, 본 명세서에서 사용되는 "일 실시예(one example)"라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시예에서 설명된 사항이 다른 실시예에서 설명되어 있지 않더라도, 다른 실시예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시예에 관련된 설명의 일부로 결합될 수 있다.
도1은 본 발명의 일 실시예에 따른 반도체 소자 제조공정을 설명하기 위한 흐름도이다.
도1을 참조하면, 본 실시예에 따른 제조공정은, 공정 챔버에 알루미늄(Al) 소스를 공급하는 단계(S12)로 시작될 수 있다.
본 공정에서 공급되는 알루미늄 소스는 그 소스의 흐름과 접촉하는 표면에 알루미늄 화합물막을 형성할 수 있다. 상기 알루미늄 화합물막은 상기 공정 챔버에 잔류한 불순물(impurity)에 대한 페시베이션막(passivation film)으로 제공될 수 있다. 잔류된 불순물은 후속되는 증착공정에서 유입되는 소스가스 또는 그 반응물과 원하지 않는 화학적 반응을 일으킬 수 있으며, 그 결과, 증착되는 박막의 특성에 영향을 미칠 수 있다.
이러한 영향을 효과적으로 저감시키기 위해서, 상기 소스 흐름과 접촉하는 표면은 공정 챔버의 내부벽 뿐만 아니라, 상기 소스를 위한 유로로 제공되는 표면을 포함할 수 있다. 이와 관련하여는, 도2 및 도4에 도시된 증착장치를 참조하여 상세히 설명하기로 한다.
상기 알루미늄 화합물막은 이에 한정되지 않으나, AlxInyGa1 -x- yN (0<x≤1, 0≤y≤1, 0<x+y≤1) 조성식을 만족하는 질화물을 포함할 수 있다. 구체적인 예에서는, 상기 알루미늄 화합물막은 알루미늄 질화물(AlN)일 수 있다.
특정 예에서, 질화물 반도체 소자를 제조하기 위해서 금속유기 화학기상증착(MOCVD) 공정이 사용될 수 있다. 이 경우에는, 상기 알루미늄 화합물막을 위한 별도의 소스 및 공급장치를 마련할 필요 없이 원래 증착공정에서 사용되는 알루미늄 소스 및 질소 소스를 이용할 수 있다. 예를 들어, MOCVD 공정에서 알루미늄 소스로 사용되는 트리-메틸 알루미늄(TMAl)과, 질소 소스인 NH3와 같은 질소함유 가스를 이용하여 AlN과 같은 알루미늄 함유 질화물막을 형성할 수 있다.
필요에 따라, 상기 질소 소스로, NH3와 함께 N2 및 H2 중 적어도 하나의 가스와 혼합된 가스가 사용될 수 있다. 또한, 다른 Ⅲ족 금속 소스가 추가적으로 사용될 수 있다. 예를 들어, 트리메틸 갈륨(TMGa), 트리에틸 갈륨(TEGa)과 같은 갈륨(Ga) 소소 및 트리메틸 인듐(TMIn)과 같은 인듐(In)소스를 추가적으로 사용할 수 있다.
일반적으로 본 공정이 고온(예, 1000℃이상)에서 수행되는 경우에는 단결정의 알루미늄 화합물막이 얻어질 수 있으나, 이에 한정되지 않으며 이보다 낮은 온도에서 수행되어 다결정 또는 비정질 알루미늄 화합물막이 형성될 수도 있다. 예를 들어, 단결정인 알루미늄 화합물막은 약 1000℃ ∼ 약 1200℃ 온도 범위에서 수행될 수 있다. MOCVD 공정을 사용하는 경우에, 상기 알루미늄 소스는 약 10μmol ∼ 약 1000μmol의 유량 및 약 60 Torr ∼ 약 500 Torr의 챔버 압력 조건에서 상기 공정 챔버 내로 공급되고, 질소소스와 같은 다른 소스와 반응하여 원하는 알루미늄 화합물막을 형성할 수 있다.
본 공정에서 형성되는 알루미늄 화합물막은 단결정뿐만 아니라 다결정 또는 비정질일 수 있으며, 2 이상의 상이 혼재하는 복합상일 수도 있다. 이러한 알루미늄 화합물은 비교적 안정성이 높으므로, 불이익한 불순물 원소를 효과적으로 페시베이팅(passivating)시킬 수 있으며, 그 결과, 후속 증착 공정에서 그 불순물 원소로 인한 불이익한 영향을 크게 감소시킬 수 있다.
상기 불순물 원소로는 산소(oxygen)가 있을 수 있다. 예를 들어, 공정 챔버 내부가 외부 대기에 노출될 경우에 공정 챔버 내에 산소가 잔류하거나 그 내부면이 산화될 수 있다. 이러한 산소의 불이익한 작용을 방지하기 위해서, 웨이퍼 상에 단결정막을 증착하기 위한 증착공정 전에 알루미늄 소스와 질소 소스를 공급하여 그 내부면에 알루미늄 화합물막을 형성할 수 있다. 예를 들어, 상기 증착공정은 발광소자를 위한 웨이퍼 상에 AlxInyGa1 -x- yN (0<x≤1, 0≤y≤1, 0<x+y≤1) 조성식을 만족하는 질화물 단결정을 성장시키는 공정일 수 있다. 이러한 증착공정 전에 알루미늄 화합물막을 이용한 페시베이션 과정에서, 공정 챔버 내에 존재하던 산소(O)는 Al 성분과 결합되며 후속 공정에서 불이익하게 작용할 수 있는 산소를 효과적으로 페시베이팅시킬 수 있다. 그 결과, AlN과 같은 알루미늄 화합물막의 적어도 일부는 산소와 결합된 결과물을 포함할 수 있다.
상기 알루미늄 화합물을 형성한 후에, 단결정 박막 증착공정에 필요한 일련의 공정이 수행될 수 있다. 우선, 단계(S14)에서, 상기 공정 챔버 내에 구비된 서셉터에 웨이퍼를 배치하고, 이어 단계(S16)에서, 상기 웨이퍼 상에 반도체 소자를 위한 박막을 형성할 수 있다.
상기 증착될 박막에 따라, 적절한 웨이퍼가 선택되어 배치될 수 있다. 예를 들어, 질화물 박막을 증착할 경우에는 MOCVD 공정이 사용될 수 있다. 이 경우에, 상기 웨이퍼는, 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN로부터 선택된 물질로 이루어질 수 있다. 상기
웨이퍼 상에 증착되는 막은 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있다. 상기 증착되는 막은 다층 박막으로 구성될 수 있으며, 예를 들어, 질화물 반도체 소자를 위한 반도체 적층체일 수 있다. 질화물 반도체 소자의 일 예로서는 질화물 반도체를 구성된 발광소자의 적층구조에 대해서는 도5를 참조하여 상세히 설명하기로 한다.
상기 반도체 적층체의 일부 층에는 특정 도전형(p형 또는 n형) 도펀트가 첨가될 수 있다. p형 도펀트로는 마그네슘(Mg)이 사용되며, n형 도펀트로는 실리콘(Si)이 사용될 수 있다. 예를 들어, MOCVD 공정에서, p형 도펀트를 위한 마그네슘 가스로는 비스(시클로펜타디에닐)마그네슘(Cp2Mg 또는 (C5H5)2Mg)이 사용될 수 있으며, n형 도펀트를 위한 실리콘(Si) 가스로는 실란(SiH4) 또는 디실란(Si2H6)가스가 사용될 수 있다.
질화물 반도체 소자를 위한 증착공정인 경우에, 앞선 단계(S12)에서 미리 형성된 알루미늄 화합물막은 p형 질화물 반도체층의 형성공정을 안정화시키는데 크게 기여할 수 있다. 구체적으로 설명하면, p형 도펀트를 위한 마그네슘 가스가 공급될 때에, 공정 챔버에 잔류한 산소는 Mg과 쉽게 결합(Mg-O)되어 질화물 반도체층 내에서 활성화되는 것을 방해할 수 있다. 하지만, 본 실시예에서는, 증착공정 전에 알루미늄 화합물막을 형성하여 잔류한 산소를 페시베이팅함으로써 이러한 불이익한 영향을 효과적으로 차단시킬 수 있다.
도2는 본 발명에 사용될 수 있는 박막 증착장치의 일 예로서 MOCVD 장치를 나타내는 개략도이다.
도2에 도시된 화학 기상 증착 장치(100)는 일정크기의 내부공간을 갖는 공정챔버(20)와, 상기 공정 챔버(20) 내에 회전 가능하도록 장착된 서셉터(susceptor)(30)와, 상기 서셉터(30)의 하부에 배치된 가열수단(40) 및 상기 공정 챔버(20)의 상부에 위치하여 반응가스를 유입하는 챔버 커버(50)를 포함할 수 있다.
상기 공정 챔버(20)의 내부 공간은 중공형 구조를 가질 수 있다. 상기 내부공간에는 상기 서셉터(30)의 상부에는 공급되는 소스가스가 화학적으로 반응할 수 있는 반응공간(35)을 포함할 수 있다. 여기서, 상기 챔버 커버(50)와 상기 서셉터(30) 사이를 반응공간(35)이라고 할 수 있다. 예를 들어, 반응공간(35)의 높이는 이에 한정되지는 않으나, 약 10mm 내지 약 20mm일 수 있다.
상기 공정 챔버(20)는 내마모성 및 내열성과 내부식성이 우수한 메탈 재질로 이루어질 수 있다. 예를 들어, 이러한 재질은 스테인레스 스틸(SUS)일 수 있다. 상기 챔버 커버(50)와 상기 서셉터(35)도 상기 공정 챔버(20)와 동일하거나 유사한 재질로 이루어질 수 있다.
상기 서셉터(30)는 상기 공정 챔버(20)의 중심부에 위치할 수 있다. 상기 공정 챔버(20)의 내부 공간의 중심축은 상기 서셉터(30)의 회전축(34)이 실질적으로 일치할 수 있다. 상기 서셉터(30)는 증착대상물인 웨이퍼(W)가 안착될 수 있도록 원반형으로 함몰된 포켓(32)을 구비할 수 있다. 상기 서셉터(30)는 복수의 포켓(32)을 구비할 수 있다. 도3에 도시된 바와 같이, 상기 서셉터(30)는 내부영역(30a)과 이를 둘러싼 외부영역(30b)으로 구분되며, 내부영역(30a)에 4개의 포켓이, 외부 영역(30b)에는 10개의 포켓이 배치된 구조를 가질 수 있다.
상기 서셉터(30)의 하부측에는 상기 가열수단(40)을 구비하여 상기 서셉터(30)에 복사열을 제공할 수 있다. 이러한 복사열은 상기 서셉터(30)에 안착된 상기 웨이퍼(W)을 가열시킬 수 있다. 상기 가열수단(40)은 전원인가시 열을 발생시키는 전열부재의 일종으로 상기 포켓(32)과 대응하는 영역에 배열될 수 있다. 상기 가열수단(40)은 전기히터, 고주파유도, 적외선방사, 레이저에서 선택될 수 있다.
상기 챔버 커버(50)는 상기 공정 챔버(20)를 밀봉하여 기밀을 유지하며, 상기 공정 챔버(20)에 대해 개폐 가능한 구조로 구비될 수 있다. 상기 챔버 커버(50)는 상기 공정 챔버(20)의 상부에 구비되어 그 아래에서 회전하는 서셉터(30) 위로 소스가스를 수직 분사하도록 구성된 샤워 헤드(shower head)형 분사구조를 구비될 수 있다.
상기 샤워 헤드형 분사구조는 제1 소스 공급부(51)와 제2 소스 공급부(52)를 포함할 수 있다. 상기 제1 소스 공급부(51)는 제1 유입관(61)을 통하여 유입된 제1 소스가스(G1)를 수용하기 위한 제1 저장실(55)을 구비할 수 있다. 상기 제2 소스 공급부(52)는 제2 유입관(62)을 통하여 유입된 제2 소스가스(G2)를 수용하기 위한 제2 저장실(58)을 구비할 수 있다.
상기 제1 저장실(55)과 제2 저장실(58) 사이에는 제1 커버부재(53)가 배치될 수 있다. 상기 제1 커버부재(53)는 상기 제1 저장실(55)에 유입된 제1 소스가스(G1)를 분사하기 위한 복수의 제1 분사관(54)을 구비할 수 있다. 상기 제1 분사관(54)은 상기 제2 저장실(58)을 관통하며, 제1 소스가스(G1)를 서셉터(30) 위로 수직분사하도록 구성될 수 있다.
또한, 상기 제2 저장실(58)와 상기 서셉터(30) 사이에는 제2 커버부재(56)가 배치될 수 있다. 상기 제2 커버부재(56)는 상기 제2 저장실(58)에 유입된 제2 반응가스(G2)를 분사하기 위한 복수의 제2 분사관(57)을 구비할 수 있다. 상기 제2 분사관(57)은 제2 소스가스(G2)를 서셉터(30) 위로 수직 분사하도록 구성될 수 있다.
Ⅲ족 질화물 반도체 박막 증착공정에서, 상기 제1 소스가스(G1)는 질소 소스(65)로부터 제공될 수 있다. 예를 들어, 질소 소스(65)는, NH3 또는 NH3와 N2 및 H2 중 적어도 하나의 가스가 혼합된 가스일 수 있다. 상기 제2 소스가스(G2)는 Ⅲ족 금속 또는 도펀트 소스(66)로부터 제공될 수 있다. 예를 들어, Ⅲ족 금속소스는 트리-메틸 알루미늄(TMAl), 트리메틸 갈륨(TMGa), 트리에틸 갈륨(TEGa) 및 트리메틸 인듐(TMIn) 중 적어도 하나일 수 있으며, 도펀트 소스는 p형 도펀트를 위한 마그네슘 가스(Cp2Mg 또는 (C5H5)2Mg) 또는 n형 도펀트를 위한 마그네슘 가스(SiH4 또는 Si2H6)일 수 있다. 이러한 Ⅲ족 금속 또는 도펀트 소스(66)는, 아르곤, 질소, 수소, 헬륨, 네온, 크세논 및 그 조합으로 구성된 그룹으로부터 적어도 하나의 캐리어 가스의 유동을 이용하여 공급될 수 있다. 증착공정에 필요한 소스의 선택과 공급 유량의 조절은 소스 공급 제어부(70)에 의해 조절될 수 있다.
본 샤워 헤드형 분사구조에서, 상기 제1 소스가스(G1)는 제1 가스 유입관(61)을 통하여 상기 제1 저장실(55) 내부로 유입되고, 유입된 제1 소스가스(G1)는 상기 제1 분사관(54)을 통하여 상기 반응공간(35)으로 유입될 수 있다. 또한, 상기 제2 소스가스(G2)는 제2 가스 유입관(62)을 통하여 상기 제2 저장실(58) 내부로 유입되고, 유입된 제2 반응가스(G2)는 상기 제2 분사관(57)을 통하여 상기 반응공간(35)으로 유입될 수 있다. 이로써, 상기 제1 및 제2 소스가스(G1, G2)는 상기 서셉터(30)의 표면을 따라 형성된 반응공간(35)에서 화학적으로 반응하고 그 반응 결과물인 박막을 웨이퍼(W) 표면 상에 증착시킬 수 있다.
반응 후에 잔류한 제1 및 제2 소스 가스(G1, G2)는 상기 공정 챔버(20)의 중심으로부터 외주측으로 흘러 상기 공정 챔버(20)의 외주측에 구비된 가스배출부(63)를 통해 외부로 배기될 수 있다. 이러한 배출공정은 배출범프(80)를 이용하여 형성될 수 있다. 추가적으로, 진공형성펌프(90)는 상기 가스 배출부(63)와 연결되도록 구성되어, 필요시(예, 증착공정 전) 공정 챔버(30)의 내부를 진공화시킬 수 있다.
상기 챔버 커버(50)는 상기 공정 챔버(20)와 결합시에 긴밀한 밀봉을 유지하기 위해 오링(o-ring)과 같은 밀봉부재를 구비할 수 있다. 상기 제1 커버부재(53) 및 제2 커버부재(56)는 전체적으로 상기 챔버 커버(50)와 대응하는 원형의 형상을 가지며, 상기 챔버 커버(50)와 탈착가능하도록 구성될 수 있다. 따라서, 상기 제1 커버부재(53) 및 제2 커버부재(56)는 하자가 발생될 때에 교체될 수 있다.
상기 제1 커버부재(53) 및 제2 커버부재(56)는 단일 부재로 이루어질 수 있으나, 이와 달리, 복수의 분할부재로 조립되어 이루어질 수 있다. 이 경우, 하자가 존재하는 분할부재만을 선택적으로 교체할 수 있으므로, 유지보수공정을 간소화할 수 있다.
상기 제1 커버부재(53) 및 제2 커버부재(56)는 내열성이 우수한 재질을 포함할 수 있다. 예를 들어, 석영(quartz) 또는 탄화규소(SiC)이 코팅된 흑연(graphite)으로 이루어질 수 있다.
앞선 공정에서 설명된 바와 같이, 상술된 증착 장치(100)는 증착공정 전에 알루미늄 화합물막을 적어도 상기 공정 챔버의 내부면과 소스가 유입되는 영역에 형성할 수 있다. 도4는 도2에 도시된 증착장치(100)의 "A"부분을 확대한 도면이다.
도4를 참조하면, 상기 제2 유입관(62) 주위에 위치한 샤워 헤드형 분사구조의 일부가 도시되어 있다.
도4에 도시된 바와 같이, 알루미늄 화합물막(P)은 상기 유입관(62)과 함께, 샤워헤드형 분사구조를 구성하는 제1 소스 공급부(51)와 제2 소스 공급부(52)의 표면에 배치될 수 있다. 이와 같이, 상기 알루미늄 화합물막(P)은 상기 소스 분사 구조의 유로로 제공되는 표면에 형성될 수 있다.
상기 알루미늄 화합물막(P)은 AlN과 같은 알루미늄 함유 질화물일 수 있다. 상기 알루미늄 화합물 중 AlN은 열적 안정성이 높으며, 질화물 반도체 소자를 위한 MOCVD 공정에서 사용되는 소스로 구성되므로 용이하게 형성될 수 있다. 상기 알루미늄 화합물막(P)은 상기 제2 유입관(62)을 통해 Al 소스를 공급하고, 상기 제1 유입관(61)을 통해 NH3와 같은 질소 함유 가스를 공급하여 반응시킴으로써 형성될 수 있다.
이러한 알루미늄 화합물막은 증착공정 전에 공정 챔버 내에 존재하는 산소(oxygen)와 같은 불순물을 페시베이션할 수 있다. 예를 들어, 공정 챔버 내부가 외부 대기에 노출될 경우에 공정 챔버 내에 산소가 유입되어 그 내부면이 산화될 수 있다. 예를 들어, 공정 챔버(30)와 같은 챔버 부재가 SUS와 같이 산화될 수 있는 물질일 경우에, 미량의 노출에도 내부 표면이 산화될 수 있다. 이러한 산화된 표면(O)에 존재하는 산소는 증착과정에서 불이익한 작용을 할 수 있다. 특히, Mg와 같은 도펀트와 쉽게 반응하여 p형 도펀트의 활성화를 방해할 수 있다.
증착공정 전에 제공되는 AlN막과 같은 알루미늄 화합물막은 공정 챔버의 내부 표면에 존재하던 산소(O)와 결합함으로써 산소가 후속 공정에서 불이익하게 작용하지 못하도록 효과적으로 페시베이션시킬 수 있다. 필요한 경우에, p형 도펀트에 대한 산소의 불이익한 영향을 효과적으로 차단하기 위해서, 상기 알루미늄 화합물막을 위한 알루미늄 소스의 공급은 상기 p형 도펀트가스가 공급되는 유로와 동일한 유로를 통해서 이루어질 수 있다.
이러한 페시베이션 과정에서, AlN과 같은 알루미늄 화합물막의 적어도 일부는 산소와 결합된 결과물을 포함할 수 있다. 도4에 도시된 바와 같이, 상기 내부벽들의 표면에는 산화된 표면에 Al이 도달하면서 알루미늄 산화물("O")을 형성하고, 상기 알루미늄 산화물("O") 상에 알루미늄 질화물("P")을 형성될 수 있다. 이와 같이, 증착 공정 전에 알루미늄 화합물막과 그 막이 형성된 표면에 부분적으로 알루미늄과 산소가 결합된 화합물이 검출될 수 있다.
본 실시예에서는, 전체 영역에 균일한 두께로 형성된 것으로 도시되어 있으나, 실제로 불균일한 두께를 가질 수 있으며, 국부적으로 알루미늄 화합물막이 형성되지 않은 영역이 존재할 수 있다. 상기 알루미늄 함유 질화물막일 경우에, 막 두께(tp)는 10∼10,000㎚일 수 있으며, 특정 예에서는 1㎛ 이상일 수 있다.
일반적으로, MOCVD 공정은 질화물 반도체 소자, 특히 질화물 반도체 발광소자를 위해서 널리 사용되고 있다. 도5는 반도체 소자의 일 예로서 질화물 반도체 발광소자(110)를 나타내는 단면도이다.
도5에 도시된 질화물 반도체 발광소자(110)는 기판(101)과 상기 기판(101) 상에 배치된 반도체 적층체를 포함한다. 상기 반도체 적층체과 상기 기판(101) 사이에 버퍼층(102)을 도입할 수 있다. 상기 반도체 적층체는, 언도프 질화물층(103), n형 질화물 반도체층(104), 활성층(105) 및 p형 질화물 반도체층(106)을 포함할 수 있다.
상기 기판(101)은 증착공정 레벨에서는 웨이퍼에 해당되는 요소로서, 절연성, 도전성 또는 반도체 기판일 수 있다. 예를 들어, 상기 기판(101)은 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다.
상기 버퍼층(102)은 AlxGa1 - xN(0≤x≤1)일 수 있다. 특정 예에서, 상기 기판(101)은 Si 기판일 수 있으며, 이 경우에, 상기 버퍼층(102)은 서로 다른 조성을 갖는 2개 이상의 층을 복수 회로 반복하여 적층된 구조를 가질 수 있다. 이에 대해서는, 도7 내지 도11을 참조하여 상세하게 설명하기로 한다.
상기 언도프 질화물층(103)은 언도프된 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)일 수 있다. 상기 n형 질화물 반도체층(104)은 n형 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)일 수 있으며, 여기서 n형 도펀트는 Si일 수 있다. 필요에 따라, 상기 n형 질화물 반도체층(104)은 n형 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 다층구조일 수 있다. 예를 들어, 상기 n형 질화물 반도체층(104)은 초격자구조를 가질 수 있다. 이러한 초격자층의 한 층은 약 1㎚ ∼ 20㎚의 두께를 가질 수 있다.
상기 활성층(105)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예를 들어, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있다. 물론, 상기 활성층(105)은 단일 양자우물(SQW) 구조일 수도 있다. 상기 p형 질화물 반도체층(106)은 p형 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg일 수 있다. 예를 들어, 상기 p형 질화물 반도체층(104)은 p-AlGaN 전자차단층(106a)과, p-GaN층(106b) 및 p+-콘택층(106c)을 포함할 수 있다.
MOCVD 공정에서, 상기 각 질화물 반도체층은 적절한 소스가스(전구체)를 공급하여 화학적 반응을 통해서 얻어질 수 있다. 예를 들어, 단결정인 질화물 반도체의 경우에는, 웨이퍼의 온도가 약 800℃ ∼ 약 1200℃ 범위에서 갈륨 소스(예, TMGa) 및 질소 함유 소스(예, NH3)를 공급하여 반응시킴으로써 단결정의 GaN층이 증착될 수 있다. 갈륨 소스 및 인듐 소스(예, TMIn)과 질소 함유 소스를 공급하여 반응시킴으로써 InGaN층이 증착될 수 있으며, 추가적으로 알루미늄 소스(예, TMAl)를 공급하여 AlGaN 층이 증착될 수 있다. 또한, 실리콘(Si) 또는 마그네슘(Mg)과 같은 도펀트들이 박막에 부가될 수 있다. 예를 들어, 실리콘 도펀트로는 실란(SiH4) 또는 디실란(Si2H6)가스를 사용할 수 있으며, 마그네슘 도펀트로는 비스(시클로펜타디에닐)마그네슘(Cp2Mg 또는 (C5H5)2Mg)을 사용할 수 있다.　
도6은 질화물 반도체 발광소자의 제조방법의 일 예를 설명하기 위한 공정 순서도이다.
본 제조방법은 실리콘 기판 상에 질화물 반도체 단결정을 성장시키는 공정을 포함하며, 본 증착공정 전에 공정 챔버 내에 알루미늄(Al) 소스 가스를 공급하여 공정 챔버의 내부면에 알루미늄 화합물막을 형성하는 공정을 수행할 수 있다.
단계(S20)에서, 실리콘 기판 상에 버퍼층을 형성할 수 있다. 상기 버퍼층은 상기 실리콘 기판의 (111) 면에 형성될 수 있다. 상기 버퍼층은 1개 이상의 층으로 구성될 수 있다. 예를 들어, 상기 버퍼층은 AlN 핵성장층과 AlGaN 격자 완충층을 포함할 수 있다. 상기 격자 완충층은 단일층 또는 복수층일 수 있다. 예를 들어, 격자 완충층은 AlGaN, Al과 같은 일부 성분함량이 선형적으로 또는 스텝으로 증가하거나 감소하는 그레이드(graded) AlxInyGa1 -x- yN (0≤x,y≤1,x+y≤1) 또는 Alx1Iny1Ga1-x1-y1N / Alx2Iny2Ga1 -x2-y2N(0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1,x2+y2≤1) 초격자층일 수도 있다. 특정 예에서, 격자 완충층은 AlGaN과 AlN이 교대로 적층된 구조일 수 있다. 예를 들어, 격자 완충층은 AlGaN/AlN/AlGaN의 3층 구조일 수 있다. 본 공정에서, 고온에서 성장되는 격자 완충층을 성장할 때에 상기 질소 소스 가스 중 수소의 부피 분율을 약 40% 이하(나아가 35% 이하) 수준으로 낮게 유지하고 고품질 결정을 유지하는 범위에서 성장 온도를 낮춤으로써(약 1040℃이하), 멜트 백 결함의 발생을 효과적으로 억제할 수 있다.
이어, 단계(S30)에서, 상기 버퍼층 상에 응력보상층을 형성할 수 있다.상기 응력 보상층은 성장과정 중에 발생되는 압축 응력을 완화하면서 냉각시에 인장응력을 제어하기 위한 다층 구조를 가질 수 있다. 예를 들어, 상기 응력 보상층은 상기 버퍼층 상에 배치되며 상기 버퍼층보다 격자상수가 큰 제1 질화물 반도체층과, 상기 제1 질화물 반도체층 상에 배치되며 상기 제1 질화물 반도체층보다 격자상수가 작은 중간층 및 상기 중간층보다 격자상수가 큰 제2 질화물 반도체층을 포함할 수 있다. 이러한 응력 보상층으로는 다양한 적층구조(도7 내지 도10 참조)가 적용될 수 있다.
본 공정에서도, 상기 질소 소스 가스 중 수소의 부피 분율을 약 40% 이하(나아가 35% 이하) 수준으로 낮게 유지하여 상대적으로 낮은 온도(약 1050℃이하)에서 고품질 결정을 성장시킬 수 있다. 따라서, 멜트 백 현상의 억제와 함께, 성장시 압축 응력을 감소시켜 웨이퍼 보잉(bowing) 정도를 크게 완화시킬 수 있다(즉, 곡률 감소 효과).
다음으로, 단계(S40)에서, 상기 응력보상층 상에 제1 도전형 질화물 반도체층을 형성할 수 있고, 이어, 단계(S50)에서 상기 제1 도전형 질화물 반도체층 상에 활성층을 형성할 수 있다. .
상기 제1 도전형 질화물 반도체층은 n형 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, n형 불순물은 Si일 수 있다. 예를 들어, 상기 제1 도전형 질화물 반도체층은 n형 GaN일 수 있다. 상기 활성층은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예를 들어, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있다. 물론, 상기 활성층은 단일 양자우물(SQW) 구조일 수도 있다.
특히, 단계(S50)의 성장공정에서도 앞선 공정과 같이 질소 소스 가스 중 수소의 분율을 감소시켜 성장과정에서 압축응력으로 발생되는 웨이퍼 보잉 정도를 저감시킬 수 있으며, 이는 활성층의 특성에 크게 유익한 영향을 줄 수 있다. 즉, 활성층의 성장면으로 제공되는 제1 도전형 질화물 반도체층 표면의 곡률을 감소시킴으로써 각 위치에 따른 활성층의 두께 편차를 저감시킬 수 있다. 예를 들어, 곡률이 큰 경우에는 웨이퍼의 외주와 중심에서 활성층(특히, 양자우물층)의 두께 편차가 크게 발생될 수 있고, 이로 인해 웨이퍼 영역에 따라 파장특성이 달라지는 문제가 발생될 수 있다. 하지만, 본 실시예에서는 질소 소스 가스 중 수소 분율을 낮추어 성장온도를 저감시킴으로써 웨이퍼 보잉으로 인한 문제를 크게 완화사킬 수 있다.
단계(S60)에서 상기 활성층 상에 제2 도전형 질화물 반도체층을 형성할 수 있다. 상기 제2 도전형 질화물 반도체층은 p형 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체층일 수 있으며, p형 불순물은 Mg일 수 있다. 예를 들어, 상기 제2 도전형 질화물 반도체층은 p형 AlGaN/GaN일 수 있다.
추가적으로, 단계(S70)과 같이, 실리콘 기판을 제거할 수 있다. 본 실시예와 같이, 발광소자의 경우에. 실리콘 기판이 광을 흡수하여 발광효율을 저하시키는 문제가 있다. 따라서, 실리콘 기판에 의한 광흡수를 억제하는 방안이 추가적으로 요구될 수 있다. 예를 들어, 본 실시예와 같이 실리콘 기판을 제거할 수 있다. 본 실리콘 기판의 제거공정 전에 실리콘 기판이 위치한 반대면에 영구기판을 제공하는 공정이 더 추가될 수 있다.
도7는 도6의 제조방법 중 버퍼구조 형성공정의 일 예를 설명하기 위한 공정 순서도이다. 도7에 설명된 공정에 앞서, 상기 공정 챔버 내에 알루미늄 소스를 공급하여 공정 챔버의 내부면에 알루미늄 화합물막을 형성할 수 있다. 알루미늄 화합물막을 형성한 후에 웨이퍼인 실리콘 기판을 배치하고, 이하 공정이 수행되는 것으로 이해될 수 있다.
도7에 도시된 바와 같이, 실리콘 기판 상에 버퍼층을 형성하는 단계(S20)는, 핵성장층을 형성하는 과정(S22)과, 상기 핵성장층 상에 배치된 격자 완충층을 형성하는 과정(S24)을 포함할 수 있다.
본 실시예에 따른 버퍼층을 형성하는 단계는 실리콘 기판 상에 핵성장층을 형성하는 단계(S22)로 시작될 수 있다.
상기 핵성장층은 실리콘 기판의 (111)면에 형성될 수 있다. 상기 핵성장층은 젖음성(wettability)이 개선된 성장면을 제공할 수 있다. 예를 들어, 상기 핵성장층은 AlN일 수 있다. 상기 핵성장층은 상기 기판의 실리콘과 질화물 단결정의 갈륨이 반응하여 공융금속을 형성하는 멜트-백(melt back) 현상을 방지할 수 있다. 상기 AlN 핵성장층 형성은 초기에 트리메틸 알루미늄과 같은 알루미늄 소스를 주입하는 공정으로 시작될 수 있다. 이러한 Al 소스의 우선 주입은 상기 실리콘 기판이 암모니아에 먼저 노출되어 질화되는 것을 방지할 수 있다. 예를 들어, 상기 핵성장층은 수십 내지 수백 ㎚의 크기를 가질 수 있다.
이어, 단계(S24)에서, 상기 핵성장층 상에 격자 완충층을 형성할 수 있다. 상기 격자 완충층은 후속 성장될 질화물 결정과의 계면에서 변위루프(dislocation loop)가 형성되어 결함밀도(dislocation density)가 감소될 수 있다. 또한, 상기 격자 완충층은 후속 성장될 질화물 단결정과의 격자 부정합 및 열팽창계수 부정합을 완화시킴으로써 결정 성장시 압축응력(compressive stress)을 효과적으로 발생시킬 수 있으며, 냉각시에 발생되는 인장응력(tensile stress)을 감소시킬 수 있다. 상기 격자 완충층은 Al을 함유한 질화물 결정으로 이루어질 수 있으며, 단일층 또는 복수층일 수 있다. 예를 들어, 격자 완충층은 AlGaN, Al과 같은 일부 성분함량이 선형적으로 또는 스텝으로 증가하거나 감소하는 그레이드(graded) AlxInyGa1-x-yN (0≤x,y≤1,x+y≤1) 또는 Alx1Iny1Ga1-x1-y1N / Alx2Iny2Ga1-x2-y2N(0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1,x2+y2≤1) 초격자층일 수도 있다. 특정 예에서, 격자 완충층은 AlGaN과 AlN이 교대로 적층된 구조일 수 있다. 예를 들어, 격자 완충층은 AlGaN/AlN/AlGaN의 3층 구조일 수 있다.
상기 격자 완충층은 700∼1040℃ 온도범위에서 성장될 수 있다. 다만, 상기 격자 완충층은 실리콘 기판에 인접하므로, 멜트 백에 민감한 영향을 미칠 수 있다. 이러한 점을 고려하여 성장 온도를 더욱 낮게 유지할 수 있다. 예를 들어, 격자 완충층은 약 1010℃ 이하의 온도에서 성장될 수 있다.
상술된 버퍼층의 다양한 예는 도8 내지 도11을 참조하여 보다 상세히 설명하기로 한다.
상기 질화물 단결정을 형성하는 과정(S30)은 상기 격자 완충층 상에 제1 질화물 반도체층, 중간층 및 제2 질화물 반도체층을 순차적으로 형성하는 과정(S31,S33,S35)을 포함할 수 있다.
상기 질화물 단결정을 형성하는 과정(S30)은 상기 격자 완충층 상에 상기 제1 질화물 반도체층을 형성하는 과정(S31)으로 시작될 수 있다.
상기 제1 질화물 반도체층은 상기 격자 완충층보다 격자상수가 큰 질화물 결정일 수 있다. 상기 제1 질화물 반도체층은 AlxInyGa1-x-yN (0≤x,y≤1, x+y<1)을 포함할 수 있다. 예를 들어, 상기 제1 질화물 반도체층은 GaN일 수 있다.
상기 제1 질화물 반도체층은 상기 격자 완충층과의 계면에서 압축응력을 받을 수 있으며, 성장공정 완료 후 상온으로 냉각시킬 때, 기판과 제1 질화물 반도체층의 열팽창 계수의 차이로 인해 인장 응력을 발생할 수 있다. 이러한 응력을 보상하기 위해서 단계(S33)에서는 중간층을 상기 제1 질화물 반도체층 상에 형성할 수 있다. 상기 중간층은 제1 질화물 반도체층보다 격자상수가 작은 질화물 결정일 수 있다. 예를 들어, 상기 중간층은 AlxGa1-xN(0.4<x<1)일 수 있다.
이어, 단계(S35)에서, 상기 중간층 상에 제2 질화물 반도체층을 형성할 수 있다. 상기 제2 질화물 반도체층은 높은 압축응력을 가질 수 있다. 상기 제2 질화물 반도체층의 압축응력으로 제1 질화물 반도체층이 받는 상대적으로 약한 압축응력 내지는 인장응력을 보상함으로써 크랙을 감소시킬 수 있다. 상기 제2 질화물 반도체층은 상기 제1 질화물 반도체층과 유사하게 AlxInyGa1-x-yN (0≤x,y≤1, x+y<1)을 포함할 수 있다. 예를 들어, 상기 제2 질화물 반도체층은 GaN일 수 있다. 상기 제1 및 제2 질화물 반도체층으로 사용되는 GaN은 언도프 GaN일 수 있다.
특정 실시예에서는, 추가적으로 상기 제2 질화물 반도체층 상에 적어도 하나의 질화물 반도체층을 갖는 질화물 적층체를 형성할 수 있다. 이러한 질화물 반도체층은 AlxInyGa1-x-yN(0≤x,y≤1, x+y≤1)로 형성될 수 있으며, 언도프된 층이거나 n형 및/또는 p형 불순물로 도프된 층일 수 있다. 예를 들어, 상기 질화물 반도체층은 특정 기능을 수행하기 위한 소자로서 제공되는 복수의 반도체층일 수 있다.
상술된 증착 공정에서 사용되는 질소 소스 가스는 NH3 및 N2과 함께, 수소(H2)를 포함할 수 있다. 상기 질소 소스 가스 중 수소 가스의 부피 분율은 약 40% 이하일 수 있다.
이러한 수소의 낮은 부피 분율 제어에 의한 질화물 성장공정은 질화물 결정의 형성과정(S30) 전반에 걸쳐 적용될 수 있으나, 일부 공정에만 적용될 수 있다.
이와 달리, 수소의 낮은 부피 분율 하의 질화물 결정성장은 질화물 결정의 형성과정(S30) 외에도, 고품질 결정을 얻기 위한 고온의 질화물 결정 성장을 위한 다른 단계의 공정에도 유익하게 적용될 수 있다. 예를 들어, 버퍼층 형성공정 중 격자 완충층을 형성하는 공정(S24) 및/또는 제2 질화물 반도체층 상에 적어도 하나의 질화물 반도체층을 형성하는 공정에도 적용될 수 있다.
이러한 수소의 낮은 부피 분율 제어를 통해서 각 단계의 성장 온도를 소정의 폭(예, 약 20℃ ∼ 약 30℃)으로 낮추면서도 우수한 결정 품질을 유지할 수 있다. 예를 들어, 질화물 결정 성장온도가 약 1040℃ 이하인 조건에서도 고품질의 질화물 결정을 얻을 수 있다.
이와 같이, 질소 소스 가스 중 낮은 수소 분율의 제어를 통해서 얻어지는 성장온도의 감소는 열팽창계수 차이로 인한 변형 문제를 크게 저감시키고, 성장과정 중 보잉 발생으로 인한 박막 두께의 편차 문제를 효과적으로 개선할 수 있다. 특히, 멜트 백 결함의 발생을 크게 저감시킬 수 있는 획기적인 효과를 기대할 수 있다.
도8 내지 도11은 본 발명에 채용될 수 있는 버퍼층 및 응력 보상층의 구조의 다양한 예를 나타내는 단면도이다.
도8에 도시된 바와 같이, 실리콘 기판(201) 상에는 버퍼층(210), 응력 보상층(220) 및 질화물 적층체(230)가 순차적으로 배치될 수 있다.
상기 실리콘 기판(201)은 실리콘 물질로만 이루어진 기판뿐만 아니라, 부분적으로 실리콘 물질을 포함한 기판을 포함할 수 있다. 예를 들어, 실리콘 온 절연체(SOI) 기판도 사용될 수 있다. 상기 실리콘 기판(201)의 상면은 (111)면일 수 있다.
상기 버퍼층(210)은 상기 실리콘 기판(201) 상에 배치된 핵성장층(212)과 상기 핵성장층(212) 상에 배치된 격자 완충층(214)을 포함할 수 있다.
상기 핵성장층(212)은 AlN일 수 있다. 상기 핵성장층(212)은 멜트-백(melt back) 현상을 방지하도록 제공될 수 있다. 또한, 상기 핵성장층(212)은 결정 성장에 유리하도록 젖음성이 향상된 성장면을 제공할 수 있다. 예를 들어, 상기 핵성장층(212)은 수십 내지 수백 ㎚의 크기를 가질 수 있다.
상기 격자 완충층(214)은 관통 전위을 벤딩(bending)시켜 결함을 감소시킬 수 있다. 상기 격자 완충층(214)의 두께가 클수록 후속 성장될 제1 질화물 반도체층(221)에서의 압축응력 완화(compressive stree relaxation)가 감소되고 결함도 감소될 수 있다. 상기 격자 완충층(214)의 두께는 수백 ㎚ 내지 수 ㎛ 두께를 가질 수 있다.
상기 격자 완충층(214)은 단일 조성을 가질 수도 있으나, 도4에 도시된 바와 같이, 격자 완충층(214)은 AlxInyGa1-x-yN (0≤x,y≤1,x+y≤1)인 그레이드층일 수 있다. 본 실시예에 채용된 그레이드 구조는 복수의 층(214-1,214-2,...214-n)을 포함하며, 상기 복수의 층(214-1,214-2,...214-n)은 Al 조성이 순차적으로 감소된 스텝 그레이드(step-graded) 구조를 가질 수 있다. 구체적인 예에서, 그레이드 구조인 격자 완충층(214)은 Al 조성을 조절하는 3성분계 AlGaN로 구현될 수 있다. 다른 예에서, 상기 격자 완충층은 스텝 그레이드 구조가 아니라 선형적으로 그레이드된 구조를 취할 수 있다.
이러한 격자 완충층(214)은 상기 AlN 핵성장층(212)과 제1 질화물 반도체층(221) 사이의 격자 부정합을 단계적으로 줄일 수 있다. 특히, 상기 격자 완충층(214)은 결정성장시 압축응력을 효과적으로 발생시킬 수 있으므로 냉각시 발생되는 인장응력을 감소시킬 수 있다.
상기 응력 보상층(220)은 상기 격자 완충층(214) 상에 순차적으로 배치된 제1 질화물 반도체층(221), 중간층(222) 및 제2 질화물 반도체층(223)을 포함할 수 있다.
상기 제1 질화물 반도체층(221)은 상기 격자 완충층(223)보다 격자상수가 큰 질화물 결정일 수 있다. 상기 제1 질화물 반도체층(221)은 AlxInyGa1-x-yN (0≤x,y≤1, x+y<1)을 포함할 수 있으며, 예를 들어, GaN일 수 있다. 상기 제1 질화물 반도체층(221)은 상기 격자 완충층(214)과의 계면에서 압축응력을 받을 수 있다.
이러한 압축응력은 제1 질화물 반도체층(221)의 두께가 클수록 완화될 수 있다. 상기 제1 질화물 반도체층(221)의 두께(약 2㎛ 이상)가 커지면, 성장공정 완료 후 상온으로 냉각시킬 때, 상기 기판(201)과 제1 질화물 반도체층(221)의 열팽창 계수의 차이로 인해 발생하는 인장 응력을 제어하기 어려우며, 심지어 크랙이 발생될 수 있다.
상기 중간층(222)은 냉각시 발생하는 인장 응력을 보상하기 위해서 상기 제1 질화물 반도체층(221) 상에 배치될 수 있다. 상기 중간층(222)은 제1 질화물 반도체층(221)보다 격자상수가 작은 질화물 결정일 수 있다. 예를 들어, 상기 중간층(222)은 AlxGa1-xN(0.4<x<1)일 수 있다.
제2 질화물 반도체층(223)은 상기 중간층(222) 상에 배치될 수 있다. 상기 제2 질화물 반도체층(223)은 압축응력을 가질 수 있다. 상기 제2 질화물 반도체층(223)의 압축응력은 제1 질화물 반도체층(221)이 받는 상대적으로 약한 압축응력 내지는 인장응력을 보상함으로써 크랙 발생을 억제할 수 있다. 상기 제2 질화물 반도체층(223)은 상기 제1 질화물 반도체층(221)과 유사하게 AlxInyGa1-x-yN (0≤x,y≤1, x+y<1)을 포함할 수 있다. 예를 들어, 상기 제2 질화물 반도체층(223)은 GaN일 수 있다. 상기 제1 및 제2 질화물 반도체층(221,223) 중 적어도 하나는 이에 한정되지는 않으나, 언도프된 질화물층일 수 있다.
질화물 적층체(230)는 상기 제2 질화물 반도체층(223) 상에 추가적으로 배치될 수 있다. 상기 질화물 적층체(230)는 AlxInyGa1-x-yN(0≤x,y≤1, x+y≤1)로 이루어진 적어도 하나의 질화물 반도체층을 포함할 수 있다. 적어도 하나의 질화물 반도체층은 언도프된 층, n형 또는 p형 불순물로 도프된 질화물층일 수 있다. 예를 들어, 상기 질화물 적층체는 특정 기능을 수행하기 위한 소자(예, 반도체 발광소자)를 위한 복수의 질화물 반도체층일 수 있다.
본 실시예에서도, 고온의 성장이 요구되는 모든 질화물 결정 성장공정에서 상술된 수소 가스의 제한적 공급방안이 채용될 수 있다. 예를 들어, 상기 수소 가스의 제한적 공급방안은 격자 완충층(214)의 성장공정과 함께, 제1 질화물 반도체층(221), 중간층(222) 및 제2 질화물 반도체층(223)을 갖는 응력 보상층(220)의 성장공정에 모두 적용될 수 있으나, 필요에 따라 상기한 성장 공정 중 적어도 일부 구간에만 선택적으로 적용될 수 있다. 예를 들어, GaN 결정과 같은 고온의 성장공정이 요구되는 단결정 성장 공정에 유익하게 채용될 수 있다. 또한, 질화물 적층체(230)의 성장 공정 중 일부 공정에 적용될 수 있다.
도9를 참조하면, 도8과 유사하게 실리콘 기판(201) 상에 순차적으로 배치된 버퍼층(210), 응력 보상층(220) 및 질화물 적층체(230)가 도시되어 있다.
도8과 동일한 번호로 지시된 구성요소는 특별히 다른 설명이 없는 한 도8에서 설명된 구성 요소와 동일하거나 유사한 구성 요소로 이해될 수 있으며, 도8에서 설명된 사항이 본 실시예의 설명으로 결합될 수 있다.
상기 버퍼층(210)은 도8에 도시된 버퍼층(210)과 유사하게, AlN 핵성장층(212)과 격자 완충층(214')을 포함하되, 본 실시예에 채용된 격자 완충층(214')은 도8에 도시된 격자 완충충(214)과 다른 구조를 갖고 있다.
상기 격자 완충층(214')은 2개 이상의 서로 다른 조성을 갖는 층(214a,214b)을 교대로 적층한 초격자 구조를 가질 수 있다. 예를 들어,상기 격자 완충층(214')은 Alx1Iny1Ga1-x1-y1N/Alx2Iny2Ga1-x2-y2N(0≤x1,x2,y1,y2≤1, x1≠x2 또는 y1≠y2, x1+y1≤1, x2+y2≤1) 초격자층일 수 있다. 본 실시예와 같이, 초격자 구조를 채택한 격자 완충층(214')도 역시 상기 실리콘 기판(201)과 상기 제1 질화물 반도체층(221) 사이의 응력을 효과적으로 완화시킬 수 있다.
본 실시예에 채용된 응력 보상층(220)은 도8에서 설명된 제1 및 제2 질화물 반도체층(221,223)과, 그 사이에 배치된 제1 중간층(222) 외에, 추가적으로 제2 중간층(224) 및 제3 질화물 반도체층(225)을 포함할 수 있다.
상기 제2 중간층(224)과 상기 제3 질화물 반도체층(225)은 상기 제1 중간층(222)과 상기 제2 질화물 반도체층(223)과 유사한 기능을 수행하는 것으로 이해할 수 있다. 즉, 상기 제2 중간층(224)은 냉각시 발생하는 인장 응력을 보상하기 위해서 상기 제2 질화물 반도체층(223) 상에 배치될 수 있다. 상기 제2 중간층(224)은 제2 질화물 반도체층(224)보다 격자상수가 작은 질화물 결정일 수 있다. 예를 들어, 상기 제2 중간층(224)은 상기 제1 중간층(222)과 유사하게 AlxGa1-xN(0.4<x<1)일 수 있다.
상기 제3 질화물 반도체층(225)은 상기 제2 중간층(224) 상에 배치될 수 있다. 상기 제3 질화물 반도체층(225)은 압축응력을 가지며, 이러한 제3 질화물 반도체층(225)의 압축응력은 하부에 위치한 제1 및 제2 질화물 반도체층(221,223, 특히 223)이 받는 상대적으로 약한 압축응력 내지는 인장응력을 보상함으로써 크랙 발생을 억제할 수 있다.
상기 제3 질화물 반도체층(225)은 상기 제2 질화물 반도체층(223)과 유사하게 AlxInyGa1-x-yN (0≤x,y≤1, x+y<1)을 포함할 수 있다. 예를 들어, 상기 제3 질화물 반도체층(225)은 GaN일 수 있다.
도10을 참조하면, 도8과 유사하게 실리콘 기판(201) 상에 순차적으로 배치된 버퍼층(210), 응력 보상층(220) 및 질화물 적층체(230)가 도시되어 있다. 다만, 도8에 도시된 예와 달리, 마스크층(226)과 상기 마스크층(226)에 형성된 합체(coalescenced) 질화물층(227)을 포함한다.
상기 마스크층(226)은 상기 제1 질화물 반도체층(221) 상에 배치될 수 있다.
상기 제1 질화물 반도체층(221)으로부터의 관통전위(threading dislocation)대부분은 상기 마스크층(226)에 의해 차단되고, 나머지 일부의 관통전위도 후속 성장되는 합체 질화물층(227)에 의해 벤딩(bending)될 수 있다. 그 결과, 후속 성장되는 질화물 결정의 결함밀도를 크게 개선할 수 있다. 상기 합체 질화물층(227)의 두께 및 결함 밀도는 성장조건, 예를 들어 온도, 압력, Ⅴ/Ⅲ 소스의 몰 조성비와 같은 변수에 의해 달라질 수 있다.
상기 마스크층(226)은 실리콘 질화물(SiNx) 또는 티타늄질화물(TiN)로 형성될 수 있다. 예를 들어, 실란(SiH4)과 암모니아 가스를 이용하여 SiNx 마스크층(226)을 형성할 수 있다. 상기 마스크층(226)은 상기 제1 질화물 반도체층(221)의 표면을 완전히 덮는 형태가 아닐 수 있다. 따라서, 상기 마스크층(226)은 상기 제1 질화물 반도체층(221)을 덮는 정도에 따라 상기 제1 질화물 반도체층(221)의 노출영역이 결정되고, 그 위에서 성장되는 질화물 결정의 초기 아일랜드 성장 형태가 달라질 수 있다. 예를 들어, SiNx의 마스크 영역을 증가시켜 노출되는 상기 질화물 반도체층의 면적을 감소시킬 경우, 상기 마스크층(226) 상에 성장될 질화물층(227)의 초기 아일랜드의 밀도는 감소하는 반면에, 상대적으로 합체되는 아일랜드의 크기는 커질 수 있다. 따라서, 합체(coalescenced) 질화물층(227)의 두께 또한 증가될 수 있다.
상기 마스크층(226)이 추가되는 경우에, 상기 마스크층에 의해 질화물 반도체층 사이의 응력이 디커플(decouple) 되어 합체 질화물층(227)에 전달되는 압축 응력이 부분적으로 차단될 수 있다. 또한, 상기 합체 질화물층(227)은 성장되는 아일랜드들이 합체(coalescence)되는 과정에서 상대적인 인장응력이 발생될 수 있다. 그 결과, 상기 제1 질화물 반도체층(221)이 버퍼층(210)에 의해 강한 압축응력을 받는 반면에, 상기 마스크층(226) 상의 합체 질화물층(227)은 응력 디커플과 아일랜드 합체(coalescence)에 의해 보다 약한 압축응력 내지는 인장응력을 받을 수 있다. 이러한 상대적으로 적은 압축응력을 가지는 층의 두께가 임계점을 넘어서게 되면 냉각시 박막에 크랙이 발생하게 되므로 상기 합체 질화물층(227)의 두께는 크랙이 발생되지 않으면서 결함밀도도 감소시킬 수 있는 조건에서 선택될 수 있다.
도11을 참조하면, 실리콘 기판(201) 상에 순차적으로 배치된 버퍼층(210), 응력 보상층(220) 및 질화물 적층체(230)가 도시되어 있다.
본 실시예에 채용된 응력 보상층(220)은, 서로 다른 성장조건으로 형성되는 제1 및 제2 질화물 반도체층(220a.220b)을 포함할 수 있다. 상기 제1 질화물 반도체층(220a)은 표면조도의 증가율이 제어되도록 2차원 모드로 성장됨으로써 상기 제2 질화물 반도체층(220b)과의 계면에서 트위스트 그레인 바운더리(twist grain boundary)의 발생을 감소시킬 수 있다
상기 제1 질화물 반도체층(220a)은 상기 버퍼층(210)의 표면 조도에 대한 조도 비율이 3 이하인 표면 조도를 갖도록 제1 성장조건으로 형성되며, 상기 제2 질화물 반도체층(220b)은 상기 제1 질화물 반도체층(220a) 상에 제2 성장조건으로 형성될 수 있다. 여기서, 상기 제2 성장 조건은 상기 제1 성장 조건보다 3차원 성장모드가 증가되도록 온도, 압력 및 Ⅴ/Ⅲ족 몰비 중 적어도 하나가 상기 제1 성장 조건과 상이할 수 있다.
온도의 경우에, 상기 제1 질화물 반도체층(220a)의 성장온도는 상기 제2 질화물 반도체층의 성장온도보다 낮게 설정될 수 있다. 예를 들어, 상기 제1 질화물 반도체층(220a)의 성장온도는 900℃보다 크고 1040℃ 보다 작은 범위에서, 나아가 930℃∼1030℃ 범위에서 성장될 수 있다. 이러한 성장 온도 조건에서, 상기 제1 질화물 반도체층(220a)은 결정성을 높이고, 효과적으로 트위스트 그레인 바운더리의 발생을 감소시킬 수 있다.
이어, 상기 제2 질화물 반도체층(220b)은 3차원 성장모드가 강화되도록 상기 제1 성장 조건과 다른 제2 성장 조건에서 성장될 수 있다. 예를 들어, 상기 제2 성장 조건의 온도범위는 제2 질화물 반도체층(220b)의 성장온도보다 높게 설정될 수 있다. 상기 제2 질화물 반도체층(220b)은, 앞서 설명한 바와 같이, 질소 소스 가스 중 수소의 부피 분율을 40%이하로 제어함으로써 1040℃이하의 온도에서 성장될 수 있다. 상기 제1 질화물 반도체층(220a)도 유사한 조건으로 수소 부피 분율을 제어함으로써 1040℃보다 더 낮은 온도에서 성장될 수 있다.
한편, 상기 제1 질화물 반도체층(220a)의 제1 성장조건은 압력이나 Ⅴ/Ⅲ족 소스 몰비로도 조절하여 설정될 수 있다. 대체로, 압력이 낮을수록 결정성 및 압축 응력이 향상되고, V/III 조성비가 커질수록 결정성 및 압축 응력이 향상될 수 있다. 예를 들어,제1 성장조건의 압력범위는 20~500torr일 수 있다. 상기 제2 성장조건의 압력범위는 50~300torr 범위일 수 있다.
상기 제1 질화물 반도체층(220a)은 2~1000nm 범위의 두께를 가질 수 있다. 상기 제1 질화물 반도체층(220a)의 두께를 크게 할수록 제1 질화물 반도체층(220a)과 제2 질화물 반도체층(220b)과의 계면에서 트위스트 그레인 바운더리의 발생이 감소될 수 있다. 하지만, 제1 질화물 반도체층(220a)의 두께를 크게 하면 전체 박막의 결정성이 나빠질 수 있는데 이는 제1 질화물 반도체층(220a)이 다른 질화물층에 비해 상대적으로 낮은 온도에서 성장되므로 결함이 증가할 수 있기 때문이다. 그러므로, 제1 질화물 반도체층(220a)의 두께를 얇게 하면서 트위스트 그레인 바운더리 발생이 감소되도록 하는 것이 좋다.
트위스트 그레인 바운더리가 감소되면 제1 질화물 반도체층(220a) 위에 적층되는 제2 질화물 반도체층(220b)의 결함이 감소될 수 있다. 즉, 상기 제1 질화물 반도체층(220a)은 2~1000㎚ 범위의 두께를 가지면서 버퍼층의 조도 대비 비율로서 3 이하 범위의 조도를 가짐으로써 그 위에 적층되는 제2 질화물 반도체층(220b)의 결함을 감소시킬 수 있다. 따라서, 동등한 결정성을 낮은 두께에서 얻을 수 있어 전체구조의 박막화가 가능하며, 예를 들어, 마스크층을 사용하지 않더라도 버퍼층(210) 및 응력 보상층(220)의 전체 두께를 6㎛ 이하로 제조할 수 있다. 따라서, 결정 성장 단계의 공정 시간과 원가를 감소시킬 수 있다.
상기 제2 질화물 반도체층(220b)는 AlxInyGa1 -x-yN(0≤x,y≤1, x+y<1)로 형성될 수 있다. 상기 제2 질화물 반도체층(220b)은 상기 제1 질화물 반도체층(220a) 상에 다른 조성의 층 추가 성장 없이 연속적으로 성장될 수 있다. 상기 제2 질화물 반도체층(220b)은 상기 제1 질화물 반도체층(220a)과 동일한 조성일 수 있다. 예를 들어, 상기 제1 및 제2 질화물 반도체층(220a,220b)은 GaN일 수 있다. 특정 예에서, 상기 제1 질화물 반도체층(220a)은 언도프 GaN이며, 상기 제2 질화물 반도체층(220b)은 n형 GaN일 수 있다.
앞선 실시예에서도, 고온의 성장이 요구되는 모든 질화물 결정 성장공정에서 상술된 수소 가스의 제한적 공급방안이 채용될 수 있다. 이와 같이, 질소 소스 가스 중 수소 분율을 낮춤으로써 상대적으로 낮은 성장온도에서도 결정 품질이 우수한 질화물 결정을 성장시킬 수 있다. 그 결과, 기판과 질화물 단결정의 열팽창계수 차이로 인한 변형을 억제할 수 있으며, 보잉 발생(또는 곡률의 증가)으로 인한 박막 두께의 편차 문제도 크게 저감시킬 수 있다.
특히, 질화물 결정 성장시에 실리콘 기판의 고질적인 문제점 중 하나인 멜트 백 현상을 크게 완화시킬 수 있다.
도12는 반도체 소자의 다른 예로서 나노구조 반도체 발광소자의 측단면도이다.
도12에 도시된 나노구조 반도체 발광소자(310)는, 제1 도전형 반도체 물질로 이루어진 베이스층(312)과 그 위에 형성된 다수의 나노 발광 구조물(315)를 포함한다.
상기 베이스층(312)은 기판(311) 상에 형성되어, 나노 발광 구조물(315)의 성장면을 제공할 뿐만 아니라, 복수의 나노 발광구조물(315)의 일측 극성을 전기적으로 연결시키는 역할을 할 수 있다.
상기 기판(311)은 절연성, 도전성 또는 반도체 기판일 수 있다. 예를 들어, 상기 기판(311)은 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN일 수 있다. 상기 베이스층(312)은 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있으며, 특정 도전형을 갖도록 Si와 같은 n형 불순물로 도프될 수 있다.
상기 베이스층(312) 상에는 나노 발광구조물(315)(특히, 나노 코어) 성장을 위한 개구(H)를 갖는 절연막(313)이 형성될 수 있다. 상기 개구(H)를 통해서 상기 베이스층(312)이 노출되며, 그 노출된 영역에 나노 코어(315a)가 형성될 수 있다. 상기 절연막(313)은 나노 코어(315a)를 성장하기 위한 마스크로서 사용된다. 상기 절연막(313)은 반도체 공정에 사용될 수 있는 SiO2 또는 SiNx와 같은 절연물질일 수 있다.
상기 나노 발광구조물(315)은 제1 도전형 반도체로 이루어진 나노 코어(315a)와, 상기 나노 코어(315a)의 표면에 순차적으로 형성된 활성층(315b) 및 제2 도전형 반도체층(315c)을 갖는다.
상기 나노 코어(315a)는 상기 베이스층(312)과 유사한 n형의 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체일 수 있다. 예를 들어, 상기 나노 코어(315a)는 n형 GaN일 수 있다. 상기 활성층(315b)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있으며, 다만, 단일 양자우물(SQW) 구조를 사용할 수도 있을 것이다. 상기 제2 도전형 반도체층(315c)은 p형 AlxInyGa1 -x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 결정일 수 있다.
상기 나노구조 반도체 발광소자(310)는 상기 제2 도전형 반도체층(315c)과 오믹컨택을 이루는 콘택전극(316)을 포함할 수 있다. 본 실시형태에서 채용되는 콘택 전극(316)은 나노 발광 구조물측(기판측과 반대인 방향)으로 광을 방출하기 위해서 투명한 전극 물질로 이루어질 수 있다. 예를 들어, 상기 콘택 전극(316)은 ITO와 같은 투명 전극물질을 채용할 수 있으며, 필요에 따라 그래핀이 사용될 수도 있다. 상기 콘택전극(316)은 이에 한정되지 않으며, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, Ni/Ag, Zn/Ag, Ni/Al, Zn/Al, Pd/Ag, Pd/Al, Ir/Ag. Ir/Au, Pt/Ag, Pt/Al, Ni/Ag/Pt 등과 같이 2층 이상의 구조로 채용될 수 있다. 필요에 따라, 반사성 전극구조를 채용하여 플립칩 구조로 구현될 수 있다.
상기 나노 발광구조물(315)의 상면에 절연성 보호층(317)이 형성될 수 있다. 이러한 절연성 보호층(317)은 페시베이션층으로서 상기 나노 발광구조물(315)을 보호할 수 있다. 본 실시형태에서는, 콘택전극(316)을 형성한 후에도, 복수의 나노 발광구조물 사이에 공간이 존재하므로, 상기 절연성 보호층(317)은 그 공간이 충전되도록 형성될 수 있다. 이러한 절연성 보호층(317)으로는 SiO2 또는 SiNx과 같은 절연물질이 사용될 수 있다. 구체적으로, 상기 절연성 보호층(317)으로서, 나노 발광구조물(315) 사이의 공간의 충전을 용이하게 실현하도록, TEOS(TetraEthylOrthoSilane), BPSG(BoroPhospho Silicate Glass), CVD-SiO2, SOG(Spin-on Glass), SOD(Spin-on Delectric)물질이 사용될 수 있다.
물론, 이러한 절연성 보호층(317)에 의한 충전에 의해 본 발명이 한정되는 것은 아니다. 예를 들어, 다른 형태에서는, 콘택 전극(316)과 관련된 전극요소가 나노 발광구조물(315) 사이의 공간 전부 또는 일부를 충전하는 형태로 구현될 수 있다.
상기 나노구조 반도체 발광소자(310)는 제1 및 제2 전극(319a,319b)을 포함할 수 있다. 상기 제1 전극(319a)은 제1 도전형 반도체로 이루어진 베이스층(312)의 일부가 노출된 영역에 배치될 수 있다. 또한, 상기 제2 전극(319b)은 상기 콘택전극(316)이 연장되어 노출된 영역에 배치될 수 있다.
도12에 도시된 바와 같이, 상기 나노 코어(315a)는 다른 영역의 표면과 다른 결정면을 갖는 상단부(T)를 포함한다. 상기 나노 코어(315a)의 상단부(T)는 도12에 도시된 바와 같이, 상기 나노 코어(315)의 측면과 달리, 경사진 결정면을 가질 수 있다. 예를 들어, 상기 나노 코어(315)의 상단부(T)는 육각 피라미드형상을 가질 수 있다.
상기 나노 코어(315a)의 상단부(T) 표면에는 전류차단 중간층(314)이 형성될 수 있다. 상기 전류차단 중간층(314)은 상기 활성층(315b)과 상기 나노 코어(315a)의 사이에 위치할 수 있다.
상기 전류차단 중간층(314)은 상기 나노 코어(315a)의 상단부(T)에서 야기될 수 있는 누설전류를 차단하도록 전기적 저항이 높은 물질로 이루어질 수 있다. 예를 들어, 상기 전류차단 중간층(314)은 고의적으로 도프되지 않거나 상기 나노 코어(315a)와 반대되는 제2 도전형 불순물로 도프된 반도체층일 수 있다. 예를 들어, 상기 나노 코어(315a)가 n형 GaN일 경우에, 상기 전류차단 중간층(314)은 언도프 GaN 또는 Mg와 같은 p형 불순물이 도프된 GaN일 수 있다. 이러한 전류차단 중간층(314)은 주위에 다른 층과 특별히 구별되지 않으며, 동일한 물질(예, GaN)로 이루어지면서도 도핑 농도 또는 도핑 물질의 차이로 구현되는 고저항 영역일 수 있다. 예를 들어, n형 불순물을 공급하면서 GaN을 성장시켜 나노 코어(15a)를 형성하고 GaN의 성장은 중단 없이 연속적으로 진행하면서 n형 불순물의 공급을 차단하거나 Mg와 같은 p형 불순물을 공급하여 원하는 전류차단 중간층(314)을 형성할 수 있다. 물론, 나노 코어인 GaN을 성장하다가 Al 및/또는 In의 소스를 추가 공급하여 다른 조성인 AlxInyGa1-x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)로 이루어진 전류차단 중간층을 형성할 수도 있다.
반도체층으로 형성될 경우에, 상기 전류차단 중간층(314)은 충분한 전기적 저항을 위해서 약 50㎚ 이상의 두께를 가질 수 있다. 상기 전류차단 중간층(314)의 제2 도전형 불순물은 약 1.0×1016/㎤이상일 수 있다. 상기 제2 도전형 불순물로 도프된 전류차단 중간층(314)의 경우에, 그 두께와 농도가 적절하게 상보적으로 구현될 수 있다. 예를 들어, 두께가 얇은 경우에 도핑농도를 높여 저항성을 확보할 수 있으며, 반대의 경우에도 마찬가지다.
본 실시형태에 채용된 전류차단 중간층(314)은 상기 나노 코어(315a)의 상단부(T)에 한하여 배치된다. 이러한 전류차단 중간층(314)의 선택적인 배치로 인해, 상기 나노 코어(315a)의 상단부(T) 표면에 위치한 활성층 영역은 실질적으로 발광에 기여하지 않을 수 있다. 즉, 상기 나노 코어(315a)의 측면에 형성된 활성층 영역을 통한 전류의 흐름은 정상적으로 보장하면서, 상기 나노 코어(315a)의 상단부(T)에 형성된 활성층 영역을 통한 전류의 흐름은 상기 전류차단 중간층(314)에 의해 차단될 수 있다.
이와 같이, 동일한 결정면(측면)에 형성된 활성층 영역만이 실질적인 발광에 기여하므로, 그와 다른 결정면(상단부)에 위치한 활성층 영역이 다른 성분비를 갖더라도 발광 파장의 광에 미치는 영향(예, 반치폭 증가)을 최소화할 수 있으며, 결과적으로 원하는 발광파장을 정확히 설계할 수 있다.
도13은 도12에 도시된 나노 코어(315)를 나타내는 개략 사시도이다. 도12를 참조하면, 성장방향을 따라, 제1 결정면을 갖는 측면을 제공하는 메인부(M)와 상기 제1 결정면과 다른 제2 결정면을 갖는 표면을 제공하는 상단부(T)로 구분될 수 있다.
상기 나노 코어(315a)가 질화물 단결정과 같은 육방정계 결정구조일 경우, 상기 제1 결정면은 비극성면(m면)이고, 상기 제2 결정면은 이에 한정되지 않으나 복수의 반극성면(r면)일 수 있다. 즉, 상기 나노 코어(315a)는 상단부(T)가 육각 피라미드인 로드구조로 이해할 수 있다.
상기 나노 코어(315a)의 표면에 동일한 공정을 이용하여 활성층을 성장시키더라도, 각 결정면의 특성 차이로 인하여 활성층의 조성(특히, InGaN층 성장시에 인듐함량)의 차이가 발생되며, 나노 코어(315a)의 상단부 표면(r면)에 성장된 활성층 부분에서 생성되는 광의 파장과 나노 코어(315a)의 측면(m면)에서 생성되는 광의 파장이 상이해질 수 있다. 그 결과, 발광파장의 반치폭이 증가되고, 원하는 파장의 광을 정확히 설계하는 어려움이 될 수 있다. 또한, 반극성면인 상단부에서 반도체층(활성층, 제2 도전형 반도체층)이 상대적으로 얇게 성장되므로, 누설전류가 집중되는 문제가 있을 수 있다.
이러한 문제를 해결하기 위해서, 도12에 도시된 바와 같이, 나노코어(315a)의 상단부에 전류차단 중간층(314)을 형성하여 누설전류를 저감시킴으로써 발광효율을 향상시키고, 그 상단부에 위치한 활성층 부분이 발광에 가담하지 않게 함으로써 광의 발광파장을 정확히 설계할 수 있다.
상기한 나노구조 반도체 발광소자는 다양한 제조방법으로 제조될 수 있다. 도14a 내지 도14e는 나노구조 반도체 발광소자의 제조방법의 일 예로서, 마스크를 몰드구조로 이용하여 나노 코어를 충전시키는 방식으로 성장시키는 공정을 나타낸다.
도14a에 도시된 바와 같이, 상기 기판(331) 상에 제1 도전형 반도체를 성장시켜 베이스층(332)을 제공할 수 있다.
상기 베이스층(332)은 나노 발광구조물을 성장시키는 결정 성장면을 제공할 뿐만 아니라, 나노 발광구조물의 일측 극성을 서로 전기적으로 연결하는 구조로서 제공된다. 따라서, 상기 베이스층(332)은 전기적 도전성을 갖는 반도체 단결정으로 형성될 수 있다. 이러한 베이스층(332)은 직접 성장하는 경우에, 상기 기판(331)은 결정성장용 기판일 수 있다. 상기 베이스층(332) 성장 전에 상기 기판(331) 상에 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 구성된 버퍼층을 포함해 다층막 구조가 추가로 형성될 수 있다. 상기 다층막 구조에는 상기 베이스층(332)으로부터 상기 버퍼층쪽으로의 전류 누설을 막고, 상기 베이스층(332)의 결정 품질 향상을 위한 언도핑 GaN층 및 AlGaN층 또는 이들 층의 조합으로 구성된 중간층들이 포함된다.
이어, 도14b에 도시된 바와 같이, 상기 베이스층(332) 상에 복수의 개구(H)를 가지며 식각정지층을 포함하는 마스크(333)를 형성한다.
본 예에 채용된 마스크(333)는 상기 베이스층(332) 상에 형성된 제1 물질층(333a)과, 상기 제1 물질층(333a) 상에 형성되며 상기 제1 물질층(333a)의 식각률보다 큰 식각률을 갖는 제2 물질층(333b)을 포함할 수 있다.
상기 제1 물질층(333a)은 상기 식각 정지층으로 제공될 수 있다. 즉, 상기 제1 물질층(333a)은 상기 제2 물질층(333b)의 식각조건에서 상기 제2 물질층(333b)의 식각률보다 낮은 식각률을 갖는다. 적어도 상기 제1 물질층(333a)은 전기적인 절연성을 갖는 물질이며, 필요에 따라 상기 제2 물질층(333b)도 절연 물질일 수 있다.
상기 제1 및 제2 물질층(333a,333b)은 원하는 식각률 차이를 얻기 위해서 서로 다른 물질로 이루어질 수 있다. 예를 들어, 상기 제1 물질층(333a)은 SiN계 물질이며, 상기 제2 물질층(333b)은 SiO2일 수 있다. 이와 달리, 이러한 식각률의 차이는 공극밀도를 이용하여 구현될 수 있다. 상기 제2 물질층(333b)을 또는 제1 및 제2 물질층(333a,333b) 모두를 다공성 구조의 물질로 채용하여 그 공극률의 차이를 조절하여 제1 및 제2 물질층(333a,333b)의 식각률의 차이를 확보할 수 있다. 이 경우에는 제1 및 제2 물질층(333a,333b)은 동일한 물질로 형성될 수 있다. 예를 들어, 제1 물질층(333a)은 제1 공극률을 갖는 SiO2이며, 제2 물질층(333b)은 제1 물질층(333a)과 동일한 SiO2로 이루어지되 상기 제1 공극률보다 큰 제2 공극률을 가질 수 있다. 이로써, 상기 제2 물질층(333a)이 식각되는 조건에서 상기 제1 물질층(333a)은 상기 제2 물질층(333b)의 식각률보다 낮은 식각률을 가질 수 있다.
상기 제1 및 제2 물질층(333a,333b)의 총 두께는 원하는 나노 발광구조물의 높이를 고려하여 설계될 수 있다. 상기 제1 물질층(333a)에 의한 식각 정지 레벨은 상기 베이스층(332) 표면으로부터 상기 마스크(333)의 전체 높이를 고려하여 설계될 수 있다. 상기 제1 및 제2 물질층(333a,333b)을 순차적으로 베이스층(332) 상에 형성한 후에, 복수의 개구(H)를 형성하여 상기 베이스층(332) 영역을 노출시킬 수 있다. 상기 개구(H)의 형성은 상기 마스크층(333) 상부에 포토레지스트를 형성하고, 이를 이용한 리소그래피 및 습식/건식 에칭 공정으로 수행될 수 있다. 각 개구(H)의 사이즈는 원하는 나노 발광구조물의 사이즈를 고려하여 설계될 수 있다. 예를 들어, 상기 베이스층(332)의 표면을 노출하는 개구(H)는 폭(또는 직경)의 600㎚이하, 나아가 50∼500㎚이하일 수 있다.
상기 개구(H)는 반도체 공정을 이용하여 제조될 수 있으며, 예를 들어, 딥 에칭(deep-etching)공정을 이용하여 높은 종횡비를 갖는 개구(H)를 형성할 수 있다. 상기 개구(H)의 종횡비는 5:1 이상, 나아가 10:1 이상일 수 있다.
식각 조건에 따라 달라질 수 있으나, 일반적으로 상기 제1 및 제2 물질층(333a,333b)에서의 상기 개구(H)는 베이스층(332) 방향으로 갈수록 작아지는 폭을 가질 수 있다.
일반적으로, 딥 에칭 공정은 건식식각 공정이 사용되며, 플라즈마로부터 발생되는 반응성 이온을 이용하거나 높은 진공에서 발생되는 이온빔을 이용할 수 있다. 이러한 건식 식각은 습식 식각과 비교하여 미세구조를 기하학적 제한 없이 정밀한 가공을 진행할 수 있다. 상기 마스크(333)의 산화막 에칭에는 CF 계열 가스가 이용될 수 있다. 예를 들어 CF4, C2F6, C3F8, C4F8, CHF3와 같은 가스에 O2 및 Ar 중 적어도 하나를 조합한 에천트가 이용될 수 있다.
이러한 개구(H)의 평면 형상과 배열은 다양하게 구현될 수 있다. 예를 들어, 평면 형상의 경우에는, 다각형, 사각형, 타원형, 원형과 같이 다양하게 구현될 수 있다. 도14b에 도시된 마스크(333)는 도15a에 도시된 바와 같이, 단면이 원형인 개구(H)의 어레이를 가질 수 있으나, 필요에 따라 다른 형상 및 다른 배열을 가질 수 있다. 예를 들어, 도15b에 도시된 마스크(333')와 같이, 단면이 정육각형인 개구의 어레이를 가질 수 있다.
도14b에 도시된 개구(H)는 직경(또는 폭)이 일정한 로드(rod) 구조로 예시되어 있으나, 이에 한정되지 아니하며, 적절한 에칭공정을 이용하여 다양한 구조를 가질 수 있다. 이러한 예로서, 도16a 및 도16b에 다른 형상의 개구를 갖는 마스크가 도시되어 있다. 도16a의 경우에, 제1 및 제2 물질층(343a,343b)으로 이루어진 마스크(343)는 상부로 갈수록 단면적이 증가하는 형상의 기둥구조의 개구(H)를 가지며, 도16b의 경우에는, 제1 및 제2 물질층(343a',343b')으로 이루어진 마스크(343')는 상부로 갈수록 단면적이 감소하는 형상의 기둥구조의 개구(H)를 가질 수 있다.
다음으로, 도14c에 도시된 바와 같이, 상기 복수의 개구(H)가 충전되도록 상기 베이스층(332)의 노출된 영역에 제1 도전형 반도체를 성장시킴으로써 복수의 나노 코어(335a)를 형성하고, 이어 상기 나노 코어(335a)의 상단부(T)에 전류차단 중간층(334)을 형성한다.
상기 나노 코어(335a)의 제1 도전형 반도체는 n형 질화물 반도체일 수 있으며, 상기 베이스층(332)의 제1 도전형 반도체와 동일한 물질일 수 있다. 예를 들어, 상기 베이스층(332)과 상기 나노 코어(335a)는 n형 GaN으로 형성될 수 있다.
상기 나노 코어(335a)를 구성하는 질화물 단결정은 MOCVD 또는 MBE 공정을 이용하여 형성될 수 있으며, 상기 마스크(333)는 성장되는 질화물 단결정의 몰드로 작용하여 개구(H)의 형상에 대응되는 나노 코어(335a)를 제공할 수 있다. 즉, 질화물 단결정은 상기 마스크(333)에 의해 상기 개구(H)에 노출된 베이스층(332) 영역에 선택적으로 성장되면서, 상기 개구(H)를 충전하게 되고, 충전되는 질화물 단결정은 그 개구(H)의 형상에 대응되는 형상을 가질 수 있다.
상기 마스크(333)를 그대로 둔 채로 상기 나노 코어(335a)의 상단부(T) 표면에 전류차단 중간층(334)을 형성한다. 따라서, 별도의 마스크를 형성하는 공정 없이도 원하는 상단부에 전류차단 중간층(334)을 용이하게 형성할 수 있다.
상기 전류차단 중간층(334)은 고의적으로 도프되지 않거나 상기 나노 코어(335a)와 반대되는 제2 도전형 불순물로 도프된 반도체층일 수 있다. 예를 들어, 상기 나노 코어(335a)가 n형 GaN일 경우에, 상기 전류차단 중간층(334)은 언도프 GaN 또는 Mg와 같은 p형 불순물이 도프된 GaN일 수 있다. 이 경우에, 동일한 성장공정에서 불순물의 종류만을 전환함으로써 나노 코어(335a)와 전류차단 중간층(334)을 연속적으로 형성할 수 있다. 이와 같이, 전류차단 중간층(34)의 형성 공정과 몰드 공정을 결합하여 전체 공정을 더욱 간소화할 수 있다.
이어, 도14d에 도시된 바와 같이, 상기 복수의 나노 코어(335a)의 측면이 부분적으로 노출되도록 상기 식각정지층인 제1 물질층(333a)까지 상기 마스크(333)를 제거한다.
본 실시예에서는, 상기 제2 물질층(333b)이 선택적으로 제거될 수 있는 식각 공정을 적용함으로써, 상기 제2 물질층(333b)만을 제거하고 상기 제1 물질층(333a)이 잔류시킬 수 있다. 상기 잔류한 제1 물질층(333a)은 후속 성장공정에서는 활성층(335b) 및 제2 도전형 반도체층(335c)이 상기 베이스층(332)과 접속되는 것을 방지할 수 있다.
본 예와 같이, 개구를 갖는 마스크를 몰드로 이용한 나노 발광구조물의 제조공정에서, 결정성을 향상시키기 위해서 추가적인 열처리공정을 도입할 수 있다.
먼저, 상기 전류차단 중간층(334)을 형성하기 전인 나노 코어(335a)의 성장 중간에 나노 코어(335a)의 결정 품질을 향상시키기 위해서, 나노 코어(335a)의 안정화 공정(열처리공정)을 추가로 실시할 수 있다. 즉, 원하는 나노 코어(335a)의 성장 중간지점(베이스 층으로 약 0.2 ~ 1.8㎛ 높이)으로 성장될 때에, GaN의 III족 원소 공급원인 TMGa 소스 공급을 중단하고, NH3 분위기에서 약 5 초 ∼ 약 5분 동안을 성장 중 기판의 온도와 유사한 온도(약 1000 ~ 1200℃)에서 열처리를 실시할 수 있다.
또한, 상기 나노 코어(335a)의 성장을 완료하고, 상기 마스크의 상층(333b)을 제거한 후에, 나노 코어(335a)의 표면을 일정한 조건에서 열처리하여 나노 코어(335a)의 결정면을 반극성 또는 비극성 결정면과 같이 결정성장에 유리한 안정적인 면으로 전환시킬 수 있다. 이러한 공정은 도17a 및 도17b를 참조하여 설명할 수 있다.
도17a 및 도17b는 도14d의 공정에서 적용될 수 있는 열처리공정을 설명하기 위한 모식도이다.
도17a는 도14d에서 얻어진 나노 코어(335a)로 이해할 수 있다. 상기 나노 코어(335a)는 개구의 형상에 따라 정해지는 결정면을 갖는다. 개구의 형상에 따라 달리하지만, 대체로 이렇게 얻어진 나노 코어(335a)의 표면은 상대적으로 안정적이지 못한 결정면을 가지며, 후속 결정성장에 유리한 조건이 아닐 수 있다.
본 실시예와 같이, 개구가 원기둥인 로드형상일 경우에, 도17a에 도시된 바와 같이, 나노 코어(335a)의 측면은 특정한 결정면이 아닌 곡면을 가질 수 있다.
이러한 나노 코어를 열처리하면 그 표면의 불안정한 결정이 재배열되면서 도17b와 같이, 반극성 또는 비극성과 같은 안정적인 결정면을 가질 수 있다. 열처리 조건은 600℃이상, 특정 예에서는 800∼1200℃에서 수초 내지 수십분(1초∼60분) 실행함으로써 원하는 안정된 결정면으로 전환시킬 수 있다.
본 열처리 공정은 기판 온도가 600℃보다 낮으면 나노 코어의 결정 성장 및 재배열이 어려워 열처리 효과를 기대하기 힘들며, 1200℃보다 높으면 GaN 결정면으로부터 질소(N)가 증발하여 결정 품질이 저하될 수 있다. 또한, 1초보다 짧은 시간에서는 충분한 열처리 효과를 기대하기 어려우며, 수십분, 예를 들어 60분보다 긴 시간 동안의 열처리는 제조 공정의 효율을 저하시킬 수 있다.
예를 들어, 상기 사파이어 기판의 C(0001)면(실리콘기판일 경우에 (111)면)상에 성장시킨 경우에, 도17a에 도시된 원기둥 형상인 나노 코어(335a)를 상술된 적정한 온도 범위에서 열처리함으로써 불안정한 결정면인 곡면(측면)은 안정적인 결정면인 비극성면(m면)을 갖는 육각형 결정 기둥(도17b의 335a')으로 전환될 수 있다. 이러한 결정면의 안정화 과정은 고온의 열처리과정에 의해 실현될 수 있다.
이러한 원리는 명확히 설명되기 어려우나, 고온에서 표면에 위치한 결정이 재배열되거나 챔버 내에서 소스가스가 잔류하는 경우에 이러한 잔류 소스가스가 증착되어 안정적인 결정면을 갖도록 부분적인 재성장이 진행되는 것으로 이해할 수 있다.
특히, 재성장 관점에서 설명하면, 챔버 내에서 소스 가스가 잔류한 분위기에서 열처리 공정이 수행되거나 소량의 소스가스를 의도적으로 공급하는 조건에서 열처리될 수 있다. 예를 들어, 도6a에 도시된 바와 같이, MOCVD 챔버의 경우에, TMGa과 NH3가 잔류하고, 이러한 잔류 분위기에서 열처리함으로써 나노 코어의 표면에 소스가스가 반응하여 안정적인 결정면을 갖도록 부분적인 재성장이 이루어질 수 있다. 이러한 재성장으로 인하여, 열처리된 나노 코어(335a')의 폭이 열처리 전의 나노 코어(335a)의 폭보다 다소 커질 수 있다(도17a 및 도17b 참조).
이와 같이, 추가적인 열처리 공정을 도입함으로써, 나노 코어의 결정성을 향상시키는데 기여할 수 있다. 즉, 이러한 열처리 공정을 통해 마스크 제거 후 나노 코어의 표면에 존재하는 비균일성(예, 결함(defect) 등)을 제거할 뿐만 아니라 내부 결정의 재배열을 통해서 결정의 안정성을 크게 향상시킬 수 있다. 이러한 열처리 공정은 마스크를 제거한 후 챔버 안에서 나노 코어의 성장공정과 유사한 조건으로 실행될 수 있다. 예를 들어, 열처리 온도(예, 기판 온도)는 800∼1200℃ 사이에서 수행될 수 있으나, 600℃ 이상의 열처리공정에서도 유사한 효과를 기대할 수 있다.
이어, 도14e에 도시된 바와 같이, 상기 복수의 나노 코어(335a')의 표면에 활성층(335b) 및 제2 도전형 반도체층(335c)을 순차적으로 성장시킨다.
이러한 공정을 통해서, 나노 발광구조물(335)은 제1 도전형 반도체가 나노 코어(335a')와, 나노 코어(335a')를 감싸는 활성층(335b) 및 제2 도전형 반도체층(335b)으로 이루어진 쉘층을 구비한 코어-쉘(core-shell) 구조를 가질 수 있다.
상기 나노 코어(335a')는 그 측면과 다른 결정면을 갖는 상단부를 포함하며, 앞서 설명한 바와 같이, 상단부에 형성된 활성층과 제2 도전형 반도체층의 부분(Ⅱ)은, 측면에 형성된 활성층 및 제2 도전형 반도체층의 부분(Ⅰ)과 다른 조성 및/또는 두께를 가질 수 있다. 이로 인해 발생되는 누설전류 및 발광파장의 문제를 해결하기 위해서, 상기 전류차단 중간층(334)이 상기 나노 코어(335a')의 상단부에 배치된다. 이러한 전류차단 중간층(334)의 선택적인 배치로 인해, 상기 나노 코어(335a')의 측면에 형성된 활성층 영역을 통한 전류의 흐름은 정상적으로 보장하면서, 상기 나노 코어(335a')의 상단부에 형성된 활성층 영역을 통한 전류의 흐름은 상기 전류차단 중간층(334)에 의해 차단될 수 있다.
이로써, 상기 나노 코어(335a')의 상단부에 집중되는 누설전류를 억제하여 효율을 향상시키는 동시에, 원하는 발광파장을 정확히 설계할 수 있다.
본 발명의 다른 측면에서는, 화학 기상 증착장치를 유지관리하는 방법으로도 확장되어 구현될 수 있다.
도18은 본 발명의 일 실시예에 따른 화학 기상 증착장치의 유지관리방법을 설명하기 위한 흐름도이다.
증착 공정이 중단되고(S112), 공정 챔버로부터 웨이퍼를 언로딩된(S114) 상태에서, 상기 공정 챔버에 관련된 증착 장치를 유지 보수(maintaining)할 수 있다(S116).
실제 양산 공정에서는, 정기적인 클리닝을 포함한 생산설비의 유지보수(PM)공정이 요구될 수 있다. 예를 들어, 공정 챔버 내에서 증착 공정이 반복되어 수행될 때에, 고온에서의 박막 증착은 웨이퍼 표면뿐만 아니라, 원하지 않는 다른 영역에서 발생될 수 있다. 특히, 공정 챔버의 샤워 헤드 분사구조 등의 챔버 내의 부재 상에서 심각한 기생 증착(parasitic deposition) 증착을 초래할 수 있다.
따라서, 정기적/비정기적인 클리닝 공정이 요구될 수 있으며, 필요에 따라 샤워 헤드를 구성하는 제1 및 제2 커버부재 또는 서셉터를 교체하거나 분해하여 클리닝 등 정비한 후에 다시 장착시킬 수 있다.
이러한 과정에서, 실제 증착시에 불이익한 영향을 미칠 수 있는 불순물 원소가 챔버 내로 유입될 수 있다.
상기 유지 보수 단계 후에, 상기 공정 챔버를 배기(evacuating)시킬 수 있다(S117).
이러한 배기공정은 배기펌프(도2의 "80") 또는 진공펌프(도2의 "90")를 이용하여 수행될 수 있다. 본 공정은 이전의 유지 보수단계에서 챔버 내에 유입된 세정액 등과 같은 유입물질을 제거하기 위해서 수행될 수 있다. 하지만, 이러한 배기공정을 이용하더라도 공정 챔버 내부에는 유입된 물질이 잔류할 수 있다. 예를 들어, 앞선 유지 보수 단계에서 상기 공정 챔버의 내부가 외부 대기에 노출될 수 있다. 이 경우에, 유입된 산소는 공정 챔버의 내부 표면 등과 반응하여 그 표면에 산화막 형태로 잔류할 수 있다. 이러한 산화막에 존재하는 산소는 고온의 증착공정에서 다른 소스들과 결합하여 증착되는 박막 특성에 영향을 미칠 수 있다. 이는 공정 챔버내부가 산화될 수 있는 물질(예, SUS)로 이루어진 경우에 문제가 될 수 있다.
이어, 상기 공정 챔버 내에 적어도 알루미늄 소스와 질소 소스를 공급할 수 있다(S119).
본 공정에서, 적어도 알루미늄 소스과 질소 소스를 공급하여 AlN과 같은 알루미늄 함유 질화물막 또는 산소를 함유한 알루미늄 화합물을 형성할 수 있다. 이러한 산소를 함유한 알루미늄 화합물은 산소를 함유한 알루미늄 질화물막일 수 있다. 즉, 본 공정에서, 알루미늄 원소 또는 알루미늄 함유 질화물막은 상기 잔류하는 산소 또는 산소 반응물과 결합될 수 있다. 예를 들어, 공정 챔버 내부가 외부 대기에 노출되어 공정 챔버의 내부면에 산화막이 형성되거나 산소가 잔류할 경우에, 이러한 산화막 또는 산소를 알루미늄 화합물막으로 페시베이션할 수 있다. 이와 같이, 공정 챔버 내에 존재하던 산소(O)를 Al 성분과 결합시킴으로써 후속 증착공정에서 불이익하게 작용할 수 있는 산소의 영향을 효과적으로 차단시킬 수 있다.
일반적으로, 공정 챔버에 존재하는 산소와 같은 불순물의 영향은 증착 런(run)의 횟수가 반복됨에 따라 점차 감소되어 안정화될 수 있다. 결국, 동일한 증착조건에서 박막을 형성하더라도, 초기의 런에 형성되는 박막의 특성과 안정화된 후에 형성되는 박막의 특성이 달라질 수 있다. 예를 들어, 질화물 반도체 소자 공정에서, p형 도펀트의 활성화를 방해하는 산소가 잔류되었을 경우에, 동일한 조건으로 p형 도펀트 소스를 공급함에도 불구하고, 초기 런에서 얻어지는 질화물 반도체소자의 경우에, p형 도펀트의 도핑효율이 낮아지거나 지연되는 문제가 있으며, 잔류한 산소가 많을수록 안정화가 더욱 늦어지고 도핑효과가 낮아지는 정도가 더욱 심해질 수 있다.
아래의 실험예(개선예와 비교예)를 통해서 알루미늄 화합물막을 이용한 개선효과를 보다 구체적으로 설명하기로 한다.
( 비교예 )
MOCVD 장치(도2 참조)를 이용하여 질화물 반도체 발광소자(도5 참조)를 제조하였다. MOCVD 장치에 채용된 서셉터는 도4에 도시된 바와 같이 14개의 포켓이 외부영역과 내부영역에 각각 나누어 배열된 서셉터를 사용하였다.
질화물 반도체 발광소자의 제조공정은 수십 회 반복적으로 실시하였다. 특히, p형 질화물 반도체층은 p형 AlGaN 전자차단층 / p형 GaN / p+형 GaN 콘택층을 포함한 복층 구조를 가지며, 이러한 p형 질화물 반도체층은 단결정 성장공정으로 증착되었으며, p형 도펀트 소스로 Cp2Mg을 사용하였다. 65회 런 후에 통상적인 유지보수(PM)공정을 실시하였다. 이 과정에서 공정 챔버의 내부가 외부 대기에 노출되었으며, 이러한 문제를 해소하기 위해서, 추가적인 배기공정 및 세정공정을 실시하였다. 유지보수공정 후에, 동일한 질화물 반도체 발광소자를 제조하기 위한 조건으로 복수의 런을 실행하였다.
( 개선예 )
비교예와 유사하게, MOCVD 장치(도2 참조)를 이용하여 질화물 반도체 발광소자(도5 참조)를 제조하였다. 다만, 유지보수(PM)공정 후에 동일한 배기공정 및 세정공정 후에, 웨이퍼를 배치하기 전에, 약 1100℃로 서셉터를 가열한 후에, TMAl과 함께, NH3 + N2 + H2의 혼합가스를 공급하여 공정 챔버의 내부 표면에 AlN 막을 형성하였다. 그 후에 동일한 질화물 반도체 발광소자를 제조하기 위한 조건으로 복수의 런을 실행하였다.
먼저, 비교예 및 개선예에서 얻어진 질화물 반도체 발광소자에 대한 동작 전압 및 광출력을 각 런 별로 측정하였다.
도19a 및 도19b은 비교예에 따른 설비 유지관리 전후에 제조된 질화물 반도체 발광소자의 동작전압 및 광출력을 비교하는 그래프이다.
우선, 도19a를 참조하면, PM 전에 제조된 질화물 반도체 발광소자의 동작전압은 약 3.1V에서 큰 편차 없이 측정되었다. 서셉터의 내부영역과 외부영역에서도 큰 차이 없이 거의 균일한 동작 전압을 나타냈다. 하지만, PM 후에 제조된 질화물 반도체 발광소자의 동작 전압은 PM 전 평균 동작전압인 3.1V 보다 훨씬 큰 경향을 나타냈다. 특히, 최초 런의 경우에는, PM 전 평균 동작전압과 비교하여, 외부영역은 0.4V, 내부 영역은 0.9V 이상 더 높은 동작전압을 나타냈었으며, 런 횟수가 반복됨에 따라, 편차는 점차 감소하였으나 10회 이상의 런 후에도 여전히 편차가 발생되는 것으로 확인되었다.
비교예의 경우에, 광출력에서도 PM 후에 제조된 질화물 반도체 발광소자의 성능 저하가 뚜렷하게 나타났다. PM 공정 전에는 대체로 180mW 이상의 출력을 나타냈으나, PM 후에 제조된 질화물 반도체 발광소자에서는 160mW 이하까지 광출력이 현저히 낮아지는 것으로 나타났다.
비교예에서 나타나는 PM 후에 동작전압 증가와 광출력 저하의 원인을 확인하기 위해서 PM 후 제조된 질화물 반도체 발광 소자(1회(a), 2회(b), 3회(c) 및 4회(d) 런)에 대해서 p형 질화물 반도체층의 도핑농도를 나타낸다. 도20a 및 도20b는 비교예에 따른 PM 후에 제조된 질화물 반도체 발광소자의 p형 질화물 반도체 내의 Mg 농도 분포를 나타내는 그래프이다.
도20a을 참조하면, 1회 런일 때에 대체로 낮아지면, 2 내지 4회 런에서도 서로 다른 분포 프로파일을 나타냈었다. 특히, 깊은 위치(전자차단층 영역)에서 분포의 불일치 정도가 크게 나타났다.
도20b에서는 4회 런의 질화물 반도체 발광소자의 p형 질화물 반도체층의 각 층의 도핑농도에 대비하여, 다른 런에서 제조된 질화물 반도체 발광소자의 도핑농도(동일한 위치)를 백분율로 나타내었다. 1회 런일 때에 현저하게 낮은 농도를 나타냈으며, 런 회수가 반복될수록 다소 편차는 감소했으나 3회 런에서도 다소 편차가 존재하는 것으로 나타났다. 또한, 앞서 살펴본 바와 같이, 이러한 Mg 농도의 편차는 p형 전자차단층에서 더욱 크게 나타나는 것을 확인하였다.
이러한 p형 도핑농도에 관련된 문제는, PM 후에 챔버 내부가 외부 대기에 노출되어 챔버 내부에 산소가 잔류하거나 챔버의 내부 표면이 산화되었기 때문에 발생한 것으로 이해할 수 있다. 즉, 챔버 내에 잔류한 산소가 고온의 증착공정에서 p형 도펀트인 Mg과 결합되어 도핑을 방해하거나 지연시킬 수 있다.
그 결과, PM 후의 최초 런에서는 전체적으로 p형 도핑농도가 목표하는 농도보다 낮게 구현될 수 있다. 또한, PM 후의 각 런에서 p형 전자차단층은 상대적으로 낮은 도핑농도를 나타나는 반면에, p+형 콘택층이 다소 높은 농도를 나타나는 문제가 발생될 수 있다.
이와 같이 p형 도펀트의 도핑 방해 또는 지연으로 인해 PM 후에 질화물 반도체 발광소자의 특성을 안정적으로 확보할 때에 어려움이 있다.
반면에, 개선예와 같이, PM 후에, AlN 막을 챔버 내부 표면에 코팅하는 경우에는, 동작 전압 특성(도21a 참조)은 PM 전의 평균구동전압(3.01V)와 ±0.2V 편차 범위로 비교적 안정적으로 관리할 수 있었으며, 오히려 광출력(도21b 참조)은 1∼5% 정도 향상된 것을 확인할 수 있었다. 이는 PM 후의 산소 잔류 문제를 해결하였을 뿐만 아니라, PM에 의해 장비성능 개선의 효과에 기인한 것으로 이해할 수 있다.
추가적으로, 도22에 나타난 바와 같이, 개선예에서 제조된 질화물 반도체 발광소자는 PM 전후에도 방출파장이 허용산포 범위에서 안정적으로 관리될 수 있음을 확인할 수 있었다.
앞선 예에서는, PM 후에 초기 증착공정을 실행하기 전에 알루미늄 화합물막을 도입하는 예를 설명하였으나, 필요에 따라, PM 수행과 관계없이 복수 회의 런 중간에 알루미늄 화합물막을 도입하여 유사한 효과를 기대할 수 있다. 이러한 예는 도22에 도시되어 있다.
도23은 본 발명의 일 실시예에 따른 반도체 소자 제조공정을 나타내는 흐름도이다.
우선, 공정 챔버 내로 증착 공정을 위한 소스 가스의 공급을 중단하고(S122), 상기 공정 챔버로부터 제1 웨이퍼를 언로딩한다(S124).
이러한 제1 웨이퍼에 대한 증착공정 및 언로딩 공정을 수행하기 전에, PM 공정이 도입되지 않고 연속적으로 복수의 런이 수행될 수 있다. 이러한 복수의 런 공정은 MOCVD 공정일 수 있으며, 질화물 반도체 발광소자와 같은 질화물 반도체 소자의 제조공정일 수 있다.
연속적인 복수의 런 후에, 알루미늄 화합물막의 도입공정(S126)을 수행할 수 있다.
본 공정에서, 적어도 알루미늄 소스과 질소 소스를 공급하여 AlN과 같은 알루미늄 함유 질화물막을 형성할 수 있다. 예를 들어, 알루미늄 원소 또는 알루미늄 함유 질화물막은 상기 잔류하는 산소 또는 산소 반응물과 결합될 수 있다. 이러한 과정에서 공정 챔버 내에 존재하던 산소(O)는 Al 성분과 결합되며 후속 공정에서 불이익하게 작용할 수 있는 산소를 효과적으로 페시베이션시킬 수 있다.
다음으로, 알루미늄 화합물막 형성한 후에, 상기 공정 챔버에 제2 웨이퍼를 로딩하고(S127), 상기 소스 가스의 공급을 재개하여 상기 제2 웨이퍼 상에 원하는 반도체 소자를 위한 박막을 증착할 수 있다(S129).
본 실시예와 같이, 알루미늄 화합물막의 도입을 복수의 런 공정 사이에 도입함으로써 각 런에서의 불순물에 대한 영향을 최소화하여 산포를 일정하게 유지하는데 기여할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 공정 챔버에 알루미늄(Al) 소스를 공급하여 그 소스의 흐름과 접촉하는 표면에 알루미늄 화합물막을 형성하는 단계;
    상기 알루미늄 화합물막을 형성하는 단계 후에, 상기 공정 챔버 내에 구비된 서셉터에 웨이퍼를 배치하는 단계; 및
    상기 웨이퍼 상에 반도체 소자를 위한 박막을 형성하는 단계를 포함하고,
    상기 알루미늄 화합물막을 형성하는 단계 전에, 상기 공정 챔버 내에 산소 또는 산소 반응물이 잔류하고,
    상기 알루미늄 화합물막은 AlxInyGa1-x-yN (0<x≤1, 0≤y≤1, 0<x+y≤1) 조성식을 만족하는 질화물을 포함하며, 상기 알루미늄 화합물막의 적어도 일부는 잔류한 산소 또는 산소 반응물과 결합되는 반도체 소자 제조방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 알루미늄 화합물막은 알루미늄 질화물(AlN)을 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제1항 또는 제4항에 있어서,
    상기 알루미늄 화합물막을 형성하는 단계는 1000℃ ∼ 1200℃ 온도 범위에서 수행되는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제5항에 있어서,
    상기 알루미늄 화합물막을 형성하는 단계는, 상기 알루미늄 소스를 10μmol ∼ 1000μmol의 유량 및 60 Torr ∼ 500 Torr의 챔버 압력 조건에서 상기 공정 챔버 내로 공급하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제5항에 있어서,
    상기 알루미늄 화합물막을 형성하는 단계는 상기 공정 챔버에 상기 알루미늄 소스와 함께 질소 소스로서 NH3를 공급하여 반응시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제7항에 있어서,
    상기 질소 소스는 N2 및 H2 중 적어도 하나의 가스와 혼합된 가스로 공급되는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제1항에 있어서,
    상기 알루미늄 화합물막은 1㎛ 이상의 두께를 갖는 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제1항에 있어서,
    상기 반도체 소자를 위한 박막을 성장시키는 단계는 질화물 반도체 소자를 위한 반도체 적층체를 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제10항에 있어서,
    상기 반도체 적층체는 p형 불순물이 도프된 질화물 반도체를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  12. 제11항에 있어서,
    상기 반도체 소자는 질화물 반도체 발광소자인 것을 특징으로 하는 반도체 소자 제조방법.
  13. 제11항 또는 제12항에 있어서,
    상기 알루미늄 소스는 상기 p형 불순물이 공급되는 유로와 동일한 유로를 통해서 공급되는 것을 특징으로 하는 반도체 소자 제조방법.
  14. 제1항에 있어서,
    상기 소스의 흐름과 접촉하는 표면은 상기 공정 챔버의 내부벽과 상기 소스를 위한 유로로 제공되는 표면을 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  15. 제1항에 있어서,
    상기 공정 챔버는 샤워 헤드형 소스 분사 구조를 구비하며,
    상기 소스의 흐름과 접촉하는 표면은 상기 소스 분사 구조의 유로로 제공되는 표면을 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  16. 증착 공정이 중단되고 공정 챔버로부터 웨이퍼를 언로딩된 상태에서, 상기 공정 챔버에 관련된 증착 장치를 유지 보수(maintaining)하는 단계;
    상기 유지 보수하는 단계 후에, 상기 공정 챔버를 배기(evacuating)시키는 단계; 및
    상기 공정 챔버 내에 알루미늄 소스와 질소 소스를 공급하는 단계를 포함하고,
    상기 증착 장치를 유지 보수하는 단계에서 상기 공정 챔버의 내부가 외부 대기에 노출되며, 상기 공정 챔버를 배기시키는 단계 후에 상기 공정 챔버 내에 산소 또는 산소 반응물이 잔류하고
    상기 공정 챔버에 공급되는 상기 알루미늄 소스가 잔류한 산소 또는 산소 반응물과 결합된 알루미늄 질화물을 형성하는 증착 장치의 유지보수방법.
  17. 삭제
  18. 삭제
  19. 공정 챔버 내로 증착 공정을 위한 소스 가스의 공급을 중단하는 단계;
    상기 공정 챔버로부터 제1 웨이퍼를 언로딩하는 단계;
    상기 제1 웨이퍼를 언로딩하는 단계 후에, 상기 공정 챔버에 알루미늄(Al) 소스를 공급하여 상기 소스의 흐름이 접촉하는 표면에 알루미늄 화합물막을 형성하는 단계;
    상기 알루미늄 화합물막을 형성한 후에, 상기 공정 챔버에 제2 웨이퍼를 로딩하는 단계; 및
    상기 소스 가스의 공급을 재개하여 상기 제2 웨이퍼 상에 원하는 반도체 소자를 위한 박막을 증착하는 단계를 포함하고,
    상기 알루미늄 화합물막을 형성하는 단계 전에, 상기 공정 챔버 내에 산소 또는 산소 반응물이 잔류하고,
    상기 알루미늄 화합물막은 AlxInyGa1-x-yN (0<x≤1, 0≤y≤1, 0<x+y≤1) 조성식을 만족하는 질화물을 포함하며, 상기 알루미늄 화합물막의 적어도 일부는 잔류한 산소 또는 산소 반응물과 결합되는 반도체 소자 제조방법.
  20. 제19항에 있어서,
    상기 소스 가스의 공급을 중단하는 단계 전에, 반도체 소자를 위한 증착 공정의 런이 복수 회로 수행되는 것을 특징으로 하는 반도체 소자 제조방법.

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