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KR102142790B1 - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

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KR102142790B1
KR102142790B1 KR1020180168344A KR20180168344A KR102142790B1 KR 102142790 B1 KR102142790 B1 KR 102142790B1 KR 1020180168344 A KR1020180168344 A KR 1020180168344A KR 20180168344 A KR20180168344 A KR 20180168344A KR 102142790 B1 KR102142790 B1 KR 102142790B1
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circuit
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memory
pump circuit
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켄이치 아라카와
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윈본드 일렉트로닉스 코포레이션
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Abstract

선택된 메모리칩의 동작 전압의 안정화를 도모하는 반도체 기억 장치를 제공한다. 본 발명의 플래시 메모리 디바이스(100)는, 마스터 칩(200)과 적어도 1개의 슬레이브 칩(300)을 포함한다. 마스터 칩(200)의 차지 펌프 회로(CP＿M)의 전압 출력부(Vcp)는, 내부 패드(26)에 접속되어 슬레이브 칩(300)의 차지 펌프 회로(CP＿S)의 전압 출력부(Vcp)는, 내부 패드(36)에 접속되어 내부 패드(26)와 내부 패드(36)가 배선(16)에 의해 접속된다. 마스터 칩(200)이 동작될 때, 차지 펌프 회로(CP＿M)가 오프 되어 슬레이브 칩(300)의 차지 펌프 회로(CP＿S)가 온 되어 차지 펌프 회로(CP＿S)에 의해 생성된 전압이 마스터 칩(200)에 공급된다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}
본 발명은, 복수의 다이 또는 칩을 스택한 반도체 기억 장치에 관한 것으로, 특히, 시리얼 퍼리퍼럴 인터페이스(SPI, Serial Peripheral Interface) 기능을 탑재한 플래시 메모리에 관한 것이다.
다중 칩 패키지는, 1개의 패키지 내에 동종(同種) 또는 이종(異種)의 다이 또는 칩을 복수 스택한 것으로서, 예를 들면, 동종의 메모리칩을 스택함으로써 메모리 용량을 확대하거나, 이종의 메모리칩을 스택함으로써 상이한 스토리지 기능을 제공할 수 있다. 예를 들면, 특허문헌 1의 비휘발성 반도체 기억 장치는, 복수의 메모리 어레이 칩과, 메모리 어레이 칩의 제어를 실시하는 제어 칩을 적층하고, 메모리 어레이 칩의 관통 전극과 제어 칩의 관통 전극을 위치 맞춤하여, 양 관통 전극의 전기적 접속을 실시하고 있다. 또한, 특허문헌 2의 반도체 디바이스는, 마스터 플래시 메모리칩과, 슬레이브 플래시 메모리칩을 적층하고, 슬레이브 플래시 메모리칩의 비(非) 코어 회로를 결여(缺如)시켜, 마스터 플래시 메모리칩으로부터 슬레이브 플래시 메모리칩으로 디바이스 동작을 위해 필요한 신호 및 전압을 공급하고 있다.
[특허문헌 1] 일본 특개 2008-300469호 공보 [특허문헌 2] 일본 특개 2014-57077호 공보
복수의 메모리칩을 스택한 메모리 디바이스에는, 개개의 메모리칩이 호스트 컴퓨터로부터 출력되는 어드레스를 모니터 하여, 자신이 선택된 메모리칩인지 여부를 검출하는 것이 있다. 호스트 컴퓨터는, 메모리칩을 선택하기 위한 특정의 커맨드를 필요로 하지 않으며, 마치 모놀리식 메모리칩을 취급하듯이 메모리 디바이스에 커맨드나 어드레스를 출력하면 된다. 혹은, 호스트 컴퓨터가 메모리칩을 선택하기 위한 칩 선택 신호를 메모리 디바이스로 출력하여, 메모리칩이 칩 선택 신호에 기초하여 자신이 선택되었는지 여부를 검출하는 것도 있다.
또한, 스택된 메모리칩의 한쪽을 마스터에, 다른 한쪽을 슬레이브로 설정하고, 마스터 칩 또는 슬레이브 칩의 식별을 실시하는 것도 가능하다. 마스터/슬레이브의 설정은, 예를 들면, 퓨즈나 메탈 옵션에 의해 실시할 수 있다. 예를 들면, 마스터측의 메모리칩의 ID를 「00」, 슬레이브측의 메모리칩의 ID를 「01」로 설정하고, 마스터측의 메모리칩은, BA10 = L(블록 어드레스 「10」이 L일 때 선택되고), 슬레이브측의 메모리칩은, BA10 = H일 때 선택되도록 할 수 있다.
플래시 메모리 디바이스는, 독출, 프로그램, 소거 등의 동작을 위해, 비교적 고전압을 필요로 한다. 이 때문에, 외부 단자로부터 공급되는 전원 전압 Vcc를 승압하기 위한 차지 펌프 회로를 갖추고 있다. 도 1은, 종래의 복수의 메모리칩이 스택된 플래시 메모리 디바이스의 내부 구성을 나타내는 도면이다. 동 도면에 도시한 것처럼, 플래시 메모리 디바이스(10)는, 예를 들면, 동일한 구성을 가지는 마스터 칩(20) 및 슬레이브 칩(30)을 포함한다. 마스터 칩(20) 및 슬레이브 칩(30)은, 내부에 차지 펌프 회로(22, 32)를 포함하고, 차지 펌프 회로(22, 32)는, 배선 등을 통해 Vcc 전원용의 내부 패드(24, 34)에 접속되고 있다. 또한, 내부 패드(24, 34)는, 플래시 메모리 디바이스(10)의 Vcc 전원용의 외부 단자(12)에 배선(14)을 통해 공통으로 접속되고 있다.
외부 단자(12)에 공급된 전압 Vcc는, 배선(14) 및 내부 패드(24, 34)를 통해 차지 펌프 회로(22, 32)에 공급되고, 차지 펌프 회로(22, 32)는, 공급된 Vcc 전압을 소망하는 타겟 전압으로 승압할 수 있다. 여기서, 차지 펌프 회로(22, 32)는, 선택된 메모리칩에서 동작(온)되고, 선택되지 않은 메모리칩에서 비동작(오프)으로 된다. 예를 들면, 마스터 칩(20)이 선택된 경우에는 차지 펌프 회로(22)가 동작되고, 차지 펌프 회로(32)가 비동작되고, 반대로, 슬레이브 칩(30)이 선택되었을 경우에는, 차지 펌프 회로(32)가 동작되고, 차지 펌프 회로(22)가 비동작으로 된다.
여기서, 예를 들면, SPI 기능을 탑재한 NAND형의 메모리칩은, 메모리 셀 어레이로부터의 페이지 독출과 병행해서, 독출한 데이터를 연속적으로 출력하는, 연속 리드 모드(read mode)를 갖추고 있다. 호스트 컴퓨터로부터 페이지 독출 동작 중에, 데이터 아웃 커맨드가 발생되면, 플래시 메모리는, 메모리 셀 어레이로부터 독출한 페이지 데이터를 시리얼 클록 신호에 동기해 출력 회로로부터 시리얼 출력한다. 메모리 셀 어레이로부터의 페이지 독출은, 독출 시에 Vcc 전압에 노이즈(주로, 차지 펌프 회로(22/32)의 동작이 원인)가 생기기 때문에, 그 독출 동작은, 비교적 저속의 내부 클록 신호에 동기해 실시된다. 그러나, 출력 회로로부터의 연속적인 데이터 출력은, 고속의 시리얼 클록 신호에 동기해 실시되기 때문에, 차지 펌프 회로의 동작에 따른 Vcc 전압의 노이즈 또는 변동이 출력 회로에까지 유발(誘發)되어 버리면, 출력 회로의 성능을 보증할 수 없게 되어, 데이터를 정확하게 출력할 수 없게 될 우려가 있다. 특히, 저전압으로 동작하는 메모리칩의 경우에는, 출력 회로로의 공급 전압이 강하하면, 이러한 문제가 생기기 쉽다.
본 발명은, 이러한 종래의 과제를 해결하는 것으로, 선택된 메모리칩의 동작 전압의 안정화를 도모하는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 기억 장치는, 복수의 메모리칩을 포함하는 것으로서, 상기 메모리칩의 가각은, 메모리 셀 어레이와, 외부로부터 공급된 전압에 기초하여 승압한 전압(boosted voltage)을 생성하도록 구성된 승압 회로(charge pump circuit)와, 상기 승압 회로에 의해 생성된 상기 승압 전압에서 동작하도록 구성된 회로와, 상기 승압 회로를 제어하도록 구성된 제어부(controller)와, 상기 승압 회로와 다른 메모리칩 간의 전기적 접속(electrical connection)을 제공하는 내부 인터페이스(internal interface)를 포함하고, 상기 제어부은, 선택되지 않은 메모리칩의 승압 회로를 동작시키고, 선택되지 않은 메모리칩의 승압 회로에 의해 생성된 전압을 내부 인터페이스를 통해 선택된 메모리칩으로 공급하도록 구성된다.
어느 실시 양태에서는, 상기 제어부은, 선택된 메모리칩의 승압 회로를 비동작으로 한다. 어느 실시 양태에서는, 상기 승압 회로는, 병렬로 접속(coupled)된 n조(組)의 승압 회로 부분(n sets of pump circuit portions)을 포함하고, 상기 제어부은, 선택된 메모리칩(selected memory chip)의 승압 회로 부분의 일부분(a part of pump circuit portions)을 동작시키고, 선택되지 않은 메모리칩(unselected memory chip)의 승압 회로 부분의 일부분을 동작시킨다. 어느 실시 양태에서는, 상기 제어부은, 선택된 메모리칩의 p조의 승압 회로 부분을 동작시키고, 선택되지 않은 메모리칩의 n-p조의 승압 회로 부분을 동작시킨다. 어느 실시 양태에서는, 상기 제어부은, 선택된 메모리칩의 1/2의 승압 회로 부분을 동작시키고, 선택되지 않은 메모리칩의 1/2의 승압 회로 부분을 동작시킨다. 어느 실시 양태에서는, 상기 제어부은, 선택된 메모리칩의 승압 회로가 동작하는 기간을, 선택되지 않은 메모리칩의 승압 회로가 동작하는 기간 보다 짧게 한다. 어느 실시 양태에서는, 상기 내부 인터페이스는, 복수의 메모리칩의 승압 회로를 상호 전기적으로 접속하기 위한 내부 패드를 포함한다. 어느 실시 양태에서는, 상기 내부 패드는, 테스트용 내부 패드이다. 어느 실시 양태에서는, 메모리칩은, SPI 기능을 탑재한 NAND형의 플래시 메모리를 포함한다. 어느 실시 양태에서는, NAND형의 플래시 메모리는, 상기 승압 회로에 의해 생성된 전압을 사용해 메모리 셀 어레이로부터의 페이지 독출을 실시하는 동안, 독출한 페이지 데이터를 출력 회로를 통해 외부로 출력하는 기능을 가진다. 어느 실시 양태에서는, 상기 제어부은, 상기 출력 회로로부터 페이지 데이터를 연속 독출하기 위한 커맨드를 수취(受取)한 것에 응답하여, 선택된 메모리칩의 승압 회로를 비동작으로 한다.
본 발명에 의하면, 선택되지 않은 메모리칩의 승압 회로를 동작시켜, 선택되지 않은 메모리칩의 승압 회로에 의해 승압된 전압을 선택된 메모리칩으로 공급하도록 했으므로, 선택된 메모리칩의 동작 전압의 안정화를 도모할 수 있다. 또한, 선택된 메모리칩 및 선택되지 않은 메모리칩의 승압 회로를 부분적으로 동작시킴으로써, 개개의 메모리칩의 소비 전류의 피크를 억제할 수 있다.
[도 1] 종래의 복수의 메모리칩이 스택된 플래시 메모리 디바이스의 내부 구성을 나타내는 도면이다.
[도 2] 본 발명의 실시예에 따른 플래시 메모리 디바이스의 전체 구성을 나타내는 도면이다.
[도 3] 본 발명의 실시예에 따른 플래시 메모리 디바이스의 외부 전원 단자와 메모리칩의 내부 패드와의 접속 관계를 나타내는 도면이다.
[도 4] 본 발명의 실시예에 따른 마스터 칩의 개략 구성을 나타내는 블록도이다.
[도 5] 본 발명의 실시예에 따른 차지 펌프 회로의 일례를 나타내는 도면이다.
[도 6] 본 발명의 실시예에 따른 차지 펌프 회로와 내부 패드와의 접속 관계를 나타내는 도면이다.
[도 7] 본 발명의 실시예에 따른 펌프 회로 부분을 선택하기 위한 구성을 나타내는 도면이다.
[도 8] 본 발명의 제1 실시예에 따른 차지 펌프 회로의 동작을 설명하는 도면이다.
[도 9] 본 발명의 제2 실시예에 따른 차지 펌프 회로의 동작을 설명하는 도면이다.
다음으로, 본 발명의 실시 형태에 대해 도면을 참조해 상세히 설명한다. 본 발명에 따른 반도체 기억 장치는, 복수의 메모리칩을 탑재한 것으로서, 예를 들면, 마스터측의 메모리칩과, 하나 또는 복수의 슬레이브측의 메모리칩을 스택한 NAND형이나 NOR형의 플래시 메모리이다. 단, 본 발명에 따른 반도체 기억 장치는, 플래시 메모리와 이종(異種)인 DRAM 등의 메모리칩이나 그 외의 메모리칩이나 로직 칩의 스택을 포함해도 무방하다. 또한 플래시 메모리는, 클록 신호에 동기해 데이터의 입출력이 가능한 시리얼 퍼리퍼럴 인터페이스(SPI) 기능을 탑재하는 것도 가능하다.
[실시예]
도 2에, 본 발명의 실시예에 따른 플래시 메모리 디바이스의 개략 구성을 나타낸다. 플래시 메모리 디바이스(100)는, 스택된 복수의 메모리칩을 포함해 구성된다. 여기서는 편의상, 선택된 메모리칩을 마스터측의 메모리칩(200)(이하, 마스터 칩), 선택되지 않은 메모리칩을 슬레이브측의 메모리칩(300)(이하, 슬레이브 칩) 으로 칭한다. 본 예에서는, 1개의 슬레이브 칩(300)을 예시하고 있지만, 플래시 메모리 디바이스(100)는, 2개 이상의 슬레이브 칩을 포함해도 무방하다.
플래시 메모리 디바이스(100)는, 예를 들면, BGA 또는 CSP 패키지로 구성되고, 예를 들면, BGA 패키지는, 스택된 마스터 칩과 슬레이브 칩이 플렉서블 회로 기판 상에 플립 칩 실장(實裝)되거나, 혹은 와이어 본딩에 의해 회로 기판에 접속된다.
마스터 칩(200)은, 복수의 NAND 스트링 유닛을 포함하는 메모리 셀 어레이(210), 메모리 셀 어레이의 행이나 열의 선택을 실시하는 디코더나 페이지 버퍼/센스 회로 등을 포함하는 주변 회로(220), 마스터 칩(200)의 전체의 동작을 제어하는 컨트롤러(230), 복수의 내부 패드를 포함하는 내부 인터페이스(240)를 포함한다. 슬레이브 칩(300)은, 마스터 칩(200)과 동일한 구성을 가지고, 즉, 복수의 NAND 스트링 유닛을 포함하는 메모리 셀 어레이(310), 메모리 셀 어레이의 행이나 열의 선택을 실시하는 디코더나 페이지 버퍼/센스 회로 등을 포함하는 주변 회로(320), 슬레이브 칩(300)의 전체의 동작을 제어하는 컨트롤러(330), 복수의 내부 패드를 포함하는 내부 인터페이스(340)를 포함한다.
플래시 메모리 디바이스(100)의 외부 단자는, 마스터 칩(200)과 슬레이브 칩(300)에 공통일 수 있고, 즉, 복수의 외부 단자의 각각은, 내부 인터페이스(240, 340)의 대응하는 내부 패드에 각각 접속된다. 플래시 메모리 디바이스(100)는, 예를 들면, Vcc 전원용의 외부 단자, GND용의 외부 단자, 데이터 입출력용의 외부 단자, 제어 신호(어드레스 래치 인에이블, 커맨드 래치 인에이블 등)를 입력하기 위한 외부 단자, 비지(busy) 신호/레디(ready) 신호를 출력하는 외부 단자, 클록 신호를 입력하기 위한 단자 등을 포함할 수 있다. 단, SPI 기능을 탑재한 플래시 메모리 디바이스는, NOR형 플래시 메모리와의 호환성으로 동작하기 때문에, 데이터를 입력하는 입력 단자, 데이터를 출력하는 출력 단자, 클록 신호를 입력하는 클록 단자, 칩 셀렉트 단자, 라이트 프로텍트(write protect) 단자 등을 포함해도 무방하고, 반드시 비지(busy) 신호나 레디(ready) 신호를 출력하는 단자가 구비되어 있지 않는다는 점에 유의해야 한다.
마스터 칩(200) 및 슬레이브 칩(300)은, 내부 인터페이스(240/340) 및 외부 단자를 통해 호스트 컴퓨터(50)에 접속되고, 호스트 컴퓨터(50)는, 플래시 메모리 디바이스(100)에 대해 독출, 프로그램, 소거 등의 커맨드나 어드레스 등을 부여한다. 하나의 실시 양태에서는 컨트롤러(230/330)는, 호스트 컴퓨터(50)로부터 내부 인터페이스(240/340)를 통해 입력되는 어드레스를 감시하고, 자신이 선택되었는지 여부를 판정한다. 마스터 칩(200) 또는 슬레이브 칩(300)은, 자신이 선택되었을 때, 호스트 컴퓨터(50)로부터 주어진 지시를 실행한다. 다른 실시 양태에서는 호스트 컴퓨터(50)는, 칩을 선택하기 위한 칩 선택 신호 CS를 출력하고, 컨트롤러(230/330)는, 칩 셀렉트 신호 CS에 기초하여 자신이 선택되었는지 여부를 판정하고, 선택된 칩이 호스트 컴퓨터(50)로부터 주어진 지시를 실행한다.
도 3에, 본 실시예에 따른 마스터 칩(200)과 슬레이브 칩(300) 간의 차지 펌프 회로에 관한 접속 관계를 나타낸다. 플래시 메모리 디바이스(100)의 Vcc 전원용의 외부 단자(12)는, 종래와 마찬가지로, 마스터 칩(200)의 내부 패드(24)와 슬레이브 칩(300)의 내부 패드(34)에 배선(14)을 통해 공통으로 접속되고, 내부 패드(24/34)는, 차지 펌프 회로(CP＿M/CP＿S)의 전압 입력부(Vin)에 접속된다. 또한, 마스터 칩(200)의 차지 펌프 회로(CP＿M)의 전압 출력부(Vcp)가 배선을 통해 내부 패드(26)에 접속되고, 슬레이브 칩(300)의 차지 펌프 회로(CP＿S)의 전압 출력부(Vcp)가 배선을 통해 내부 패드(36)에 접속되고, 내부 패드(26)와 내부 패드(36)가 배선(16)에 의해 전기적으로 접속되고 있다.
도 4는, 본 실시예의 마스터 칩의 내부 구성을 나타내는 도면이다. 마스터 칩(200)은, 복수의 메모리 셀이 행렬 상(狀)으로 배열된 메모리 셀 어레이(210)와, 주변 회로(220)와, 컨트롤러(230)와, 내부 인터페이스(240)를 포함한다. 또한, 슬레이브 칩(300)은, 마스터 칩(200)과 동일한 구성을 가지기 때문에, 여기서는 마스터 칩(200)의 내부 구성 만을 설명한다.
메모리 셀 어레이(210)는, 예를 들면, 워드 라인 선택 회로(223)의 양측으로 2개의 메모리 플레인 또는 메모리 뱅크를 가지고, 각 메모리 플레인의 열 방향으로 m개의 메모리 블록 BLK(0), BLK(1), …, BLK(m-1)을 가진다. 1개의 메모리 블록에는, 복수의 메모리 셀을 직렬로 접속한 NAND 스트링 유닛이 복수 형성된다.
주변 회로(220)는, 내부 인터페이스(240)를 통해 데이터 등의 송수(送受)를 실시하는 입출력 버퍼(221)와, 입출력 버퍼(221)를 통해 어드레스 데이터를 수취(受取)하는 어드레스 레지스터(222)와, 어드레스 레지스터(222)로부터의 행 어드레스 정보 Ax에 기초하여 블록의 선택 및 워드 라인의 선택 등을 실시하는 워드 라인 선택 회로(223)와, 워드 라인 선택 회로(223)에 의해 선택된 페이지로부터 독출된 데이터를 보지(保持)하거나, 선택된 페이지에 프로그램 해야 할 입력 데이터를 보지하는 페이지 버퍼/센스 회로(224)와, 어드레스 레지스터(222)로부터의 열 어드레스 정보 Ay에 기초하여 페이지 버퍼/센스 회로(224) 내의 열 어드레스의 데이터를 선택하는 열선택 회로(225)와, 독출, 프로그램 및 소거 등을 위해 필요한 다양한 전압(쓰기 전압 Vpgm, 패스 전압 Vpass, 독출 패스 전압 Vread, 소거 전압 Vers 등)을 생성하는 내부 전압 발생 회로(226)를 포함해 구성된다. 내부 전압 발생 회로(226)는, 도 3에 도시한 차지 펌프 회로(CP＿M)를 포함하고, 내부 패드(24)에 공급되는 전압 Vcc에 기초하여 소망하는 전압을 생성한다.
컨트롤러(230)는, 내부 인터페이스(240) 및 입출력 버퍼(221)를 통해 커맨드 등을 수취해, 마스터 칩(200)의 동작을 제어한다. 또한, 컨트롤러(230)는, 상기한 것처럼, 호스트 컴퓨터(50)로부터의 어드레스 또는 칩 선택 신호 CS에 기초하여 자신이 선택되었는지 여부를 판정한다.
메모리 셀 어레이(210)의 독출 동작에서는, 비트 라인에 정(正)의 전압을 인가하고, 선택 워드 라인에 예를 들면 0 V를 인가하고, 비선택 워드 라인에 패스 전압을 인가하고, 공통 소스 라인에 0 V를 인가한다. 프로그램 동작에서는, 선택 워드 라인에 고전압의 프로그램 전압 Vpgm을 인가하고, 선택되지 않은 워드 라인에 중간 전위를 인가하고, 「0」 또는 「1」의 데이터에 따른 전위를 비트 라인 GBL에 공급한다. 소거 동작에서는, 블록 내의 선택된 워드 라인에 0 V를 인가하고, P웰(p-well)에 고전압을 인가하고, 플로팅 게이트의 전자를 기판에 인출(Withdrawal)함으로써, 블록 단위로 데이터를 소거한다.
SPI 기능을 탑재한 플래시 메모리에서는, 메모리 셀 어레이(210)의 선택 페이지의 독출을 실시하는 기간 중에, 이미 독출한 페이지 데이터를 입출력 버퍼(221)로부터 연속적으로 출력하는 것이 가능하다. 메모리 셀 어레이(210)가 2개의 메모리 플레인으로 분할되어 있을 때, 한쪽의 메모리 플레인으로부터 페이지 데이터를 독출하는 기간 중, 다른 한쪽의 메모리 플레인으로부터 이미 독출한 페이지 데이터를, 외부 단자에 공급되는 시리얼 클록 신호 SCLK에 동기해 시리얼 출력하는 것이 가능하다. 메모리 셀 어레이의 독출 속도는, 예를 들면, 20 MHz이며, 시리얼 클록 신호 SCLK에 의한 독출 속도는, 예를 들면, 166 MHz이다. 또한, 입출력 데이터용의 외부 단자는, 예를 들면, ×1, ×4, 또는 ×8이다.
내부 전압 발생 회로(226)는, 차지 펌프 회로(CP＿M)를 포함하고, 도 3에 도시한 것처럼, 플래시 메모리 디바이스(100)의 Vcc 전원용의 외부 단자(12)에 공급된 전압을 내부 패드(24)를 통해 수취해, 소망하는 전압을 생성한다. 차지 펌프 회로(CP＿M/CP＿S)에 의해 생성된 전압은, 마스터 칩(200)의 주변 회로(220) 또는 슬레이브 칩(300)의 주변 회로(320)에 공급된다.
도 5(A)에, 차지 펌프 회로의 구성 예를 나타낸다. 차지 펌프 회로는, 복수의 다이오드 접속된 MOS 트랜지스터를 포함하고, 각 MOS 트랜지스터는 직렬로 접속되어 있다. 또한, MOS 트랜지스터의 게이트에는 커패시터가 접속되고, 홀수 번째의 MOS 트랜지스터의 각 커패시터에는 클록 신호 CLK1가 인가되고, 짝수 번째의 MOS 트랜지스터의 각 커패시터에는 클록 신호 CLK2가 인가된다. 클록 신호 CLK1와 클록 신호 CLK2와는, 도 5(B)에 도시한 것처럼 위상이 180도 다른 관계에 있다. 차지 펌프 회로(CP＿M/CP＿S)의 전압 입력부(Vin)에는, 내부 패드(24/34)를 통해 Vcc 전압이 공급되고, 전압 출력부(Vcp)로부터는 승압된 전압이 출력된다.
하나의 실시 양태에서는, 차지 펌프 회로(CP＿M/CP＿S)는, 복수의 펌프 회로 부분을 포함하고, 복수의 펌프 회로 부분 중 선택된 펌프 회로 부분을 동작시키는 것이 가능하다. 도 6에, 본 실시예에 따른 차지 펌프 회로(CP＿M/CP＿S)의 일례를 나타낸다. 동 도면에 도시한 것처럼, 차지 펌프 회로(CP＿M/CP＿S)는, n조의 펌프 회로 부분(CP-1, CP-2, …, CP-n)을 포함해 구성된다(n은, 2 이상의 정수). 하나의 펌프 회로 부분은 도 5에 도시한 회로를 가지고, 펌프 회로 부분(CP-1, CP-2, …, CP-n)의 전압 입력부(Vin)와 전압 출력부(Vcp)가 각각 병렬로 접속된다. 하나의 펌프 회로 부분이 동작되었을 때의 소비 전류가 Ip라면, 모든 펌프 회로 부분이 동작되었을 때의 소비 전류는 Ip×n이다.
n조의 펌프 회로 부분의 전압 출력부(Vcp)는, 마스터 칩(200) 및 슬레이브 칩(300)의 주변 회로(220/320)에 접속되고, 주변 회로(220/320)에 소망하는 전압을 공급한다. 또한, 차지 펌프 회로(CP＿M)의 전압 출력부(Vcp)가 내부 패드(26)에 접속되고, 슬레이브 칩(300)에서도 마찬가지로, 전압 출력부(Vcp)가 내부 패드(36)에 접속되고, 차지 펌프 회로(CP＿M)에서 생성된 전압을 슬레이브 칩(300)으로 제공하거나, 또는 차지 펌프 회로(CP＿S)에서 생성된 전압을 마스터 칩(200)으로 제공하는 것을 가능하게 한다.
차지 펌프 회로(CP＿M/CP＿S)는, 선택된 펌프 회로 부분을 동작시키는 것이 가능하며, 예를 들면, 메모리칩이 선택되어 있을 때, 일부의 펌프 회로 부분을 온 하거나, 혹은 모든 펌프 회로 부분을 오프하는 것이 가능하다. 도 7에, 펌프 회로 부분(CP-1)을 선택적으로 동작시키기 위한 회로 예를 나타낸다. 비교기(comparator)(400)는, 펌프 회로 부분(CP-1)이 타겟으로 하는 전압 Vref와, 전압 출력부(Vcp)로부터 출력되는 전압 Vout를 비교하고, Vout＜Vref이면, 비교 결과(CMP＿out)로서 H 레벨을 AND 게이트(410)에 출력하고, Vout≥Vref이면, L 레벨을 AND 게이트(410)에 출력한다.
또한, AND 게이트(410)에는 컨트롤러(230)로부터 역(逆)의 칩 선택 신호(/CS)와, 펌프 회로 부분(CP-1)을 선택하기 위한 선택 신호 SEL＿1이 더 입력된다. 마스터 칩(200)이 비선택일 때, /CS가 H 레벨이며, 펌프 회로 부분(CP-1)을 동작시킬 때, SEL＿1이 H 레벨이며, 출력 전압 Vout가 타겟의 전압 미만일 때, 비교 결과가 H 레벨이며, AND 게이트(410)의 인에이블 신호 EN이 H 레벨이다. AND 게이트(420)는, AND 게이트(410)로부터 출력되는 인에이블 신호 EN과 클록 신호 CLK를 입력하여, 클록 신호 CLK1을 생성한다. 인버터(430)는, 클록 신호 CLK1을 반전(反轉)한 클록 신호 CLK2를 생성한다.
다음으로, 본 발명의 제1 실시예에 따른 차지 펌프 회로의 동작 제어 방법에 대해 설명한다. 제1 실시예에서는, 도 8(A)에 도시한 것처럼, 선택된 메모리칩(마스터 칩(200))의 차지 펌프 회로를 오프(Off)로 하고, 선택되지 않은 메모리칩(슬레이브 칩(300))의 차지 펌프 회로를 온(On)으로 한다. 그리고, 선택되지 않은 메모리칩(슬레이브 칩(300))의 차지 펌프 회로에서 생성된 전압을, 선택된 메모리칩(마스터 칩(200))으로 제공한다.
도 8(B)는, 슬레이브 칩(300)의 차지 펌프 회로(CP＿S)가 온 되고, 마스터 칩(200)의 차지 펌프 회로(CP＿M)가 오프된 모습을 나타내고 있다. 차지 펌프 회로(CP＿S)의 전압 출력부(Vcp)로부터 출력된 전압 Vs는, 내부 패드(36), 배선(16), 내부 패드(26)를 통해, 마스터 칩(200)의 차지 펌프 회로(CP＿M)의 전압 출력부(Vcp)에 공급된다.
상기의 동작을 실시하는 경우, 마스터 칩(200)에서는, 역(逆)의 칩 선택 신호(/CS)가 L 레벨이 되거나, 혹은, 선택 신호(SEL＿1∼~SEL＿n)를 L 레벨로 함으로써, 차지 펌프 회로(CP＿M) 내의 n조의 펌프 회로 부분(CP-1∼~CP∼~n)의 전부가 오프로 된다. 한편, 슬레이브 칩(300)에서는, 역(逆)의 칩 선택 신호(/CS)가 H 레벨이 되고, 선택 신호(SEL＿1∼~SEL＿n)가 H 레벨로 되어, 차지 펌프 회로(CP＿S)의 n조의 펌프 회로 부분(CP-1∼~CP∼~n)의 전부가 온 된다.
슬레이브 칩(300)에서는, 차지 펌프 회로(CP＿S)를 동작시키기 때문에, 그 전력 소비에 따라 Vcc 노이즈 또는 Vcc 전압 강하가 발생하지만, 슬레이브 칩(300)은 비선택이기 때문에, 이러한 Vcc 노이즈가 슬레이브 칩(300)의 회로에 악영향을 미치는 경우는 없다. 다른 한편, 마스터 칩(200)에서는, 차지 펌프 회로(CP＿M)가 오프이기 때문에, 차지 펌프 회로(CP＿M)에 의한 전력 소비가 생기지 않는다. 이 때문에, 마스터 칩(200)에서 큰 Vcc 노이즈나 Vcc 전압 강하는 생기지 않으며, Vcc 전압의 거동(擧動)이 안정화 된다. 하나의 패키지의 관점에서는, 소비 전류 Icc는, 종래의 경우와 같지만, 1개의 메모리칩의 관점에서 보면, 선택된 메모리칩에서는, 차지 펌프 회로 CP가 비동작으로 되기 때문에, 소비 전류 Icc가 상당히 감소되고, 피크 전류도 큰 폭으로 감소된다.
다음으로, 본 발명의 제2 실시예에 대해 도 9를 참조해 설명한다. 제1 실시예에서는, 선택된 메모리칩의 차지 펌프 회로를 완전히 오프로 했지만, 제2 실시예에서는, 선택된 메모리칩의 차지 펌프 회로의 일부를 온으로 하고, 선택되지 않은 메모리칩의 차지 펌프 회로의 일부를 온으로 한다. 하나의 바람직한 예에서는, 도 9(A)에 도시한 것처럼, 차지 펌프 회로의 1/2를 각각 온 시킨다.
마스터 칩(200)에서는, 컨트롤러(230)는, 역(逆)의 칩 선택 신호(/CS)를 L 레벨에서 H 레벨로 반전시키고, 또한 n조의 펌프 회로 부분 중 반쪽의 펌프 회로 부분의 선택 신호(SEL＿1, SEL＿2, ??SEL＿n/2)가 H 레벨이 되어, 반쪽의 펌프 회로 부분이 온 된다. 슬레이브 칩(300)에서도 마찬가지로, 차지 펌프 회로(CP＿S)의 반쪽의 펌프 회로 부분이 온 된다.
여기서, 차지 펌프 회로(CP＿M)의 전압 출력부(Vcp)의 전압 Vm과, 차지 펌프 회로(CP＿S)의 전압 출력부(Vcp)의 전압 Vs가 동일하면, 마스터 칩(200)과 슬레이브 칩(300)과의 사이에 존재하는 내부 패드(26, 36), 배선(16) 등의 저항에 의해, 전압 Vs가 마스터 칩(200)에 공급되기 어려워진다. 이 때문에, 차지 펌프 회로(CP＿S)에 의해 생성되는 전압 Vs가 차지 펌프 회로(CP＿M)에 의해 생성되는 전압 Vm 보다 약간 높아지도록 차지 펌프 회로(CP＿S 또는 CP＿M)를 제어하도록 해도 무방하다.
본 실시예에서는, 마스터 칩(200)에서 차지 펌프 회로(CP＿M)의 1/2이 동작되기 때문에, 제1 실시예의 경우에 비해, 약간 Vcc 노이즈가 생기지만, 종래의 경우 보다는 Vcc 노이즈를 억제할 수 있다. 또한, 상기의 예에서는, 차지 펌프 회로(CP＿M/CP＿S)의 1/2을 각각 동작시켰으나, 예를 들면, 마스터 칩(200)의 차지 펌프 회로(CP＿M)의 m개를 동작시키고, 슬레이브 칩(300)의 차지 펌프 회로(CP＿S)의 n-m개를 동작시키도록 해도 무방하다. 이 경우, 마스터 칩에서 동작되는 펌프 회로 부분의 수는, 슬레이브 칩에서 동작되는 펌프 회로 부분의 수 보다 적게 함으로써, 마스터 칩의 Vcc 노이즈를 억제하는 것이 바람직하다.
다음으로, 본 발명의 제3 실시예에 대해 설명한다. 제3 실시예에서는, 마스터 칩(200)에서, 메모리 셀 어레이로부터의 페이지 독출을 실시하는 기간 중, 마스터 칩(200)의 차지 펌프 회로(CP＿M)의 일부 또는 전부를 온 시키고, 그 후에 실시되는 페이지 데이터의 연속 독출의 기간 중, 차지 펌프 회로(CP＿M)를 오프 시켜도 무방하다. 이 경우, 컨트롤러(230/330)는, 호스트 컴퓨터(50)로부터의 연속 독출의 커맨드를 수취 함에 응답하여, 마스터 칩(200)의 차지 펌프 회로(CP＿M)를 오프시키고, 슬레이브 칩(300)의 차지 펌프 회로(CP＿S)를 온 시키는 제어를 실시한다. 이에 따라, 마스터 칩(200)에서 페이지 데이터를 연속 출력될 때, Vcc 노이즈가 출력 회로에 유발되는 것을 억제할 수 있다.
다음으로, 본 발명의 제4 실시예에 대해 설명한다. 제1 내지 제3 실시예에서는, 마스터 칩(200)과 슬레이브 칩(300) 전용의 내부 패드(26, 36)를 이용했지만, 그렇게 하면 추가적으로 내부 패드가 필요하게 된다. 그래서 제4 실시예에서는, 통상의 동작 시에는 사용하지 않는 내부 패드를, 차지 펌프 회로용으로 쉐어(share)한다. 예를 들면, 내부 패드에는, 테스트용 단자가 포함되어 있고, 테스트용 단자는, 메모리칩을 패키지 하기 전의 테스트 시에 사용되고, 그 후에는 사용되지 않는다. 그래서, 테스트 종료 후, 패키지 하기 전에, 각 메모리칩의 테스트용 단자를 차지 펌프 회로(CP＿M/CP＿S)의 전압 출력부(Vcp)에 접속하고, 또한 테스트용 단자를 배선(16)에 의해 접속한다. 이에 따라, 내부 패드 수의 증가를 억제해, 메모리칩의 소형화를 도모할 수 있다.
상기 실시예에서는, 마스터 칩 및 슬레이브 칩을 모두 NAND형 플래시 메모리를 예시했지만, 본 발명은, NOR형의 마스터 칩 및 슬레이브 칩에도 적용 가능하다.
본 발명의 바람직한 실시 형태에 대해 상술했지만, 본 발명은, 특정의 실시 형태로 한정되는 것이 아니고, 특허 청구의 범위에 기재된 발명의 요지의 범위 내에서, 다양한 변형·변경이 가능하다.
50: 호스트 컴퓨터 100: 플래시 메모리 디바이스
200: 마스터 칩 210: 메모리 셀 어레이
220: 주변 회로 230, 330: 컨트롤러
240: 내부 인터페이스 300: 슬레이브 칩
310: 메모리 셀 어레이 320: 주변 회로

Claims (11)

  1. 반도체 기억 장치에 있어서,
    복수의 메모리칩을 포함하고,
    상기 복수의 메모리칩의 각각은,
    메모리 셀 어레이,
    외부로부터 공급된 전압에 기초하여 승압 전압을 생성하도록 구성된 승압 회로,
    상기 승압 회로에 의해 생성된 상기 승압 전압에서 동작하도록 구성된 주변 회로,
    상기 승압 회로를 제어하도록 구성된 제어부,
    상기 승압 회로와 다른 메모리칩 간의 전기적 접속을 제공하는 내부 인터페이스
    를 포함하고,
    상기 승압 회로는,
    병렬로 접속된 n조의 승압 회로 부분
    을 포함하고,
    선택된 메모리칩의 제어부는,
    상기 선택된 메모리칩의 n조의 승압 회로 부분의 일부분을 동작시키도록 구성되고,
    선택되지 않은 메모리칩의 제어부는,
    상기 선택되지 않은 메모리칩의 n조의 승압 회로 부분의 일부분을 동작시키고, 상기 선택되지 않은 메모리칩의 승압 회로에 의하여 생성된 승압 전압을 상기 내부 인터페이스를 통해 상기 선택된 메모리 칩으로 공급하도록 구성된
    반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제어부는,
    선택된 메모리칩의 p조의 상기 승압 회로 부분을 동작시키고, 선택되지 않은 메모리칩의 n-p조의 상기 승압 회로 부분을 동작시키는
    반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제어부는,
    상기 선택된 메모리칩의 n/2의 승압 회로 부분을 동작시키고, 상기 선택되지 않은 메모리칩의 n/2의 승압 회로 부분을 동작시키는
    반도체 기억 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제어부는,
    상기 선택된 메모리칩의 상기 승압 회로가 동작하는 기간을, 상기 선택되지 않은 메모리칩의 상기 승압 회로가 동작하는 기간보다 짧게 하는
    반도체 기억 장치.
  5. 제1항에 있어서,
    상기 내부 인터페이스는,
    복수의 메모리칩의 상기 승압 회로를 상호 전기적으로 접속하기 위한 내부 패드
    를 포함하는 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 내부 패드는,
    테스트용 내부 패드인
    반도체 기억 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    메모리칩은,
    SPI 기능을 탑재한 NAND형의 플래시 메모리
    를 포함하는 반도체 기억 장치.
  8. 제7항에 있어서,
    NAND형의 플래시 메모리는,
    상기 승압 회로에 의해 생성된 상기 승압된 전압을 사용해 메모리 셀 어레이로부터의 페이지 독출을 실시하는 동안, 독출한 페이지 데이터를 출력 회로를 통해 외부로 출력하는 기능을 가지는
    반도체 기억 장치.
  9. 제8항에 있어서,
    상기 제어부는,
    상기 출력 회로로부터 페이지 데이터를 연속 독출하기 위한 커맨드를 수취한 것에 응답하여, 선택된 메모리칩의 상기 승압 회로를 비동작으로 하는
    반도체 기억 장치.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10796773B1 (en) * 2019-05-14 2020-10-06 Micron Technolgy, Inc. Memory devices including voltage generation systems
KR20210078099A (ko) * 2019-12-18 2021-06-28 삼성전자주식회사 반도체 메모리 장치
CN113724766B (zh) * 2020-05-26 2023-12-29 华邦电子股份有限公司 半导体存储装置及快闪存储器的运行方法
CN112088406B (zh) * 2020-08-06 2023-10-03 长江存储科技有限责任公司 用于三维存储器的多管芯峰值功率管理
WO2022204930A1 (en) * 2021-03-30 2022-10-06 Yangtze Memory Technologies Co., Ltd. Asynchronous multi-plane independent scheme dynamic analog resource sharing in three-dimensional memory devices
JP2023032169A (ja) 2021-08-26 2023-03-09 キオクシア株式会社 半導体記憶装置及びメモリシステム
CN117133339B (zh) * 2023-10-19 2024-02-20 上海芯存天下电子科技有限公司 芯片的电压建立方法、命令执行方法、装置、芯片及设备
KR20250072189A (ko) * 2023-11-16 2025-05-23 삼성전자주식회사 비휘발성 메모리 장치, 상기 비휘발성 메모리 장치를 포함하는 스토리지 장치, 및 상기 스토리지 장치의 동작 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004526239A (ja) * 2001-02-16 2004-08-26 サンディスク　コーポレイション マルチチップメモリシステム内での分散された電力発生のための方法およびシステム

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5508971A (en) * 1994-10-17 1996-04-16 Sandisk Corporation Programmable power generation circuit for flash EEPROM memory systems
WO1999046685A1 (fr) * 1998-03-12 1999-09-16 Matsushita Electric Industrial Co., Ltd. Selecteur de bus et systeme de circuit integre
JP3563342B2 (ja) 2000-11-02 2004-09-08 Ｎｅｃエレクトロニクス株式会社 Ｃｍｐ方法および装置、回路形成方法およびシステム、集積回路装置
JP3583703B2 (ja) * 2000-09-22 2004-11-04 株式会社東芝 半導体装置
JP4223427B2 (ja) * 2004-03-30 2009-02-12 株式会社ルネサステクノロジ 不揮発性半導体記憶装置及びそのデータ書き換え方法
JP4817615B2 (ja) * 2004-05-31 2011-11-16 株式会社東芝 不揮発性半導体記憶装置
KR100691486B1 (ko) * 2004-07-13 2007-03-09 주식회사 하이닉스반도체 반도체메모리소자
JP2006286048A (ja) * 2005-03-31 2006-10-19 Toshiba Corp 半導体記憶装置
KR100691379B1 (ko) * 2005-06-24 2007-03-09 삼성전자주식회사 프로그램 동작 안정성이 향상된 불휘발성 반도체 메모리장치 및 이에 대한 프로그램 구동방법
US8243542B2 (en) * 2005-11-30 2012-08-14 Samsung Electronics Co., Ltd. Resistance variable memory devices and read methods thereof
KR100787940B1 (ko) * 2006-07-07 2007-12-24 삼성전자주식회사 고전압 발생회로 및 그것을 구비한 플래시 메모리 장치
JP2008047219A (ja) * 2006-08-16 2008-02-28 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
JP2008300469A (ja) 2007-05-30 2008-12-11 Sharp Corp 不揮発性半導体記憶装置
US7894230B2 (en) * 2009-02-24 2011-02-22 Mosaid Technologies Incorporated Stacked semiconductor devices including a master device
JP2011134410A (ja) * 2009-12-25 2011-07-07 Toshiba Corp 不揮発性半導体記憶装置及びその試験方法
KR20120005825A (ko) * 2010-07-09 2012-01-17 주식회사 하이닉스반도체 반도체 소자의 고전압 생성 회로
JP2012059830A (ja) 2010-09-07 2012-03-22 Toshiba Corp 半導体記憶装置
EP2633409A4 (en) * 2010-10-27 2014-07-23 Lsi Corp ADAPTIVE ECC TECHNIQUES FOR FLASH MEMORY AND BASED ON DATA STORAGE
US8909851B2 (en) * 2011-02-08 2014-12-09 SMART Storage Systems, Inc. Storage control system with change logging mechanism and method of operation thereof
US8913443B2 (en) * 2011-09-19 2014-12-16 Conversant Intellectual Property Management Inc. Voltage regulation for 3D packages and method of manufacturing same
KR20130031485A (ko) * 2011-09-21 2013-03-29 에스케이하이닉스 주식회사 불휘발성 메모리 장치
WO2013102521A1 (en) * 2012-01-03 2013-07-11 International Business Machines Corporation Method for secure self-booting of an electronic device
EP2858006A4 (en) * 2012-05-25 2015-12-23 Toshiba Kk MEMORY DEVICE AND MEMORY SYSTEM
US8762717B2 (en) * 2012-06-15 2014-06-24 Kabushiki Kaisha Toshiba Authentication device
US20140245011A1 (en) * 2013-02-26 2014-08-28 Kabushiki Kaisha Toshiba Device and authentication method therefor
US20140281563A1 (en) * 2013-03-12 2014-09-18 Kabushiki Kaisha Toshiba Memory device authentication process
JP2014183293A (ja) * 2013-03-21 2014-09-29 Toshiba Corp 不揮発性半導体記憶装置
JP2015056190A (ja) * 2013-09-11 2015-03-23 株式会社東芝 不揮発性半導体記憶装置
JP2015060602A (ja) * 2013-09-17 2015-03-30 株式会社東芝 不揮発性半導体記憶装置
CN103904885B (zh) 2014-04-23 2017-01-25 中国科学院微电子研究所 泵电容复用电路、电荷泵、闪速存储器和泵电容复用方法
US20160006348A1 (en) * 2014-07-07 2016-01-07 Ememory Technology Inc. Charge pump apparatus
US20160380532A1 (en) * 2015-06-26 2016-12-29 Sandisk Technologies Inc. Clock freezing technique for charge pumps
KR102374228B1 (ko) * 2015-08-27 2022-03-15 삼성전자주식회사 저항성 메모리 장치의 부스트 전압 생성기, 이를 포함하는 전압 생성기 및 이를 포함하는 저항성 메모리 장치
FR3041806B1 (fr) * 2015-09-25 2017-10-20 Stmicroelectronics Rousset Dispositif de memoire non volatile, par exemple du type eeprom, ayant une capacite memoire importante, par exemple 16mbits
US10007311B2 (en) * 2016-08-15 2018-06-26 Sandisk Technologies Llc Adaptive temperature and memory parameter throttling
US9633706B1 (en) * 2016-10-10 2017-04-25 Qualcomm Incorporated Voltage self-boosting circuit for generating a boosted voltage for driving a word line write in a memory array for a memory write operation
US10522226B2 (en) * 2018-05-01 2019-12-31 Silicon Storage Technology, Inc. Method and apparatus for high voltage generation for analog neural memory in deep learning artificial neural network

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004526239A (ja) * 2001-02-16 2004-08-26 サンディスク　コーポレイション マルチチップメモリシステム内での分散された電力発生のための方法およびシステム

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