KR102114285B1

KR102114285B1 - 반도체 장치 및 이 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템

Info

Publication number: KR102114285B1
Application number: KR1020130038682A
Authority: KR
Inventors: 김국천; 박기선
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2013-04-09
Filing date: 2013-04-09
Publication date: 2020-05-22
Anticipated expiration: 2033-04-09
Also published as: KR20140122074A; US9312474B2; US20140299950A1; US20160225425A1

Abstract

본 기술은 반도체 장치에 관한 것이다. 본 기술에 따른 반도체 장치는, 제1 방향의 자화 용이축을 가지며, 자화 방향이 가변적인 제1 자성층; 상기 제1 방향으로 자화 방향이 고정된 제3 자성층; 상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층; 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 터널 장벽층; 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 비자성층을 포함할 수 있다. 본 기술에 따르면, 자화 고정층 및 자화 자유층의 자화 방향 간의 상대 각도를 조절하여 스핀 주입 효율을 높임으로써 자화 자유층의 자화 방향을 전환시키는 데에 소요되는 스위칭 전류를 감소시킬 수 있다.

Description

반도체 장치 및 이 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템{SEMICONDUCTOR DEVICE, AND MICROPROCESSOR, PROCESSOR, SYSTEM, DATA STORAGE SYSTEM AND MEMORY SYSTEM INCLUDING THE SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 가변 저항 소자를 포함하는 반도체 장치에 관한 것이다.

최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장하는 반도체 장치, 예컨대 RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-Fuse) 등이 있다.

본 발명의 일 실시예는, 자화 고정층 및 자화 자유층의 자화 방향 간의 상대 각도를 조절하여 스핀 주입 효율을 높임으로써 자화 자유층의 자화 방향을 전환시키는 데에 소요되는 스위칭 전류가 감소된 반도체 장치를 제공한다.

본 발명의 일 실시예에 따른 반도체 장치는, 제1 방향의 자화 용이축을 가지며, 자화 방향이 가변적인 제1 자성층; 상기 제1 방향으로 자화 방향이 고정된 제3 자성층; 상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층; 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 터널 장벽층; 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 비자성층을 포함할 수 있다.

본 발명의 일 실시예에 따른 마이크로프로세서는, 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고, 상기 기억부는, 제1 방향의 자화 용이축을 가지며, 자화 방향이 가변적인 제1 자성층; 상기 제1 방향으로 자화 방향이 고정된 제3 자성층; 상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층; 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 터널 장벽층; 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 비자성층을 포함할 수 있다.

본 발명의 일 실시예에 따른 프로세서는, 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 캐시 메모리부는, 제1 방향의 자화 용이축을 가지며, 자화 방향이 가변적인 제1 자성층; 상기 제1 방향으로 자화 방향이 고정된 제3 자성층; 상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층; 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 터널 장벽층; 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 비자성층을 포함할 수 있다.

본 발명의 일 실시예에 따른 시스템은, 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상은, 제1 방향의 자화 용이축을 가지며, 자화 방향이 가변적인 제1 자성층; 상기 제1 방향으로 자화 방향이 고정된 제3 자성층; 상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층; 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 터널 장벽층; 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 비자성층을 포함할 수 있다.

본 발명의 일 실시예에 따른 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은, 제1 방향의 자화 용이축을 가지며, 자화 방향이 가변적인 제1 자성층; 상기 제1 방향으로 자화 방향이 고정된 제3 자성층; 상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층; 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 터널 장벽층; 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 비자성층을 포함할 수 있다.

본 발명의 일 실시예에 따른 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 메모리 및 상기 버퍼 메모리 중 하나 이상은, 제1 방향의 자화 용이축을 가지며, 자화 방향이 가변적인 제1 자성층; 상기 제1 방향으로 자화 방향이 고정된 제3 자성층; 상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층; 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 터널 장벽층; 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 비자성층을 포함할 수 있다.

본 기술에 따르면, 자화 고정층 및 자화 자유층의 자화 방향 간의 상대 각도를 조절하여 스핀 주입 효율을 높임으로써 자화 자유층의 자화 방향을 전환시키는 데에 소요되는 스위칭 전류를 감소시킬 수 있다.

도 1은 자화 고정층 및 자화 자유층의 자화 방향 간의 상대 각도(θ)에 따른 스핀 주입 효율(g)을 나타내는 그래프이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치를 도시하는 단면도이다.
도 3a 내지 도 3h는 본 발명의 제1 실시예에 따른 반도체 장치를 구성하는 자성층들의 자화 방향을 설명하기 위한 단면도이다.
도 4 내지 도 7은 본 발명의 제2 내지 제5 실시예에 따른 반도체 장치를 도시하는 단면도이다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따른 반도체 장치의 구성예를 도시하는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 10은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 11은 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 12는 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.

이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.

도 1은 자화 고정층 및 자화 자유층의 자화 방향 간의 상대 각도(θ)에 따른 스핀 주입 효율(g)을 나타내는 그래프이다.

도 1을 참조하면, 가변 저항 소자는 그 양단에 인가되는 전압 또는 전류에 따라 전기저항이 변화하여 적어도 서로 다른 두 저항 상태 사이에서 스위칭할 수 있는 소자로서, 이러한 소자에는 자화 방향이 고정된 자화 고정층(Pinned Layer) 및 자화 방향이 가변적인 자화 자유층(Free Layer)을 포함하는 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 소자 등이 있다.

자기 터널 접합(MTJ) 소자는 자화 자유층의 자화 방향에 따라 전기저항이 변할 수 있다. 예를 들어, 자기 터널 접합(MTJ) 소자는 자화 고정층과 자화 자유층의 자화 방향이 평행하면 저저항 상태로 될 수 있고, 이들의 자화 방향이 반평행하면 고저항 상태로 될 수 있다. 여기서, 자화 자유층의 자화 방향은 스핀 주입(Spin Transfer Torque; STT) 또는 자기장(Magnetic Field)을 통해 전환시킬 수 있다.

한편, 트랜지스터를 통해 자기 터널 접합(MTJ) 소자에 공급할 수 있는 전류의 크기는 제한적이며, 특히 자기 터널 접합(MTJ) 소자에 소정 값 이상의 전류가 흐르면 절연 파괴가 일어날 수 있다. 따라서 스핀 주입(STT) 방식의 경우, 자화 자유층의 자화 방향을 전환시키는 데에 소요되는 스위칭 전류의 크기를 줄이는 것이 요구된다. 이를 위해서는 g(θ)=P1/(1+P1P2cosθ)와 같이 표현되는 스핀 주입 효율(g)을 높여야 한다. 여기서, θ는 자화 고정층 및 자화 자유층의 자화 방향 간의 상대 각도를, P1과 P2는 각각 자화 고정층 및 자화 자유층의 스핀 분극도를 나타낸다.

스핀 주입 효율(g)은 자화 고정층 및 자화 자유층의 자화 방향 간의 상대 각도(θ)에 따라 달라지며, 그 차이는 스핀 분극도(P)가 클수록 확연히 드러난다. 구체적으로 보면, 스핀 주입 효율(g)은 자화 자유층의 자화 방향이 자화 고정층의 자화 방향과 같은 방향(θ=0도 혹은 θ=360도)일 때 최소가 되고, 자화 자유층의 자화 방향이 자화 고정층의 자화 방향과 반대 방향(θ=180도)일 때 최대로 된다. 즉, 자화 고정층과 자화 자유층의 자화 방향이 평행한 상태(A)에서는 이들의 자화 방향이 반평행한 상태(B)보다 스핀 주입 효율(g)이 상대적으로 낮다. 따라서 자화 고정층과 자화 자유층의 자화 방향이 평행한 상태(A)에서 반평행한 상태(B)로 자화 방향을 전환시킬 때에는 반평행한 상태(B)에서 평행한 상태(A)로 전환시킬 때보다 더 큰 전류가 소요된다.

그런데 자기 터널 접합(MTJ) 소자의 스위칭 전류는 자화 고정층 및 자화 자유층의 자화 방향 간의 상대 각도(θ)와 무관하게 자화 자유층의 자화 방향을 전환시킬 수 있는 값으로 설정된다. 결국 자기 터널 접합(MTJ) 소자의 스위칭 전류의 크기를 줄이기 위해서는 가장 큰 전류가 소요되는 경우, 즉 자화 고정층과 자화 자유층의 자화 방향이 평행한 상태(A)에서 반평행한 상태(B)로 자화 방향을 전환시킬 때에 소요되는 전류의 크기를 줄여야 한다.

도 2는 본 발명의 제1 실시예에 따른 반도체 장치를 도시하는 단면도이다.

도 2를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치를 구성하는 가변 저항 소자(100)는, 제1 방향의 자화 용이축을 가지면서 자화 방향이 가변적인 제1 자성층(110), 상기 제1 방향으로 자화 방향이 고정된 제3 자성층(150), 제1 자성층(110)과 제3 자성층(150) 사이에 개재되면서 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층(130), 제1 자성층(110)과 제2 자성층(130) 사이에 개재되는 터널 장벽층(120), 제2 자성층(130)과 제3 자성층(150) 사이에 개재되는 비자성층(140), 및 비자성층(140) 맞은 편의 제3 자성층(150)에 접하는 반강자성층(160)을 포함할 수 있다.

상기 제1 방향은 막면에 대해 수평한 방향일 수 있으며, 이는 막내 방향으로서 좌측 방향 또는 우측 방향일 수 있다. 또한, 상기 제2 방향은 막면에 대해 수직한 방향에서 막면에 대해 수평한 방향으로 0도 초과 90도 미만의 각도만큼 기울어진 방향일 수 있으며, 이는 상측 방향 또는 하측 방향에서 좌측 방향 또는 우측 방향으로 기울어진 방향일 수 있다. 즉, 상기 제2 방향은 상기 제1 방향에서 0도 초과 90도 미만의 각도, 90도 초과 180도 미만의 각도, 180도 초과 270도 미만의 각도 또는 270도 초과 360도 미만의 각도로 기울어진 방향일 수 있다.

제1 자성층(110) 및 제3 자성층(150)은 철(Fe), 니켈(Ni), 코발트(Co), 가돌리늄(Gd), 디스프로슘(Dy) 등의 강자성 물질 또는 이들의 합금, 예컨대 코발트-철(CoFe), 니켈-철(NiFe), 코발트-철-니켈(CoFeNi) 등을 포함할 수 있으며, 제1 및 제3 자성층(110, 150)의 물성을 개선하기 위해 이러한 강자성 물질과 이들의 합금에 다양한 원소가 첨가될 수 있다. 예를 들어, 제1 및 제3 자성층(110, 150)은 코발트-철(CoFe)에 붕소(B)가 첨가된 코발트-철-붕소(CoFeB) 또는 이에 탄탈륨(Ta), 실리콘(Si) 등이 더 첨가된 코발트-철-붕소-탄탈륨(CoFeBTa), 코발트-철-붕소-실리콘(CoFeBSi) 등을 포함하는 단일막이거나 이들의 조합으로 이루어진 다중막일 수 있다. 또한, 제1 자성층(110)과 제3 자성층(150)은 동일한 물질로 이루어질 수도 있고, 서로 다른 물질로 이루어질 수도 있다. 한편, 제1 자성층(110)은 자화 방향이 가변적인 자화 자유층으로 기능할 수 있으며, 자화 고정층으로 기능하는 제3 자성층(150)의 자화 방향과 평행하거나 반평행하게 자화될 수 있다.

제2 자성층(130)은 철(Fe), 니켈(Ni), 코발트(Co), 가돌리늄(Gd), 디스프로슘(Dy) 등의 강자성 물질 또는 이들과 백금(Pt), 팔라듐(Pd) 등의 백금족 원소의 합금, 예컨대 코발트-철(CoFe), 니켈-철(NiFe), 코발트-철-니켈(CoFeNi), 코발트-백금(CoPt), 코발트-팔라듐(CoPd), 철-백금(FePt), 철-팔라듐(FePd) 등을 포함할 수 있으며, 제2 자성층(130)의 물성을 개선하기 위해 이러한 강자성 물질과 이들의 합금에 다양한 원소가 첨가될 수 있다. 예를 들어, 제2 자성층(130)은 코발트-철(CoFe), 코발트-백금(CoPt), 코발트-팔라듐(CoPd), 철-백금(FePt), 철-팔라듐(FePd)에 붕소(B)가 첨가된 코발트-철-붕소(CoFeB), 코발트-백금-붕소(CoPtB), 코발트-팔라듐-붕소(CoPdB), 철-백금-붕소(FePtB), 철-팔라듐-붕소(FePdB) 또는 코발트-철-붕소(CoFeB)에 탄탈륨(Ta), 실리콘(Si) 등이 더 첨가된 코발트-철-붕소-탄탈륨(CoFeBTa), 코발트-철-붕소-실리콘(CoFeBSi) 등을 포함하는 단일막이거나 이들의 조합으로 이루어진 다중막일 수 있다. 또한, 제2 자성층(130)은 제1 및 제3 자성층(110, 150)과 동일한 물질로 이루어질 수도 있고, 서로 다른 물질로 이루어질 수도 있다. 한편, 제2 자성층(130)은 막내 방향과 수직인 방향으로 초기 자화된 참조(Reference)층으로 기능할 수 있다.

터널 장벽층(120)은 마그네슘 산화물(MgO), 알루미늄 산화물(Al₂O₃), 실리콘 산화물(SiO₂), 비스무스 산화물(Bi₂O₃), 마그네슘 질화물(MgN), 알루미늄 질화물(AlN), 실리콘 질화물(SiN), 불화 마그네슘(MgF₂), 불화 칼슘(CaF₂) 등의 비자성 절연 물질을 RF(Radio Frequency) 스퍼터링 또는 Pulsed DC(Direct Current) 스퍼터링 방식으로 증착하여 형성할 수 있다. 또한, 터널 장벽층(120)은 마그네슘(Mg), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 하프늄(Hf) 등의 금속을 증착한 후, 증착된 금속을 산화시키는 방식으로 형성하는 것도 가능하다. 한편, 터널 장벽층(120)은 터널링 자기저항(Tunneling Magnetoresistance; TMR) 현상이 일어날 수 있을 정도의 얇은 두께를 가질 수 있다.

비자성층(140)은 제2 및 제3 자성층(130, 150)과 함께 합성 반강자성층(Synthetic Anti-Ferromagnetic Layer; SAF Layer) 구조의 자화 고정층을 구성할 수 있으며, 제2 및 제3 자성층(130, 150)은 비자성층(140)을 사이에 두고 자기적으로 교환 결합(Exchange Coupling; EC)될 수 있다. 한편, 비자성층(140)은 루테늄(Ru), 크롬(Cr), 구리(Cu), 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta) 등의 비자성 도전 물질을 포함할 수 있으며, 그 두께를 조절함으로써 제2 및 제3 자성층(130, 150) 간의 교환 결합(EC)의 강도, 양상 등과 같은 특성을 조절할 수 있다. 특히, 제2 자성층(130)의 자화 방향은 제2 및 제3 자성층(130, 150)이 강자성적으로 결합되면 초기의 수직 방향에서 제3 자성층(150)의 자화 방향으로 기울어질 수 있으며, 반강자성적으로 결합되면 초기의 수직 방향에서 제3 자성층(150)의 자화 방향과 반대 방향으로 기울어질 수 있다. 이때 제2 및 제3 자성층(130, 150) 간의 교환 결합(EC) 결합 강도가 클수록 제2 자성층(130)의 자화 방향이 기울어지는 각도도 커진다.

여기서 도 1을 다시 참조하면, 제2 자성층(130)의 자화 방향이 기울어짐으로써 제1 자성층(110)과 제2 자성층(130)의 자화 방향 간의 상대 각도(θ)가 변화되며, 이에 따라 제1 자성층(110)과 제2 자성층(130)의 자화 방향이 평행한 상태에서의 스핀 주입 효율(g)을 높일 수 있다. 예를 들어, 제1 자성층(110) 및 제2 자성층(130)의 스핀 분극도를 0.8이라고 가정하면, 제1 자성층(110) 및 제2 자성층(130)의 자화 방향 간의 상대 각도가 60도일 때의 스핀 주입 효율 g(60)=0.8/(1＋0.8×0.8×cos60)≒0.61로 0도일 때의 스핀 주입 효율 g(0)=0.8/(1＋0.8×0.8×cos0)≒0.49에 비해 약 20% 정도 상승하게 된다. 결론적으로 이와 같이 스핀 주입 효율(g)을 높임으로써 제1 자성층(110)의 자화 방향을 전환시키는 데에 소요되는 스위칭 전류를 감소시킬 수 있다.

반강자성층(160)은 제3 자성층(150)의 자화 방향을 안정적으로 고정시키기 위한 것으로서 백금-망간(PtMn), 이리듐-망간(IrMn), 니켈-망간(NiMn), 철-망간(FeMn), 산화 니켈(NiO), 산화 코발트(CoO), 산화 철(Fe₂O₃), 염화 니켈(NiCl₂), 염화 코발트(CoCl₂), 염화 철(FeCl₂) 등의 반강자성 물질을 포함할 수 있다.

도 3a 내지 도 3h는 본 발명의 제1 실시예에 따른 반도체 장치를 구성하는 자성층들의 자화 방향을 설명하기 위한 단면도이다.

도 3a를 참조하면, 제2 자성층(130)의 초기 자화 방향은 상측 방향일 수 있으며, 제3 자성층(150)은 좌측 방향으로 자화 방향이 고정될 수 있다. 여기서, 제2 자성층(130)과 제3 자성층(150)이 반강자성적으로 교환 결합(EC)되는 경우, 제2 자성층(130)의 자화 방향은 초기의 상측 방향에서 제3 자성층(150)의 자화 방향과 반대 방향, 즉 우측 방향으로 0도 초과 90도 미만의 각도만큼 기울어질 수 있다.

도 3b를 참조하면, 제2 자성층(130)의 초기 자화 방향은 상측 방향일 수 있으며, 제3 자성층(150)은 우측 방향으로 자화 방향이 고정될 수 있다. 여기서, 제2 자성층(130)과 제3 자성층(150)이 반강자성적으로 교환 결합(EC)되는 경우, 제2 자성층(130)의 자화 방향은 초기의 상측 방향에서 제3 자성층(150)의 자화 방향과 반대 방향, 즉 좌측 방향으로 0도 초과 90도 미만의 각도만큼 기울어질 수 있다.

도 3c를 참조하면, 제2 자성층(130)의 초기 자화 방향은 하측 방향일 수 있으며, 제3 자성층(150)은 좌측 방향으로 자화 방향이 고정될 수 있다. 여기서, 제2 자성층(130)과 제3 자성층(150)이 반강자성적으로 교환 결합(EC)되는 경우, 제2 자성층(130)의 자화 방향은 초기의 하측 방향에서 제3 자성층(150)의 자화 방향과 반대 방향, 즉 우측 방향으로 0도 초과 90도 미만의 각도만큼 기울어질 수 있다.

도 3d를 참조하면, 제2 자성층(130)의 초기 자화 방향은 하측 방향일 수 있으며, 제3 자성층(150)은 우측 방향으로 자화 방향이 고정될 수 있다. 여기서, 제2 자성층(130)과 제3 자성층(150)이 반강자성적으로 교환 결합(EC)되는 경우, 제2 자성층(130)의 자화 방향은 초기의 하측 방향에서 제3 자성층(150)의 자화 방향과 반대 방향, 즉 좌측 방향으로 0도 초과 90도 미만의 각도만큼 기울어질 수 있다.

도 3e를 참조하면, 제2 자성층(130)의 초기 자화 방향은 상측 방향일 수 있으며, 제3 자성층(150)은 좌측 방향으로 자화 방향이 고정될 수 있다. 여기서, 제2 자성층(130)과 제3 자성층(150)이 강자성적으로 교환 결합(EC)되는 경우, 제2 자성층(130)의 자화 방향은 초기의 상측 방향에서 제3 자성층(150)의 자화 방향, 즉 좌측 방향으로 0도 초과 90도 미만의 각도만큼 기울어질 수 있다.

도 3f를 참조하면, 제2 자성층(130)의 초기 자화 방향은 상측 방향일 수 있으며, 제3 자성층(150)은 우측 방향으로 자화 방향이 고정될 수 있다. 여기서, 제2 자성층(130)과 제3 자성층(150)이 강자성적으로 교환 결합(EC)되는 경우, 제2 자성층(130)의 자화 방향은 초기의 상측 방향에서 제3 자성층(150)의 자화 방향, 즉 우측 방향으로 0도 초과 90도 미만의 각도만큼 기울어질 수 있다.

도 3g를 참조하면, 제2 자성층(130)의 초기 자화 방향은 하측 방향일 수 있으며, 제3 자성층(150)은 좌측 방향으로 자화 방향이 고정될 수 있다. 여기서, 제2 자성층(130)과 제3 자성층(150)이 강자성적으로 교환 결합(EC)되는 경우, 제2 자성층(130)의 자화 방향은 초기의 하측 방향에서 제3 자성층(150)의 자화 방향, 즉 좌측 방향으로 0도 초과 90도 미만의 각도만큼 기울어질 수 있다.

도 3h를 참조하면, 제2 자성층(130)의 초기 자화 방향은 하측 방향일 수 있으며, 제3 자성층(150)은 우측 방향으로 자화 방향이 고정될 수 있다. 여기서, 제2 자성층(130)과 제3 자성층(150)이 강자성적으로 교환 결합(EC)되는 경우, 제2 자성층(130)의 자화 방향은 초기의 하측 방향에서 제3 자성층(150)의 자화 방향, 즉 우측 방향으로 0도 초과 90도 미만의 각도만큼 기울어질 수 있다.

도 4 내지 도 7은 본 발명의 제2 내지 제5 실시예에 따른 반도체 장치를 도시하는 단면도이다. 본 실시예들을 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다.

도 4를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치를 구성하는 가변 저항 소자(100)는, 반강자성층(160) 상에 위치하면서 제1 방향으로 자화 방향이 고정된 제3 자성층(150), 제3 자성층(150) 상의 비자성층(140), 비자성층(140) 상에 위치하면서 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층(130), 제2 자성층(130) 상의 터널 장벽층(120), 및 터널 장벽층(120) 상에 위치하면서 상기 제1 방향으로 자화 방향이 가변적인 제1 자성층(110)을 포함할 수 있다. 즉, 적층 순서를 제1 실시예와 달리함으로써 가변 저항 소자(100)를 상하가 뒤집힌 형태로 구성할 수 있다.

도 5를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치를 구성하는 가변 저항 소자(100)는, 제1 방향의 자화 용이축 상에서 자화 방향이 가변적인 제1 자성층(110), 상기 제1 방향으로 자화 방향이 고정된 제3 자성층(150), 제1 자성층(110)과 제3 자성층(150) 사이에 개재되면서 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층(130), 제1 자성층(110)과 제2 자성층(130) 사이에 개재되는 터널 장벽층(120), 및 제2 자성층(130)과 제3 자성층(150) 사이에 개재되는 비자성층(140)을 포함할 수 있다. 즉, 제1 실시예의 가변 저항 소자(100)에 포함된 반강자성층(160)은 경우에 따라 생략될 수 있다.

도 6을 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치를 구성하는 가변 저항 소자(100)의 제1 자성층(110)은 하부 자성층(111), 상부 자성층(113), 및 이들 사이에 개재되는 비자성층(112)을 포함할 수 있다. 하부 자성층(111) 및 상부 자성층(113)은 비자성층(112)을 사이에 두고 자기적으로 결합될 수 있고, 이들은 합성 반강자성층(SAF Layer) 구조의 자화 자유층을 구성할 수 있다. 한편, 하부 자성층(111) 및 상부 자성층(113)은 전술한 바와 같은 강자성 물질 또는 이들의 합금 등을 포함할 수 있으며, 비자성층(112)은 전술한 바와 같은 비자성 도전 물질을 포함할 수 있다.

도 7을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치를 구성하는 가변 저항 소자(100)의 제1 자성층(110)에는 제1 도전층(170)이 접속될 수 있고, 제3 자성층(150)에는 반강자성층(160)을 통해 제2 도전층(180)이 접속될 수 있다. 제1 도전층(170)은 제1 자성층(110) 등의 상부 구조물을 형성하기 위한 기초가 되는 기초층(Seed Layer)일 수 있으며, 제2 도전층(180)은 반강자성층(160) 등의 하부 구조물을 보호하기 위한 보호층(Capping Layer)일 수 있다. 한편, 제1 및 제2 도전층(170, 180)은 가변 저항 소자(100)에 전압 또는 전류를 인가할 수 있는 도전 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 도전층(170, 180)은 탄탈륨(Ta), 티타늄(Ti), 루테늄(Ru), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 텅스텐(W), 구리(Cu), 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 크롬(Cr), 코발트(Co) 등의 금속 또는 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN) 등의 금속 질화물을 포함하는 단일막이거나 이들의 조합으로 이루어진 다중막일 수 있다.

도 8a 내지 도 8d는 본 발명의 일 실시예에 따른 반도체 장치의 구성예를 도시하는 단면도이다.

도 8a를 참조하면, 제1 전극(200), 제1 전극(200)과 이격된 제2 전극(300), 및 제1 전극(200)과 제2 전극(300) 사이에 개재되는 가변 저항 소자(100)를 포함하는 본 발명의 일 실시예에 따른 반도체 장치의 제1 전극(200)은 트랜지스터에 전기적으로 연결될 수 있고, 제2 전극(300)은 비트 라인(660)에 접속될 수 있다.

상기 트랜지스터는 온/오프 동작을 하는 스위치로 사용되며, NMOS(N-channel Metal Oxide Semiconductor) 또는 PMOS(P-channel Metal Oxide Semiconductor) 트랜지스터일 수 있다. 이러한 트랜지스터는 기판(600) 상에 형성된 게이트 전극(610) 및 게이트 전극(610) 양측의 기판(600)에 형성된 소스 영역(620S) 및 드레인 영역(620D)을 포함할 수 있으며, 기판(600)과 게이트 전극(610) 사이에는 게이트 절연막(미도시됨)이 개재될 수 있다. 한편, 소스 영역(620S)은 콘택 플러그(630) 등을 통해 소스 라인(650)에 접속될 수 있고, 드레인 영역(620D)은 콘택 플러그(640) 등을 통해 제1 전극(200)에 접속될 수 있다.

여기서, 기판(600)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘-게르마늄(SiGe) 기판 또는 SOI(Silicon-On-Insulator) 기판일 수 있으며, 소스 영역(620S) 및 드레인 영역(620D)은 이온 주입 공정 등을 통해 기판(600)에 불순물을 주입함으로써 형성될 수 있다. 또한, 게이트 전극(610), 콘택 플러그(630, 640), 소스 라인(650) 및 비트 라인(660)은 금속, 금속 질화물 또는 도핑된 실리콘 등과 같은 도전 물질을 포함할 수 있다.

도 8b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제1 전극(200)은 기판(700)에 매립된 게이트 전극(710)을 갖는 트랜지스터에 전기적으로 연결될 수 있고, 제2 전극(300)은 콘택 플러그(760) 등을 통해 비트 라인(780)에 접속될 수 있다. 게이트 전극(710)의 상부에는 보호층(730)이 형성될 수 있으며, 보호층(730) 양측의 기판(700)에는 불순물이 주입된 소스 영역(720S) 또는 드레인 영역(720D)이 형성될 수 있다. 한편, 소스 영역(720S)은 콘택 플러그(740) 등을 통해 소스 라인(770)에 접속될 수 있고, 드레인 영역(720D)은 콘택 플러그(750) 등을 통해 제1 전극(200)에 접속될 수 있다.

여기서, 기판(700)은 실리콘, 게르마늄 등을 포함하는 반도체 기판일 수 있고, 기판(700)과 게이트 전극(710) 사이에는 게이트 절연막(미도시됨)이 개재될 수 있다. 또한, 보호층(730)은 산화막 또는 질화막 계열의 물질을 포함할 수 있으며, 게이트 전극(710), 콘택 플러그(740, 750, 760), 소스 라인(770) 및 비트 라인(780)은 전술한 바와 같은 도전 물질을 포함할 수 있다.

도 8c를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제1 전극(200)은 수직형 채널층(800)을 갖는 트랜지스터에 전기적으로 연결될 수 있고, 제2 전극(300)은 콘택 플러그(820) 등을 통해 비트 라인(830)에 접속될 수 있다. 게이트 전극(810)은 채널층(800) 측면의 적어도 일부와 접할 수 있으며, 채널층(800)과 게이트 전극(810) 사이에는 게이트 절연막(미도시됨)이 개재될 수 있다. 한편, 채널층(800)의 상단은 제1 전극(200)에 접속될 수 있고, 채널층(800)의 하단은 소스 라인(840)에 접속될 수 있다.

여기서, 채널층(800)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있으며, 채널층(800)의 상단 및 하단에는 불순물이 주입된 접합 영역(미도시됨)이 형성될 수 있다. 또한, 게이트 전극(810), 콘택 플러그(820), 비트 라인(830) 및 소스 라인(840)은 전술한 바와 같은 도전 물질을 포함할 수 있다.

도 8d를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 제1 전극(200)은 선택 소자(900)의 일단에 전기적으로 연결될 수 있고, 제2 전극(300)은 콘택 플러그(910) 등을 통해 비트 라인(920)에 접속될 수 있다. 선택 소자(900)의 타단은 워드 라인(930)에 접속될 수 있으며, 비트 라인(920)과 워드 라인(930)은 서로 교차하는 방향으로 연장될 수 있다.

여기서, 선택 소자(900)는 쇼트키(Schottky) 다이오드, PN 다이오드, PIN 다이오드 또는 MIM 다이오드 등과 같은 다이오드일 수 있으며, 이외에도 비선형적인 전류-전압 특성을 갖는 비대칭 터널 장벽, 특정한 임계 온도에서 절연체에서 금속으로 혹은 금속에서 절연체로 전이됨으로써 전기저항이 급격히 변하는 금속-절연체 전이(Metal-Insulator Transition; MIT) 소자 또는 특정한 문턱 전압에서 스위칭이 가능한 오보닉(Ovonic) 스위칭 소자 등을 포함할 수 있다. 또한, 콘택 플러그(910), 비트 라인(920) 및 워드 라인(930)은 전술한 바와 같은 도전 물질을 포함할 수 있다.

도 9는 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.

도 9에 도시된 바와 같이, 마이크로프로세서(Micro Processor Unit, 1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후, 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 처리장치일 수 있다.

기억부(1010)는 프로세서 레지스터(Processor Register) 또는 레지스터(Register) 등으로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분이며, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등의 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.

기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함하는 기억부(1010)는 제1 방향의 자화 용이축을 가지면서 자화 방향이 가변적인 제1 자성층, 상기 제1 방향으로 자화 방향이 고정된 제3 자성층, 상기 제1 자성층과 상기 제3 자성층 사이에 개재되면서 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층, 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 터널 장벽층, 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 비자성층을 포함할 수 있다. 본 실시예에 따른 기억부(1010)는 상기 제1 자성층 및 상기 제2 자성층의 자화 방향 간의 상대 각도를 조절하여 스핀 주입 효율을 높임으로써 상기 제1 자성층의 자화 방향을 전환시키는 데에 소요되는 스위칭 전류를 감소시킬 수 있으므로 마이크로프로세서(1000)의 전력 소모를 줄일 수 있다.

연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다.

제어부(1030)는 기억부(1010), 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신하여 명령의 추출이나 해독, 입력이나 출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행한다.

본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.

도 10은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.

도 10에 도시된 바와 같이, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후, 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능을 향상시킬 수 있으며, 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1130)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등 각종 시스템 온 칩(System on Chip; SoC)일 수 있다.

기억부(1111)는 프로세서 레지스터(Processor Register) 또는 레지스터(Register) 등으로 프로세서(1100) 내에서 데이터를 저장하는 부분이며, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등의 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신하여 명령의 추출이나 해독, 입력이나 출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행한다.

캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 간의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하고 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요 시에는 더 많은 저장부를 포함할 수 있다. 즉, 캐시 메모리부(1120)에 포함되는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별 처리 속도는 같을 수도 있고 다를 수도 있으며, 각 저장부의 처리 속도가 다른 경우 1차 저장부(1121)의 속도가 제일 빠를 수 있다.

캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123) 중 어느 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함하는 캐시 메모리부(1120)는 제1 방향의 자화 용이축을 가지면서 자화 방향이 가변적인 제1 자성층, 상기 제1 방향으로 자화 방향이 고정된 제3 자성층, 상기 제1 자성층과 상기 제3 자성층 사이에 개재되면서 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층, 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 터널 장벽층, 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 비자성층을 포함할 수 있다. 본 실시예에 따른 캐시 메모리부(1120)는 상기 제1 자성층 및 상기 제2 자성층의 자화 방향 간의 상대 각도를 조절하여 스핀 주입 효율을 높임으로써 상기 제1 자성층의 자화 방향을 전환시키는 데에 소요되는 스위칭 전류를 감소시킬 수 있으므로 프로세서(1100)의 전력 소모를 줄일 수 있다.

버스 인터페이스(1130)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다. 한편, 본 구성도에는 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성되는 것으로 도시되어 있으나, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 구성될 수도 있다. 이때 캐시 메모리부(1120)의 2차, 3차 저장부(1122, 1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 더 강화할 수 있다.

본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며, 다수의 코어부(1110)는 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 전술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함하는 경우 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.

본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가되는 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호 간에 데이터를 주고 받을 수 있다.

임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리도 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR 플래시 메모리, NAND 플래시 메모리, 상변화 메모리(Phase-change Random Access Memory; PRAM), 저항성 메모리(Resistive Random Access Memory; RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STT-RAM), 자기 메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.

통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선 랜(Local Area Network; LAN), USB(Universal Serial Bus), 이더넷(Ethernet), 전력선 통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드분할 다중접속(Code Division Multiple Access; CDMA), 시분할 다중접속(Time Division Multiple Access; TDMA), 주파수분할 다중접속(Frequency Division Multiple Access; FDMA), 무선 랜(Wireless LAN), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), RFID(Radio Frequency IDentification), NFC(Near Field Communication), 지그비(Zigbee), 블루투스(Bluetooth), 와이브로(Wireless Broadband Internet; WiBro), LTE(Long Term Evolution), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드분할 다중접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.

메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, 예컨대 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Drive), PCMCIA(Personal Computer Memory Card International Association), eSATA(external SATA), USB(Universal Serial Bus), SD(Secure Digital) 카드, 미니 SD(mini Secure Digital) 카드, 마이크로 SD(micro Secure Digital) 카드, 고용량 SD(Secure Digital High Capacity; SDHC) 카드, 메모리 스틱(Memory Stick), 컴팩트 플래시(Compact Flash; CF) 카드, 스마트 미디어(Smart Media; SM) 카드, 멀티미디어 카드(Multi-Media Card; MMC), 내장 멀티미디어 카드(embedded MMC; eMMC) 등을 제어하는 컨트롤러를 포함할 수 있다.

미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.

도 11은 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.

도 11에 도시된 바와 같이, 시스템(1200)은 데이터를 처리하는 장치로 데이터에 대하여 일련의 조작을 수행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며, 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230), 인터페이스 장치(1240)를 포함할 수 있다. 본 실시예에 따른 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 태블릿 PC(Tablet Personal Computer), 휴대용 컴퓨터(Portable Computer), 무선 전화(Wireless Phone), 휴대 전화(Mobile Phone), 스마트폰(Smart Phone), 디지털 음악 재생기기(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV 시스템(Audio Visual System), 스마트 TV(Smart Television) 등의 각종 전자 시스템일 수 있다.

프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어하는 시스템(1200)의 핵심적인 구성으로 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 어플리케이션 프로세서(Application Processor; AP), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등으로 구성될 수 있다.

주기억 장치(1220)는 프로그램이 실행될 때 보조기억 장치(1230)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억 장소로 전원이 끊어져도 기억된 내용이 보존되며, 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함하는 주기억 장치(1220)는 제1 방향의 자화 용이축을 가지면서 자화 방향이 가변적인 제1 자성층, 상기 제1 방향으로 자화 방향이 고정된 제3 자성층, 상기 제1 자성층과 상기 제3 자성층 사이에 개재되면서 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층, 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 터널 장벽층, 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 비자성층을 포함할 수 있다. 본 실시예에 따른 주기억 장치(1220)는 상기 제1 자성층 및 상기 제2 자성층의 자화 방향 간의 상대 각도를 조절하여 스핀 주입 효율을 높임으로써 상기 제1 자성층의 자화 방향을 전환시키는 데에 소요되는 스위칭 전류를 감소시킬 수 있으므로 시스템(1200)의 전력 소모를 줄일 수 있다.

주기억 장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 특성을 갖는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와 달리, 주기억 장치(1220)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 특성을 갖는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) 등을 포함할 수도 있다.

보조기억 장치(1230)는 프로그램 코드나 데이터를 저장하기 위한 기억 장소로 주기억 장치(1220)보다 속도는 느리지만 많은 자료를 저장할 수 있으며, 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함하는 보조기억 장치(1230)는 제1 방향의 자화 용이축을 가지면서 자화 방향이 가변적인 제1 자성층, 상기 제1 방향으로 자화 방향이 고정된 제3 자성층, 상기 제1 자성층과 상기 제3 자성층 사이에 개재되면서 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층, 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 터널 장벽층, 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 비자성층을 포함할 수 있다. 본 실시예에 따른 보조기억 장치(1230)는 상기 제1 자성층 및 상기 제2 자성층의 자화 방향 간의 상대 각도를 조절하여 스핀 주입 효율을 높임으로써 상기 제1 자성층의 자화 방향을 전환시키는 데에 소요되는 스위칭 전류를 감소시킬 수 있으므로 시스템(1200)의 전력 소모를 줄일 수 있다.

보조기억 장치(1230)는 자기 테이프, 자기 디스크, 레이저 디스크, 광자기 디스크, SSD(Solid State Drive), USB 메모리(Universal Serial Bus Memory; USB Memory), SD(Secure Digital) 카드, 미니 SD(mini Secure Digital) 카드, 마이크로 SD(micro Secure Digital) 카드, 고용량 SD(Secure Digital High Capacity; SDHC) 카드, 메모리 스틱(Memory Stick), 컴팩트 플래시(Compact Flash; CF) 카드, 스마트 미디어(Smart Media; SM) 카드, 멀티미디어 카드(Multi-Media Card; MMC), 내장 멀티미디어 카드(embedded MMC; eMMC) 등의 데이터 저장 시스템을 더 포함할 수 있다. 이와 달리, 보조기억 장치(1230)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고, 자기 테이프, 자기 디스크, 레이저 디스크, 광자기 디스크, SSD(Solid State Drive), USB 메모리(Universal Serial Bus Memory; USB Memory), SD(Secure Digital) 카드, 미니 SD(mini Secure Digital) 카드, 마이크로 SD(micro Secure Digital) 카드, 고용량 SD(Secure Digital High Capacity; SDHC) 카드, 메모리 스틱(Memory Stick), 컴팩트 플래시(Compact Flash; CF) 카드, 스마트 미디어(Smart Media; SM) 카드, 멀티미디어 카드(Multi-Media Card; MMC), 내장 멀티미디어 카드(embedded MMC; eMMC) 등의 데이터 저장 시스템을 포함할 수도 있다.

인터페이스 장치(1240)는 시스템(1200)과 외부 장치 간에 명령 및 데이터 등을 교환하기 위한 장치일 수 있으며, 키패드(Keypad), 키보드(Keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 각종 디스플레이(Display) 장치, 각종 휴먼 인터페이스 장치(Human Interface Device; HID) 또는 통신 장치일 수 있다. 상기 통신 장치는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선 랜(Local Area Network; LAN), USB(Universal Serial Bus), 이더넷(Ethernet), 전력선 통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드분할 다중접속(Code Division Multiple Access; CDMA), 시분할 다중접속(Time Division Multiple Access; TDMA), 주파수분할 다중접속(Frequency Division Multiple Access; FDMA), 무선 랜(Wireless LAN), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), RFID(Radio Frequency IDentification), NFC(Near Field Communication), 지그비(Zigbee), 블루투스(Bluetooth), 와이브로(Wireless Broadband Internet; WiBro), LTE(Long Term Evolution), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드분할 다중접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.

도 12는 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.

도 12에 도시된 바와 같이, 데이터 저장 시스템(1300)은 데이터를 저장하기 위한 구성으로 비휘발성 특성을 갖는 저장 장치(1310), 이를 제어하는 컨트롤러(1320) 및 외부 장치와 연결하는 인터페이스(1330)를 포함할 수 있다. 본 실시예에 따른 데이터 저장 시스템(1300)은 하드 디스크 드라이브(Hard Disk Drive; HDD), SSD(Solid State Drive), CD(Compact Disc), DVD(Digital Versatile Disc) 등의 디스크 형태이거나, USB 메모리(Universal Serial Bus Memory; USB Memory), SD(Secure Digital) 카드, 미니 SD(mini Secure Digital) 카드, 마이크로 SD(micro Secure Digital) 카드, 고용량 SD(Secure Digital High Capacity; SDHC) 카드, 메모리 스틱(Memory Stick), 컴팩트 플래시(Compact Flash; CF) 카드, 스마트 미디어(Smart Media; SM) 카드, 멀티미디어 카드(Multi-Media Card; MMC), 내장 멀티미디어 카드(embedded MMC; eMMC) 등의 카드 형태일 수 있다.

컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300)의 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1321)를 포함할 수 있다.

인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치 간에 명령 및 데이터 등을 교환하기 위한 것으로 데이터 저장 시스템(1300)이 카드 형태인 경우, USB 메모리(Universal Serial Bus Memory; USB Memory), SD(Secure Digital) 카드, 미니 SD(mini Secure Digital) 카드, 마이크로 SD(micro Secure Digital) 카드, 고용량 SD(Secure Digital High Capacity; SDHC) 카드, 메모리 스틱(Memory Stick), 컴팩트 플래시(Compact Flash; CF) 카드, 스마트 미디어(Smart Media; SM) 카드, 멀티미디어 카드(Multi-Media Card; MMC), 내장 멀티미디어 카드(embedded MMC; eMMC) 등과 호환될 수 있다. 또한, 인터페이스(1330)는 데이터 저장 시스템(1300)이 디스크 형태인 경우, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), PCMCIA(Personal Computer Memory Card International Association), eSATA(external SATA), USB(Universal Serial Bus) 등과 호환될 수 있다.

본 실시예에 따른 데이터 저장 시스템(1300)은 저장 장치(1310)와 인터페이스(1330) 간에 데이터를 효율적으로 전달하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 저장 장치(1310) 또는 데이터를 임시로 저장하는 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함하는 저장 장치(1310) 또는 임시 저장 장치(1340)는 제1 방향의 자화 용이축을 가지면서 자화 방향이 가변적인 제1 자성층, 상기 제1 방향으로 자화 방향이 고정된 제3 자성층, 상기 제1 자성층과 상기 제3 자성층 사이에 개재되면서 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층, 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 터널 장벽층, 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 비자성층을 포함할 수 있다. 본 실시예에 따른 저장 장치(1310) 또는 임시 저장 장치(1340)는 상기 제1 자성층 및 상기 제2 자성층의 자화 방향 간의 상대 각도를 조절하여 스핀 주입 효율을 높임으로써 상기 제1 자성층의 자화 방향을 전환시키는 데에 소요되는 스위칭 전류를 감소시킬 수 있으므로 데이터 저장 시스템(1300)의 전력 소모를 줄일 수 있다.

도 13은 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.

도 13에 도시된 바와 같이, 메모리 시스템(1400)은 데이터를 저장하기 위한 구성으로 비휘발성 특성을 갖는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420) 및 외부 장치와 연결하는 인터페이스(1430)를 포함할 수 있다. 본 실시예에 따른 메모리 시스템(1400)은 USB 메모리(Universal Serial Bus Memory; USB Memory), SD(Secure Digital) 카드, 미니 SD(mini Secure Digital) 카드, 마이크로 SD(micro Secure Digital) 카드, 고용량 SD(Secure Digital High Capacity; SDHC) 카드, 메모리 스틱(Memory Stick), 컴팩트 플래시(Compact Flash; CF) 카드, 스마트 미디어(Smart Media; SM) 카드, 멀티미디어 카드(Multi-Media Card; MMC), 내장 멀티미디어 카드(embedded MMC; eMMC) 등의 카드 형태일 수 있다.

데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함하는 메모리(1410)는 제1 방향의 자화 용이축을 가지면서 자화 방향이 가변적인 제1 자성층, 상기 제1 방향으로 자화 방향이 고정된 제3 자성층, 상기 제1 자성층과 상기 제3 자성층 사이에 개재되면서 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층, 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 터널 장벽층, 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 비자성층을 포함할 수 있다. 본 실시예에 따른 메모리(1410)는 상기 제1 자성층 및 상기 제2 자성층의 자화 방향 간의 상대 각도를 조절하여 스핀 주입 효율을 높임으로써 상기 제1 자성층의 자화 방향을 전환시키는 데에 소요되는 스위칭 전류를 감소시킬 수 있으므로 메모리 시스템(1400)의 전력 소모를 줄일 수 있다.

메모리(1410)는 비휘발성 특성을 갖는 ROM(Read Only Memory), NOR 플래시 메모리, NAND 플래시 메모리, 상변화 메모리(Phase-change Random Access Memory; PRAM), 저항성 메모리(Resistive Random Access Memory; RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STT-RAM), 자기 메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다.

메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400)의 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1421)를 포함할 수 있다.

인터페이스(1430)는 메모리 시스템(1400)과 외부 장치 간에 명령 및 데이터 등을 교환하기 위한 것으로 USB 메모리(Universal Serial Bus Memory; USB Memory), SD(Secure Digital) 카드, 미니 SD(mini Secure Digital) 카드, 마이크로 SD(micro Secure Digital) 카드, 고용량 SD(Secure Digital High Capacity; SDHC) 카드, 메모리 스틱(Memory Stick), 컴팩트 플래시(Compact Flash; CF) 카드, 스마트 미디어(Smart Media; SM) 카드, 멀티미디어 카드(Multi-Media Card; MMC), 내장 멀티미디어 카드(embedded MMC; eMMC) 등과 호환될 수 있다.

본 실시예에 따른 메모리 시스템(1400)은 메모리(1410)와 인터페이스(1430) 간에 데이터를 효율적으로 전달하기 위한 버퍼 메모리(1440)를 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함하는 버퍼 메모리(1440)는 제1 방향의 자화 용이축을 가지면서 자화 방향이 가변적인 제1 자성층, 상기 제1 방향으로 자화 방향이 고정된 제3 자성층, 상기 제1 자성층과 상기 제3 자성층 사이에 개재되면서 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층, 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 터널 장벽층, 및 상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 비자성층을 포함할 수 있다. 본 실시예에 따른 버퍼 메모리(1440)는 상기 제1 자성층 및 상기 제2 자성층의 자화 방향 간의 상대 각도를 조절하여 스핀 주입 효율을 높임으로써 상기 제1 자성층의 자화 방향을 전환시키는 데에 소요되는 스위칭 전류를 감소시킬 수 있으므로 메모리 시스템(1400)의 전력 소모를 줄일 수 있다.

버퍼 메모리(1440)는 휘발성 특성을 갖는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) 또는 비휘발성 특성을 갖는 ROM(Read Only Memory), NOR 플래시 메모리, NAND 플래시 메모리, 상변화 메모리(Phase-change Random Access Memory; PRAM), 저항성 메모리(Resistive Random Access Memory; RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STT-RAM), 자기 메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다. 이와 달리, 버퍼 메모리(1440)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고, 휘발성 특성을 갖는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) 또는 비휘발성 특성을 갖는 ROM(Read Only Memory), NOR 플래시 메모리, NAND 플래시 메모리, 상변화 메모리(Phase-change Random Access Memory; PRAM), 저항성 메모리(Resistive Random Access Memory; RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STT-RAM), 자기 메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수도 있다.

이상에서 설명한 본 발명의 일 실시예에 따른 반도체 장치에 의하면, 자화 고정층 및 자화 자유층의 자화 방향 간의 상대 각도를 조절하여 스핀 주입 효율을 높임으로써 자화 자유층의 자화 방향을 전환시키는 데에 소요되는 스위칭 전류를 감소시킬 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

100 : 가변 저항 소자
110 : 제1 자성층
120 : 터널 장벽층
130 : 제2 자성층
140 : 비자성층
150 : 제3 자성층
160 : 반강자성층

Claims

제1 방향의 자화 용이축을 가지며, 자화 방향이 가변적인 제1 자성층;
상기 제1 방향으로 자화 방향이 고정된 제3 자성층;
상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층;
상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 터널 장벽층; 및
상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 비자성층을 포함하고,
상기 제2 방향은, 막면에 대해 수평인 방향 및 수직인 방향에 대해 0도 초과 90도 미만인 소정 각도를 갖도록 기울어진
반도체 장치.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제1 항에 있어서,
상기 제2 자성층과 상기 제3 자성층은, 자기적으로 교환 결합된
반도체 장치.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제2 항에 있어서,
상기 제2 자성층과 상기 제3 자성층은, 강자성적으로 결합된
반도체 장치.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제2 항에 있어서,
상기 제2 자성층과 상기 제3 자성층은, 반강자성적으로 결합된
반도체 장치.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제1 항에 있어서,
상기 제1 자성층은, 상기 제3 자성층의 자화 방향과 평행하거나 반평행하게 자화되는
반도체 장치.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제1 항에 있어서,
상기 제1 방향은, 막면에 대해 수평한 방향인
반도체 장치.
제1 항에 있어서,
상기 제2 방향은, 막면에 대해 수직한 방향에서 막면에 대해 수평한 방향으로 0도 초과 90도 미만의 각도만큼 기울어진 방향인
반도체 장치.
제1 항에 있어서,
상기 제2 방향은, 상기 제1 방향에서 0도 초과 90도 미만의 각도로 기울어진 방향인
반도체 장치.
제1 항에 있어서,
상기 제2 방향은, 상기 제1 방향에서 90도 초과 180도 미만의 각도로 기울어진 방향인
반도체 장치.
제1 항에 있어서,
상기 제2 방향은, 상기 제1 방향에서 180도 초과 270도 미만의 각도로 기울어진 방향인
반도체 장치.
제1 항에 있어서,
상기 제2 방향은, 상기 제1 방향에서 270도 초과 360도 미만의 각도로 기울어진 방향인
반도체 장치.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제1 항에 있어서,
상기 비자성층 맞은 편의 상기 제3 자성층에 접하는 반강자성층을 더 포함하는
반도체 장치.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제1 항에 있어서,
상기 제1 자성층은, 하부 자성층, 상부 자성층, 및 상기 하부 자성층과 상기 상부 자성층 사이에 개재되는 비자성층을 포함하는
반도체 장치.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제1 항에 있어서,
상기 제1 자성층에 접속되는 제1 도전층, 및 상기 제3 자성층에 접속되는 제2 도전층을 더 포함하는
반도체 장치.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제14 항에 있어서,
상기 제1 도전층은, 기초층이고,
상기 제2 도전층은, 보호층인
반도체 장치.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고,
상기 기억부는,
제1 방향의 자화 용이축을 가지며, 자화 방향이 가변적인 제1 자성층;
상기 제1 방향으로 자화 방향이 고정된 제3 자성층;
상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층;
상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 터널 장벽층; 및
상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 비자성층을 포함하고,
상기 제2 방향은, 막면에 대해 수평인 방향 및 수직인 방향에 대해 0도 초과 90도 미만인 소정 각도를 갖도록 기울어진
마이크로프로세서.
◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈

외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 캐시 메모리부는,
제1 방향의 자화 용이축을 가지며, 자화 방향이 가변적인 제1 자성층;
상기 제1 방향으로 자화 방향이 고정된 제3 자성층;
상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층;
상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 터널 장벽층; 및
상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 비자성층을 포함하고,
상기 제2 방향은, 막면에 대해 수평인 방향 및 수직인 방향에 대해 0도 초과 90도 미만인 소정 각도를 갖도록 기울어진
프로세서.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 보조기억장치 및 상기 주기억장치 중 하나 이상은,
제1 방향의 자화 용이축을 가지며, 자화 방향이 가변적인 제1 자성층;
상기 제1 방향으로 자화 방향이 고정된 제3 자성층;
상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층;
상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 터널 장벽층; 및
상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 비자성층을 포함하고,
상기 제2 방향은, 막면에 대해 수평인 방향 및 수직인 방향에 대해 0도 초과 90도 미만인 소정 각도를 갖도록 기울어진
시스템.
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은,
제1 방향의 자화 용이축을 가지며, 자화 방향이 가변적인 제1 자성층;
상기 제1 방향으로 자화 방향이 고정된 제3 자성층;
상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층;
상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 터널 장벽층; 및
상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 비자성층을 포함하고,
상기 제2 방향은, 막면에 대해 수평인 방향 및 수직인 방향에 대해 0도 초과 90도 미만인 소정 각도를 갖도록 기울어진
데이터 저장 시스템.
◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 메모리 및 상기 버퍼 메모리 중 하나 이상은,
제1 방향의 자화 용이축을 가지며, 자화 방향이 가변적인 제1 자성층;
상기 제1 방향으로 자화 방향이 고정된 제3 자성층;
상기 제1 자성층과 상기 제3 자성층 사이에 개재되며, 상기 제1 방향과 다른 제2 방향으로 자화 방향이 고정된 제2 자성층;
상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 터널 장벽층; 및
상기 제2 자성층과 상기 제3 자성층 사이에 개재되는 비자성층을 포함하고,
상기 제2 방향은, 막면에 대해 수평인 방향 및 수직인 방향에 대해 0도 초과 90도 미만인 소정 각도를 갖도록 기울어진
메모리 시스템.
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