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KR102084726B1 - 반도체 소자 - Google Patents

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KR102084726B1
KR102084726B1 KR1020130133749A KR20130133749A KR102084726B1 KR 102084726 B1 KR102084726 B1 KR 102084726B1 KR 1020130133749 A KR1020130133749 A KR 1020130133749A KR 20130133749 A KR20130133749 A KR 20130133749A KR 102084726 B1 KR102084726 B1 KR 102084726B1
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삼성전자주식회사
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Abstract

반도체 소자가 제공될 수 있다. 반도체 소자는 층간 절연막을 관통하는 콘택 플러그; 상기 층간 절연막 상에 배치되고, 상기 콘택 플러그의 중심축으로부터 옆으로 오프셋된 중심축을 갖는 필라 패턴; 상기 콘택 플러그 상에 배치되고, 상기 콘택 플러그와 전기적으로 연결되는 패드; 및 상기 필라 패턴 상에 제공되며, 상기 패드와 전기적으로 연결되는 정보 저장부를 포함할 수 있다.

Description

반도체 소자{semiconductor device}
본 발명은 반도체에 관한 것으로, 보다 상세하게는 정보 저장 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들 중에서 정보 저장 소자는 논리 데이터를 저장할 수 있다. 전자 산업의 발전과 함께 정보 저장 소자는 더욱 고집적화 되고 있다. 이로써, 정보 저장 소자를 구성하는 요소들의 선폭들이 감소 되고 있다.
또한, 정보 저장 소자의 고집적화와 함께, 정보 저장 소자의 높은 신뢰성이 요구되고 있다. 하지만, 고집적화로 인하여, 정보 저장 소자의 신뢰성이 저하될 수 있다. 따라서, 정보 저장 소자의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 일 과제는 신뢰성이 향상된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 고집적화된 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따르면, 반도체 소자는 기판 상의 층간 절연막; 상기 층간 절연막을 관통하는 콘택 플러그; 상기 층간 절연막 상에 배치되고, 상기 콘택 플러그의 중심축으로부터 옆으로 오프셋된 중심축을 갖는 필라 패턴; 상기 콘택 플러그 상에 배치되어, 상기 필라 패턴의 측벽을 따라 연장되며, 상기 콘택 플러그와 전기적으로 연결되는 패드; 및 상기 필라 패턴 상에 제공되며, 상기 패드와 전기적으로 연결되는 정보 저장부를 포함할 수 있다.
일 실시예에 따르면, 상기 패드는 상기 필라 패턴의 측벽을 따라 연장되고, 상기 정보 저장부는 상기 패드의 연장부의 최상면과 접촉할 수 있다.
일 실시예에 따르면, 상기 필라 패턴의 상면은 상기 패드의 최상면과 동일한 레벨을 가지며, 상기 정보 저장부는 상기 필라 패턴의 상면 및 상기 패드의 최상면을 덮을 수 있다.
일 실시예에 따르면, 상기 패드의 연장부는 상기 필라 패턴 및 상기 정보 저장부 사이로 더 연장될 수 있다.
일 실시예에 따르면, 상기 층간 절연막 상에 배치된 상부 층간 절연막을 더 포함하되, 상기 상부 층간 절연막은 상기 필라 패턴의 측벽 및 상기 패드를 덮을 수 있다.
일 실시예에 따르면, 상기 정보 저장부의 중심축은 상기 콘택 플러그의 중심축으로부터 옆으로 오프셋되며, 상기 정보 저장부의 중심축, 상기 콘택 플러그의 중심축, 및 상기 필라 패턴의 중심축은 상기 기판의 상면과 수직할 수 있다.
일 실시예에 따르면, 상기 필라 패턴은 전도성 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 필라 패턴은 절연성 물질을 포함할 수 있다.
본 발명의 개념에 따른 반도체 소자는 복수의 메모리 셀들을 포함하는 기판; 및 상기 기판을 덮는 층간 절연막을 포함하되, 상기 메모리 셀들 각각은 상기 층간 절연막을 관통하는 콘택 플러그; 상기 층간 절연막 상에 배치되고, 상기 콘택 플러그의 중심축과 다른 중심축을 갖는 필라 패턴; 상기 콘택 플러그를 덮으며, 상기 콘택 플러그와 전기적으로 접속하고, 상기 필라 패턴의 측벽을 따라 연장되는 패드; 및 상기 필라 패턴 상에 배치되며, 상기 패드와 전기적으로 연결되는 정보 저장부를 포함할 수 있다.
일 실시예에 따르면, 상기 정보 저장막은 상기 패드의 연장부의 최상면과 접촉할 수 있다.
일 실시예에 따르면, 하나의 행을 구성하는 상기 메모리 셀들 중에서, 상기 홀수 번째 메모리 셀에 포함된 콘택 플러그 및 필라 패턴의 중심축들 사이의 간격은, 상기 짝수 번째 메모리 셀에 포함된 콘택 플러그 및 필라 패턴의 중심축들 사이의 간격과 다를 수 있다.
일 실시예에 따르면, 하나의 행을 구성하는 상기 메모리 셀들에 포함된 상기 정보 저장부들 사이의 간격은 동일할 수 있다.
일 실시예에 따르면, 상기 필라 패턴들 사이에 제공되며, 상기 패드들을 덮는 상부 층간 절연막을 포함하되, 상기 상부 층간 절연막의 최상면은 상기 패드의 최상면과 동일한 레벨을 가질 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 개념에 따르면, 필라 패턴의 중심축이 콘택 플러그의 중심축으로부터 옆으로 오프셋될 수 있다. 정보 저장부는 필라 패턴 상에 제공되며, 패드를 통하여 콘택 플러그와 전기적으로 연결될 수 있다. 제1 층간 절연막 및 필라 패턴의 측벽 상에서, 패드를 덮는 제2 층간 절연막이 형성될 수 있다. 정보 저장부의 형성 시, 패드는 제2 층간 절연막에 의해 식각 공정에 노출되지 않을 수 있다. 정보 저장부의 측벽 상에 패드의 식각 부산물이 재증착(redeposition)되지 않아, 정보 저장부의 전기적 쇼트의 발생이 방지될 수 있다. 본 발명의 반도체 소자는 신뢰성이 향상되고, 고집적화될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 도시한 평면도이다.
도 2는 도 1의 II-II'선을 따라 자른 단면도이다.
도 3은 도 1의 III-III'선을 따라 자른 단면도이다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 단면도들로서, 각각 도 1의 II-II'선 및 III-III'선을 따라 자른 단면도이다.
도 6 및 도 7은 본 발명의 실시예들에 따른 정보 저장부를 설명한 단면도들이다.
도 8 내지 도 12는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다.
도 13은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 일 실시예에 따른 반도체 소자에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 도시한 평면도이다. 도 2는 도 1의 II-II'선을 따라 자른 단면도이다. 도 3은 도 1의 III-III'선을 따라 자른 단면도이다.
도 1 내지 도 3을 참조하면, 복수의 메모리 셀들(MC)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘, 게르마늄, 및/또는 실리콘-게르마늄을 포함할 수 있다. 소자 분리 패턴들(102)이 기판(100)에 형성되어, 활성 라인 패턴들(ALP)을 정의할 수 있다. 평면적 관점에서, 소자 분리 패턴들(102) 및 활성 라인 패턴들(ALP)은 제1 방향(D1)을 따라 나란하게 연장될 수 있다. 소자 분리 패턴들(102) 및 활성 라인 패턴들(ALP)은 제1 방향(D1)에 수직한 제2 방향(D2)을 따라 교대로 배열될 수 있다. 활성 라인 패턴들(ALP)은 제1 도전형의 도펀트를 포함할 수 있다.
리세스 영역들(104i, 104c)이 활성 라인 패턴들(ALP) 및 소자 분리 패턴들(102)을 가로지를 수 있다. 리세스 영역들(104i, 104c)은 제2 방향(D2)으로 나란히 연장된 그루브 형태들일 수 있다. 리세스 영역들(104i, 104c)은 격리 리세스 영역들(104i, isolation recess regions) 및 게이트 리세스 영역들(104c, gate recess regions)을 포함할 수 있다. 격리 리세스 영역들(104i)은 각 활성 라인 패턴(ALP)을 셀 활성부들(CA)로 분할시킬 수 있다. 각 셀 활성부(CA)는 서로 인접한 한 쌍의 격리 리세스 영역들(104i) 사이에 위치한 각 활성 라인 패턴(ALP)의 일부분일 수 있다. 즉, 각 셀 활성부(CA)는 서로 인접한 한 쌍의 상기 소자 분리 패턴들(102) 및 서로 인접한 한 쌍의 상기 격리 리세스 영역들(104i)에 의해 정의될 수 있다. 게이트 리세스 영역들(104c)은 각 셀 활성부(CA)를 가로지를 수 있다. 이 경우에, 한 쌍의 셀 트랜지스터들이 상기 각 셀 활성부(CA)에 형성될 수 있다. 각 게이트 리세스 영역(104c)의 폭은 상기 각 격리 리세스 영역(104i)의 폭과 같거나 다를 수 있다. 게이트 및 격리 리세스 영역들(104c, 104i)의 각각의 상기 깊이는 소자 분리 패턴들(102)의 하부면의 깊이 보다 작을 수 있다. 리세스 영역들(104i, 104c)은 본 명세서에 한정되지 않으며, 다양한 형상을 가질 수 있다.
셀 게이트 전극들(CG, cell gate electrodes)이 게이트 리세스 영역들(104c) 내에 배치될 수 있으며, 셀 게이트 유전막(106c)이 각 게이트 리세스 영역(104c)의 내면 및 각 셀 게이트 전극(CG) 사이에 배치될 수 있다. 각 게이트 리세스 영역(104c)의 형태에 기인하여, 각 셀 게이트 전극(CG)은 제2 방향(D2)으로 연장된 라인 형태를 가질 수 있다. 각 셀 게이트 전극(CG)을 포함하는 트랜지스터는 각 게이트 리세스 영역(104c)에 의하여 리세스된 채널 영역을 가질 수 있다.
격리 게이트 전극들(IG, isolation gate electrodes)이 격리 리세스 영역들(104i) 내에 배치될 수 있으며, 격리 게이트 유전막(106i)이 각 격리 리세스 영역(104i)의 내면 및 각 격리 게이트 전극(IG) 사이에 배치될 수 있다. 각 격리 게이트 전극(IG)은 제2 방향(D2)으로 연장된 라인 형태를 가질 수 있다. 반도체 소자(1)의 동작 시에, 격리 전압이 각 격리 게이트 전극(IG)에 인가될 수 있다. 격리 전압은 각 격리 리세스 영역(104i)의 내면 아래에 채널이 형성되는 것을 방지할 수 있다. 즉, 격리 전압에 의하여 각 격리 게이트 전극(IG) 아래의 격리 채널 영역이 턴-오프(turn-off) 된다. 이로 인하여, 각 활성 라인 패턴(ALP)으로부터 분할된 상기 셀 활성부들(CA)은 서로 전기적으로 격리될 수 있다.
다른 예로, 셀 및 격리 게이트 전극들(CG, IG)은 기판(100)의 상면 상에 제공될 수 있다. 셀 및 격리 게이트 전극들(CG, IG)은 본 명세서의 설명에 한정되지 않으며, 다양할 수 있다.
각 셀 게이트 전극(CG)은 도펀트로 도핑된 반도체 물질(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물) 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다. 격리 게이트 전극(IG)은 셀 게이트 전극(CG)과 동일한 물질을 포함할 수 있다. 캐핑 패턴들(108)이 셀 및 격리 게이트 전극들(CG, IG) 상의 상기 리세스 영역들(104c, 104i)을 채울 수 있다. 캐핑 패턴들(108)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다. 셀 게이트 유전막(106c) 및 격리 게이트 유전막(106i)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 고유전물(예를 들어, 절연성 금속 산화물)을 포함할 수 있다.
제1 도핑 영역(SD1)이 각 셀 게이트 전극(CG)의 일 측의 각 셀 활성부(CA) 내에 배치될 수 있으며, 제2 도핑 영역(SD2)이 각 셀 게이트 전극(CG)의 타 측의 각 셀 활성부(CA) 내에 배치될 수 있다. 일 예로, 제1 도핑 영역(SD1)은 상기 인접한 한 쌍의 셀 게이트 전극들(CG) 사이의 각 셀 활성부(CA) 내에 배치될 수 있으며, 한 쌍의 상기 제2 도핑 영역(SD2)들이 상기 한 쌍의 셀 게이트 전극들(CG)을 사이에 두고 상기 각 셀 활성부(CA)의 양 가장자리 영역들 내에 각각 배치될 수 있다. 제1 및 제2 도핑 영역들(SD1, SD2)은 셀 트랜지스터의 소스/드레인 영역들에 해당할 수 있다. 제1 및 제2 도핑 영역들(SD1, SD2)은 각 셀 활성부(CA)의 제1 도전형과 다른 상기 제2 도전형의 도펀트들로 도핑될 수 있다. 상기 제1 도전형의 도펀트 및 제2 도전형의 도펀트 중에 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다.
제1 층간 절연막(110)이 기판(100) 상에 배치될 수 있다. 제1 층간 절연막(110)은 제1 하부 층간 절연막(111) 및 제1 상부 층간 절연막(113)을 포함할 수 있다. 제1 하부 층간 절연막(111)은 산화물, 질화물, 및/또는 산화질화물을 포함할 수 있다. 소스 라인(SL)이 제1 하부 층간 절연막(111)을 관통하며, 제1 도핑 영역(SD1)과 전기적으로 접속될 수 있다. 소스 라인(SL)은 제2 방향(D2)으로 나란히 연장될 수 있다. 소스 라인(SL)의 상면은 상기 제1 하부 층간 절연막(111)의 상부면과 실질적으로 공면을 이룰 수 있다. 소스 라인(SL)은 전도성 물질을 포함할 수 있다. 예를 들어, 소스 라인(SL)은 도펀트로 도핑된 반도체 물질, 금속, 도전성 금속 질화물, 및 금속-반도체 화합물 중에서 적어도 하나를 포함할 수 있다. 제1 상부 층간 절연막(113)이 제1 하부 층간 절연막(111) 및 소스 라인(SL)의 상에 배치될 수 있다. 제1 상부 층간 절연막(113)은 산화물, 질화물, 및/또는 산화질화물을 포함할 수 있다.
복수의 메모리 셀들(MC)이 기판(100) 상에 제공될 수 있다. 메모리 셀들(MC)은 기판(100) 상에 2차원적으로 배치될 수 있다. 예를 들어, 메모리 셀들(MC)은 제1 방향(D1)의 행들 및 제2 방향(D2)의 열들을 따라 배열될 수 있다. 메모리 셀들(MC) 각각은 콘택 플러그(CP), 패드(200), 필라 패턴(210), 및 정보 저장부(DS)를 각각 포함할 수 있다. 각 메모리 셀(MC)은 자기 메모리 셀(MC)일 수 있다.
콘택 플러그(CP)가 제1 층간 절연막(110)을 관통하여, 기판(100)의 제2 도핑 영역(SD2)에 전기적으로 접속될 수 있다. 콘택 플러그(CP)는 전도성 물질, 예를 들어, 금속(ex, 텅스텐, 알루미늄, 티타늄 및/또는 탄탈륨), 및/또는 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물 및/또는 텅스텐 질화물)을 포함할 수 있다.
필라 패턴(210)이 제1 층간 절연막(110) 상에 배치될 수 있다. 필라 패턴(210)은 제1 층간 절연막(110)의 상면 상으로 돌출될 수 있다. 예를 들어, 필라 패턴(210)은 제3 방향(D3)으로 돌출될 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2) 모두에 수직할 수 있다. 필라 패턴(210)의 중심축(A2)은 콘택 플러그(CP)의 중심축(A1)으로부터 옆으로 오프셋(offset)될 수 있다. 필라 패턴(210) 및 콘택 플러그(CP)의 중심축들(A1, A2)은 기판(100)의 상면과 수직할 수 있다. 예를 들어, 상기 중심축들(A1, A2)은 제3 방향(D3)과 나란할 수 있다. 필라 패턴(210)은 전도성 물질 또는 절연성 물질을 포함할 수 있다. 하나의 행을 구성하는 메모리 셀들(MC) 중에서, 홀수 번째 메모리 셀(MC)의 필라 패턴(210) 및 콘택 플러그(CP)의 중심축들(A1, A2) 사이의 간격(B1)은, 짝수 번째 메모리 셀들(MC)의 필라 패턴(210) 및 콘택 플러그(CP)의 중심축들(A1, A2) 사이의 간격(B2)과 다를 수 있다. 예를 들어, 홀수 번째 메모리 셀(MC)의 필라 패턴(210)은 콘택 플러그(CP)와 중첩되지 않고, 짝수 번째 메모리 셀(MC)의 필라 패턴(210)은 콘택 플러그(CP)와 중첩될 수 있다. 상기 각 행은 제1 방향(D1)과 나란할 수 있다.
패드(200)가 제1 층간 절연막(110) 상에 배치될 수 있다. 콘택 플러그(CP)의 상면(CPa)의 적어도 일부가 패드(200)에 의해 덮일 수 있다. 패드(200)는 콘택 플러그(CP)와 전기적으로 연결될 수 있다. 패드(200)는 필라 패턴(210)의 측벽(210c)을 따라 연장될 수 있다. 패드(200)의 연장부의 최상면(200a)은 필라 패턴(210)의 상면(210a)과 동일한 레벨을 가질 수 있다. 패드(200)는 금속 및 금속 질화물과 같은 전도성 물질을 포함할 수 있다. 예를 들어, 패드(200)는 티타늄 질화물을 포함할 수 있다. 일 예로, 패드(200)는 필라 패턴(210)과 동일한 물질을 포함할 수 있다. 이 경우, 필라 패턴(210)은 전도성 물질로 구성될 수 있다. 다른 예로, 패드(200)는 필라 패턴(210)과 다른 물질을 포함할 수 있다. 이 경우, 필라 패턴(210)은 전도성 물질 또는 절연성 물질을 포함할 수 있다.
정보 저장부(DS)가 필라 패턴(210) 상에 제공될 수 있다. 정보 저장부(DS)는 콘택 플러그(CP)와 다른 중심축을 가질 수 있다. 예를 들어, 정보 저장부(DS)의 중심축은 콘택 플러그(CP)의 중심축(A1)으로부터 옆으로 오프셋될 수 있다. 정보 저장부(DS)의 중심축은 기판(100)의 상면과 수직할 수 있다. 하나의 행을 구성하는 상기 메모리 셀들(MC) 중에서, 홀수 번째 메모리 셀(MC)의 정보 저장부(DS) 및 콘택 플러그(CP)의 중심축들 사이의 간격은, 짝수 번째 메모리 셀(MC)의 정보 저장부(DS) 및 콘택 플러그(CP)의 중심축들 사이의 간격과 다를 수 있다. 하나의 행을 구성하는 상기 메모리 셀들(MC)에서, 서로 인접한 정보 저장부(DS)들 사이의 간격(C)은 동일할 수 있다.
서로 인접한 두 행에서, 하나의 행을 구성하는 메모리 셀들(MC)의 각 정보 저장부(DS)는, 다른 행을 구성하는 메모리 셀들(MC) 각 정보 저장부(DS)로부터 제1 방향(D1)으로 일정한 피치만큼 이동한 위치에 배열될 수 있다. 예를 들어, 홀수 행의 정보 저장부(DS) 및 짝수 행의 정보 저장부(DS)는 제2 방향(D2)을 따라 교대로 배열될 수 있다. 본 발명에 따른 정보 저장부(DS)의 배열은 고집적화에 유리할 수 있다.
정보 저장부(DS)는 필라 패턴(210)의 상면(210a) 및 패드(200)의 최상면(200a)를 덮을 수 있다. 정보 저장부(DS)는 패드(200)를 통하여 콘택 플러그(CP)와 전기적으로 연결될 수 있다. 일 예로, 필라 패턴(210)이 절연성 물질을 포함하는 경우, 정보 저장부(DS)는 패드(200)의 최상면(200a)과 접촉함에 따라, 콘택 플러그(CP)와 전기적으로 연결될 수 있다. 다른 예로, 필라 패턴(210)이 도전성 물질을 포함하는 경우, 정보 저장부(DS)는 필라 패턴(210) 및 패드(200)와 전기적으로 연결될 수 있다.
제2 층간 절연막(120)이 패드(200)를 덮을 수 있다. 예를 들어, 제2 층간 절연막(120)은 콘택 플러그(CP) 상의 패드(200) 및 필라 패턴(210)의 측벽(210c) 상으로 연장된 패드(200) 상에 제공될 수 있다. 제2 층간 절연막(120)의 최상면(120a)은 패드(200)의 최상면(200a)과 동일한 레벨을 가질 수 있다. 제2 층간 절연막(120)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물을 포함할 수 있다.
제3 층간 절연막(130)이 제2 층간 절연막(120) 상에 배치될 수 있다. 제3 층간 절연막(130)은 정보 저장부(DS)의 상면 및 측벽 상에 제공될 수 있다. 제3 층간 절연막(130)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물을 포함할 수 있다.
비트 라인들(BL)이 제3 층간 절연막(130) 상에 배치될 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 나란히 배열될 수 있다. 비트 라인들(BL)은 전도성 물질, 예를 들어, 금속을 포함할 수 있다. 각 비트 라인(BL)은 하나의 행을 구성하는 메모리 셀들(MC)의 각 정보 저장부(DS)와 공통적으로 접속할 수 있다. 각 비트 라인들(BL)에 공통적으로 접속하는 정보 저장부들(DS) 사이의 간격(C)은 동일할 수 있다. 일 예로, 각 비트 라인(BL)은 정보 저장부(DS)의 상면과 직접 접촉할 수 있다. 다른 예로, 각 비트 라인들(BL)은 상부 콘택 플러그(미도시)를 통하여 정보 저장부(DS)와 전기적으로 연결될 수 있다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 단면도들로서, 각각 도 1의 II-II'선 및 III-III'선을 따라 자른 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4를 도 1 및 3과 함께 참조하면, 반도체 소자(2)는 복수의 메모리 셀들(MC)이 제공된 기판(100)을 포함할 수 있다. 기판(100)은 앞서 도 1 내지 3의 예로써 설명한 기판(100)일 수 있다. 예를 들어, 기판(100)은 활성 라인 패턴들(ALP)을 정의하는 소자 분리 패턴들(102), 소스 라인(SL), 격리 게이트 전극들(IG), 및 셀 게이트 전극들(CG)을 포함할 수 있다. 제1 도핑 영역(SD1)이 각 셀 게이트 전극(CG)의 일 측의 각 셀 활성부(CA) 내에 배치될 수 있으며, 제2 도핑 영역(SD2)이 각 셀 게이트 전극(CG)의 타 측의 각 셀 활성부(CA) 내에 배치될 수 있다. 층간 절연막들(110, 120, 130)이 기판(100) 상에 제공될 수 있다.
복수의 메모리 셀들(MC)이 기판(100) 상에 제공될 수 있다. 각 메모리 셀들(MC)은 콘택 플러그(CP), 패드(200), 필라 패턴(210), 및 정보 저장부(DS)를 포함할 수 있다. 필라 패턴(210)의 중심축은 콘택 플러그(CP)의 중심축으로부터 옆으로 오프셋될 수 있다. 도 1에 도시된 바와 같이, 하나의 행을 구성하는 메모리 셀들(MC) 중에서, 홀수 번째 메모리 셀(MC)의 필라 패턴(210) 및 콘택 플러그(CP)의 중심축들(A1, A2) 사이의 간격(B1)은, 짝수 번째 메모리 셀들(MC)의 필라 패턴(210) 및 콘택 플러그(CP)의 중심축들(A1, A2) 사이의 간격(B2)과 다를 수 있다. 패드(200)는 제1 층간 절연막(110) 상에서 콘택 플러그(CP)의 상면(CPa) 및 필라 패턴(210)의 측벽(210c)을 덮을 수 있다. 패드(200)는 필라 패턴(210)의 상면(210a)으로 더 연장될 수 있다. 예를 들어, 패드(200)는 필라 패턴(210)의 상면(210a) 및 정보 저장부(DS) 사이에 제공될 수 있다. 패드(200)의 최상면(200a)은 필라 패턴(210)의 상면(210a)보다 높은 레벨을 가질 수 있다. 정보 저장부(DS)는 필라 패턴(210) 상에 배치되며, 패드(200)의 최상면(200a)을 덮을 수 있다. 정보 저장부(DS)는 패드(200)를 통하여 콘택 플러그(CP) 및 제2 도핑 영역(SD2)과 전기적으로 연결될 수 있다. 정보 저장부(DS)의 중심축은 콘택 플러그(CP)의 중심축(A1)으로부터 옆으로 오프셋될 수 있다. 제2 층간 절연막(120)이 제1 층간 절연막(110) 상에서 배치될 있다. 제2 층간 절연막(120)은 콘택 플러그(CP)의 상면(CPa) 및 필라 패턴(210)의 측벽(210c) 상에 제공되어, 패드(200)를 덮을 수 있다. 제2 층간 절연막(120)의 최상면(120a)은 패드(200)의 최상면(200a)과 동일한 레벨을 가질 수 있다. 하나의 행을 구성하는 상기 메모리 셀들(MC)에 포함된 인접한 정보 저장부들(DS)의 중심축들 사이의 간격(C)은 동일할 수 있다.
비트 라인들(BL)은 제3 층간 절연막(130) 상에서, 제1 방향(D1)으로 나란히 배열될 수 있다. 각 비트 라인(BL)은 하나의 행을 구성하는 상기 메모리 셀들(MC)의 정보 저장부들(DS)과 공통적으로 접속할 수 있다.
도 6 및 도 7은 본 발명의 실시예들에 따른 정보 저장부를 설명한 단면도들이다. 도 6 및 도 7을 참조하여, 상기 정보 저장부가 보다 상세하게 설명된다.
도 6를 참조하면, 본 발명의 일 실시예에 따른 정보 저장부(DS)는 기준 패턴(311), 자유 패턴(313), 및 상기 기준 패턴(311) 및 상기 자유 패턴(313) 사이에 배치된 터널 배리어 패턴(312)을 포함할 수 있다. 기준 패턴(311)은 일 방향으로 고정된 자화방향(321)을 가질 수 있고, 자유 패턴(313)은 기준 패턴(311)의 자화방향(321)에 평행 또는 반평행하도록 변경 가능한 자화방향(323)을 가질 수 있다. 기준 패턴(311) 및 자유 패턴(313)의 자화방향들(321, 323)은 터널 배리어 패턴(312)의 자유 패턴(313)과 접촉된 일면에 평행할 수 있다. 기준 패턴(311), 터널 배리어 패턴(312) 및 자유 패턴(313)은 자기터널접합(magnetic tunnel junction)을 구성할 수 있다.
상기 자유 패턴(313)의 상기 자화방향(323)이 상기 기준 패턴(311)의 상기 자화방향(321)과 평행한 경우에, 정보 저장 요소(DS)는 제1 저항 값을 가질 수 있으며, 상기 자유 패턴(313)의 상기 자화방향(323)이 상기 기준 패턴(311)의 상기 자화방향(321)에 반평행한 경우에, 정보 저장 요소(DS)는 제2 저항 값을 가질 수 있다. 여기서, 상기 제1 저항 값은 상기 제2 저항 값 보다 작을 수 있다. 이러한 저항 값의 차이를 이용하여 상기 정보 저장 요소(DS)는 논리 데이터를 저장할 수 있다. 상기 자유 패턴(313)의 자화방향(323)은 프로그램 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다.
상기 기준 패턴(311) 및 상기 자유 패턴(313)은 강자성 물질을 포함할 수 있다. 상기 기준 패턴(311)은 상기 기준 패턴(311) 내 강자성 물질의 자화방향을 고정시키는(pinning) 반강자성 물질을 더 포함할 수 있다. 상기 터널 배리어 패턴(312)은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 중에서 적어도 하나를 포함할 수 있다.
상기 정보 저장부(DS)는 하부 전극(301) 및 상부 전극(302)을 더 포함할 수 있다. 상기 기준 패턴(311), 상기 터널 배리어 패턴(312) 및 상기 자유 패턴(313)은 상기 하부 전극(301) 및 상기 상부 전극(302) 사이에 배치될 수 있다. 도시된 바와 같이, 상기 기준 패턴(311), 상기 터널 배리어 패턴(312) 및 상기 자유 패턴(313)이 상기 하부 전극(301) 상에 차례로 배치될 수 있으며, 상기 상부 전극(302)이 상기 자유 패턴(313) 상에 배치될 수 있다. 이와는 달리, 상기 자유 패턴(313), 상기 터널 배리어 패턴(312), 및 상기 기준 패턴(311)이 상기 하부 전극(301) 상에 차례로 적층될 수 있다. 상기 하부 전극(301) 및 상기 상부 전극(302)은 티타늄 질화물, 탄탈륨 질화물, 또는 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수 있다. 상기 상부 전극(302)은, 상기 정보 저장부(DS) 상의 비트 라인(BL)과 전기적으로 접속될 수 있다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 정보 저장부(DS)는 차례로 기준 수직 패턴(411), 터널 배리어 패턴(412), 및 자유 수직 패턴(413), 및 상기 기준 수직 패턴(411)과 자유 수직 패턴(413) 사이에 개재된 터널 배리어 패턴(412)을 포함할 수 있다. 상기 기준 수직 패턴(411)은 일 방향으로 고정된 자화방향(421)을 가질 수 있으며, 상기 자유 수직 패턴(413)은 상기 기준 수직 패턴(411)의 고정된 자화방향(421)에 대하여 평행 또는 반평행하도록 변경 가능한 자화방향(423)을 가질 수 있다. 여기서, 상기 기준 및 자유 수직 패턴들(411, 413)의 자화방향들(421, 423)은 상기 자유 수직 패턴(413)과 접촉된 상기 터널 배리어 패턴(412)의 일면에 실질적으로 수직(perpendicular)할 수 있다.
상기 기준 수직 패턴(411) 및 상기 자유 수직 패턴(413)은 CoFeTb, CoFeGd, CoFeDy와 같은 수직 자성 물질, L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 여기서, 상기 기준 수직 패턴(411)은 상기 자유 수직 패턴(413)에 비하여 두꺼울 수 있으며, 상기 기준 수직 패턴(411)의 보자력이 상기 자유 수직 패턴(413)의 보자력 보다 클 수 있다.
상기 터널 배리어 패턴(412)은 산화마그네슘, 산화티타늄, 산화알루미늄, 산화마그네슘아연 또는 산화마그네슘붕소 등에서 적어도 하나를 포함할 수 있다.
상기 정보 저장부(DS)는 하부 전극(401) 및 상부 전극(402)을 더 포함할 수 있다. 도시된 바와 같이, 상기 기준 수직 패턴(411), 상기 터널 배리어 패턴(412) 및 상기 자유 수직 패턴(413)이 상기 하부 전극(401) 상에 차례로 적층될 수 있으며, 상기 상부 전극(402)이 상기 자유 수직 패턴(413) 상에 배치될 수 있다. 이와는 달리, 상기 자유 수직 패턴(413), 상기 터널 배리어 패턴(412) 및 상기 기준 수직 패턴(411)이 상기 하부 전극(401) 상에 차례로 적층될 수 있으며, 상기 상부 전극(402)이 상기 기준 수직 패턴(411) 상에 배치될 수 있다. 상기 하부 및 상부 전극들(401, 402)은 도전성 금속 질화물로 형성될 수 있다. 상기 상부 전극(402)은, 상기 정보 저장부(DS) 상에 형성되는 비트 라인(BL)과 전기적으로 접속될 수 있다.
이하, 본 발명의 개념에 따른 반도체 소자의 제조방법을 설명한다.
도 8 내지 도 12는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 8을 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은 앞서 도 1 내지 3의 예로써 설명한 기판(100)일 수 있다. 예를 들어, 기판(100)은 활성 라인 패턴들(도 1에서 ALP)을 정의하는 소자 분리 패턴들(도 3에서 102), 격리 게이트 전극들(IG), 및 셀 게이트 전극들(CG)을 포함할 수 있다. 각 셀 활성부(CA)가 서로 인접한 한 쌍의 상기 격리 리세스 영역들(104i)에 의해 정의될 수 있다. 제1 도핑 영역(SD1)은 서로 인접한 한 쌍의 셀 게이트 전극들(CG) 사이의 각 셀 활성부(CA) 내에 형성될 수 있으며, 한 쌍의 상기 제2 도핑 영역들(SD2)이 상기 한 쌍의 셀 게이트 전극들(CG)을 사이에 두고 상기 각 셀 활성부(CA)의 양 가장자리 영역들 내에 각각 형성될 수 있다.
제1 층간 절연막(110) 및 콘택 플러그(CP)가 기판(100) 상에 형성될 수 있다. 제1 층간 절연막(110) 및 콘택 플러그(CP)는 도 1 내지 도 3의 예로써 설명한 제1 층간 절연막(110) 및 콘택 플러그(CP)일 수 있다. 예를 들어, 제1 하부 층간 절연막(111)이 기판(100)을 덮도록 형성될 수 있다. 소스 라인들(SL)이 제1 층간 절연막을 관통하여, 제1 도핑 영역(SD)과 전기적으로 접속될 수 있다. 제1 상부 층간 절연막(113)이 제1 하부 층간 절연막(111) 및 소스 라인들(SL) 상에 형성될 수 있다. 제1 층간 절연막(110)이 식각되어, 기판(100)의 제2 도핑 영역(SD2)을 노출시키는 콘택홀(115)이 형성될 수 있다. 콘택홀(115) 내에 도전성 물질이 채워져, 제2 도핑 영역(SD2)과 전기적으로 연결되는 콘택 플러그(CP)가 형성될 수 있다.
필라막(미도시)이 제1 층간 절연막(110) 상에 형성되어, 제1 층간 절연막(110)을 덮을 수 있다. 필라막(미도시)은 전도성 물질 또는 절연성 물질을 포함할 수 있다. 필라막(미도시)의 식각에 의해, 필라 패턴들(210)이 분리될 수 있다. 필라 패턴(210)의 중심축은 콘택 플러그(CP)의 중심축과 다를 수 있다. 예를 들어, 필라 패턴(210)의 중심축은 콘택 플러그(CP)들의 중심축으로부터 옆으로 오프셋될 수 있다. 평면적 관점에서, 필라 패턴(210)은 도 1에 도시된 정보 저장부(DS)과 동일 또는 유사하게 배열될 수 있다. 도전막(201)이 제1 층간 절연막(110) 상에 형성될 수 있다. 도전막(201)은 콘택 플러그(CP)의 상면(CPa), 제1 층간 절연막(110), 및 필라 패턴(210)을 콘포말하게 덮을 수 있다. 예를 들어, 도전막(201)은 필라 패턴(210)의 측벽(210c) 및 상면(201a)을 덮을 수 있다. 도전막(201)은 금속 또는 금속 질화물, 예를 들어 티타늄 질화물을 포함할 수 있다.
도 9를 참조하면, 패드(200)가 제1 층간 절연막(110) 상에 형성될 수 있다. 예를 들어, 도전막(도 8에서 201)의 패터닝에 의해, 패드(200)가 분리될 수 있다. 도전막(201)은 포토레지스트 공정 및 식각공정에 의해 패터닝될 수 있다. 패드(200)의 최상면(200a)은 필라 패턴(210)의 상면(210a)보다 높은 레벨을 가질 수 있다. 제2 층간 절연막(120)이 제1 층간 절연막(110) 상에 형성될 수 있다. 제2 층간 절연막(120)은 필라 패턴(210)의 상면(210a), 필라 패턴(210)의 측벽(210c), 및 콘택 플러그(CP)의 상면(CPa) 상에 제공될 수 있다. 제2 층간 절연막(120)은 패드(200)를 덮을 수 있다.
도 10를 참조하면, 제2 층간 절연막(120)이 평탄화될 수 있다. 제2 층간 절연막(120)의 최상면(120a)은 패드(200)의 최상면(200a)과 동일한 레벨을 가질 수 있다. 이 때, 필라 패턴(210)의 상면(210a) 상의 패드(200)가 제거될 수 있다. 이에 따라, 패드(200)의 최상면(200a)은 필라 패턴(210)의 상면(210a)과 동일한 레벨을 가질 수 있다. 다른 예로, 필라 패턴(210) 의 상면(210a) 상에 제공된 패드(200)가 남아있을 수 있다. 이 경우, 도 4의 예로써 도시된 패드(200)가 형성될 수 있다.
도 11을 참조하면, 하부 전극층(501), 제1 자성물질층(511), 절연물질층(512), 제2 자성물질층(513), 및 상부 전극층(502)이 기판(100) 상에 차례로 형성될 수 있다. 하부 전극층(501) 및 상부 전극층(502)은 티타늄 질화물, 탄탈륨 질화물, 또는 텅스텐 질화물과 같은 도전성 금속 질화물을 포함할 수 있다. 절연물질층(512)은 산화마그네슘(magnesium oxide), 산화티타늄(titanium oxide), 산화알루미늄(aluminum oxide), 산화마그네슘아연(magnesium-zinc oxide) 또는 산화마그네슘붕소(magnesium-boron oxide) 중에서 적어도 하나를 포함할 수 있다. 일 예로, 제1 자성물질층(511) 및 제2 자성물질층(513)은 강자성 물질을 포함할 수 있다. 제1 자성물질층(511) 및 제2 자성물질층(513) 중에서 어느 하나는 반강자성 물질을 더 포함할 수 있다. 다른 예로, 제1 자성물질층(511) 및 제2 자성물질층(513)은 도 7의 예에서 설명한 CoFeTb, CoFeGd, CoFeDy와 같은 수직 자성 물질, L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다.
도 12를 참조하면, 정보 저장부(DS)가 필라 패턴(210) 상에 형성될 수 있다. 예를 들어, 도 11의 하부 전극층(501), 제1 자성물질층(511), 절연물질층(512), 제2 자성물질층(513), 및 상부 전극층(502)이 식각되어, 정보 저장부(DS)가 형성될 수 있다. 정보 저장부(DS)는 앞서 도 6의 예 또는 도 7의 예로써 설명한 정보 저장부(DS)일 수 있다. 정보 저장부(DS)의 중심축은 콘택 플러그(CP)의 중심축으로부터 옆으로 오프셋될 수 있다. 정보 저장부(DS)는 필라 패턴(210)의 상면(210a) 및 패드(200)의 최상면(200a)을 덮을 수 있다. 필라 패턴(210)이 생략되는 경우, 정보 저장부(DS)의 형성과정에서 패드(200)가 식각공정에 노출될 수 있다. 본 발명에 따르면, 필라 패턴(210)이 제공됨에 따라, 정보 저장부(DS) 형성 공정에서, 제2 층간 절연막(120)이 패드(200)를 덮을 수 있다. 정보 저장부(DS)의 형성 시, 패드(200)는 식각 공정에 노출되지 않을 수 있다. 따라서, 패드(200)의 식각 부산물이 정보 저장부(DS)의 측벽 상에 재증착(redeposition)되지 않을 수 있다. 본 발명에 따라 제조된 정보 저장부(DS)는 전기적 쇼트의 발생이 방지되고, 신뢰성이 향상될 수 있다.
하나의 행을 구성하는 상기 메모리 셀들(MC)에서, 서로 인접한 정보 저장부들(DS) 사이의 간격(C)은 동일할 수 있다. 이에 따라, 정보 저장부(DS)의 형성 시, 하부 전극층(도 10에서 501), 제1 자성물질층(도 10에서 511), 절연물질층(도 10에서 512), 제2 자성물질층(도 10에서 513), 또는 상부 전극층(도 10에서 502)의 식각 부산물이 정보 저장부(DS)의 측벽 상에 재증착되는 것이 방지될 수 있다.
도 1을 다시 참조하면, 제3 층간 절연막(130)이 제2 층간 절연막(120) 상에 형성될 수 있다. 비트 라인(BL)이 정보 저장부(DS) 상에 형성되어, 정보 저장부(DS)와 전기적으로 접속할 수 있다. 예를 들어, 각 비트 라인(BL)은 하나의 행을 구성하는 메모리 셀들(MC)의 각 정보 저장부(DS)와 공통적으로 접속할 수 있다.
<응용예>
도 13은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 14는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
도 13을 참조하면, 본 발명의 실시예들에 따른 반도체 소자들(1, 2) 중에서 적어도 하나를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.
도 14를 참조하면, 본 발명의 실시예들에 따른 반도체 소자들(1, 2) 중에서 적어도 하나는 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 소자(1, 2)를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자들(1, 2) 중에서 적어도 하나가 실장된 패키지는 상기 반도체 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상의 층간 절연막;
    상기 층간 절연막을 관통하는 콘택 플러그;
    상기 층간 절연막 상에 배치되고, 상기 콘택 플러그의 중심축으로부터 옆으로 오프셋된 중심축을 갖는 필라 패턴;
    상기 콘택 플러그 상에 배치되어, 상기 필라 패턴의 측벽을 따라 연장되며, 상기 콘택 플러그와 전기적으로 연결되는 패드; 및
    상기 필라 패턴 상에 제공되며, 상기 패드와 전기적으로 연결되는 정보 저장부를 포함하되,
    상기 패드는 상기 콘택 플러그의 상면의 적어도 일부를 덮는 반도체 소자.
  2. 제 1항에 있어서,
    상기 정보 저장부는 상기 패드의 연장부의 최상면과 접촉하는 반도체 소자.
  3. 제 2항에 있어서,
    상기 필라 패턴의 상면은 상기 패드의 최상면과 동일한 레벨을 가지며, 상기 정보 저장부는 상기 필라 패턴의 상면 및 상기 패드의 최상면을 덮는 반도체 소자.
  4. 제 2항에 있어서,
    상기 패드의 연장부는 상기 필라 패턴 및 상기 정보 저장부 사이로 더 연장되는 반도체 소자.
  5. 제 1항에 있어서,
    상기 층간 절연막 상에 배치된 상부 층간 절연막을 더 포함하되, 상기 상부 층간 절연막은 상기 필라 패턴의 측벽 및 상기 패드를 덮는 반도체 소자.
  6. 제 1항에 있어서,
    상기 필라 패턴은 전도성 물질을 포함하는 반도체 소자.
  7. 제 1항에 있어서,
    상기 필라 패턴은 절연성 물질을 포함하는 반도체 소자.
  8. 복수의 메모리 셀들을 포함하는 기판; 및
    상기 기판을 덮는 층간 절연막을 포함하되,
    상기 메모리 셀들 각각은:
    상기 층간 절연막을 관통하는 콘택 플러그;
    상기 층간 절연막 상에 배치되고, 상기 콘택 플러그의 중심축과 다른 중심축을 갖는 필라 패턴;
    상기 콘택 플러그의 상면의 적어도 일부를 덮으며, 상기 콘택 플러그와 전기적으로 접속하고, 상기 필라 패턴의 측벽을 따라 연장되는 패드; 및
    상기 필라 패턴 상에 배치되며, 상기 패드와 전기적으로 연결되는 정보 저장부를 포함하는 반도체 소자.
  9. 제 8항에 있어서,
    하나의 행을 구성하는 상기 메모리 셀들 중에서, 홀수 번째의 메모리 셀에 포함된 콘택 플러그 및 필라 패턴의 중심축들 사이의 간격은, 짝수 번째의 메모리 셀에 포함된 콘택 플러그 및 필라 패턴의 중심축들 사이의 간격과 다른 반도체 소자.
  10. 제 8항에 있어서,
    하나의 행을 구성하는 상기 메모리 셀들에 포함된 상기 정보 저장부들 사이의 간격은 동일한 반도체 소자.
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