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KR102052767B1 - 칩 전자부품 및 그 제조방법 - Google Patents

칩 전자부품 및 그 제조방법 Download PDF

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KR102052767B1
KR102052767B1 KR1020140179807A KR20140179807A KR102052767B1 KR 102052767 B1 KR102052767 B1 KR 102052767B1 KR 1020140179807 A KR1020140179807 A KR 1020140179807A KR 20140179807 A KR20140179807 A KR 20140179807A KR 102052767 B1 KR102052767 B1 KR 102052767B1
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filling
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chip electronic
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Abstract

본 발명의 일 측면은, 적어도 일면에 표면 단차가 형성된 자성체 본체와, 상기 자성체 본체의 내부에 배치된 코일 패턴부 및 상기 자성체 본체에서 상대적으로 두께가 얇은 영역의 적어도 일부를 메워 상기 표면 단차를 저감시키도록 형성된 충진부를 포함하는 칩 전자부품을 제공한다.

Description

칩 전자부품 및 그 제조방법{Chip electronic component and manufacturing method thereof}
본 발명은 칩 전자부품 및 그 제조방법에 관한 것이다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.
박막형 인덕터는 도금으로 코일 패턴부를 형성한 후, 자성체 분말 및 수지를 혼합시킨 자성체 분말-수지 복합체를 경화하여 자성체 본체를 제조하고, 자성체 본체의 외측에 외부전극을 형성하여 제조한다.
이러한 박막형 인턱터의 경우, 최근 세트의 복합화, 다기능화, 슬림화 등의 변화에 따라 칩의 두께를 더욱 얇게 하려는 시도가 계속되고 있다. 이에, 당 기술 분야에서는 이러한 칩의 슬림화 추세에서도 높은 성능과 신뢰성을 확보할 수 있는 방안이 요구된다.
일본공개특허 제2007-067214호
본 발명의 목적 중 하나는 본체의 표면에 생길 수 있는 단차를 저감하여, 특히 두께가 얇은 슬림화된 칩의 제조 시에 발생할 수 있는 깨짐이나 마운팅 불량 등의 문제를 줄일 수 있는 칩 전자부품 및 이를 효율적으로 제조할 수 있는 방법을 얻는 것이다.
본 발명의 일 측면은,
적어도 일면에 표면 단차가 형성된 자성체 본체와, 상기 자성체 본체의 내부에 배치된 코일 패턴부 및 상기 자성체 본체에서 상대적으로 두께가 얇은 영역의 적어도 일부를 메워 상기 표면 단차를 저감시키도록 형성된 충진부를 포함하는 칩 전자부품을 제공한다.
본 발명의 일 실시 예에서, 상기 충진부는 상기 자성체 본체와 동일한 물질로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 충진부는 상기 자성체 본체와 다른 물질로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 충진부는 수지부를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 충진부는 상기 수지부 내에 분산된 금속 입자를 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 충진부는 상기 수지부 내에 분산된 페라이트 입자를 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 충진부는 상기 수지부 내에 분산된 유전체 입자를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 자성체 본체의 두께는 0.6㎜보다 얇을 수 있다.
본 발명의 일 실시 예에서, 상기 충진부의 두께는 0.1㎜보다 두꺼울 수 있다.
본 발명의 일 실시 예에서, 상기 충진부에 의하여 상기 자성체 본체에서 상기 충진부가 적용된 면의 표면 단차는 0.05㎜보다 작을 수 있다.
본 발명의 일 실시 예에서, 상기 표면 단차는 상기 자성체 본체에서 상기 코일 패턴부가 형성된 영역에 대응하는 영역의 두께는 다른 영역보다 두껍게 형성된 형태를 가질 수 있다.
본 발명의 일 실시 예에서, 상기 코일 패턴부는 도금으로 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 코일 패턴부는 절연 기판의 일면에 배치된 제 1 코일 패턴부와, 상기 절연 기판의 일면과 대향하는 타면에 배치된 제 2 코일 패턴부를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 코일 패턴부는 나선 형상의 내부 코일부 및 상기 내부 코일부의 단부와 연결되며 상기 자성체 본체의 외부로 노출되는 인출부를 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 자성체 본체의 외측에 배치되며, 상기 인출부와 연결되는 외부전극을 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 자성체 본체는 금속 자성체 분말 및 열경화성 수지를 포함할 수 있다.
한편, 본 발명의 다른 측면은,
절연 기판 상에 코일 패턴부를 형성하는 단계와, 상기 코일 패턴부가 형성된 절연 기판의 상부 및 하부에 자성체 시트를 적층하여 자성체 본체를 형성하는 단계 및 상기 자성체 본체의 표면 단차를 저감시키도록 상기 자성체 본체에서 상대적으로 두께가 얇은 영역의 적어도 일부를 메워 충진부를 형성하는 단계를 포함하는 칩 전자부품의 제조방법을 제공한다.
본 발명의 일 실시 예에서, 상기 충진부를 형성하는 단계 후에 상기 자성체 본체 및 상기 충진부를 함께 경화시키는 단계를 더 포함할 수 있다.
본 발명의 일 실시 예에서, 상기 충진부를 형성하는 단계 전에 상기 자성체 본체를 경화시키는 단계를 더 포함할 수 있다.
본 발명의 여러 효과 중 일 효과로서, 특히 두께가 얇은 슬림화된 칩의 제조 시에 발생할 수 있는 깨짐이나 마운팅 불량 등의 문제를 줄일 수 있는 칩 전자부품을 제공할 수 있으며, 나아가 이러한 칩 전자부품을 효율적으로 제조할 수 있는 제조방법을 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 코일 패턴부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 칩 전자부품의 제공공정을 나타내는 개략적인 공정 순서도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시 예를 상세히 설명한다. 본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다. 또한, 본 실시 예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 예를 들어, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
한편, 본 명세서에서 사용되는 "일 실시 예(one example)"라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시 예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
칩 전자부품
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 그 일 예로서 박막형 인덕터로 설명하지만, 반드시 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태의 칩 전자부품에 따른 내부 코일부가 나타나게 도시한 개략 사시도이며, 도 2는 도 1의 I-I'선에 의한 단면도이다. 도 1 및 도 2를 함께 참조하면, 칩 전자부품의 일 예로서 전원 공급 회로의 전원 라인 등에 사용되는 박막형 인덕터가 개시된다.
본 발명의 일 실시형태에 따른 칩 전자부품(100)은 자성체 본체(50), 자성체 본체(50)의 내부에 매설된 코일 패턴부(61, 62), 자성체 본체(50)의 표면 단차를 메우는 충진부(51) 및 자성체 본체(50)의 외측에 배치되어 코일 패턴부(61, 62)와 연결된 제 1 및 제 2 외부전극(81, 82)을 포함하여 구성될 수 있다.
도 1에 나타낸 바를 기준으로 하면, 하기의 설명에서 '길이' 방향은 도 1의 'L' 방향, '폭' 방향은 'W' 방향, '두께' 방향은 'T' 방향으로 정의될 수 있다.
자성체 본체(50)는 칩 전자부품(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않고, 예를 들어, 페라이트 또는 금속 자성체 입자가 수지부에 충진되어 형성될 수 있다.
상기 물질들의 구체적인 예로서, 우선, 상기 페라이트는 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등의 물질로 이루어질 수 있으며, 자성체 본체(50)는 이러한 페라이트 입자가 에폭시나 폴리이미드 등의 수지에 분산된 형태를 가질 수 있다.
또한, 상기 금속 자성체 입자는 Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있고, 예를 들어, Fe-Si-B-Cr계 비정질 금속일 수 있으나, 반드시 이에 제한되는 것은 아니다. 이러한 금속 자성체 입자의 직경은 약 0.1㎛ 내지 30㎛일 수 있으며, 상술한 페라이트의 경우와 마찬가지로, 자성체 본체(50)는 이러한 금속 자성체 입자가 에폭시나 폴리이미드 등의 수지에 분산된 형태를 가질 수 있다.
도 1 및 도 2에 도시된 바와 같이, 자성체 본체(50)의 내부에 배치된 절연 기판(20)의 일면에는 제 1 코일 패턴부(61)가 배치되며, 상기 절연 기판(20)의 일면과 대향하는 타면에 제 2 코일 패턴부(62)가 배치될 수 있다. 이 경우, 제 1 및 제 2 코일 패턴부(61, 62)는 절연 기판(20)을 관통하여 형성되는 비아(미도시)를 통해 전기적으로 접속될 수 있다.
절연 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성될 수 있다. 절연 기판(20)의 중앙부는 관통되어 관통 홀을 형성하고, 상기 관통 홀은 자성 재료로 충진되어 코어부(55)를 형성할 수 있다. 이와 같이, 자성 재료로 충진되는 코어부(55)를 형성함으로써 박막형 인덕터의 성능을 향상시킬 수 있다.
제1 및 제2 코일 패턴부(61, 62)는 각각 나선(spiral) 형상으로 형성되어 코일의 메인 영역으로 작용하는 내부 코일부(41, 42)와, 내부 코일부(41, 42)의 단부와 연결되며 자성체 본체(50)의 일면으로 노출되는 인출부(46, 47)를 포함하여 구성될 수 있다. 이 경우, 인출부(46, 47)는 내부 코일부(41, 42)의 일 단부가 연장되어 형성되며, 자성체 본체(50)의 일면으로 노출되어 자성체 본체(50)의 외측에 배치된 외부전극(81, 82)과 연결될 수 있다.
제 1 및 제 2 코일 패턴부(61, 62)와 비아(미도시)는 전기 전도성이 뛰어난 금속을 포함하는 물질로 형성될 수 있으며, 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다. 이 경우, 박막 형상으로 제조하기 위한 바람직한 공정의 예로서, 제 1 및 제 2 코일 패턴부(61, 62)는 전기 도금법을 수행하여 형성할 수 있으며, 다만, 이와 유사한 효과를 보일 수 있는 것이라면 당 기술 분야에서 알려진 다른 공정을 이용할 수도 있을 것이다.
본 실시 형태의 경우, 자성체 본체(50)의 표면에는 충진부(51)가 형성되며, 구체적으로, 충진부(51)는 자성체 본체(50)의 표면에서 상대적으로 두께가 얇은 영역의 적어도 일부를 메워 표면 단차를 저감시키도록 형성된다. 자성체 본체(50)는 제조 과정에서 그 내부의 코일 패턴부(61, 62)로 인하여 표면에 단차가 발생할 수 있으며, 이러한 표면 단차는 자성체 본체(50)를 얇게 만들수록 더 커질 수 있다. 여기서, 얇은 두께의 기준을 예로 들면, 자성체 본체(50)의 두께(C)는 약 0.6㎜보다 얇도록 형성될 수 있다. 자성체 본체(50)에 표면 단차가 생길 경우, 제조 공정에서 여러 문제들을 야기할 수 있는데, 예컨대, 칩 단위로 자성체 본체(50)를 절단하는 과정에서 모서리의 깨짐이 발생하거나 칩의 마운트 시 접착 불량으로 인하여 칩의 유동이 발생(이로 인하여 오절단으로 내부 코일이 노출될 수 있음)하는 등의 문제이다.
다만, 이상에서는 표면 단차가, 자성체 본체(50)에서 코일 패턴부(61, 62)가 형성된 영역에 대응하는 영역의 두께는 다른 영역보다 두껍게 형성된 형태를 갖는 것으로 설명하였지만, 이에만 제한되는 것은 아니다, 즉, 자성체 본체(50)의 표면 단차는 코일 패턴부(61, 62)의 위치 등에 관계 없이 다른 이유, 예컨대, 자성체 본체(50)의 물성이나 자연 발생적인 요인 등에 의하여 형성될 수도 있을 것이며, 이런 경우에도 충진부(51)가 유용하게 적용될 수 있을 것이다.
본 실시 형태에서는 이러한 표면 단차에 따른 문제점들을 최소화하기 위하여 충진부(51)을 채용하였으며, 충진부(51)는 상술한 기능(단차 복구)을 수행할 수 있는 다양한 물질로 그리고, 다양한 공정으로 얻어질 수 있다. 구체적으로, 충진부(51)는 자성체 본체(50)와 동일한 물질, 예컨대, 수지부 내에 분산된 금속 입자나 페라이트 입자를 포함하는 형태일 수 있다.
이와 달리, 필요에 따라 혹은 공정 편의성 측면에서, 충진부(51)는 자성체 본체(50)와 다른 물질로 이루어질 수도 있다. 예컨대, 충진부(51)는 수지부 내에 분산된 유전체 입자를 포함하는 형태일 수 있다. 또한, 충진부(51)는 내부에 분산된 입자를 따로 구비하지 아니하고 높은 점도를 갖는 수지만을 이용하여 형성될 수도 있다.
한편, 자성체 본체(50)의 두께와 표면 단차 완화 기능 등을 고려할 때, 충진부(51)는 그 두께(A)가 약 0.1㎜보다 크게 형성되는 것이 바람직할 수 있다. 또한, 충진부(51)에 의하여 자성체 본체(50)에서 충진부(51)가 적용된 면(도 2를 기준으로 상부 면 및 하부 면)의 표면 단차는 0.05㎜보다 작게 형성하는 것이 바람직하며, 이를 도출한 근거를 표 1을 참조하여 설명한다.
본 발명의 발명자는 표면 단차의 변화에 따른 불량률을 조사하였으며, 여기서 표면 단차는 충진부(51)의 두께를 변화시킴으로써 조절하였다.
표면 단차(㎜) 모서리 깨짐 불량률(%) 노출 불량률(%)
1 0.3 100 100
2 0.2 100 50
3 0.1 50 30
4 0.05 0 0
5 0.03 0 0
6 0.01 0 0
7 0 0 0
표 1의 결과를 보면, 표면 단차가 0.05㎜보다 작은 수준으로 형성될 경우, 모서리 깨짐이나 내부 코일의 노출 불량(마운트 불량)을 실질적으로 없앨 수 있음을 확인할 수 있다.
칩 전자부품의 제조방법
도 3은 본 발명의 일 실시형태에 따른 칩 전자부품의 제공공정을 개략적으로 나타내는 공정 순서도이다. 도 1 및 도 2를 함께 참조하여 제조방법을 설명한다.
우선, 절연 기판(20) 상에 코일 패턴부(61, 62)를 형성하며, 반드시 이에 제한되는 것은 아니지만 바람직하게 도금을 이용할 수 있다. 상술한 바와 같이, 코일 패턴부(61, 62)는 나선 형상의 내부 코일부(41, 42)와, 내부 코일부(41, 42)의 일 단부가 연장되어 형성된 인출부(46, 47)를 포함하도록 형성될 수 있다.
한편, 도 1 및 도 2에는 나타내지 않았지만, 코일 패턴부(61, 62)를 더욱 보호하기 위하여 이를 피복하는 절연막(미도시)을 형성할 수 있으며, 상기 절연막은 스크린 인쇄법, 포토레지스트(Photo Resist, PR)의 노광, 현상을 통한 공정 또는 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있다.
다음으로, 코일 패턴부(61, 62)가 형성된 절연 기판(20)의 상부 및 하부에 자성체 시트를 적층한 후 이를 압착 및 경화하여 자성체 본체(50)를 형성한다. 상기 자성체 시트는 금속 자성체 분말, 바인더 및 용제 등의 유기물을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 캐리어 필름(carrier film)상에 수십 ㎛의 두께로 도포한 후 건조하여 시트 형태로 제조할 수 있다.
절연 기판(20)의 중앙부는 기계적 드릴, 레이저 드릴, 샌드 블래스트, 펀칭 가공 등을 수행하여 제거되어 코어부 홀이 형성될 수 있으며, 상기 코어부 홀이 자성체 시트를 적층, 압착 및 경화하는 과정에서 자성 재료로 충진되어 코어부(55)를 형성한다.
상술한 바와 같이, 주요하게는 내부의 코일 패턴부(61, 62)의 영향 등으로, 자성체 본체(50)의 표면에는 단차가 발생할 수 있으며, 이러한 표면 단차를 저감시키도록 자성체 본체(50)에서 상대적으로 두께가 얇은 영역의 적어도 일부를 메워 충진부(51)를 형성한다. 이 경우, 충진부(51)를 이루는 물질은 특별히 제한되지는 아니하며, 필요에 따라 자성체 본체(50)와 동일한 물질 혹은 상이한 물질을 채용할 수 있다.
또한, 충진부(51)는 자성체 본체(50)와 함께 또는 별개로 경화될 수 있으며, 즉, 충진부(51)를 형성한 후에 자성체 본체(50) 및 충진부(51)를 함께 경화시키거나 충진부(51)를 형성하는 단계 전에 미리 자성체 본체(50)를 경화시킬 수도 있다. 충진부(51)의 경화 시점은 충진부(51)를 이루는 물질에 따라 적절히 선택될 수 있을 것이다.
다음 단계로서, 자성체 본체(50)의 일면으로 노출되는 인출부(46, 47)와 각각 접속하도록 자성체 본체(50)의 외측에 제 1 및 제 2 외부전극(81, 82)을 형성한다. 외부전극(81, 82)은 전기 전도성이 뛰어난 금속을 포함하는 페이스트를 사용하여 형성할 수 있으며, 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등을 포함하는 전도성 페이스트일 수 있다. 또한, 외부전극(81, 82) 상에 도금층(미도시)을 더 형성할 수 있다. 이 경우, 상기 도금층은 니켈(Ni), 구리(Cu) 및 주석(Sn)으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있으며, 예를 들어, 니켈(Ni)층과 주석(Sn)층이 순차로 형성될 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 중복되는 설명은 여기서는 생략하도록 한다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 칩 전자부품
20: 절연 기판
41, 42: 내부 코일부
46, 47: 인출부
61, 62: 코일 패턴부
50: 자성체 본체
51: 충진부
55: 코어부
81, 82: 외부전극

Claims (19)

  1. 적어도 일면에 표면 단차가 형성된 자성체 본체;
    상기 자성체 본체의 내부에 배치된 코일 패턴부; 및
    상기 자성체 본체에서 상대적으로 두께가 얇은 영역의 적어도 일부를 메워 상기 표면 단차를 저감시키도록 형성된 충진부;를 포함하며,
    상기 충진부는 복수 개 구비되어 서로 이격 배치되며, 상기 복수의 충진부는 상기 자성체 본체의 표면을 통해 이어지지 아니한 형태인 칩 전자부품.
  2. 제 1항에 있어서,
    상기 충진부는 상기 자성체 본체와 동일한 물질로 이루어진 칩 전자부품.
  3. 제 1항에 있어서,
    상기 충진부는 상기 자성체 본체와 다른 물질로 이루어진 칩 전자부품.
  4. 제 1항에 있어서,
    상기 충진부는 수지부를 포함하는 칩 전자부품.
  5. 제 4항에 있어서,
    상기 충진부는 상기 수지부 내에 분산된 금속 입자를 더 포함하는 칩 전자부품.
  6. 제 5항에 있어서,
    상기 충진부는 상기 수지부 내에 분산된 페라이트 입자를 더 포함하는 칩 전자부품.
  7. 제 5항에 있어서,
    상기 충진부는 상기 수지부 내에 분산된 유전체 입자를 포함하는 칩 전자부품.
  8. 제 1항에 있어서,
    상기 자성체 본체의 두께는 0.6㎜보다 얇은 칩 전자부품.
  9. 제 1항에 있어서,
    상기 충진부의 두께는 0.1㎜보다 두꺼운 칩 전자부품.
  10. 제 1항에 있어서,
    상기 충진부에 의하여 상기 자성체 본체에서 상기 충진부가 적용된 면의 표면 단차는 0.05㎜보다 작은 칩 전자부품.
  11. 제 1항에 있어서,
    상기 표면 단차는 상기 자성체 본체에서 상기 코일 패턴부가 형성된 영역에 대응하는 영역의 두께는 다른 영역보다 두껍게 형성된 형태를 갖는 칩 전자부품.
  12. 제 1항에 있어서,
    상기 코일 패턴부는 도금으로 형성된 칩 전자부품.
  13. 제 1항에 있어서,
    상기 코일 패턴부는 절연 기판의 일면에 배치된 제 1 코일 패턴부와, 상기 절연 기판의 일면과 대향하는 타면에 배치된 제 2 코일 패턴부를 포함하는 칩 전자부품.
  14. 제 1항에 있어서,
    상기 코일 패턴부는 나선 형상의 내부 코일부 및 상기 내부 코일부의 단부와 연결되며 상기 자성체 본체의 외부로 노출되는 인출부를 포함하는 칩 전자부품.
  15. 제 14항에 있어서,
    상기 자성체 본체의 외측에 배치되며, 상기 인출부와 연결되는 외부전극;
    을 더 포함하는 칩 전자부품.
  16. 제 1항에 있어서,
    상기 자성체 본체는 금속 자성체 분말 및 열경화성 수지를 포함하는 칩 전자부품.
  17. 절연 기판 상에 코일 패턴부를 형성하는 단계;
    상기 코일 패턴부가 형성된 절연 기판의 상부 및 하부에 자성체 시트를 적층하여 자성체 본체를 형성하는 단계; 및
    상기 자성체 본체의 표면 단차를 저감시키도록 상기 자성체 본체에서 상대적으로 두께가 얇은 영역의 적어도 일부를 메워 충진부를 형성하는 단계;를 포함하며,
    상기 충진부는 복수 개 구비되어 서로 이격 배치되며, 상기 복수의 충진부는 상기 자성체 본체의 표면을 통해 이어지지 아니한 형태인 칩 전자부품의 제조방법.
  18. 제 17항에 있어서,
    상기 충진부를 형성하는 단계 후에 상기 자성체 본체 및 상기 충진부를 함께 경화시키는 단계를 더 포함하는 칩 전자부품의 제조방법.
  19. 제 17항에 있어서,
    상기 충진부를 형성하는 단계 전에 상기 자성체 본체를 경화시키는 단계를 더 포함하는 칩 전자부품의 제조방법.
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