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KR102035293B1 - 정전방전에 강한 발광 다이오드 칩 및 그것을 갖는 발광 다이오드 패키지 - Google Patents

정전방전에 강한 발광 다이오드 칩 및 그것을 갖는 발광 다이오드 패키지 Download PDF

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KR102035293B1
KR102035293B1 KR1020130047383A KR20130047383A KR102035293B1 KR 102035293 B1 KR102035293 B1 KR 102035293B1 KR 1020130047383 A KR1020130047383 A KR 1020130047383A KR 20130047383 A KR20130047383 A KR 20130047383A KR 102035293 B1 KR102035293 B1 KR 102035293B1
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KR
South Korea
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light emitting
emitting diode
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electrode pad
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김경완
윤여진
우상원
김신형
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서울바이오시스 주식회사
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Abstract

정전방전에 강한 발광 다이오드 칩 및 그것을 갖는 발광 다이오드 패키지가 개시된다. 이 발광 다이오드 칩은, 기판; 상기 기판 상에 위치하는 발광 다이오드부; 및 상기 기판 상에 위치하며, 상기 발광 다이오드부에 역병렬 연결된 역병렬 다이오드부를 포함한다. 발광 다이오드 칩 내에 발광 다이오드부와 함께 역병렬 다이오드부를 배치함으로써, 정전 방전에 강한 발광 다이오드 칩을 제공할 수 있다.

Description

정전방전에 강한 발광 다이오드 칩 및 그것을 갖는 발광 다이오드 패키지{LED CHIP ROBUST TO ESD AND LED PACKAGE HAVING THE SAME}
본 발명은 발광 소자에 관한 것으로, 더욱 상세하게는 정전 방전에 강한 발광 다이오드 칩 및 그것을 갖는 발광 다이오드 패키지에 관한 것이다.
일반적으로, GaN 계열의 화합물 반도체는 결정결함의 발생을 줄이기 위해 결정구조 및 격자상수가 유사한 사파이어 기판 상에 에피택셜 성장된다. 그러나 사파이어 기판 상에 성장된 에피층들은 V-피트, 실전위(threading dislocation) 등의 많은 결정 결함을 내포하고 있다. 외부에서 고전압의 정전기가 인가될 때, 전류가 에피층 내의 결정결함에 집중되어 다이오드의 항복(Breakdown)이 쉽게 발생된다.
최근 LED TV의 백라이트 유닛(Back Light Unit)은 물론이고, 조명, 자동차, 전광판, 기간 시설 등에 고휘도-고출력 발광다이오드(LED)의 적용이 확대되고 있다. 이에 따라 발광 소자에 대해 정전기에 대한 보호 성능이 더욱 높게 요구되고 있다.
LED는 전기적으로 신뢰성이 우수한 정전기 보호 소자를 이용하여 반영구적으로 수명을 보장할 필요가 있다. 정전기인 ESD(Electrostatic Discharge), 스위치에서 발생하는 스파크인 EFT(Electrical Fast Transient), 공기 중의 낙뢰인 라이팅 서지(Lightning Surge)에 대해 LED의 신뢰성을 확보하는 일은 매우 중요하다.
일반적으로, 발광 다이오드를 패키징할 때, 정전 방전을 방지하기 위해 별개의 제너 다이오드를 발광 다이오드와 함께 장착하여 사용하고 있다. 그러나 제너 다이오드는 값이 비싸고, 제너 다이오드를 실장하는 공정들의 추가로 인해 발광 다이오드 패키징 공정수 및 제조 비용이 증가된다. 더욱이, 제너 다이오드가 LED 패키지 내에서 발광 다이오드 근처에 실장되므로, 제너 다이오드에 의한 광 흡수에 기인하여 패키지의 발광 효율이 낮아지며, 이에 따라 LED 패키지의 수율이 떨어진다.
한편, 최근에는 발광 다이오드 칩 내의 에피층의 적층 구조를 이용하여 ESD에 강한 발광 다이오드 칩을 제공하려는 시도가 있다. 이러한 시도의 하나로, n형 반도체층과 활성층 사이에 초격자층을 배치하는 기술이 있다. 초격자층에 의해 활성층 내에 생성되는 결정결함을 감소시킬 수 있어 ESD에 강한 발광 다이오드 칩을 제공할 수 있으나, 아직 양호한 수율을 달성하지는 못하고 있다.
본 발명이 해결하고자 하는 과제는, 칩 레벨에서 정전 방전에 강한 내성을 갖는 발광 다이오드 칩 및 그것을 갖는 발광 다이오드 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 발광 다이오드 칩의 광 출력 감소나 순방향 전압 증가의 문제를 유발하지 않으면서 정전 방전에 강한 발광 다이오드 칩 및 그것을 갖는 발광 다이오드 패키지를 제공하는 것이다.
본 발명의 일 태양에 따른 발광 다이오드 칩은, 기판; 상기 기판 상에 위치하는 발광 다이오드부; 및 상기 기판 상에 위치하며, 상기 발광 다이오드부에 역병렬 연결된 역병렬 다이오드부를 포함한다. 발광 다이오드 칩 내에 발광 다이오드부와 함께 역병렬 다이오드부를 배치함으로써, 정전 방전에 강한 발광 다이오드 칩을 제공할 수 있다.
상기 기판은 질화물계 반도체층을 성장할 수 있는 성장 기판일 수 있으며, 예컨대, 패터닝된 사파이어 기판(PSS)일 수 있다.
한편, 상기 발광 다이오드부 및 상기 역병렬 다이오드부는 각각, 제1 도전형 질화물계 반도체층; 제2 도전형 질화물계 반도체층; 및 상기 제1 도전형 질화물계 반도체층과 상기 제2 도전형 질화물계 반도체층 사이에 위치하는 활성층을 포함할 수 있다. 발광 다이오드부와 역병렬 다이오드부는 동일한 적층 구조를 가질 수 있으며, 따라서, 이들 다이오드부들은 동일한 성장 공정을 통해 함께 성장된 에피층들을 이용하여 형성될 수 있다. 한편, 상기 발광 다이오드부의 제2 도전형 질화물계 반도체층과 상기 역병렬 다이오드부의 제2 도전형 질화물계 반도체층은 두께가 서로 다를 수 있다. 예를 들어, 상기 역병렬 다이오드부의 제2 도전형 질화물계 반도체층이 발광 다이오드부의 제2 도전형 질화물계 반도체층보다 얇을 수 있다. 따라서, 역병렬 다이오드부가 발광 다이오드부보다 낮은 높이를 가질 수 있다.
상기 발광 다이오드 칩은 또한, 제1 전극 패드; 및 제2 전극 패드를 더 포함할 수 있으며, 이때, 상기 제1 전극 패드는 상기 역병렬 다이오드부 상에 위치하고, 상기 제2 전극 패드는 상기 발광 다이오드부 상에 위치할 수 있다. 제1 전극 패드가 역병렬 다이오드부 상에 위치하기 때문에, 제1 전극 패드를 발광 다이오드부에 형성하는 경우에 비해, 활성 영역을 넓게 확보할 수 있다.
한편, 상기 발광 다이오드 칩은, 상기 제1 전극 패드에서 연장된 제1 연장부; 및 상기 제2 전극 패드에서 연장된 제2 연장부를 더 포함할 수 있으며, 상기 제1 연장부는 상기 발광 다이오드부의 제1 도전형 질화물계 반도체층에 전기적으로 접속될 수 있고, 상기 제2 연장부는 상기 역병렬 다이오드부의 제1 도전형 질화물계 반도체층에 전기적으로 접속될 수 있다.
몇몇 실시예들에 있어서, 상기 제1 전극 패드와 상기 제2 연장부는 수평적으로 이격될 수 있다. 다른 실시예들에 있어서, 상기 제1 전극 패드의 일부는 상기 역병렬 다이오드부의 제1 도전형 질화물계 반도체층에 전기적으로 접속된 상기 제2 연장부 상에 위치할 수 있다. 나아가, 상기 발광 다이오드 칩은 상기 제1 전극 패드와 상기 제2 연장부를 절연시키는 절연층을 더 포함할 수 있다.
나아가, 상기 제1 연장부는 상기 발광 다이오드부의 복수의 지점들에서 상기 제1 도전형 질화물계 반도체층에 접속할 수 있다.
또한, 상기 제1 연장부는 상기 발광 다이오드부의 제2 도전형 질화물계 반도체층 상부를 지나갈 수 있으며, 상기 제1 연장부는 절연층에 의해 상기 제2 도전형 질화물계 반도체층으로부터 전기적으로 절연될 수 있다. 이와 달리, 상기 제1 연장부는 선형적으로 상기 발광 다이오드부의 제1 도전형 질화물계 반도체층에 접속할 수도 있다.
한편, 상기 발광 다이오드 칩은 상기 제1 전극 패드와 상기 역병렬 다이오드부의 제2 도전형 질화물계 반도체층 사이에 위치하는 제2 투명 전극층을 더 포함할 수 있다. 상기 제2 투명 전극층은 상기 제1 전극 패드가 제2 도전형 질화물계 반도체층에 전기적으로 접속하는 것을 돕는다. 다만, 상기 제1 전극 패드와 제2 도전형 질화물계 반도체층이 전기적으로 접속하는 경우, 제2 투명 전극층은 생략될 수도 있다.
또한, 상기 발광 다이오드 칩은 상기 발광 다이오드부의 제2 도전형 질화물계 반도체층 상에 접속하는 제1 투명 전극층을 더 포함하고, 상기 제2 전극 패드는 상기 제1 투명 전극층 상에 위치할 수 있다. 나아가, 상기 발광 다이오드 칩은 상기 제2 전극 패드 하부의 제1 투명 전극층 영역 아래에 위치하는 전류 블록층을 더 포함할 수 있다.
또한, 상기 발광 다이오드 칩은 상기 제2 연장부 아래의 상기 제1 투명 전극층 영역 아래에 위치하는 전류 블록층을 더 포함할 수 있다.
본 발명의 또 다른 태양에 따른 발광 다이오드 칩은, 기판; 상기 기판 상에 위치하는 발광 다이오드부; 상기 기판 상에 위치하는 역병렬 다이오드부; 상기 역병렬 다이오드부 상에 위치하는 제1 전극 패드; 상기 발광 다이오드부 상에 위치하는 제2 전극 패드; 상기 제1 전극 패드로부터 연장되어 상기 발광 다이오드부에 접속하는 제1 연장부; 및 상기 제2 전극 패드로부터 연장되어 상기 역병렬 다이오드부에 접속하는 제2 연장부를 포함하고, 상기 역병렬 다이오드부는 상기 발광 다이오드부에 역병렬로 연결될 수 있다.
제1 전극 패드가 형성되는 영역에 역병렬 다이오드부를 형성함으로써, 발광 영역이 감소하는 것을 방지하면서 정전 방전에 강한 발광 다이오드 칩을 제공할 수 있다.
상기 발광 다이오드부 및 역병렬 다이오드부는 질화갈륨계 반도체층으로 이루어질 수 있다.
한편, 상기 발광 다이오드 칩은 상기 역병렬 다이오드부 상에 위치하는 투명 전극층을 더 포함할 수 있다. 상기 제1 전극 패드는 상기 투명 전극층에 접속될 수 있다.
나아가, 상기 제1 전극 패드의 일부는 상기 제2 연장부 상에 위치할 수 있다.
본 발명의 또 다른 태양에 따른 발광 다이오드 패키지는, 발광 다이오드 칩 실장면을 갖는 칩 실장부; 및 상기 칩 실장면 상에 실장된 발광 다이오드 칩을 포함한다. 나아가, 상기 발광 다이오드 칩은, 기판; 상기 기판 상에 위치하는 발광 다이오드부; 및 상기 기판 상에 위치하며, 상기 발광 다이오드부에 역병렬 연결된 역병렬 다이오드부를 포함한다.
상기 발광 다이오드 칩을 채택함으로써, 별도의 제너 다이오드를 패키지 내에 실장할 필요가 없으며, 이에 따라 제너 다이오드 실장에 따른 광 손실이나 공정 비용 증가를 방지할 수 있다.
상기 발광 다이오드 패키지는, 적어도 두 개의 리드들; 및 상기 발광 다이오드 칩과 상기 리드들을 연결하는 본딩 와이어들을 더 포함할 수 있다.
또한, 상기 발광 다이오드 칩은, 상기 역병렬 다이오드부 상에 위치하는 제1 전극 패드; 및 상기 발광 다이오드부 상에 위치하는 제2 전극 패드를 더 포함할 수 있으며, 상기 본딩 와이어들은 상기 제1 전극 패드 및 제2 전극 패드를 각각 리드들에 연결할 수 있다.
나아가, 상기 발광 다이오드 칩은 상기 역병렬 다이오드부와 상기 제1 전극 패드 사이에 위치하는 투명 전극층을 더 포함할 수 있다.
또한, 상기 발광 다이오드 칩은,
상기 제1 전극 패드로부터 연장되어 상기 발광 다이오드부에 접속하는 제1 연장부; 및 상기 제2 전극 패드로부터 연장되어 상기 역병렬 다이오드부에 접속하는 제2 연장부를 더 포함할 수 있다. 나아가, 상기 제1 전극 패드의 일부는 상기 제2 연장부 상에 위치할 수 있다.
본 발명의 실시예들에 따르면, 발광 다이오드부와 역병렬 다이오드부를 동일 기판 상에 형성함으로써, 정전 방전에 강한 발광 다이오드 칩을 제공할 수 있으며, 따라서, 별도의 제너 다이오드와 같은 정전기 보호 소자를 필요로 하지 않는 발광 다이오드 패키지를 제공할 수 있다.
나아가, 상기 역병렬 다이오드부를 제1 전극 패드 영역에 형성함으로써 발광 면적이 감소되는 것을 방지할 수 있으며, 이에 따라, 역병렬 다이오드를 채택하면서도 발광 다이오드 칩의 광 출력 감소나 순방향 전압 증가를 방지할 수 있다.
더욱이, 제1 전극 패드의 일부를 제2 연장부 상에 위치시킴으로써 전극 패드의 크기를 줄이지 않고도 역병렬 다이오드부의 크기를 감소시킬 수 있으며, 이에 따라 역병렬 다이오드부 채택에 따른 발광 다이오드부의 발광 면적 감소를 더욱 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도이다.
도 2는 도 1의 절취선 A-A를 따라 취해진 개략적인 단면도이다.
도 3은 도 1의 절취선 B-B를 따라 취해진 개략적인 단면도이다.
도 4는 도 1의 절취선 C-C를 따라 취해진 개략적인 단면도이다.
도 5는 본 발명의 일 실시예에 따른 발광 다이오드 칩의 회로도를 나타낸다.
도 6 (a) 및 (b)는 본 발명의 다른 실시예들에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도들이다.
도 7은 종래 기술 및 본 발명의 실시예들에 발광 다이오드 칩의 I-V 특성을 나타내는 그래프이다.
도 8은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 발광 다이오드 패키지를 설명하기 위한 개략적인 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 또한 각 도면들은 정확하게 축적에 맞도록 도시되어 있지는 않음에 유의해야 한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도이고, 도 2, 도 3 및 도 4는 각각 도 1의 절취선 A-A, 절취선 B-B 및 절취선 C-C를 따라 취해진 개략적인 단면도들이다.
도 1, 도 2, 도 3 및 도 4를 참조하면, 상기 발광 다이오드 칩은 기판(21), 발광 다이오드부(Ld) 및 역병렬 다이오드부(Rd)를 포함한다. 또한, 상기 발광 다이오드 칩은, 제1 투명 전극층(31a), 제2 투명 전극층(31b), 전류 블록층(33a), 절연층(33b), 제1 전극 패드(35), 제2 전극 패드(37), 제1 연장부(35a), 제2 연장부(37a), 및 제1 연장부의 단부(37b)를 포함할 수 있다.
상기 기판(21)은 반도체 에피층을 성장시킬 수 있는 기판이면 특별히 한정되지 않으며, 예컨대 패터닝된 사파이어 기판일 수 있다. 도 2 내지 도 4에 도시한 바와 같이, 상기 패터닝된 사파이어 기판은 표면에 돌출부 패턴을 가지며 돌출부에서 광을 산란시켜 광 추출 효율을 향상시킨다.
한편, 발광 다이오드부(Ld)는 제1 도전형 질화물계 반도체층(25a), 활성층(27a) 및 제2 도전형 질화물계 반도체층(29a)을 포함할 수 있으며, 역병렬 다이오드부(Rd)는 제1 도전형 질화물계 반도체층(25b), 활성층(25b) 및 제2 도전형 질화물계 반도체층(29b)를 포함할 수 있다. 발광 다이오드부(Ld) 및 역병렬 다이오드부(Rd)는 서로 전기적으로 분리된 질화물계 적층 영역들로서 질화물계 반도체층들로 이루어질 수 있다. 이에 따라, 발광 다이오드부(Ld)는 역병렬 다이오드부(Rd)와 동일 기판의 동일면 상에 위치할 수 있다.
제1 도전형 질화물계 반도체층(25a, 25b)은 예컨대 n형 GaN을 포함할 수 있으며, 제2 도전형 질화물계 반도체층(29a, 29b)은 예컨대 p형 GaN을 포함할 수 있으나, n형과 p형은 서로 뒤바뀔 수 있다. 활성층(27a, 27b)은 제1 도전형 질화물계 반도체층(25a, 25b)과 제2 도전형 질화물계 반도체층(29a, 29b) 사이에 위치하며, 단일 양자우물 구조 또는 다중 양자우물 구조로 형성될 수 있다.
발광 다이오드부(Ld)와 역병렬 다이오드부(Rd)는 동일한 성장 공정, 예컨대 MOCVD, MBE 등을 이용하여 성장된 질화물계 반도체층들을 패터닝하여 이격시킴으로써 형성된다. 따라서, 제1 도전형 질화물계 반도체층(25a), 활성층(27a) 및 제2 도전형 질화물계 반도체층(29a)은 제1 도전형 질화물계 반도체층(25b), 활성층(27b) 및 제2 도전형 질화물계 반도체층(29b)과 동일 공정에서 형성되어 동일한 조성 및 동일한 불순물 농도를 가질 수 있다. 다만, 특정 실시예에 있어서, 상기 제2 도전형 질화물계 반도체층(29b)은 제2 도전형 질화물계 반도체층(29a)보다 두께가 얇을 수 있다. 예를 들어, 제2 도전형 질화물계 반도체층(29b)은 건식 식각에 의해 얇아진 층일 수 있다. 이에 따라, 역병렬 다이오드부(Rd)가 발광 다이오드부(Ld)보다 작은 높이를 가질 수 있으며, 따라서, 제1 전극 패드(35)에 의한 광 흡수를 감소시킬 수 있다.
한편, 도 1에 도시한 바와 같이, 발광 다이오드부(Ld)는 역병렬 다이오드부(Rd)에 비해 상대적으로 넓은 면적을 갖는다. 역병렬 다이오드부(Rd)는 종래의 수평형 발광 다이오드에서 n-전극 패드가 형성되는 좁은 영역을 이용하여 형성된다. 따라서, 역병렬 다이오드부(Rd) 생성에 따른 발광 면적 감소가 실질적으로 발생되지 않으며, 이에 따라, 역병렬 다이오드부(Rd)를 단일 칩 내에 배치하면서도 광 출력 감소나 순방향 전압이 증가되는 것을 억제할 수 있다.
제1 투명 전극층(31a)은 발광 다이오드부(Ld) 상에 위치한다. 제1 투명 전극층(31a)은 발광 다이오드부(Ld) 상부면을 덮는다. 제1 투명 전극층(31a)은 제2 도전형 질화물계 반도체층(29a)과 전기적 접촉을 위해 채택되며, 또한, 발광 다이오드부(Ld)의 넓은 영역에 걸쳐 전류를 분산시킨다. 한편, 제2 투명 전극층(31b)은 역병렬 다이오드부(Rd) 상에 위치한다. 제2 투명 전극층(31b)은 제2 도전형 질화물계 반도체층(29b)에 전기적으로 접촉한다. 제2 투명 전극층(31b)은 생략될 수도 있으나, 제2 투명 전극층(31b)을 생략한 경우에 비해 제2 투명 전극층(31b)을 사용한 경우에 정전 방전 특성이 더욱 양호하다. 상기 제1 투명 전극층(31a) 및 제2 투명 전극층(31b)은 동일 공정을 이용하여 예컨대 ITO, FTO, ZnO 등과 같은 투명 전도성 산화물이나 Ni/Au와 같은 투명 금속층으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 더욱이, 제2 투명 전극층(31b)은 제1 투명 전극층(31a)과 다른 재료로 형성될 수 있으며, 또한, 제2 투명 전극층(31b)은 투명 재료 대신 불투명 재료로 형성될 수도 있다.
제1 전극 패드(35)는 역병렬 다이오드부(Rd) 상에 위치하여 제2 도전형 질화물계 반도체층(29b)에 전기적으로 접속한다. 한편, 제2 전극 패드(37)는 발광 다이오드부(Ld) 상에 위치하여 제2 도전형 질화물계 반도체층(29a)에 전기적으로 접속한다. 제1 전극 패드(35) 및 제2 전극 패드(37)는 발광 다이오드 칩에 전류를 주입하기 위해 본딩 와이어를 접속할 수 있도록 상대적으로 넓은 면적으로 형성된다. 예를 들어, 제1 전극 패드(35) 및 제2 전극 패드(37)는 제1 연장부(35a)나 제2 연장부(37a)에 비해 상대적으로 넓은 폭을 갖는다.
한편, 제1 연장부(35a)는 제1 전극 패드(35)에서 연장하여 발광 다이오드부(Ld)의 제1 도전형 질화물계 반도체층(25a)에 전기적으로 접속한다. 제1 연장부(35a)는, 도 1에 도시된 바와 같이, 복수의 지점(도 1에서는 6개의 지점이 도시됨)에서 제1 도전형 질화물계 반도체층(25a)에 접속할 수 있다. 제1 연장부(35a)는 또한 발광 다이오드부(Ld) 상부, 즉 제2 도전형 질화물계 반도체층(29a) 상부를 지나갈 수 있으며, 절연층(33b)에 의해 제2 도전형 질화물계 반도체층(29a)으로부터 절연될 수 있다. 이와 달리, 제1 연장부(35a)는 제1 도전형 질화물계 반도체층(29a) 상에 선형적으로 접속할 수도 있다. 예를 들어, 메사 식각을 통해 발광 다이오드부(Ld)의 측면에 제1 도전형 질화물계 반도체층(25a)을 연속적으로 노출시키고, 노출된 제1 도전형 질화물계 반도체층(29a) 상에 제1 연장부(35a)를 형성할 수 있다. 상기 제1 연장부(35a)는 또한 역병렬 다이오드부(Rd)의 제1 도전형 질화물계 반도체층(25b)으로부터 절연층에 의해 절연된다.
절연층(33b)은 제1 연장부(35a)를 제2 도전형 질화물계 반도체층(29a)으로부터 전기적으로 절연시키기 위해 제1 연장부(35a)와 제2 도전형 질화물계 반도체층(29a) 사이에 위치한다. 나아가, 절연층(33b)은 발광 다이오드부(Ld) 및 역병렬 다이오드부(Rd)의 측면을 덮도록 투명 전극층들(31a, 31b)에 인접하여 위치할 수 있으며, 이에 따라, 제1 연장부(35a) 및 제2 연장부(37a)를 발광 다이오드부(Ld)의 측면 및 역병렬 다이오드부(Rd)의 측면으로부터 절연시킬 수 있다.
제2 연장부(37a)는 제2 전극 패드(37)에서 연장된다. 제2 연장부(37a)는 발광 다이오드부(Ld)의 넓은 영역에 걸쳐 전류를 분산시킨다. 이를 위해, 제2 연장부(37a)는 제1 연장부(35a)와 마주보도록 평행하게 연장될 수 있으나, 이에 한정되는 것은 아니며, 다양한 방식으로 연장할 수 있다. 한편, 제2 연장부(37a)는 또한, 역병렬 다이오드부(Rd)로 연장되어 그 단부(37b)가 제1 도전형 질화물계 반도체층(25b)에 전기적으로 접속한다.
도 4에 도시된 바와 같이, 제2 연장부의 단부(37b)는 역병렬 다이오드부(Rd)이 제1 도전형 질화물계 반도체층(25b)에 전기적으로 접속한다. 단부(37b)는 메사 식각에 의해 노출된 제1 도전형 질화물계 반도체층(25b) 상에 위치할 수 있다. 이와 달리, 역병렬 다이오드부(Rd)의 측면이 전체적으로 경사지게 형성되고, 단부(37b)는 역병렬 다이오드부(Rd)의 경사면에 노출된 제1 도전형 질화물계 반도체층(25b)에 접속할 수도 있다. 이 경우, 메사 식각 공정을 생략할 수 있어 공정을 단순화할 수 있다.
한편, 도 2에 도시한 바와 같이, 제2 전극 패드(37) 하부에 전류 블록층(33a)이 위치할 수 있다. 또한, 전류 블록층(33a)은 제1 투명 전극층(31a)과 제2 도전형 질화물계 반도체층(29a) 사이에 위치한다. 상기 전류 블록층(33a)은 실리콘 산화물이나 실리콘 질화물 등의 절연 물질로 형성될 수 있다. 상기 전류 블록층(33a)은 제2 전극 패드(37)로부터 제2 도전형 질화물계 반도체층(29a)으로 직접 전류가 흐르는 것을 방지하여 전류를 분산시킨다. 한편, 상기 전류 블록층(33a)은 연장되어 제2 연장부(37a) 하부에도 위치할 수 있다. 나아가, 전류 블록층(33a)은 역병렬 다이오드부(Rd) 측으로 연장하여 제2 연장부(37a)를 발광 다이오드부(Ld)의 측면에 노출된 제1 도전형 질화물계 반도체층(25a)으로부터 절연시킬 수 있다. 이와 달리, 전류 블록층(33a)으로부터 이격된 절연층이 제2 연장부(37a)를 발광 다이오드부(Ld)의 측면에 노출된 제1 도전형 질화물계 반도체층(25a)으로부터 절연시킬 수도 있다.
본 실시예에 따르면, 제1 전극 패드(35)가 형성되는 영역에 역병렬 다이오드부(Rd)를 형성함으로써 발광 면적 감소를 억제하면서 발광 다이오드 칩의 정전 방전 특성을 개선할 수 있다. 또한, 제1 연장부(35a)와 제2 연장부(35b)를 이용하여 도 5에 도시한 바와 같이, 발광 다이오드부(Ld)와 역병렬 다이오드부(Rd)가 서로 역병렬된 회로가 단일의 발광 다이오드 칩 내에 구성된다.
도 6 (a) 및 (b)는 본 발명의 또 다른 실시예들에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 평면도들이다. 도면을 간략하게 하기 위해 지시번호는 생략하며, 도 1의 지시번호를 사용하여 설명한다.
도 6(a)를 참조하면, 본 실시예에 따른 발광 다이오드 칩은, 도 1의 발광 다이오드 칩과 대체로 유사하며, 다만, 제1 전극 패드(35)와 제2 전극 패드(37)의 상대적인 위치 및 제1 연장부(35a)와 제2 연장부(37a)의 설계상의 차이가 있다. 즉, 도 1의 발광 다이오드 칩에서 제1 전극 패드(35)와 제2 전극 패드(37)는 발광 다이오드 칩의 제1 가장자리 측(제2 연장부(37a)가 가까운 측)에 배치되고, 제1 연장부(35a)가 제1 전극 패드(35)로부터 제1 가장자리에 대향하는 제2 가장자리 측으로 연장한다. 이에 반해, 본 실시예에 있어서, 제1 전극 패드(35)와 제2 전극 패드(37)는 서로 대각 방향으로 배치되며, 제2 연장부(37a)가 상대적으로 발광 다이오드부(Ld)의 내측에서 연장한다. 한편, 제2 연장부의 단부(37b)가 "T"자 형으로 형성된다.
도 6(b)를 참조하면, 본 실시예에 따른 발광 다이오드 칩은 제1 연장부(35a)가 제1 도전형 반도체층(25a)에 선형적으로 접속하는 것을 제외하면, 도 6(a)의 발광 다이오드 칩과 유사하다. 즉, 본 실시예에 있어서, 제1 연장부(35a)는 제2 도전형 반도체층(29a) 및 활성층(27a)이 메사 식각에 의해 제거된 선형 영역에 위치하여 연속적으로 제1 도전형 반도체층(25a)에 접속한다.
제1 전극 패드(35) 및 제2 전극 패드(37)의 상대적인 위치 및 제1 연장부(35a)와 제2 연장부(37a)의 위치, 형상 및 구조는 다양하게 변형할 수 있다.
도 1의 실시예(P1) 및 도 6(a)의 실시예(P2)에 따른 발광 다이오드 칩을 제작하여 종래의 발광 다이오드 칩(Ref)과 함께 전기적 및 광학적 특성을 측정하였으며, 도 7은 이들 발광 다이오드 칩들의 I-V 특성을 나타낸다.
도 7을 참조하면, 종래 기술에 따른 발광 다이오드 칩(Ref)은 역방향 전압이 인가될 경우, 전류가 거의 흐르지 않는다. 그래프에 나타나 있지 않지만, 역방향 전압이 10V 이상 증가될 경우, 항복(break-down)이 발생한다.
한편, 도 1의 실시예(P1) 및 도 6(a)의 실시예(P2)의 경우, 역방향 전압이 증가함에 따라, 역병렬 다이오드부(Rd)가 턴온되어 전류가 흐르는 것을 확인할 수 있다.
한편, 표 1에 위 발광 다이오드 칩들(Ref, P1, P2)의 순방향 전압(@20mA), 광 출력(@20mA) 및 역방향 전압 3kV의 정전 방전(ESD) 수율 결과를 요약하였다. 일반적인 에피층 구조를 갖는 발광 다이오드 칩 및 ESD 강화를 위해 활성층과 제1 도전형 질화물계 반도체층 사이에 초격자층을 추가한 ESD 강화 발광 다이오드 칩에 대해 종래의 발광 다이오드 칩(Ref), 제1 실시예의 발광 다이오드 칩(P1) 및 제2 실시예의 발광 다이오드 칩(P2)을 제작하여 위 측정 결과들을 얻었다.
에피 구조 칩 구조 순방향 전압 V(@20 mA) 광 출력 W(@20 mA) ESD 수율(@3 kV)

일반 에피
 Ref 2.93 77.3 4%
P1 2.94 76.8 99%
P2 2.92 75.9 100%

ESD 강화 에피
 Ref 2.90 80.4 83%
P1 2.93 79.2 99%
P2 2.90 78.9 99%
표 1을 참조하면, 종래의 발광 다이오드 칩에 비해 본 발명의 실시예들에 따른 발광 다이오드 칩(P1, P2)은 순방향 전압에서 큰 변화를 나타내지 않으며, 광출력 또한 크게 감소하지 않았다. 이에 반해, ESD 수율면에서 본 발명의 실시예들에 따른 발광 다이오드 칩(P1, P2)은 종래의 발광 다이오드 칩(Ref)에 비해 월등히 향상된 결과를 보여주었다. 일반 에피 구조 및 ESD 강화 에피 구조 모두에서 ESD 수율이 대폭 향상되었으며, 특히 ESD에 취약한 일반 에피에서도 99% 이상의 높은 ESD 수율을 나타내었다.
도 8은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다. 참고로, 도 8은 도 1의 절취선 C-C를 따라 취해진 단면도(도 4)에 대응한다.
도 8을 참조하면, 본 실시예에 따른 발광 다이오드 칩은 도 1 내지 도 4를 참조하여 설명한 발광 다이오드 칩과 대체로 유사하나, 제1 전극 패드(35)의 일부가 제1 연장부의 단부(37b) 상에 위치하는 것에 차이가 있다. 즉, 역병렬 다이오드부(Rd)에서 제1 도전형 질화물계 반도체층(25b)에 전기적으로 접속하는 제1 연장부의 단부(37b)의 적어도 일부가 제1 전극 패드(35) 아래에 위치한다. 상기 제1 연장부의 단부(37b)는 절연층(39)에 의해 제1 전극 패드(35)로부터 절연된다.
본 실시예에 따르면, 제1 전극 패드(35)와 단부(37b)를 수평 방향으로 이격시킬 필요가 없으므로, 앞서 설명한 실시예들과 동일한 면적의 제1 전극 패드(35)를 가지면서도 상대적으로 작은 크기의 역병렬 다이오드부(Rd)를 갖는 발광 다이오드 칩을 제공할 수 있다. 또한, 도 4와 도 8을 대비하면 알 수 있듯이, 역병렬 다이오드부(Rd)의 크기를 감소시킴에 따라 발광 다이오드부(Ld)의 크기를 증가시킬 수 있다. 따라서, 단일 발광 다이오드 칩 내에 역병렬 다이오드부(Rd)를 형성하면서도 발광 다이오드부(Ld)의 발광 면적 감소를 최소화할 수 있다.
도 9는 발명의 또 다른 실시예에 따른 발광 다이오드 패키지를 설명하기 위한 개략적인 단면도이다.
도 9를 참조하면, 발광 다이오드 패키지는 칩 실장면을 갖는 칩 실장 부재(110), 발광 다이오드 칩(100), 적어도 두 개 이상의 리드들(111, 113) 및 본딩 와이어들(115)을 포함한다.
칩 실장 부재(110)는 발광 다이오드 칩(100)을 실장할 수 있는 것이면 특별히 한정되지 않으며, 예컨대, 리드 프레임 타입 패키지 본체, 인쇄회로보드 등 다양하다. 한편, 발광 다이오드 칩(100)은 앞서 도 1 내지 도 4를 참조하여 설명한 발광 다이오드 칩 또는 도 6을 참조하여 설명한 발광 다이오드 칩일 수 있으며, 상세한 설명은 생략한다.
상기 발광 다이오드 칩의 제1 전극 패드(35) 및 제2 전극 패드(37)가 본딩 와이어들(115)을 통해 리드들(111, 113)에 전기적으로 접속한다.
한편, 본 발명의 실시예에 따른 발광 다이오드 칩의 패키지 레벨에서의 ESD 특성을 평가하기 위해, 칩 레벨에서 3kV의 ESD 테스트를 통과한 발광 다이오드 칩들을 패키징하여 패키지 레벨의 ESD 특성을 평가하였다. 여기에 사용된 발광 다이오드 칩들은 ESD 강화를 위해 활성층과 제1 도전형 질화물계 반도체층 사이에 초격자층을 추가한 ESD 강화 에피 구조를 가지며, 도 1의 실시예(P1)의 구조를 갖는다. 다만, 실시예 1은 제2 투명 전극층(31b)을 생략한 것이며, 실시예 2는 제2 투명 전극층(31b)으로 ITO(indium tin oxide)를 사용한 것이다. 실시예 1 및 실시예2의 각 20개의 패키지에 대해 ESD 테스트의 전압을 1kV에서 4kV로 증가시키면서 ESD 수율을 비교하였으며, 그 결과를 표 2에 나타내었다.
ESD 수율
@1kV @2kV @3kV @4KV
실시예 1 100% 100% 85% 0%
실시예 2 100% 100% 100% 100%
표 2를 참조하면, 제2 투명 전극층(31b)을 사용하지 않은 경우, 3kV 이상에서 정전 방전에 의해 소자 불량이 발생되는 것을 알 수 있다. 이에 반해, 제2 투명 전극층(31b)을 사용함에 따라, 4kV에서도 소자 불량이 전혀 발생되지 않았다. 따라서, 제2 투명 전극층(31b)을 이용할 경우, ESD 특성이 강화되는 것을 알 수 있다.
본 실시예에 따르면, 발광 다이오드 칩(100)이 역병렬 다이오드부(Rd)를 포함하기 때문에, 정전 방전을 방지하기 위한 별개의 보호 소자, 예컨대 제너 다이오드를 패키지에 실장할 필요가 없다. 따라서, 제너 다이오드 실장 공정을 생략할 수 있어 공정을 간소화할 수 있으며, 또한 제너 다이오드에 의한 광 흡수를 방지할 수 있어 패키지의 광 효율을 향상시킬 수 있다.
이상에서 본 발명의 다양한 실시예들에 대해 설명하였지만, 본 발명은 이들 실시예들에 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양하게 변형될 수 있다.

Claims (24)

  1. 기판;
    상기 기판 상에 위치하며, 제1 도전형 질화물계 반도체층, 제2 도전형 질화물계 반도체층, 및 상기 제1 도전형 질화물계 반도체층과 상기 제2 도전형 질화물계 반도체층 사이에 위치하는 활성층을 포함하는 발광 다이오드부;
    제1 전극 패드;
    제2 전극 패드;
    상기 제1 전극 패드에서 연장되어 상기 발광 다이오드부의 제1 도전형 반도체층에 전기적으로 접속된 제1 연장부; 및
    상기 제2 전극 패드에서 연장되어 상기 발광 다이오드부의 제2 도전형 반도체층에 전기적으로 접속된 제2 연장부를 포함하되,
    상기 제1 연장부는 상기 발광 다이오드부의 가장자리를 따라 복수의 지점들에서 상기 제1 도전형 질화물계 반도체층에 접속하되, 상기 복수의 지점들은 상기 발광 다이오드부의 제2 도전형 반도체층 및 활성층의 바깥측에 위치하고,
    상기 제1 연장부는 상기 복수의 지점들 사이에서 상기 발광 다이오드부의 제2 도전형 질화물계 반도체층 상부를 지나가는 발광 다이오드 칩.
  2. 청구항 1에 있어서,
    상기 기판은 패터닝된 사파이어 기판인 발광 다이오드 칩.
  3. 청구항 1에 있어서,
    상기 제1 연장부를 상기 제2 도전형 질화물계 반도체층으로부터 전기적으로 절연시키는 절연층을 더 포함하는 발광 다이오드 칩.
  4. 청구항 3에 있어서,
    상기 복수의 지점들은 상기 발광 다이오드부의 일측 가장자리 근처에 일렬로 배치된 발광 다이오드 칩.
  5. 청구항 1에 있어서,
    상기 제1 전극 패드는 상기 발광 다이오드부로부터 이격된 발광 다이오드 칩.
  6. 청구항 1에 있어서,
    상기 제2 연장부는 상기 복수의 지점들이 배치된 상기 발광 다이오드부의 일측 가장자리에 대향하는 타측 가장자리 근처에 배치된 발광 다이오드 칩.
  7. 청구항 1에 있어서,
    상기 발광 다이오드부의 제2 도전형 질화물계 반도체층 상에 접속하는 제1 투명 전극층을 더 포함하고, 상기 제2 전극 패드는 상기 제1 투명 전극층 상에 위치하는 발광 다이오드 칩.
  8. 청구항 7에 있어서,
    상기 제2 전극 패드 하부의 제1 투명 전극층 영역 아래에 위치하는 전류 블록층을 더 포함하는 발광 다이오드 칩.
  9. 청구항 7에 있어서,
    상기 제2 연장부 아래의 상기 제1 투명 전극층 영역 아래에 위치하는 전류 블록층을 더 포함하는 발광 다이오드 칩.
  10. 청구항 1에 있어서,
    상기 발광 다이오드부는 질화갈륨계 반도체층으로 이루어진 발광 다이오드 칩.
  11. 청구항 1에 있어서,
    상기 기판은 직사각형 형상을 갖고,
    상기 제1 연장부는 상기 기판의 2개의 가장자리를 따라 배치되며,
    상기 제2 연장부는 상기 기판의 1개의 가장자리를 따라 배치된 발광 다이오드 칩.
  12. 청구항 11에 있어서,
    상기 제1 연장부 중 끝 단부가 상기 제2 전극 패드에 가장 가까운 발광 다이오드 칩.
  13. 청구항 12에 있어서,
    상기 제2 연장부 중 끝 단부가 상기 제1 전극 패드에 가장 가까운 발광 다이오드 칩.
  14. 발광 다이오드 칩 실장면을 갖는 칩 실장부; 및
    상기 칩 실장면 상에 실장된 발광 다이오드 칩을 포함하되,
    상기 발광 다이오드 칩은 청구항 1 내지 청구항 12의 어느 한 항의 발광 다이오드 칩인 발광 다이오드 패키지.
  15. 청구항 14에 있어서,
    적어도 두 개의 리드들; 및,
    상기 발광 다이오드 칩과 상기 리드들을 연결하는 본딩 와이어들을 더 포함하는 발광 다이오드 패키지.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
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