KR102029469B1

KR102029469B1 - 적층 세라믹 전자 부품 및 그 제조 방법

Info

Publication number: KR102029469B1
Application number: KR1020120016309A
Authority: KR
Inventors: 정해석; 이병화; 박민철; 채은혁
Original assignee: 삼성전기주식회사
Priority date: 2012-02-17
Filing date: 2012-02-17
Publication date: 2019-10-07
Anticipated expiration: 2032-02-17
Also published as: US20130229748A1; CN103258644B; KR20130094979A; JP6579590B2; US10347421B2; US20180061571A1; JP2018078332A; CN103258644A; JP2013172148A

Abstract

본 발명은 외부 전극이 형성된 세라믹 본체; 및 상기 세라믹 본체의 내부에 세라믹 층을 사이에 두고 적층 배치된 내부 전극;을 포함하고, 상기 세라믹 본체는 길이가 폭 보다 작고, 상기 내부 전극의 적층수는 250 이상이고, 상기 세라믹 층의 두께를 T_d, 상기 내부 전극의 두께를 T_e 라 할 때, 0.5≤T_e/T_d≤2.0 이고, 상기 길이 방향 및 상기 두께 방향이 형성하는 평면에서, 상기 세라믹 본체의 중앙부의 두께를 T_m, 상기 세라믹 본체의 단부의 두께를 T_a 라 할 때, 0.9≤T_a/T_m≤0.97 인 것을 특징으로 하며, 등가 직렬 인덕턴스가 작은 적층 세라믹 전자 부품을 얻을 수 있다.

Description

적층 세라믹 전자 부품 및 그 제조 방법{Multilayered ceramic electronic component and fabricating method thereof}

본 발명은 적층 세라믹 전자 부품 및 그 제조 방법에 관한 것으로, 구체적으로는 등가 직렬 인덕턴스가 작은 적층 세라믹 전자 부품에 관한 것이다.

최근 전자 제품의 소형화, 고용량화됨에 따라 전자 제품에 사용되는 전자 부품도 소형화, 고용량화가 요구되고 있다. 이에 따라 적층형 세라믹 전자 부품에 대한 수요가 증대되고 있다.

적층 세라믹 캐패시터의 경우 등가 직렬 인덕턴스(Equivalent Series Inductance, 이하 “ESL”)가 커지면 전자 제품의 성능이 저하될 수 있으며, 전자 부품이 소형화, 고용량화 될수록 ESL의 증가가 전자 부품의 성능 저하에 미치는 영향은 상대적으로 커진다.

소위 “LICC(Low Inductance Chip Capacitor)”는 외부 단자 간의 거리를 감소시켜 전류 흐름의 경로를 감소시키고 이로 인하여 캐패시터의 인덕턴스를 줄이기 위한 것이다.

그런데, 내부 전극의 용량부와 인출부의 전극 밀도 차이를 줄이기 위하여 인출부에 대하여 압착을 하는 경우, 압착에 의하여 내부 전극이 꺾이거나 휘어질 수 있는데, 이로 인하여 오히려 전류 흐름의 경로가 길어져서 ESL이 증가될 수 있다.

한국등록특허 10-0271910 한국공개특허 2003-0014712

본 발명은 ESL이 작은 적층 세라믹 전자 부품 및 그 제조 방법을 제공하고자 함을 목적으로 한다.

본 발명의 일 실시 형태는 외부 전극이 형성된 세라믹 본체; 및 상기 세라믹 본체의 내부에 세라믹 층을 사이에 두고 배치된 내부 전극;을 포함하고, 상기 외부 전극을 연결하여 연장한 방향을 「길이 방향」, 상기 내부 전극이 적층된 방향을 「두께 방향」, 상기 길이 방향 및 상기 두께 방향에 수직인 방향을 「폭 방향」이라 할 때, 상기 세라믹 본체는 길이가 폭 보다 작고, 상기 내부 전극의 적층수는 250 이상이고, 상기 세라믹 층의 두께를 T_d, 상기 내부 전극의 두께를 T_e 라 할 때, 0.5≤T_e/T_d≤2.0 이고, 상기 길이 방향 및 상기 두께 방향이 형성하는 단면에서, 상기 세라믹 본체의 길이 방향 중앙부의 두께를 T_m, 상기 세라믹 본체의 단부의 두께를 T_a 라 할 때, 0.9≤T_a/T_m≤0.97 인 적층 세라믹 전자 부품일 수 있다.

상기 세라믹 본체의 길이 방향 중앙부는 상기 세라믹 본체의 중심으로부터 상기 길이 방향 양쪽으로 각각 상기 세라믹 본체의 길이의 15% 이내의 구간일 수 있다.

상기 세라믹 본체의 단부는 상기 세라믹 본체의 끝단으로부터 상기 길이 방향으로 상기 세라믹 본체의 길이의 10% 이내의 구간일 수 있다.

상기 내부 전극은 이웃하는 내부 전극과 중첩되어 용량 형성에 기여하는 용량부 및 상기 용량부의 일부가 연장되어 상기 세라믹 본체의 외부로 인출되는 인출부를 포함하고, 상기 인출부는 상기 용량부보다 두꺼울 수 있다.

상기 외부 전극은 상기 세라믹 본체의 길이 방향으로 마주 보는 단면 및 상기 길이 방향으로 마주 보는 단면에 인접한 타면의 일부로 연장되어 형성될 수 있다.

상기 세라믹 층의 두께는 이웃하는 내부 전극의 용량부 사이에 존재하는 세라믹 층의 두께일 수 있다.

상기 내부 전극의 두께는 상기 내부 전극의 용량부의 두께일 수 있다.

상기 길이 방향 및 상기 두께 방향이 형성하는 단면은, 상기 세라믹 본체의 중심에서 폭 방향 좌우로 각각 상기 세라믹 본체의 폭의 40% 구간 내에 존재할 수 있다.

본 발명의 다른 실시 형태는 세라믹 층을 사이에 두고 내부 전극이 250층 이상 적층되고, 길이가 폭보다 작은 직육면체 형상의 그린 칩을 마련하는 단계; 미압착부의 두께 대비 압착부의 두께의 비가 0.9~0.97 이 되도록 상기 그린 칩의 길이 방향의 단부를 압착하는 단계; 및 상기 그린 칩을 소결하는 단계; 및 소결 칩의 길이 방향 단면에 외부 전극을 형성하는 단계;를 포함하는 적층 세라믹 전자 부품의 제조 방법일 수 있다.

상기 그린 칩을 마련하는 단계에서, 이웃하는 내부 전극을 각각 상기 그린 칩의 마주 보는 면으로 노출시킬 수 있다.

상기 그린 칩을 마련하는 단계에서, 상기 내부 전극은 인출부가 용량부보다 더 두껍게 형성될 수 있다.

상기 압착하는 단계에서, 상기 압착은 내부 전극의 두께 방향으로 수행될 수 있다.

상기 외부 전극을 형성하는 단계에서, 상기 외부 전극은 상기 길이 방향 단면에 인접한 타면의 일부로 연장되어 형성될 수 있다.

본 발명에 의하면 등가직렬인덕턴스가 작은 적층 세라믹 전자 부품을 얻을 수 있다.

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품의 사시도이다.
도 2는 본 발명의 일 실시 형태에 따른 세라믹 본체를 나타낸 모식도이다.
도 3은 도 2의 분해 사시도이다.
도 4는 도 1의 X-X'을 따른 단면도이다.
도 5 내지 도 7은 본 발명의 일 실시 형태에 따른 내부 전극의 변형예를 나타낸 모식도이다.
도 8은 세라믹 층의 두께 및 내부 전극의 두께 측정에 관한 모식도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.

다만, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.

또한, 본 발명의 실시 형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.

따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

적층 세라믹 전자 부품은 적층 세라믹 캐패시터, 적층형 칩 인덕터, 칩 비즈, 칩 바리스터 등이 있다.

이하에서는, 적층 세라믹 캐패시터를 예로 들어 구체적으로 설명하지만, 본 발명이 이에 제한되는 것은 아니다.

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품의 사시도이다. 도 2는 본 발명의 일 실시 형태에 따른 세라믹 본체를 나타낸 모식도이다. 도 3은 도 2의 분해 사시도이다. 도 4는 도 1의 X-X'에 따른 단면도이다. 도 5 내지 도 7은 본 발명의 일 실시 형태에 따른 내부 전극의 변형예를 나타낸 모식도이다. 도 8은 세라믹 층의 두께 및 내부 전극의 두께 측정에 관한 모식도이다.

도 1을 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 전자 부품은 세라믹 본체(10), 내부 전극(31) 및 외부 전극(21, 22)을 포함할 수 있다.

도 1을 참조하면, 외부 전극(21, 22)을 연결하여 연장한 방향(“L 방향”)을 「길이 방향」, 내부 전극(31)이 적층된 방향(“T 방향”)을 「적층 방향」 또는 「두께 방향」, 길이 방향 및 적층 방향에 수직인 방향(“W 방향”)을 「폭 방향」이라 할 수 있다.

세라믹 본체(10)는 높은 유전율을 갖는 세라믹 재료로 이루어질 수 있고, 이에 제한되는 것은 아니나, 티탄산바륨계 또는 티탄산스트론튬계 재료 등을 사용할 수 있다.

세라믹 본체(10)는 복수의 세라믹층을 적층한 후에 소결시킨 것으로, 인접하는 세라믹 층끼리는 경계를 확인할 수 없을 정도로 일체화되어 있을 수 있다.

세라믹 본체(10)는 직육면체일 수 있다. 구체적으로 세라믹 본체(10)는 두께 방향으로 마주 보는 상면(top surface)(S1) 및 하면(bottom surface)(S2), 길이 방향으로 마주 보는 단면(end surface)(S3, S4) 및 폭 방향으로 마주 보는 측면(side surface)(S5, S6)을 가질 수 있다. 다만, 제조 공정상 오차 등으로 인하여 실제로는 완전한 직육면체 형상을 가지지 못할 수 있다.

세라믹 본체(10)는 길이가 폭 보다 작다.

일반적인 적층 세라믹 전자 부품은 길이가 폭 보다 길고, 세라믹 본체(10)의 길이 방향으로 서로 마주 보는 단면(S3, S4)에 외부 전극(21, 22)이 배치되어 있을 수 있다. 이 경우 외부 전극(21, 22)에 교류 인가시 전류의 경로가 길기 때문에 전류 루프가 더 크게 형성될 수 있으며, 유도 자기장의 크기가 커져 인덕턴스가 증가할 수 있다.

전류의 경로를 감소시키기 위하여 세라믹 본체(10)의 길이를 폭보다 작게 할 수 있다. 외부 전극(21, 22) 간의 길이가 작기 때문에 전류 경로가 작아지고, 이로 인하여 전류 루프가 감소하여 인덕턴스를 감소시킬 수 있다. 이처럼 길이가 폭보다 작은 적층 세라믹 전자 부품을 RGC (Reverse Geometry Capacitor) 또는 LICC (Low Inductance Chip Capacitor)라 할 수 있다.

내부 전극의 적층수는 250 이상일 수 있다.

ESL 증가의 문제는 내부 전극(31, 32)의 적층수가 250 이상인 경우에 비로소 발생할 수 있다. 본 실시 형태는 이러한 문제점을 해결하기 위한 것으로, 이에 대하여는 표 1과 관련하여 후술한다.

세라믹 층(11)의 두께(T_d) 대비 내부 전극(31, 32)의 두께(T_e)의 비(T_e/T_d)는 0.5~2.0 이하일 수 있다.

T_e/T_d 가 0.5 보다 작은 경우에는 크랙 또는 디라미네이션 발생의 문제가 발생하지 않는다. T_e/T_d 가 0.5 이상인 경우에 비로소 크랙 또는 디라미네이션 발생의 문제가 발생할 수 있는데, 본 실시 형태는 이러한 문제를 해결하기 위한 것이다.

T_e/T_d 가 2.0 보다 큰 경우, 세라믹 층(11)의 두께보다 내부 전극(31, 32)의 두께가 너무 크기 때문에 다른 요소를 변화시키더라도 크랙 또는 디라미네이션(delamination)의 발생을 방지할 수 없을 수 있다.

세라믹 층의 두께(T_d) 대비 내부 전극의 두께(T_e)의 비(T_e/T_d)와 관련하여 발생할 수 있는 크랙 또는 디라미네이션의 문제는 다음과 같이 설명할 수 있다.

내부 전극(31, 32)은 도전성 금속을 포함하고 있어 내부 전극의 열팽창계수가 세라믹의 열패창계수 보다 더 크므로 열 이력을 거치면서 반복적인 팽창 및 수축으로 인하여 내부 전극(31, 32)과 세라믹 층(11)의 계면에 응력이 집중될 수 있고, 결국에는 크랙 또는 디라미네이션이 발생으로 이어질 수 있다.

세라믹층의 두께 대비 내부 전극의 두께의 비가 작은 경우에는 내부 전극으로 인한 팽창 및 수축의 정도가 작아 크랙 또는 디라미네이션을 유발할 수 있을 정도의 응력이 발생되지 않으며, 따라서 크랙 또는 디라미네이션의 문제가 발생하지 않을 수 있다.

그러나, 세라믹층의 두께 대비 내부 전극의 두께의 비가 큰 경우에는 내부 전극이 차지하는 비율이 더 크므로 그만큼 내부 전극의 팽창 및 열수축이 더 클 수 있다. 따라서 크랙 또는 디라미네이션이 발생될 수 있다.

세라믹 층(11)의 두께(T_d)는 내부 전극(31, 32) 사이에 배치되는 세라믹 층(11)의 평균 두께를 의미할 수 있다.

세라믹 층(11)의 평균 두께는, 도 8에 나타낸 바와 같이, 세라믹 본체(10)의 길이 방향 및 두께 방향의 단면을 주사전자현미경(SEM, Scanning Electron Microscope)으로 10,000배의 배율로 이미지를 스캔하여 측정할 수 있다.

구체적으로는 스캔된 이미지에서 세라믹 층(11)을 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.

등간격인 30개의 지점은 용량부(P)에서 추출될 수 있다.

또한, 이러한 평균값 측정을 10개의 세라믹 층(11)으로 확장하여 평균값을 측정하면, 세라믹 층(11)의 두께(T_d)를 더욱 일반화할 수 있다.

내부 전극(31, 32)의 두께(T_e)는 내부 전극의 용량부(P)의 두께일 수 있다.

내부 전극(31, 32)과 세라믹 층(11) 간의 열팽창의 차이로 인한 디라미네이션은 내부 전극(31, 32)의 밀도가 높은 내부 전극 용량부(P)에서 발생하기 쉽기 때문에 내부 전극의 용량부(P)의 두께를 조절하고자 함이다.

내부 전극(31, 32)의 밀도가 낮은 내부 전극(31, 32) 인출부가 중첩된 영역에서는 내부 전극(31, 32)이 차지하는 분율이 작기 때문에 내부 전극(31, 32)과 세라믹 층(11) 간의 열팽창계수 차이로 인한 디라미네이션은 상대적으로 적게 발생할 수 있다.

길이 방향 및 두께 방향이 형성하는 단면(L-T 단면)에서, 세라믹 본체(10)의 길이 방향 중앙부(E)의 두께를 T_m, 세라믹 본체(10)의 단부(B)의 두께를 T_a 라 할 때, 0.9≤T_a/T_m≤0.97 일 수 있다.

적층 세라믹 캐패시터에서 내부 전극(31, 32)의 용량부(P)가 중첩된 영역과 인출부(Q)가 중첩된 영역 사이에는 내부 전극의 밀도가 상이하다. 즉 용량부(P)가 중첩된 영역이 인출부(Q)가 중첩된 영역보다 내부 전극의 밀도가 더 크다.

여기서 내부 전극(31, 32)의 밀도는 길이 방향 및 두께 방향이 이루는 단면(L-T 단면)에 있어서 전체 면적 중 내부 전극(31, 32)의 면적이 차지하는 비율을 의미할 수 있다.

상기 내부 전극(31, 32)의 밀도 차이를 감소시키기 위하여 인출부(Q)가 중첩된 영역(Q')을 압착할 수 있다. 압착은 내부 전극(31, 32)의 두께 및 세라믹 층(11)의 두께, 세라믹 본체(10)의 치수 등을 고려하여 적절한 시간과 압력으로 행할 수 있다.

압착된 부분(B)과 압착되지 않은 부분(A)의 경계에서는 내부 전극(31, 32)이 꺾이거나 휘어질 수 있으며, 이 경우 전류의 경로 및 전류 루프가 그만큼 더 증가할 수 있고, 결국 ESL 증가로 이어질 수 있다.

이러한 현상은 외부 전극 간(21, 22)의 거리가 짧은 RGC 또는 LICC의 경우 상대적으로 더 현저하게 발생할 수 있다.

세라믹 본체(10)의 중앙부(E)의 두께(T_m)는 세라믹 본체(10)의 길이 방향 중앙부(E)에서 아래로 볼록한 최하점에서부터 위로 볼록한 최상점까지의 거리로 정의할 수 있다.

세라믹 본체(10)의 길이 방향 중앙부(E)는, 도 2 및 도 4를 참조하면, 세라믹 본체(10)의 중심(C)으로부터 길이 방향 양쪽으로 각각 세라믹 본체(10) 길이의 15% 이내의 구간일 수 있다.

세라믹 본체(10)는 단부(B)가 압착되기 때문에 압착되지 않은 중간 부분(A)은 위 아래로 볼록할 수 있는데, 볼록한 부분의 최상점 최하점이 상기 범위 내에 형성될 수 있기 때문이다.

세라믹 본체(10)의 단부(B)는 세라믹 본체(10)의 끝단으로부터 길이 방향으로 세라믹 본체(10) 길이의 10% 이내의 구간일 수 있다.

세라믹 본체(10)의 단부(B)의 두께는 평균 두께일 수 있다.

세라믹 본체(10)는 내부 전극(31, 32)의 적층 방향으로 상하 압착이 이루어지기 때문에 압착된 단부(B)는 평평할 수 있고, 압착된 단부(B)의 하면에서 상면까지의 두께를 세라믹 본체 단부(B)의 두께(T_a)라고 할 수 있다.

T_a/T_m 이 0.9 보다 작은 경우에는 전류 흐름 경로 및 전류 흐름 루프가 증가하여 ESL 증가하고, T_a/T_m 이 0.97 보다 큰 경우에는 디라미네이션 불량이 발생할 수 있다.

압착을 강하게 하여 세라믹 본체(10)의 길이 방향 중앙부(E)의 두께(T_m) 대비 단부(B)의 두께(T_a)의 비율(T_a/T_m)이 커지면 내부 전극(31, 32)과 세라믹 층(11) 간의 접합이 보다 강해질 수 있지만 전류 경로의 증가로 인하여 ESL 이 증가할 수 있다.

반대로, 압착을 약하게 하면 전류 경로는 거의 증가되지 않아 ESL의 증가는 문제되지 않을 수 있지만 내부 전극(31, 32)과 세라믹 층(11) 간의 접합력이 약하여 디라미네이션이 발생할 수 있다.

길이 방향 및 두께 방향이 형성하는 단면(L-T 단면)은, 세라믹 본체(10)의 중심(C)에서 폭 방향 양쪽으로 각각 세라믹 본체(10)의 폭의 40% 이내의 구간 내에 존재할 수 있다.

상기 범위 내에서는 세라믹 본체(10)의 두께(T_d)가 안정적이고, 상기 범위를 벗어나는 경우에는 세라믹 본체(10)의 두께가 안정적이지 않을 수 있기 때문이다.

세라믹 본체(10)의 양쪽 단부(B)의 두께가 동일할 수 있다.

세라믹 본체(10)를 대칭 구조로 형성함으로써 툼스톤(tombstone) 불량을 방지할 수 있다.

세라믹 본체(10)는, 이에 제한되는 것은 아니나, 티탄산바륨 또는 티탄산스트론튬을 포함할 수 있다. 세라믹 본체(10)는 유전율이 높은 세라믹 재료를 포함한다면 무관하다.

유전율이 높은 유전 재료가 극성이 다른 전극 사이에 위치하는 경우, 유전 재료 내에 존재하는 전기 이중 극자(electric dipole)가 외부 전기장에 반응하여 정렬을 하게 되고, 이로 인하여 전극에는 더 많은 전하가 유도될 수 있으며, 따라서 더 많은 전기 에너지가 축적될 수 있다.

내부 전극(31, 32)은 세라믹 본체(10)의 내부에 세라믹 층(11)을 사이에 두고 적층 배치될 수 있다.

내부 전극(31)은 이웃하는 내부 전극(32)과 중첩되어 용량 형성에 기여하는 용량부(P) 및 상기 용량부(P)의 일부가 연장되어 세라믹 본체(10)의 외부로 인출되는 인출부(Q)를 포함할 수 있다.

내부 전극(31, 32)의 인출부(Q)는 용량부(P)보다 더 두꺼울 수 있다.

세라믹 본체(10) 중 내부 전극의 용량부(P)가 중첩된 영역(P')은 인출부(Q)가 중첩된 영역(Q')보다 내부 전극(31, 32)의 밀도가 높을 수 밖에 없는데, 내부 전극(31, 32)의 밀도 차이를 완화하기 위하여 인출부(Q)가 중첩된 영역(Q')에 대하여 압착을 실시할 수 있다.

압착과는 별개로 내부 전극(31, 32)의 밀도 차이를 완화하기 위하여 내부 전극(31, 32)의 용량부(P)보다 인출부(Q)를 더 두껍게 형성할 수 있다.

도전성 페이스트를 스크린 인쇄하는 등의 방법을 통하여 내부 전극(31, 32)을 형성하는데, 내부 전극(31, 32)의 인출부(Q)에 대하여는 스크린 인쇄를 수회 반복함으로써 인출부(P)를 용량부(Q)보다 더 두껍게 형성할 수 있다.

도 5 내지 도 7은 본 실시 형태의 내부 전극(31, 32)의 변형 예이다.

도 5는 내부 전극(31, 32)의 용량부(P)가 그대로 연장되어 인출부(Q)를 형성하는 경우이고, 도 6은 인출부(Q)의 크기가 용량부(P)의 크기보다 작은 경우이다. 도 7은 인출부(Q)가 2개로 분할되어 형성된 경우이다. 다만, 내부 전극(31, 32)의 형태는 도 5 내지 도 7에 한정되는 것은 아니며, 필요에 따라 다양한 형태로 변형될 수 있다.

도 8을 참조하면, 내부 전극(31, 32)의 두께(T_e)는 세라믹 본체(10)의 길이 방향 및 두께 방향의 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Electron Microscope)으로 이미지를 스캔하여 측정할 수 있다.

예를 들어, 도 8과 같이 세라믹 본체(10)의 폭 방향의 중앙부(H)에서 절단한 길이 및 두께 방향의 단면(L-T 단면)을 주사전자현미경으로 10,000배의 배율로 스캔한 이미지에서 추출된 임의의 내부 전극(31, 32)에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.

세라믹 본체(10)의 폭 방향의 중앙부(H)는, 도 2 및 도 4를 참조하면, 세라믹 본체(10)의 중심(C)에서 폭 방향 양쪽으로 각각 세라믹 본체(10)의 폭의 40% 이내의 구간일 수 있다. 상기 범위 내에서는 내부 전극(31, 32)의 두께(T_e)가 안정적인 값을 나타내기 때문이다.

등간격인 30개의 지점은 내부 전극(31, 32)이 용량부에서 측정될 수 있다.

또한, 이러한 평균값 측정을 10개 이상의 내부 전극(31, 32)으로 확장하여 평균값을 측정함으로써 내부 전극(31, 32)의 두께(T_e)를 더욱 일반화할 수 있다.

내부 전극(31, 32)은 금, 은, 구리, 니켈, 팔라듐 및 그 합금으로 이루어진 그룹에서 선택된 적어도 하나를 포함할 수 있다. 하지만, 이에 제한되는 것은 아니고 내부 전극(31, 32)에 도전성을 부여할 수 있는 금속이라면 어느 것이든 상관없다.

금, 은, 팔라듐 등의 귀금속은 고가이지만 소결시 산화 문제를 고려할 필요가 없고, 니켈 등의 베이스 금속은 상대적으로 저가이므로 비용 측면에서 유리하지만 금속의 산화를 방지하기 위하여 소결 분위기를 환원 분위기로 유지해야 한다는 부담이 뒤따를 수 있다.

외부 전극(21, 22)은 세라믹 본체(10)의 길이 방향으로 마주 보는 단면(S5, S6) 및 길이 방향으로 마주 보는 단면(S5, S6)에 인접한 타면(S1~S4)의 일부로 연장되어 형성될 수 있다.

외부 전극(21, 22)은 세라믹 본체(10)의 압착된 단부를 커버할 수 있다.

외부 전극(21, 22)은, 이에 제한되는 것은 아니나, 구리 등의 도전성 금속을 포함할 수 있으며, 또한, 치밀도 향상을 위하여 글래스 성분을 더 첨가할 수도 있다.

본 발명의 다른 실시 형태는 그린 세라믹 층을 사이에 두고 내부 전극이 250층 이상 적층되고, 길이가 폭보다 작은 직육면체 형상의 그린 칩을 마련하는 단계; 미압착부의 두께 대비 압착부의 두께의 비가 0.9~0.97 이 되도록 상기 그린 칩의 길이 방향의 단부를 압착하는 단계; 및 상기 그린 칩을 소결하는 단계; 및 소결 칩의 길이 방향 측면에 외부 전극을 형성하는 단계;를 포함할 수 있다.

우선, 그린 세라믹 층을 사이에 두고 내부 전극이 250층 이상 적층되고, 길이가 폭보다 작은 직육면체 형상의 그린 칩을 마련하는 단계를 수행할 수 있다.

세라믹 분말, 유기 용매, 바인더 등을 혼합하고 볼 밀을 행하여 세라믹 슬러리를 제조하고, 이를 닥터 블레이드 등의 방식을 통하여 얇은 두께의 그린 시트를 제조할 수 있다.

세라믹 슬러리의 경우와 마찬가지의 방법으로 도전성 금속을 포함하는 도전성 페이스트를 제조하고, 스크린 인쇄 등의 방법을 그린 시트 상에 내부 전극을 형성할 수 있다.

내부 전극이 형성된 그린 시트를 250 층 이상 적층하고 가압하여 그린 시트 적층체를 형성하고, 이를 절단하여 그린 칩을 제조할 수 있다.

내부 전극은 그린 칩의 마주 보는 면으로 각각 노출될 수 있으며, 내부 전극이 노출되는 면을 연결하여 연장하는 방향을 길이 방향이라고 할 수 있다. 그린 칩은 길이가 폭보다 작은 직육면체 형상을 가질 수 있다.

외부 단자 간의 거리를 줄여 전류의 경로를 감소시키고, 캐패시터의 ESL을 감소시키기 위한 것이다. 즉 RGC 또는 LICC 를 제조하기 위한 것이다.

내부 전극은 용량 형성에 기여하는 용량부 및 용량부의 일부가 연장되어 그린 칩의 외부로 노출시키는 인출부로 이루어질 수 있는데, 인출부가 용량부보다 더 두껍게 형성될 수 있다.

용량부가 적층된 영역과 인출부가 적층된 영역 사이의 내부 전극의 밀도 차이를 완화하기 위한 것이다.

다음으로, 상기 그린 칩의 길이 방향의 단부를 압착하는 단계를 수행할 수 있으며, 압착은 내부 전극의 두께 방향으로 행할 수 있다.

그린 칩에서 용량부가 적층된 영역은 인출부가 적층된 영역에 비하여 2배의 내부 전극이 적층되어 있으므로, 내부 전극의 밀도는 용량부가 적층된 영역에서 더 크다. 이러한 내부 전극 밀도 차이를 완화시키기 위하여 인출부가 적층된 영역을 두께 방향으로 압착할 수 있다.

하지만, 압착이 지나치게 크면 내부 전극이 꺾임이나 휘어짐도 마찬가지로 커지기 때문에 전류 경로가 증가하여 ESL이 증가할 수 있고, 압착이 너무 작으면 그린 세라믹 층과 내부 전극 사이의 접합이 충분하지 않아 디라미네이션이 발생할 수 있다. 상기 문제가 발생하지 않는 범위가 그린 칩의 미압착부의 두께 대비 압착부의 두께의 비가 0.9 ~ 0.97인 경우이다.

다음으로, 상기 그린 칩을 소결하는 단계를 수행할 수 있다.

소결 이전에 소결 온도보다 낮은 온도에서 가소 공정을 거칠 수 있다. 가소 공정에 의하여 그린 칩 내에 존재하는 유기물을 제거할 수 있다. 내부 전극으로 니켈 등의 베이스 메탈을 사용하는 경우에는 내부 전극이 산화되어 내부 전극의 도전성이 감소할 수 있으므로 환원 분위기에서의 소결이 요구될 수도 있다.

다음으로, 소결 칩의 길이 방향 측면에 외부 전극을 형성하는 단계를 수행할 수 있다. 외부 전극은 상기 길이 방향 측면에 인접한 타면의 일부로 연장되어 형성될 수 있다. 도전성 금속을 포함하는 페이스트를 이용하여 인쇄 또는 디핑 방식에 의하여 외부 전극을 형성할 수 있다. 페이스트에는 글래스 성분을 더 첨가하여 외부 전극의 치밀도를 향상시킬 수 있으며, 이후에 진행되는 도금 공정에서 도금액의 침투를 방지할 수 있다.

다음으로, 외부 전극 상에는 솔더링의 용이성을 위하여 도금층을 형성할 수 있다. 도금층은 니켈 또는 주석 도금층일 수 있다.

세라믹 본체는 티탄산바륨을 포함할 수 있다.

내부 전극은 금, 은, 구리, 니켈, 팔라듐 및 그 합금으로 이루어진 그룹에서 선택된 적어도 하나를 포함할 수 있다.

외부 전극은 구리를 포함할 수 있다.

기타 세라믹 본체, 내부 전극, 외부 전극에 관한 사항은 앞에서 설명한 바와 동일하다.

이하에서는 실시예 및 비교예를 참조하여, 본 발명에 대하여 상세하게 설명한다.

본 발명의 실시예 및 비교예에 따른 적층 세라믹 캐패시터는 다음과 같은 방법에 따라 마련하였다.

티탄산바륨 분말에 유기 용매로서 에탄올, 바인더로서 에틸셀룰로오스를 혼합한 후, 이를 지르코니아 볼을 이용하여 볼 밀링을 실시하여 세라믹 슬러리를 제조하였다. 세라믹 슬러리를 폴리에틸렌 필름 상에 닥터 블레이드 방식에 의하여 도포하고 건조하여 세라믹 그린 시트를 제조하였다.

니켈 분말에 유기 용매로서 에탄올, 바인더로서 에틸셀룰로오스를 혼합한 후, 이를 볼 밀링 하여 도전성 페이스트를 마련하였다.

도전성 페이스트로 이용하여 세라믹 그린 시트 상에 내부 전극을 형성하였다.

내부 전극이 형성된 세라믹 그린 시트를 교대로 적층하여 세라믹 그린 시트 적층체를 제조한 후, 절단하여 그린 칩을 얻었다. 내부 전극의 적층수는 240, 250, 260으로 하였다.

그린 칩을 1000℃, 환원 분위기에서 소결하여 소결 칩을 얻었다.

소결 칩을 구리를 주성분으로 하는 도전성 페이스트로 외부 전극을 형성하여 적층 세라믹 캐패시터를 완성하였다.

먼저, 내부 전극의 적층수의 적정성을 확인하기 위하여 상기 제조 방법에 따라 내부 전극의 적층수와 세라믹 층(11)의 두께(T_d) 대비 내부 전극(31, 32)의 두께(T_e)의 비(T_e/T_d)를 변화시키면서 적층 세라믹 캐패시터를 제조한 후, ESL을 측정하였으며, 그 결과를 표 1에 나타내었다.

구체적으로는, 내부 전극(31, 32)의 적층수를 240, 250, 260 로 변화시키고, 또한 T_e/T_d 를 0.4, 0.6, 1.0, 1.4, 로 변화시키면서 ESL을 측정하였다. ESL은 칩을 기판에 실장한 후 VNA (Vector Network Analyzer)를 이용하여 측정하였다.

구분	적층수	T_e	T_d	T_e/T_d	ESL
샘플 1	240	0.6	1.5	0.4	90
샘플 2		0.75	1.5	0.5	91
샘플 3		1.5	1.5	1	93
샘플 4		2.1	1.5	1.4	94
샘플 5	250	0.6	1.5	0.4	94
샘플 6		0.75	1.5	0.5	102
샘플 7		1.5	1.5	1	104
샘플 8		2.1	1.5	1.4	107
샘플 9	260	0.6	1.5	0.4	96
샘플 10		0.75	1.5	0.5	103
샘플 11		1.5	1.5	1	106
샘플 12		2.1	1.5	1.4	109

표 1을 참조하면, 샘플 1~4는 내부 전극의 적층수가 240, T_e/T_d 가 각각 0.4, 0.5, 1.0 및 1.4인 경우로서, 각각 90pH, 91pH, 93pH 및 94pH의 ESL 값을 가진다. T_e/T_d 가 어떠한 값을 가지는지와 상관없이 ESL 값은 작은 값을 나타내고 있다. ESL의 단위는 피코헨리(pico Henry, “pH”)이다.

샘플 5는 내부 전극의 적층수가 250, T_e/T_d 가 0.4인 경우로서 ESL이 94pH 이고, 샘플 6은 내부 전극의 적층수가 250, T_e/T_d 가 0.5인 경우로서 ESL이 102 pH이고, 샘플 7은 내부 전극의 적층수가 250, T_e/T_d 가 1.0인 경우로서, ESL이 104 pH이고, 샘플 8은 내부 전극의 적층수가 250, T_e/T_d 가 1.4인 경우로서 ESL이 102 pH이다.

샘플 5~8을 참조하면, 내부 전극(31, 32)의 적층수가 250인 경우에는 T_e/T_d 가 0.4이면 ESL이 증가하지 않았으나, T_e/T_d 가 0.5 이상이 되면서 ESL이 급격히 증가함을 확인할 수 있다.

또한, 샘플 9~12는 내부 전극의 적층수가 260인 경우인데, 내부 전극의 적층수가 250인 경우와 마찬가지 결과를 나타내고 있다.

결론적으로, 상기 표 1에 의하면, 내부 전극(31, 32)의 적층수가 250 이상이고, T_e/T_d 가 0.5 이상인 경우부터 ESL이 급격히 증가함을 확인할 수 있다.

본 발명은 내부 전극(31, 32)의 적층수가 250 이상이고, T_e/T_d 가 0.5 이상인 경우 발생하는 문제점을 해결하기 위한 것이다.

다음으로, 세라믹 본체(10)의 길이 방향 중앙부(E)의 두께(T_m) 대비 세라믹 본체의 단부(B)의 두께(T_a)의 비(T_a/T_m)의 적정성을 확인하기 위하여, 상기 방법으로 제조된 적층 세라믹 캐패시터에 대하여 ESL을 측정하고, 폴리싱 가공한 L-T 단면의 SEM 사진으로부터 세라믹 본체의 두께(T_a, T_m), 세라믹 층의 두께(T_d) 및 내부 전극의 두께(T_e)를 측정하고, 디라미네이션 발생 여부를 관찰하였다. 그 결과를 표 2에 나타내었다.

구체적으로, 내부 전극의 적층수는 270으로 하고, T_e/T_d 를 0.5, 1.0, 2.0, 2.2 로 변화시키고, 각각에 대하여 T_a/T_m을 0.88, 0.90, 0.93, 0.96, 0.98 로 변화시키면서 ESL을 측정하였다. 세라믹 층의 두께(T_d) 및 내부 전극의 두께(T_e)는 앞서 설명한 바에 따라 측정하였다.

구분	T_e (㎛)	T_d (㎛)	T_e/T_d	T_a (㎛)	T_m (㎛)	T_a/T_m	ESL (pH)	디라미- 네이션
비교예 1	0.5	1	0.5	430	488	0.88	113	없음
실시예 1				440	488	0.90	95	없음
실시예 2				455	488	0.93	93	없음
실시예 3				470	488	0.96	91	없음
비교예 2				480	488	0.98	90	발생
비교예 3	1.0	1	1.0	520	590	0.88	114	없음
실시예 4				530	590	0.90	94	없음
실시예 5				550	590	0.93	92	없음
실시예 6				565	590	0.96	91	없음
비교예 4				580	590	0.98	90	발생
비교예 5	2.0	1	2.0	740	845	0.88	115	없음
실시예 7				760	845	0.90	96	없음
실시예 8				790	845	0.93	93	없음
실시예 9				810	845	0.96	92	없음
비교예 6				830	845	0.98	91	발생
비교예 7	2.2	1	2.2	790	896	0.88	117	발생
비교예 8				810	896	0.90	96	발생
비교예 9				830	896	0.93	94	발생
비교예 10				860	896	0.96	93	발생
비교예 11				880	896	0.98	92	발생

표 2를 참조하면, 비교예 1은 T_e/T_d 가 0.5, T_a/T_m이 0.88인 경우로서, ESL 이 113pH 이고, 디라미네이션이 발생되지 않았다. 이는 압착이 강하여 세라믹 본체의 길이 방향 단부의 두께가 많이 감소되었기 때문에 전류 경로(current path) 증가하고 ESL이 증가되었지만, 반면에 강한 압착으로 인하여 디라미네이션이 발생하지 않은 것으로 보인다.

실시예 1~3은 T_e/T_d 가 모두 0.5, T_a/T_m이 각각 0.90, 0.93 및 0.96인 경우로서, ESL 이 각각 95pH, 93pH 및 91pH 이고, 디라미네이션이 발생되지 않았다.

비교예 2은 T_e/T_d 가 0.5, T_a/T_m이 0.98인 경우로서, ESL이 90pH 이고, 디라미네이션이 발생하였다. 이는 압착이 약하여 전류 경로(current path) 증가는 작아 ESL 증가는 작지만, 반면에 이종 물질로 이루어진 내부 전극과 세라믹 층 간의 접합력이 감소하여 디라미네이션이 발생된 것으로 보인다.

비교예 3, 실시예 4~6 및 비교예 4는 T_e/T_d 가 1.0인 경우로서, T_e/T_d 가 0.5인 경우와 마찬가지의 결과를 보이고 있다.

또한, 비교예 5, 실시예 7~9 및 비교예 6은 T_e/T_d 가 2.0인 경우인데, T_e/T_d 가 0.5인 경우와 마찬가지의 결과를 보이고 있다.

비교예 7~11은 T_e/T_d 가 2.2인 경우로서, 모두 디라미네이션이 발생되었다. 이는 내부 전극이 너무 두껍기 때문에 내부 전극의 열팽창 및 열수축의 반복으로 인하여 발생하는 응력이 크기 때문에 디라미네이션이 발생된 것으로 보인다.

결론적으로, 내부 전극의 적층수는 270으로 하였을 때, T_e/T_d 가 0.6~2.0 이고, T_a/T_m 가 0.9~0.97 인 경우에 ESL 값이 작고, 디라미네이션도 발생하지 않았다.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

10: 세라믹 본체
11: 세라믹 층(세라믹 그린 시트)
21, 22: 외부 전극
31, 32: 내부 전극
S1~S6: 세라믹 본체의 제1 내지 제6 면
P, Q: 내부 전극의 용량부, 인출부
P', Q' 내부 전극 용량부, 인출부의 중첩 영역
T_m: 세라믹 본체의 중심부의 두께
T_a: 세라믹 본체의 단부의 두께

Claims

외부 전극이 형성된 세라믹 본체; 및
상기 세라믹 본체의 내부에 세라믹층을 사이에 두고 배치된 내부 전극;을 포함하고,
상기 외부 전극을 연결하여 연장한 방향을 「길이 방향」, 상기 내부 전극이 적층된 방향을 「두께 방향」, 상기 길이 방향 및 상기 두께 방향에 수직인 방향을 「폭 방향」이라 할 때, 상기 세라믹 본체는 길이가 폭 보다 작고,
상기 길이 방향 및 상기 두께 방향이 형성하는 단면에서, 상기 세라믹 본체의 길이 방향 중앙부의 두께를 T_m, 상기 세라믹 본체의 단부의 두께를 T_a 라 할 때, T_m > T_a이며,
상기 내부 전극은 이웃하는 내부 전극과 중첩되어 용량 형성에 기여하는 용량부 및 상기 용량부의 일부가 연장되어 상기 세라믹 본체의 외부로 인출되는 인출부를 포함하며,
상기 내부 전극은 상기 세라믹 본체의 중앙부에 위치한 영역과 상기 세라믹 본체의 단부에 위치한 영역이 상기 두께 방향을 기준으로 서로 다른 레벨에 배치되어 이들은 경사진 영역에 의하여 연결되며,
상기 복수의 내부 전극의 경사진 영역은 상기 내부 전극의 용량부의 외곽에 배치되며,
상기 세라믹 본체에서 상기 내부 전극의 경사진 영역에 대응하는 영역의 두께는 상기 용량부에 대응하는 영역의 두께보다 얇으며,
상기 복수의 내부 전극 중 상기 두께 방향을 기준으로 상기 세라믹 본체의 중심보다 상부에 배치된 것의 단부는 하부로 절곡되고 상기 세라믹 본체의 중심보다 하부에 배치된 것의 단부는 상부로 절곡된 적층 세라믹 전자 부품.
제1항에 있어서,
상기 세라믹 본체의 길이 방향 중앙부는 상기 세라믹 본체의 중심으로부터 상기 길이 방향 양쪽으로 각각 상기 세라믹 본체의 길이의 15% 이내의 구간인 적층 세라믹 전자 부품.
제1항에 있어서,
상기 세라믹 본체의 단부는 상기 세라믹 본체의 끝단으로부터 상기 길이 방향으로 상기 세라믹 본체의 길이의 10% 이내의 구간인 적층 세라믹 전자 부품.
제1항에 있어서,
상기 내부 전극에서 상기 인출부는 상기 용량부보다 두꺼운 적층 세라믹 전자 부품.
제1항에 있어서,
상기 외부 전극은 상기 세라믹 본체의 길이 방향으로 마주 보는 단면 및 상기 길이 방향으로 마주 보는 단면에 인접한 타면의 일부로 연장되어 형성된 적층 세라믹 전자 부품.
제1항에 있어서,
상기 세라믹층의 두께는 이웃하는 내부 전극의 용량부 사이에 존재하는 세라믹층의 두께인 적층 세라믹 전자 부품.
제1항에 있어서,
상기 내부 전극의 두께는 상기 내부 전극의 용량부의 두께인 적층 세라믹 전자 부품.
제1항에 있어서,
상기 길이 방향 및 상기 두께 방향이 형성하는 단면은, 상기 세라믹 본체의 중심에서 폭 방향 좌우로 각각 상기 세라믹 본체의 폭의 40% 구간 내에 존재하는 적층 세라믹 전자 부품.
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제1항에 있어서,
상기 내부 전극의 적층수는 250 이상이고,
상기 세라믹층의 두께를 T_d, 상기 내부 전극의 두께를 T_e 라 할 때, 0.5≤T_e/T_d≤2.0이고, 0.9≤T_a/T_m≤0.97인 적층 세라믹 전자 부품.