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KR101877427B1 - 반도체 소자 - Google Patents

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KR101877427B1
KR101877427B1 KR1020110119145A KR20110119145A KR101877427B1 KR 101877427 B1 KR101877427 B1 KR 101877427B1 KR 1020110119145 A KR1020110119145 A KR 1020110119145A KR 20110119145 A KR20110119145 A KR 20110119145A KR 101877427 B1 KR101877427 B1 KR 101877427B1
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KR
South Korea
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electrode
layer
projection
protrusion
semiconductor device
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허홍표
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엘지이노텍 주식회사
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  • Electrodes Of Semiconductors (AREA)

Abstract

실시 예는, 실시 예에 따른 반도체 소자는, 기판, 상기 기판 상에 반도체층, 상기 반도체층 상에 오믹컨택되며, 서로 이격된 제1, 2 전극 및 상기 반도체층 상에 배치되며, 상기 제1 전극과 인접한 제1 면 및 상기 제1 면과 대향되며 상기 제2 전극과 인접한 제2 면을 포함하는 제3 전극을 포함하고, 상기 제3 전극은, 상기 제1 면 선상에서 상기 제1 전극 방향으로 돌기가 형성하는 반도체 소자를 제공한다.

Description

반도체 소자{Semiconductor device}
실시 예는 반도체 소자에 관한 것이다.
정보화 사회와 더불어 초고속, 대용량의 신호 전송을 위한 통신 기술은 급속도로 발달되고 있다. 이를 위하여 무선 통신용 전자소자에 대한 연구가 활발히 이루어지고 있으며 우수한 연구 결과들이 보고되고 있다. 우수한 물성을 지닌 GaN 계 화합물 반도체는 차세대 고주파, 고출력용 전자소자의 재료로 주목을 받고 있으며 세계적으로 활발히 연구되고 있다.
GaN 계 전자소자 중에서도 AlGaN/GaN 이종접합구조를 이용하는 이종접합 구조 전계효과 트랜지스터가 가장 많이 연구되고 있으며, 성능 또한 가장 우수하다.
GaN은 약 4MV/cm의 우수한 항복전계를 가지므로 드레인 동작전압을 증가시킬 경우에는 높은 RF 출력을 얻을 수 있는 장점이 있다.
높은 드레인 동작전압 하에서의 고주파, 고출력용 HFET는 우수한 특성의 게이트 접합을 가져야 한다. 높은 항복전압, 낮은 누설전류와 더불어 열적, 화학적으로 안정한 게이트 접합을 형성시키기 위한 많은 연구가 진행중이다.
실시 예는, 게이트 전극과 드레인 전극 사이에 서로 다른 제1, 2 거리로 이격시켜 항복전압 및 동작저항을 감소시키기 용이하여 반도체 소자를 제공한다.
실시 예에 따른 반도체 소자는, 기판, 상기 기판 상에 반도체층, 상기 반도체층 상에 오믹컨택되며, 서로 이격된 제1, 2 전극 및 상기 반도체층 상에 배치되며, 상기 제1 전극과 인접한 제1 면 및 상기 제1 면과 대향되며 상기 제2 전극과 인접한 제2 면을 포함하는 제3 전극을 포함하고, 상기 제3 전극은, 상기 제1 면 선상에서 상기 제1 전극 방향으로 돌기가 형성할 수 있다.
실시 예에 따른 반도체 소자는, 게이트 전극의 제1, 2 영역을 형성하며, 제1, 2 영역과 인접한 드레인 전극 사이에 서로 다른 제1, 2 거리로 이격되도록 함으로써, 드레인 전극과 게이트 전극의 에지(dege) 하부에 형성되는 E-field가 확장(extension)되어 피크 필드(peak field)를 낮추어 반도체층에 공핍 영역을 확대시킬 수 있는 이점이 있다.
또한, 실시 예에 따른 반도체 소자는 공핍 영역의 확대로 인하여 항복전압이 낮아지며, 동작 저항을 감소시킬 수 있다.
도 1은 제1 실시 예에 따른 반도체 소자를 나타낸 사시도이다.
도 2는 제2 실시 예에 따른 반도체 소자를 나타낸 사시도이다.
도 3은 도 1에 나타낸 반도체 소자를 P1-P1 방향 및 P2-P2 방향으로 절단한 단면도 및 전원 인가시 전계 영역(Electric field)을 나타낸 그래프이다.
도 4는 제3 실시 예에 따른 반도체 소자를 나타낸 사시도이다.
도 5는 도 4에 나타낸 반도체 소자를 P3-P3 방향 및 P4-P4 방향으로 절단한 단면도 및 전원 인가시 전계 영역(Electric field)을 나타낸 그래프이다.
본 실시 예의 설명에 있어서, 어느 한 element가 다른 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)(on or under)”으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도면에서, 각 층의 두께나 크기는 설명의 편의, 및 명확성을 위하여 과장되거나, 생략되거나, 또는 개략적으로 도시되었다. 따라서, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다.
또한, 본 명세서에서 반도체 소자의 구조를 설명하는 과정에서 언급하는 각도와 방향은 도면에 기재된 것을 기준으로 한다. 명세서에서 반도체 소자를 이루는 구조에 대한 설명에서, 각도에 대한 기준점과 위치관계를 명확히 언급하지 않은 경우, 관련 도면을 참조하도록 한다.
도 1은 제1 실시 예에 따른 반도체 소자를 나타낸 사시도이고, 도 2는 제2 실시 예에 따른 반도체 소자를 나타낸 사시도이다.
도 1 및 도 2를 참조하면, 반도체 소자(100)는 기판(10), 기판(10) 위에 반도체층(20) 및 반도체층(20) 위에 배치되며 서로 이격된 제1, 2 전극(D, S) 및 반도체층(20) 위에 배치되며, 제1, 2 전극(D, S) 사이에 제3 전극(G)을 포함할 수 있다.
여기서, 기판(10)은 예를 들어, 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, Ga203 및 AlO 중 어느 하나를 포함하여 형성될 수 있으나, 이에 한정하지는 않는다.
또한, 기판(10)은 열의 방출을 용이하게 하여 열적 안정성을 향상시킬 수 있는 재질을 사용할 수 있다.
기판(10) 위에는 2족-6족 또는 3족-5족 원소의 화합물 반도체를 이용한 버퍼층(12)이 배치될 수 있다.
여기서, 버퍼층(12)은 기판(10)과 반도체층(20) 간의 격자 부정합을 완화하고, 복수의 반도체층이 용이하게 성장될 수 있도록 할 수 있다.
버퍼층(12)은 기판(10) 상에 단결정으로 성장할 수 있으며, 단결정으로 성장한 버퍼층(12)은 버퍼층(12) 상에 성장하는 반도체층(20)의 결정성을 향상시킬 수 있다
또한, 버퍼층(12)은 예를들어, AlN, GaN를 포함하여 AlInN/GaN 적층 구조, InGaN/GaN 적층 구조, AlInGaN/InGaN/GaN의 적층 구조 등의 구조로 형성될 수 있다.
반도체층(20)은 질화물 반도체 물질로 이루어지며, Si, GaAs, InP 계 물질보다 높은 에너지 밴드갭(bandgap), 높은 항복전압(breakdown voltage), 전자의 높은 포화 속도 및 뛰어난 열적 특성 등의 장점들을 많이 가지고 있기 때문에 마이크로파 주파수 영역에서 작동하는 고출력의 증폭기 등에 매우 용이하게 응용된다.
실시 예에 따른 반도체층(20)은 도펀트가 도핑되지 않은 언도프 GaN층(22) 및 GaN층(22) 상에 AlGaN층(24)을 포함하는 우르짜이트(Wurtzite) 구조를 이룰 수 있다.
즉, 상기 우르짜이트 구조로 이루어진 반도체층(20)은 GaN층(22) 및 AlGaN층(24) 사이의 접합면에서 발생하는 압전 분극(piezoelectric polarization) 효과와 상기 우르짜이트 구조 자체에 형성되는 자발적 분극(spontaneous polarization)에 의해 고밀도의 전자들이 GaN층(22) 및 AlGaN층(24) 사이의 접합면에 형성되는 양자우물의 버금띠(subband)에 유도될 수 있다.
상기 양자우물에 모이는 전자가스는 성장축 상에서 상기 양자우물의 버금띠에 속박되지만, 성장축과 직교하는 판(plane) 상에서는 자유롭게 움직이므로 준 2차원 자유전자가스를 형성할 수 있다.
따라서, GaN층(22)은 채널층 역할을 하며, AlGaN층(24)은 장벽층 역할을 하여 상기 양자우물을 형성할 수 있다.
제1, 2 전극(D, S)은 AlGaN층(24) 상에 오믹컨택을 형성하여야 하며, 낮은 오믹컨택 저항을 얻기 위하여 600℃ 이상의 고온에서 열처리를 하여 형성할 수 있다.
이때, 제1, 2 전극(D, S)은 질소, 아르곤 또는 산소 분위기에서 열처리를 형성할 수 있으며, 예를들어 알루미늄, 구리, 금, 은 또는 다른 금속물질이나 실리사이드 등의 도전성 물질로 형성할 수 있으며, 이에 한정을 두지 않는다.
또한, 제3 전극(G)은 AlGaN층(24) 상에 쇼크키컨택을 형성하여야 하며, 예를 들어, CoSi2 , 알루미늄, 백금, 또는 AlGaN층(24) 상에 형성될 때 쇼트키 장벽을 형성하는 다른 물질로 형성될 수 있다.
제3 전극(G)은 제1 전극(D)과 인접한 제1 면(G_s1) 및 제1 면(G-s1)과 대향되며 제2 전극(S)과 인접한 제2 면(G_s2)을 포함할 수 있다.
이때, 제3 전극(G)은 제1 면(G_s1)에서 제1 전극(D) 방향으로 돌기(Gg)가 형성될 수 있다.
즉, 제3 전극(G)의 제1 면(G_s1)은 제1 전극(D)과 제1 거리(d1)로 이격되며, 제3 전극(G)의 돌기(Gg)는 제1 전극(D)과 제2 거리(d2)로 이격될 수 있다.
여기서, 돌기(Gg)는 제1 전극(D) 방향으로 동일한 길이로 돌출되며, 동일한 폭을 가지는 것으로 나타내었으나, 이에 한정을 두지 않는다.
예를 들면, 돌기(Gg)는 서로 인접한 제1, 2 돌기(미도시)를 포함하고, 상기 제1 돌기의 폭은 상기 제2 돌기의 폭 대비 1배 내지 2배이며, 상기 제1 돌기의 길이는 상기 제2 돌기의 길이 대비 1배 내지 2배일 수 있다.
즉, 돌기(Gg)는 복수 개의 돌기를 포함하며, 복수 개의 돌기 중 적어도 하나의 돌기의 폭 및 길이가 다른 돌기들과 동일하거나 크게 함으로써, 제1 전극(D)과의 이격거리를 조절하여, 전하량을 확보할 수 있는 이점이 있다.
제2 거리(d2)는 제1 거리(d1) 대비 0.5배 내지 0.9배일 수 있으며, 이에 한정을 두지 않는다.
또한, 도 2에 나타낸 반도체 소자(100)는 제3 전극(G)과 AlGaN층(24) 사이에 유전체층(30)을 포함할 수 있다.
유전체층(30)은 두께를 조절함으로써, Gate 전압에 의해 Channel Potential을 효과적으로 조절함으로 인하여 short-channel 효과를 줄여주어 Gate length의 scaling을 가능하게 하며, 구동 전류의 증가로 인하여 집적회로의 속도를 개선할 수 있다.
이때, 유전체층(30)의 단면 면적은 제3 전극(G)의 단면 면적 대비 1배 내지 1.2배일 수 있으며, 이에 한정을 두지 않는다.
도 3은 도 1에 나타낸 반도체 소자를 P1-P1 방향 및 P2-P2 방향으로 절단한 단면도 및 전원 인가시 전계 영역(Electric field)을 나타낸 그래프이다.
도 3을 참조하면, (a)는 도 1에 나타낸 P1-P1 방향으로 반도체 소자(100)를 절단한 단면도이고, (b)는 도 1에 나타낸 P2-P2 방향으로 반도체 소자(100)를 절단한 단면도이다.
여기서, 제3 전극(G)은 제1 전극(D)과 제1, 2 거리(d1, d2)로 이격되며, 도 1에서 상술한 바 설명을 생략하기로 한다.
(c)는 제3 전극(G)으로 전원을 인가하는 경우, 제3 전극(G)의 에지(edge)와 제1 전극(D)의 에지(edge) 사이에 피크 전류 또는 전압을 나타낸 그래프이다.
즉, (c)에 나타낸 바와 같이, 제1, 2 그래프(gr1, gw2)는 (a) 및 (b)에 나타낸 제1, 3 전극(D, G) 사이의 피크 전류 또는 전압에 대하여 거리(Distance) 및 전계 영역(Electric field)으로 나타낼 수 있다.
여기서, 제1 그래프(gr1)는 제3 전극(G)의 제1 면(G_s1) 및 제1 전극(D)에서의 피크 전류 또는 전압이 발생하며, 제2 그래프(gr2)는 제3 전극(G)의 돌기(Gg) 및 제1 전극(D)에서의 피크 전류 또는 전압이 발생됨을 알 수 있다.
제1, 2 그래프(gr1, gr2)에 나타낸 피크 전류 또는 전압은 크기가 낮을수록 항복 전압이 우수할 수 있다.
(d)는 제1, 2 그래프(gr1, gr2)를 합성한 제3 그래프(gr3)를 나타낸 것이다.
여기서, 제3 그래프(gr3)는 전하량(Q)을 나타낸 것이며, 제3 그래프(gr3)의 피크 전류 또는 전압은 제1, 2 그래프(gr1, gr2)의 피크 전류 또는 전압보다 낮게 되어, 전하량(Q)은 증가하고 항복 전압을 낮출 수 있다.
도 3에 나타낸 바와 같이, 제1, 3 전극(D, G) 사이의 제1, 2 거리(d1, d2)를 조절함에 따라 전압 또는 전류의 제어가 용이할 수 있으며, 그에 따라 안정적인 항복 전압을 유지할 수 있으므로, 반도체 소자(100)의 품질에 대한 신뢰성이 향상되는 이점이 있다.
또한, 도 3은 도 1에 나타낸 반도체 소자(100)의 절단면을 나타낸 것이나, 도 2에 나타낸 반도체 소자(100)의 절단면과 동일하며, 유전체층(30)이 더 형성될 수 있으며, 이에 한정을 두지 않는다.
도 4는 제3 실시 예에 따른 반도체 소자를 나타낸 사시도이고, 도 5는 도 4에 나타낸 반도체 소자를 P3-P3 방향 및 P4-P4 방향으로 절단한 단면도 및 전원 인가시 전계 영역(Electric field)을 나타낸 그래프이다.
도 4를 참조하면, 반도체 소자(200)는 기판(110), 기판(110) 위에 반도체층(120) 및 반도체층(120) 위에 배치되며 서로 이격된 제1, 2 전극(D1, S1) 및 반도체층(120) 위에 배치되며, 제1, 2 전극(D1, S1) 사이에 제3 전극(G1)을 포함할 수 있다.
여기서, 기판(110)은 예를 들어, 사파이어(Al2O3), S1iC, S1i, G1aAS1, G1aN, ZnO, S1i, G1aP, InP, G1e, G1a203 및 AlO 중 어느 하나를 포함하여 형성될 수 있으나, 이에 한정하지는 않는다.
또한, 기판(110)은 열의 방출을 용이하게 하여 열적 안정성을 향상시킬 수 있는 재질을 사용할 수 있다.
기판(110) 위에는 2족-6족 또는 3족-5족 원소의 화합물 반도체를 이용한 버퍼층(112)이 배치될 수 있다.
여기서, 버퍼층(112)은 기판(110)과 반도체층(120) 간의 격자 부정합을 완화하고, 복수의 반도체층이 용이하게 성장될 수 있도록 할 수 있다.
버퍼층(112)은 기판(110) 상에 단결정으로 성장할 수 있으며, 단결정으로 성장한 버퍼층(112)은 버퍼층(112) 상에 성장하는 반도체층(120)의 결정성을 향상시킬 수 있다
또한, 버퍼층(112)은 예를들어, AlN, G1aN를 포함하여 AlInN/G1aN 적층 구조, InG1aN/G1aN 적층 구조, AlInG1aN/InG1aN/G1aN의 적층 구조 등의 구조로 형성될 수 있다.
반도체층(120)은 질화물 반도체 물질로 이루어지며, S1i, G1aAS1, InP 계 물질보다 높은 에너지 밴드갭(banD1G1ap), 높은 항복전압(breakD1own voltaG1e), 전자의 높은 포화 속도 및 뛰어난 열적 특성 등의 장점들을 많이 가지고 있기 때문에 마이크로파 주파수 영역에서 작동하는 고출력의 증폭기 등에 매우 용이하게 응용된다.
실시 예에 따른 반도체층(120)은 도펀트가 도핑되지 않은 언도프 G1aN층(122) 및 G1aN층(122) 상에 AlG1aN층(124)을 포함하는 우르짜이트(Wurtzite) 구조를 이룰 수 있다.
즉, 상기 우르짜이트 구조로 이루어진 반도체층(120)은 G1aN층(122) 및 AlG1aN층(124) 사이의 접합면에서 발생하는 압전 분극(piezoelectric polarization) 효과와 상기 우르짜이트 구조 자체에 형성되는 자발적 분극(S1pontaneouS1 polarization)에 의해 고밀도의 전자들이 G1aN층(122) 및 AlG1aN층(124) 사이의 접합면에 형성되는 양자우물의 버금띠(S1ubbanD1)에 유도될 수 있다.
상기 양자우물에 모이는 전자가스는 성장축 상에서 상기 양자우물의 버금띠에 속박되지만, 성장축과 직교하는 판(plane) 상에서는 자유롭게 움직이므로 준 2차원 자유전자가스를 형성할 수 있다.
따라서, G1aN층(122)은 채널층 역할을 하며, AlG1aN층(124)은 장벽층 역할을 하여 상기 양자우물을 형성할 수 있다.
제1, 2 전극(D1, S1)은 AlG1aN층(124) 상에 오믹컨택을 형성하여야 하며, 낮은 오믹컨택 저항을 얻기 위하여 600℃ 이상의 고온에서 열처리를 하여 형성할 수 있다.
이때, 제1, 2 전극(D1, S1)은 질소, 아르곤 또는 산소 분위기에서 열처리를 형성할 수 있으며, 예를들어 알루미늄, 구리, 금, 은 또는 다른 금속물질이나 실리사이드 등의 도전성 물질로 형성할 수 있으며, 이에 한정을 두지 않는다.
또한, 제3 전극(G1)은 AlG1aN층(124) 상에 쇼크키컨택을 형성하여야 하며, 예를 들어, CoS1i2 , 알루미늄, 백금, 또는 AlG1aN층(124) 상에 형성될 때 쇼트키 장벽을 형성하는 다른 물질로 형성될 수 있다.
제3 전극(G1)은 제1 전극(D1)과 인접한 제1 면(G1_s11) 및 제1 면(G-s11)과 대향되며 제2 전극(S1)과 인접한 제2 면(G_s12)을 포함할 수 있다.
이때, 제3 전극(G1)은 제1 면(G_s11)에서 제1 전극(D1) 방향으로 돌기(Gg1)가 형성될 수 있으며, 제1 전극(D1)은 돌기(Gg1)에 대응하는 대응돌기(Dd1)가 형성될 수 있다.
즉, 제3 전극(G1)의 제1 면(G_s11)은 제1 전극(D1)의 대응돌기(Dd1) 사이와 제1 거리(d11)로 이격되며, 제3 전극(G1)의 돌기(Gg1)는 제1 전극(D1)의 대응돌기(Dd1)과 제2 거리(d12)로 이격될 수 있다.
여기서, 돌기(Gg1)는 제1 전극(D1) 방향으로 동일한 길이로 돌출되며, 동일한 폭을 가지는 것으로 나타내며, 대응돌기(Dd1)는 돌기(Gg1)과 대칭되게 나타낼 수 있으나, 이에 한정을 두지 않는다.
예를 들면, 돌기(Gg1)는 서로 인접한 제1, 2 돌기(미도시)를 포함하고, 상기 제1 돌기의 폭은 상기 제2 돌기의 폭 대비 1배 내지 2배이며, 상기 제1 돌기의 길이는 상기 제2 돌기의 길이 대비 1배 내지 2배일 수 있다.
즉, 돌기(Gg1) 및 대응돌기(Dd1)는 복수 개의 돌기를 포함하며, 복수 개의 돌기 중 적어도 하나의 돌기의 폭 및 길이가 다른 돌기들과 동일하거나 크게 함으로써, 제1, 3 전극(G1, D1)과의 이격거리를 조절하여, 전하량을 확보할 수 있는 이점이 있다.
또한, 돌기(Gg1) 및 대응돌기(Dd1)은 복수 개의 돌기를 포함할 수 있으며, 복수 개의 돌기 각각이 서로 다른 길이로 형성될 수 있으며, 이에 한정을 두지 않는다.
제2 거리(d12)는 제1 거리(d11) 대비 0.5배 내지 0.9배일 수 있으며, 이에 한정을 두지 않는다.
또한, 도 4에는 나타내지 않았으나, 반도체 소자(200)는 제3 전극(G1)과 AlG1aN층(124) 사이에 유전체층(미도시)을 포함할 수 있다.
도 5를 참조하면, (a)는 도 4에 나타낸 P3-P3 방향으로 반도체 소자(200)를 절단한 단면도이고, (b)는 도 4에 나타낸 P4-P4 방향으로 반도체 소자(300)를 절단한 단면도이다.
여기서, 제3 전극(G1)은 제1 전극(D1)과 제1, 2 거리(d11, d12)로 이격되며, 도 4에서 상술한 바 설명을 생략하기로 한다.
(c)는 제3 전극(G1)으로 전원을 인가하는 경우, 제3 전극(G1)의 에지(edge)와 제1 전극(D1)의 에지(edge) 사이에 피크 전류 또는 전압을 나타낸 그래프이다.
즉, (c)에 나타낸 바와 같이, 제1, 2 그래프(gr11, gr12)는 (a) 및 (b)에 나타낸 제1, 3 전극(D1, G1) 사이의 피크 전류 또는 전압에 대하여 거리(Distance) 및 전계 영역(Electric field)으로 나타낼 수 있다.
여기서, 제1 그래프(gr11)는 제3 전극(G1)의 제1 면(G_s11) 및 제1 전극(D)에서의 피크 전류 또는 전압이 발생하며, 제2 그래프(gr12)는 제3 전극(G1)의 돌기(Gg1) 및 제1 전극(D)의 대응돌기(Dd1)에서의 피크 전류 또는 전압이 발생됨을 알 수 있다.
제1, 2 그래프(gr11, gr12)에 나타낸 피크 전류 또는 전압은 크기가 낮을수록 항복 전압이 우수할 수 있다.
(d)는 제1, 2 그래프(gr11, gr12)를 합성한 제3 그래프(gr13)를 나타낸 것이다.
여기서, 제3 그래프(gr13)는 전하량(Q)을 나타낸 것이며, 제3 그래프(gr13)의 피크 전류 또는 전압은 제1, 2 그래프(gr11, gr12)의 피크 전류 또는 전압보다 낮게 되어, 전하량(Q)은 증가하고 항복 전압을 낮출 수 있다.
도 5에 나타낸 바와 같이, 제1, 3 전극(D1, G1) 사이의 제1, 2 거리(d11, d12)를 조절함에 따라 전압 또는 전류의 제어가 용이할 수 있으며, 그에 따라 안정적인 항복 전압을 유지할 수 있으므로, 반도체 소자(200)의 품질에 대한 신뢰성이 향상되는 이점이 있다.
실시 예에서, 제1 전극의 대응돌기 및 제3 전극의 돌기는 에지 부분이 각을 이루는 것으로 나타내었으나, 곡률을 가지는 형상일 수 있으며, 평면 형상은 다각형 및 반원형을 이룰 수 있으며, 이에 한정을 두지 않는다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (14)

  1. 기판;
    상기 기판 상에 반도체층;
    상기 반도체층 상에 오믹컨택되며, 서로 이격된 제1, 2 전극; 및
    상기 반도체층 상에 배치되며, 상기 제1 전극과 인접한 제1 면 및 상기 제1 면과 대향되며 상기 제2 전극과 인접한 제2 면을 포함하는 제3 전극;을 포함하고,
    상기 제3 전극은,
    상기 제1 면 선상에서 상기 제1 전극 방향으로 돌기가 형성되고,
    상기 제1 전극은,
    상기 돌기와 대응하는 위치에 대응 돌기가 형성되며,
    상기 제1 면은, 상기 대응 돌기와 제1 거리로 이격되고,
    상기 돌기는, 상기 대응 돌기와 제2 거리로 이격되며,
    상기 제1, 2 거리를 조절하여 전압 또는 전류를 제어하는 반도체 소자.
  2. 삭제
  3. 제 1 항에 있어서, 상기 제2 거리는,
    상기 제1 거리 대비 0.5배 내지 0.9배인 반도체 소자.
  4. 제 1 항에 있어서,
    상기 돌기는,
    서로 인접한 제1, 2 돌기;를 포함하고,
    상기 제1 돌기의 폭은,
    상기 제2 돌기의 폭 대비 1배 내지 2배이고,
    상기 제1 돌기의 길이는,
    상기 제2 돌기의 길이 대비 1배 내지 2배인 반도체 소자.
  5. 삭제
  6. 제 4 항에 있어서,
    상기 돌기는,
    상기 제1, 2 돌기의 길이와 다른 길이를 가지는 제3 돌기;를 포함하고,
    상기 돌기의 평면 형상은,
    다각형, 반원형 및 에지에 곡률을 가지는 형상 중 적어도 하나를 포함하는 반도체 소자.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 반도체층과 상기 제3 전극 사이에 유전체층;을 포함하고,
    상기 유전체층의 평면 면적은,
    상기 제3 전극의 평면 면적 대비 1배 내지 1.2배인 반도체 소자.
  9. 삭제
  10. 제 1 항에 있어서, 상기 반도체층은,
    상기 기판 상에 언도프 GaN층; 및
    상기 GaN층 상에 AlGaN층;을 포함하는 반도체 소자.
  11. 삭제
  12. 삭제
  13. 제 1 항에 있어서, 상기 대응 돌기의 사이즈는,
    상기 돌기의 사이즈와 동일한 반도체 소자.
  14. 삭제
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