[go: up one dir, main page]

KR101811910B1 - 질화규소막에 피처를 에칭하는 방법 - Google Patents

질화규소막에 피처를 에칭하는 방법 Download PDF

Info

Publication number
KR101811910B1
KR101811910B1 KR1020137024225A KR20137024225A KR101811910B1 KR 101811910 B1 KR101811910 B1 KR 101811910B1 KR 1020137024225 A KR1020137024225 A KR 1020137024225A KR 20137024225 A KR20137024225 A KR 20137024225A KR 101811910 B1 KR101811910 B1 KR 101811910B1
Authority
KR
South Korea
Prior art keywords
film
substrate
bias power
gas
mask pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020137024225A
Other languages
English (en)
Other versions
KR20140016900A (ko
Inventor
데츠야 니시즈카
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20140016900A publication Critical patent/KR20140016900A/ko
Application granted granted Critical
Publication of KR101811910B1 publication Critical patent/KR101811910B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32192—Microwave generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05H—PLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
    • H05H1/00—Generating plasma; Handling plasma
    • H05H1/24—Generating plasma
    • H05H1/46—Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Analytical Chemistry (AREA)
  • Electromagnetism (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은, 마스크 패턴으로 피복된 질화규소(SiN)막에 피처를 플라즈마 에칭하기 위한 처리 방법을 제공한다. 이 처리 방법은, SiN막과 이 SiN막 상의 마스크 패턴을 포함하는 필름 스택을 기판 상에 마련하는 공정과, HBr 가스, O2 가스 및 탄소-불소-함유 가스를 포함하는 프로세스 가스로부터 플라즈마를 형성하는 공정과, 상기 기판에 펄스형 RF 바이어스 파워를 인가하는 공정, 그리고 상기 필름 스택을 상기 플라즈마에 노출시킴으로써 상기 마스크 패턴을 상기 SiN막에 전사하는 공정을 포함한다.

Description

질화규소막에 피처를 에칭하는 방법{METHOD OF ETCHING FEATURES IN SILICON NITRIDE FILMS}
본 발명은 반도체 디바이스를 제조하는 방법에 관한 것이며, 보다 구체적으로는 패터닝된 마스크를 이용하여 질화규소(SiN)막을 플라즈마 에칭하는 방법에 관한 것이다.
다수의 반도체 제조 방법은, 차후에 디바이스의 구성 요소/피처(예컨대, 트랜지스터, 커패시터, 도전성 라인, 비아 등)를 웨이퍼 상에 형성하기 위해, 특정 영역에서 웨이퍼 상의 재료를 제거하는 에칭 프로세스를 행하는 데, 플라즈마를 이용한다. 이러한 제조 방법들은, 에칭 프로세스로부터 보호되어야 되는 웨이퍼의 영역 상에 형성되는 마스크 패턴을 이용한다.
장시간의 플라즈마 노출을 필요로 하는 깊은 피처를 에칭하는 동안에, 마스크 패턴은 웨이퍼 표면으로부터 완전히 제거될 수 있고, 이에 의해 표면은 보호받지 못하는 상태에 놓이게 된다. 따라서, 웨이퍼에 깊은 피처를 에칭하는 것은, 마스크 패턴의 재료와 에칭 대상 재료 사이의 에칭 선택도에 의해 제한될 수 있는데, 이 경우 에칭 선택도가 클수록, 피처를 보다 깊게 에칭할 수 있다. 또한, 깊은 피처의 에칭에는, 일반적으로 직선형의 피처 측벽과, 피처의 바닥에서의 재료에 대하여 높은 에칭 선택도가 요구된다.
질화규소(SiN)막은 마이크로 제조 프로세스에서 유전체 및 마스크 재료로서 널리 사용되고 있다. 반도체 처리에서는 대개, Si 웨이퍼 기판 상의 비교적 두꺼운 SiN막의 층에, 또는 Si 웨이퍼 기판 상에 지지되어 있는 비교적 얇은 이산화규소(SiO2)의 층에, 피처를 에칭하는 것이 수반되는데, 이 에칭에서 하지(下地) SiO2막 또는 Si 기판에서의 손상을 감소 혹은 방지하기 위해서는, Si와 SiO2 모두에 대하여 SiN 에칭의 선택도가 높은 것이 강하게 요망된다.
에칭 프로세스가 완료되기까지 마스크 패턴의 충분한 부분이 남아서 웨이퍼에 있어서 보호되어야 하는 영역을 덮고, 하지 기판 재료가 에칭되거나 손상되지 않도록, 직선형 측벽을 가진 깊은 SiN 피처의 에칭 과정에서 선택도를 증대시키기 위한 새로운 방법이 필요하다.
본 발명의 실시형태는, 마스크 패턴으로 피복된 SiN막에 피처를 플라즈마 에칭하기 위한 처리 방법을 제공한다. 이 처리 방법은, 직선형 측벽을 가진 깊은 SiN 피처를 제공하고, 마스크 패턴 및 하지 재료에 대하여 양호한 에칭 선택도를 제공하기 위해, HBr 가스, O2 가스 및 탄소-불소-함유 가스를 포함하는 프로세스 가스를 이용하면서, 기판에 펄스형 RF(radio frequency) 바이어스 파워를 인가한다.
본 발명의 일 실시형태에 따르면, 상기 방법은, 질화규소(SiN)막과 이 SiN막 상의 마스크 패턴을 포함하는 필름 스택을 기판 상에 마련하는 공정과, HBr 가스, O2 가스 및 탄소-불소-함유 가스를 포함하는 프로세스 가스로부터 플라즈마를 형성하는 공정과, 상기 기판에 펄스형 RF 바이어스 파워를 인가하는 공정, 그리고 상기 필름 스택을 상기 플라즈마에 노출시킴으로써 상기 마스크 패턴을 상기 SiN막에 전사하는 공정을 포함한다.
본 발명의 다른 실시형태에 따르면, 상기 마스크 패턴을 상기 SiN막에 전사하는 공정은, 메인 에칭(ME) 단계 중에 상기 기판에 제1 펄스형 RF 바이어스 파워를 인가함으로써, ME 단계에서 SiN막의 전체 두께보다 적게 에칭하는 공정과, 그 후에, ME 단계 중에 상기 기판에 인가된 제1 펄스형 RF 바이어스 파워보다 낮은 제2 펄스형 RF 바이어스 파워를 인가함으로써, 오버 에칭(OE) 단계에서 SiN막의 나머지 두께를 에칭하고 기판 상에서 에칭을 정지하는 공정을 포함하는 것이다.
본 발명의 또 다른 실시형태에 따르면, 상기 방법은, 질화규소(SiN)막과 이 SiN막 상의 마스크 패턴을 포함하는 필름 스택을 기판 상에 마련하는 공정으로서, 상기 기판은 Si막, SiO2막, 또는 이들의 조합을 포함하고, 상기 마스크 패턴은 SiON막, SiO2막, 또는 이들의 조합을 포함하는 것인 필름 스택 마련 공정을 포함한다. 상기 방법은, HBr 가스, O2 가스 및 CF4 가스를 포함하는 프로세스 가스를, 레이디얼 라인 슬롯 안테나(RLSA)를 구비하는 마이크로파 플라즈마 소스에 의해 여기함으로써, 상기 프로세스 가스로부터 플라즈마를 형성하는 공정과, 상기 필름 스택을 상기 플라즈마에 노출시킴으로써 상기 마스크 패턴을 상기 SiN막에 전사하는 공정을 포함한다. 상기 전사 공정은, 메인 에칭(ME) 단계 중에 상기 기판에 제1 펄스형 RF 바이어스 파워를 인가함으로써, ME 단계에서 SiN막의 전체 두께보다 적게 에칭하는 공정과, 그 후에, 상기 기판에 인가된 제1 펄스형 RF 바이어스 파워보다 낮은 제2 펄스형 RF 바이어스 파워를 오버 에칭(OE) 단계 중에 인가함으로써, OE 단계에서 SiN막의 나머지 두께를 에칭하고 기판 상에서 에칭을 정지하는 공정을 포함하는 것이다.
도 1a~1c는 본 발명의 일 실시형태에 따라 기판 상의 SiN막에 마스크 패턴을 전사하는 것을 보여준다.
도 2는 본 발명의 실시형태에 따라 플라즈마 에칭 중에 기판에 대한 RF 바이어스 파워를 펄스화하는 것을 개략적으로 보여준다.
도 3a 및 도 3b는 본 발명의 실시형태에 따라 플라즈마 에칭 중에 기판에 대한 RF 바이어스 파워를 펄스화하는 것의 결과를 개략적으로 보여준다.
도 4는 본 발명의 일 실시형태에 따라 SiN 패턴 에칭을 행하기 위한 레이디얼 라인 슬롯 안테나(RLSA)를 구비하는 플라즈마 처리 시스템의 개략도이다.
도 5는 본 발명의 일 실시형태에 따라 기판 상의 SiN막에 마스크 패턴을 전사하는 방법의 흐름도이다.
도 6a 및 도 6b는 서로 다른 HBr 유동을 이용하는 것이 SiN 패턴 에칭에 미치는 영향을 개략적으로 보여주는 도면이다.
도 7a 및 도 7b는 서로 다른 펄스형 RF 바이어스 파워의 듀티 사이클을 이용하는 것이 SiN 패턴 에칭에 미치는 영향을 개략적으로 보여주는 도면이다.
본 발명의 예시적인 실시형태를 도시하는 첨부 도면을 참조하여, 본 발명의 실시형태를 설명한다. 이하의 설명은 본 개시 내용의 범위, 적용성, 또는 구성을 한정하려는 것이 아니다. 오히려, 몇몇 예시적인 실시형태에 대한 이하의 설명은, 본 발명의 바람직한 예시적인 실시형태를 실시할 수 있게 하는 설명을 당업자에게 제공한다. 본 발명의 실시형태는 첨부된 청구범위에 명기된 본 발명의 정신 및 범위를 벗어나지 않는 다양한 형태로 실시될 수 있다는 점을 주목해야 할 필요가 있다.
본 발명의 실시형태는, 직선형 측벽 프로파일과, SiN 에칭 피처의 바닥에서의 재료 및 위에 덮여 있는 마스크 패턴에 대하여 높은 SiN의 에칭 선택도를 갖는 SiN 에칭 피처(예컨대, 트렌치)를 제공하는, SiN 플라즈마 에칭 프로세스에 관한 것이다. 몇몇 실시형태에서는, SiO2, SiON, 또는 이들의 조합을 포함하는 마스크 패턴을 이용하여, SiN 에칭 피처를 형성한다. 몇몇 실시형태에서는, SiN 에칭 피처의 바닥에서의 재료는 SiO2, Si, 또는 이들의 조합을 포함한다. SiN 에칭 피처의 직선형 측벽 프로파일과 높은 에칭 선택도는, HBr 가스, O2 가스 및 탄소-불소-함유 가스를 포함하는 프로세스 가스를 이용하여 달성되며, 상기 탄소-불소-함유 가스는 불화탄소 가스, 수소화불화탄소 가스, 또는 이들의 조합을 포함하는 것이다. 상기 불화탄소 가스는 CF4로 구성되거나, 이를 포함할 수 있고, 상기 수소화불화탄소 가스는 CHF3, CH2F2, CH3F, 또는 이들의 조합으로 구성되거나, 이를 포함할 수 있다. 상기 프로세스 가스는 아르곤(Ar) 또는 헬륨(He) 등의 희가스를 더 포함할 수 있다.
도 1a는 본 발명의 일 실시형태에 따라 기판 상의 SiN막 상에 형성된 마스크 패턴을 보여준다. 막 구조(100)는, SiN막(102)을 노출시키는 마스크 구멍(104)을 갖는 마스크 패턴(103)과, SiN막(102)의 아래에 있는 기판(101)을 포함한다. 마스크 패턴(103)은 예컨대 SiO2, SiON, 또는 이들의 조합을 포함할 수 있다. 마스크 패턴(103)은 선폭 또는 임계 치수(CD)를 가질 수 있고, 예컨대 포토레지스트(PR)와, 실리콘 함유 반사 방지 코팅(Si-ARC) 및 유기 유전체층(ODL)으로부터 선택된 하나 이상의 층을 이용하여, 종래의 리소그래피 및 에칭 방법에 의해 형성될 수 있다. 몇몇 예에서는, 마스크 패턴(103)은 100 ㎚ 미만, 50 ㎚ 미만, 또는 40 ㎚ 미만의 CD를 가질 수 있다.
본 발명의 실시형태에 따르면, 막 구조(100)를 플라즈마 에칭하여, 직선형 측벽 프로파일과, SiN 에칭 피처(105)의 바닥에서의 재료 및 마스크 패턴(103)에 대하여 높은 SiN막(102)의 에칭 선택도를 갖는 SiN 에칭 피처(105)(예컨대, 트렌치)를 형성한다. 도 1b는 메인 에칭(ME) 단계에서 높은 에칭률로 마스크 패턴(103)을 SiN막(102)에 전사하여, SiN 패턴(107) 및 SiN 에칭 피처(105)를 형성하는 것을 개략적으로 보여준다. ME 단계 이후에, 막 구조(110)는 SiN막(102)에 있어서 에칭되지 않은 부분(102a)을 포함한다. 본 발명의 실시형태에 따르면, ME 단계는 HBr 가스, O2 가스 및 탄소-불소-함유 가스를 포함하는 프로세스 가스를 이용한다. 몇몇 예에서는, ME 단계 동안에, 프로세스 챔버 압력이 약 30 mTorr 내지 약 200 mTorr, 또는 약 50 mTorr 내지 약 150 mTorr일 수 있다.
본 발명의 일 실시형태에 따르면, ME 단계는, 막 구조(100)를 포함하는 기판(101)을 지지하는 기판 홀더를 통해 기판(101)에 인가되는 제1 펄스형 RF 바이어스 파워를 이용하여 행해진다. 제1 펄스형 RF 바이어스 파워를 사용함으로써, SiN 에칭 피처(105)에 직선형 SiN 측벽(106)이 마련되고, 마스크 패턴에 대하여 SiN막(102)의 높은 에칭 선택도가 제공된다.
ME 단계에 뒤이어, HBr 가스, O2 가스 및 탄소-불소-함유 가스를 포함하는 프로세스 가스를 이용하여 저에칭률의 오버-에칭(OE) 단계가 행해진다. 몇몇 예에서는, OE 단계 동안에, 프로세스 챔버 압력이 약 10 mTorr 내지 약 200 mTorr, 또는 약 30 mTorr 내지 약 100 mTorr일 수 있다. OE 단계는, 필요로 하는 SiN 에칭 피처(105)의 바닥에서의 기판(101)의 재료 및 마스크 패턴(103)에 대한 SiN막(102)의 에칭 선택도를 제공하기 위해, 제2 펄스형 RF 바이어스 파워를 더 이용할 수 있다. 본 발명의 몇몇 실시형태에 따르면, OE 단계에서의 제2 펄스형 RF 바이어스 파워는, ME 단계에서의 제1 펄스형 RF 바이어스 파워보다 낮을 수 있다. OE 단계는, SiN막(102)의 에칭되지 않은 부분(102a)을 제거하는 기간과, SiN 에칭 피처(105)에 있어서 SiN막(102)의 에칭되지 않은 부분(102a)의 완전 제거를 보장하면서 기판(101)의 표면(101a) 상에서 정지되는 추가적인 기간 동안에 행해질 수 있다. 도 1c는 전체 SiN막(10)에 걸쳐 연장되며 표면(101a) 상에서 멈추는 SiN 에칭 피처(105)를 포함하는 OE 단계 이후의 막 구조(110)를 개략적으로 보여준다. 몇몇 실시형태에 따르면, SiN 패턴(107)은 그 종횡비(높이/폭)가 1 내지 5, 또는 2 내지 4일 수 있다.
도 2는 본 발명의 실시형태에 따라 플라즈마 에칭 중에 기판에 대한 RF 바이어스 파워를 펄스화하는 것을 개략적으로 보여준다. ME 단계 동안에 기판을 지지하는 기판 홀더에 인가된 RF 바이어스 파워는, 기간 T1(ON 기간) 동안에는 RF 바이어스 파워 P2로 유지되고, 그 후에, 상기 RF 바이어스 파워는 기간 T2(OFF 기간) 동안에 RF 바이어스 파워 P0로 유지되는데, 여기서 상기 RF 바이어스 파워 P2는 상기 RF 바이어스 파워 P0보다 크다. 본 발명의 몇몇 실시형태에 따르면, 상기 RF 바이어스 파워 P2는 100 W 이상, 예컨대 110 W, 120 W, 130 W, 140 W, 150 W, 160 W 이상일 수 있다. 상기 RF 바이어스 파워 P0는 0 W 이상, 예컨대 10 W, 20 W, 30 W, 40 W, 50 W 이상일 수 있다. 본 발명의 몇몇 실시형태에 따르면, 상기 기간 T1은 상기 기간 T2보다 클 수 있다. 다시 말하자면, 듀티 사이클(T1/T2+T2)은 0.5(50%)보다 클 수 있고, 예컨대 0.6(60%)보다, 0.7(70%)보다, 0.8(80%)보다, 또는 더 나아가 0.9(90%)보다 클 수 있다. 다른 실시형태에서, 상기 기간 T2는 상기 기간 T1과 같거나 혹은 그보다 더 클 수 있다. 상기 RF 바이어스 파워 P2의 펄스 주파수는 1 Hz보다 클 수 있고, 예컨대 2Hz, 4Hz, 6Hz, 8Hz, 10Hz, 20Hz, 30Hz, 50Hz, 또는 그 이상일 수 있다. 명확한 설명을 위해, 도 2에는 ME 단계 동안에 펄스형 RF 바이어스 파워의 3개의 펄스 사이클만이 도시되어 있지만, 당업자라면 통상의 ME 단계가 다수의 펄스를 포함할 것이라는 것을 쉽게 인식할 것이다. 예를 들어, 10 Hz의 펄스 주파수를 이용한 400초의 ME 단계의 경우에는, 펄스형 RF 바이어스 파워에 4,000 펄스가 포함된다.
도 2를 계속해서 참조해 보면, OE 단계 동안에 기판을 지지하는 기판 홀더에 인가된 RF 바이어스 파워는, 기간 T3(ON 기간) 동안에는 RF 바이어스 파워 P1로 유지되고, 그 후에, 상기 RF 바이어스 파워는 기간 T4(OFF 기간) 동안에 RF 바이어스 파워 P0로 유지되는데, 여기서 상기 RF 바이어스 파워 P1은 상기 RF 바이어스 파워 P0보다 크다. 본 발명의 몇몇 실시형태에 따르면, 상기 RF 바이어스 파워 P1은 상기 RF 바이어스 파워 P2보다 낮을 수 있고, 100 W 미만, 예컨대 90 W, 80 W, 70 W, 60 W, 40 W, 30 W, 또는 더 낮을 수 있다. 상기 RF 바이어스 파워 P0는 0 W 이상, 예컨대 10 W, 20 W, 30 W, 40 W, 50 W 이상일 수 있다. 본 발명의 몇몇 실시형태에 따르면, 상기 기간 T3은 상기 기간 T4보다 클 수 있다. 다시 말하자면, 듀티 사이클(T3/T3+T4)은 0.5(50%)보다 클 수 있고, 예컨대 0.6(60%)보다, 0.7(70%)보다, 0.8(80%)보다, 또는 더 나아가 0.9(90%)보다 클 수 있다. 몇몇 예에서는, OE 단계에서 사용된 듀티 사이클이 ME 단계에서 사용된 듀티 사이클보다 작을 수 있다. 상기 RF 바이어스 파워 P1의 펄스 주파수는 1 Hz보다 클 수 있고, 예컨대 2Hz, 4Hz, 6Hz, 8Hz, 10Hz, 20Hz, 30Hz, 50Hz, 또는 그 이상일 수 있다. 명확한 설명을 위해, 도 2에는 OE 단계 동안에 펄스형 RF 바이어스 파워의 3개의 펄스 사이클만이 도시되어 있지만, 당업자라면 통상의 OE 단계가 다수의 펄스를 포함할 것이라는 것을 쉽게 인식할 것이다.
또한, 외부의 마이크로파 발생기(15)로부터 공급되는 플라즈마 발생 파워는 OE 단계 동안보다는 ME 단계 동안에 클 수 있으므로, 프로세스 챔버 내에서의 플라즈마 밀도는 OE 단계 동안보다는 ME 단계 동안에 크다. 예를 들어, ME 단계 동안에 인가된 플라즈마 발생 마이크로파 파워는 2000 W 내지 3000 W, 예컨대 3000 W일 수 있고, OE 단계 동안에 인가된 플라즈마 발생 마이크로파 파워는 1000 W 내지 2000 W, 예컨대 1500 W일 수 있다. 일례에서, ME 단계 동안에 인가된 플라즈마 발생 마이크로파 파워는 2000 W 내지 3000 W일 수 있고, RF 바이어스 파워는 100 W 이상일 수 있다. 일례에서, OE 단계 동안에 인가된 플라즈마 발생 마이크로파 파워는 1000 W 내지 2000 W일 수 있고, RF 바이어스 파워는 100 W 미만일 수 있다. 몇몇 예에서, ME 단계 동안의 프로세스 챔버 압력은 OE 단계 동안의 프로세스 챔버 압력보다는 높을 수 있다. 예를 들어, ME 단계 동안의 프로세스 챔버 압력은 약 30 mTorr 내지 약 200 mTorr일 수 있고, OE 단계 동안의 프로세스 챔버 압력은 약 10 mTorr 내지 약 150 mTorr일 수 있다. ME 단계에서의 에칭 시간은, SiN막의 두께에 좌우된다. 몇몇 예에서, ME 단계에서의 에칭 시간은 1분 내지 10분일 수 있고, OE 단계에서의 에칭 시간은 10초 내지 2분일 수 있다. 표 1은 본 발명의 실시형태에 따른 ME 및 OE에서의 예시적인 플라즈마 에칭 조건을 보여준다.
ME 및 OE에서의 예시적인 플라즈마 에칭 조건
단계 P
(mTorr)		 Power Top/Bot
(W/W)		 듀티
사이클		 Ar
(sccm)		 O2
(sccm)		 CF4
(sccm)		 HBr
(sccm)
ME 100 3000/150 90%
(10 Hz)		 200 50 100 800
OE 30 1500/50 75%
(10 Hz)		 250 70 50 100
플라즈마 에칭 처리는, 도 1a 내지 도 1c에 도시된 바와 같이, 미세한 피처를 갖는 복수의 인접 구조를 에칭하기에 특히 유용할 수 있지만, 피처 사이즈 및 간격에 대한 요구가 보다 엄격해짐에 따라, 플라즈마 에칭 프로세스의 한계는 보다 분명해지고 있다. 플라즈마 에칭의 한 가지 공통적인 한계는, 동일 기판 상의 여러 반도체 구조 사이의 간격이 가변적인 집적 회로(IC)의 제조에 관한 것이다. 예를 들어, 에칭률은 패턴 밀도에 대한 의존성, 즉 "마이크로-로딩"이라 하는 현상을 나타낼 수 있다. 치수가 매우 작고 특히 종횡비가 높은 영역에서, 고밀도(즉, 피처 사이의 간격이 보다 좁게)로 패터닝된 재료의 에칭률은, 저밀도(즉, 피처 사이의 간격이 보다 크게)로 패터닝된 동일 재료의 에칭률보다 낮을 수 있다. 따라서, 동일 기판 상의 여러 구조를 모두 완전히 에칭하기 위해서는 오버-에칭(OE)이 필요할 수 있으며, 즉 먼저 완전히 에칭된 영역은, 완전히 에칭되지 않은 영역에서의 에칭 프로세가 완료되기까지의 사이에, 에칭 프로세스에 계속 노출된다. 일부 경우에서는, OE 단계가 하지 재료에 대하여 양호한 선택도를 보이지 못한다면, 그 결과로 형성되는 반도체 구조에 OE 단계가 유해한 영향을 미칠 수 있다. 마스크 패턴(103)으로 덮인 SiN막(102)을 플라즈마 에칭하는 경우에, 전술한 기판(101) 및 마스크 패턴(103)에 대한 SiN막(102)의 높은 에칭 선택도는, 마이크로-로딩 효과를 현저히 감소시키거나 또는 없앤다.
전술한 바와 같이, 마스크 패턴(103)에 대한 SiN막(102)의 에칭 선택도를 향상시키기 위해, ME 단계, OE 단계, 또는 ME 단계 및 OE 단계 모두는, 기판(101)을 지지하는 기판 홀더에 인가된 RF 바이어스 파워 레벨을 펄스화하여 행해진다. RF 바이어스 파워를 펄스화함으로써 관찰되는 마스크 패턴(103)에 대한 SiN막(102)의 에칭 선택도 향상은, RF 바이어스의 펄스화에 있어서의 OFF 기간 동안에 이루어지는 강력한 마스크 보호에 기인하는 것으로 여겨진다.
도 3a 및 도 3b는 본 발명의 실시형태에 따라 플라즈마 에칭 동안에 기판에 대한 RF 바이어스 파워를 펄스화하는 것의 결과를 개략적으로 보여준다. 도 3a는 마스크 패턴(103)을 SiN막(102)에 전사하는 동안에 RF 바이어스 파워를 기판에 인가하는 것의 결과를 개략적으로 보여주는데, 이 경우 플라즈마 내의 이온은 기판을 향하여 강하게 가속되어, SiN막(102)의 이온 에칭 및 마스크 패턴(103)의 플라즈마 침식을 야기한다. 도 3b는 기판에 RF 바이어스 파워를 인가하지 않는 것의 결과를 개략적으로 보여주는데, 이 경우 플라즈마 내의 이온은 기판을 향해 강하게 가속되지 않고, 플라즈마 프로세스는, 중성 라디칼(예컨대, CBr 및 O)에 대한 마스크 패턴(103)의 노출을 통한 증착 및 산화에 의하여 마스크 패턴(103) 상에 보호층(103a)이 형성됨으로써 진행된다. RF 바이어스 파워의 펄스화에 의해 형성된 보호층(103a)은, 이후의 RF 바이어스 ON 기간 동안에 마스크 패턴을 보호하고, 이에 의해 마스크 패턴(103)에 대한 SiN막(102)의 에칭 선택도가 증대된다.
도 4는 본 발명의 일 실시형태에 따라 SiN 패턴 에칭을 행하기 위한 레이디얼 라인 슬롯 안테나(RLSA)를 구비하는 플라즈마 처리 시스템의 개략도이다. 이 플라즈마 처리 시스템(30)은 프로세스 챔버(120)와, 레이디얼 라인 슬롯 플레이트(300)와, 처리 대상 기판(예컨대, 300 mm의 Si 웨이퍼)을 지지하도록 되어 있는 기판 홀더(140), 그리고 유전체 창(160)을 포함한다. 프로세스 챔버(120)는 기판 홀더(140)의 아래에 위치해 있는 바닥부(17)와, 이 바닥부(17)의 둘레로부터 상방으로 연장되는 원통형 측벽(18)을 구비한다. 프로세스 챔버(120)의 상부는 개방단이다. 유전체 창(160)은 기판 홀더(140)의 맞은편에 배치되고, O-링(20)을 통해 프로세스 챔버(120)의 상측에 대하여 밀봉되어 있다. 플라즈마 처리 시스템(30)은, 플라즈마 처리 시스템(30)의 처리 조건과 전체 작동을 제어하도록 구성되어 있는 컨트롤러(55)를 더 포함한다.
외부의 마이크로파 발생기(15)가 동축 도파로(24) 및 지파(遲波) 플레이트(28)를 통해 레이디얼 라인 슬롯 플레이트(300)에 소정의 주파수, 예컨대 2.45 GHz의 마이크로파 파워를 제공한다. 외부의 마이크로파 발생기(15)는 약 1000 W 내지 약 3000 W의 마이크로파 파워를 제공하도록 구성될 수 있다. 동축 도파로(24)는 중앙 컨덕터(25)와 주변 컨덕터(26)를 포함할 수 있다. 마이크로파 파워는 이후에 레이디얼 라인 슬롯 플레이트(300)에 마련된 복수의 슬롯(29)을 통과하여 유전체 창(160)에 전송된다. 마이크로파 발생기(15)로부터의 마이크로파는, 유전체 창(160)의 바로 아래에 전기장을 발생시키고, 이어서 프로세스 챔버(120) 내에서 플라즈마 가스의 여기를 일으킨다. 유전체 창(16)의 내측에 마련된 오목부(27)에 의해, 프로세스 챔버(120)의 내부에 효과적으로 플라즈마를 발생시킬 수 있게 된다.
기판 홀더(140)에는 매칭 유닛(38) 및 전력 공급 폴(pole)(39)을 통해 외부 고주파 파워 공급원(37)이 전기 접속되어 있다. 고주파 파워 공급원(37)은 기판에 끌어당겨지는 이온의 에너지를 제어하기 위해 소정 주파수, 예컨대 13.56 MHz의 RF 바이어스 파워를 발생시킨다. 매칭 유닛(38)은, RF 파워 공급원의 임피던스를 부하, 즉 프로세스 챔버(120)의 임피던스와 매칭시킨다. 본 발명의 실시형태에 따르면, 외부의 마이크로파 발생기(15)에 의해 제공된 마이크로파 파워는, 프로세스 챔버(120)에서 프로세스 가스로부터 플라즈마를 발생시키는 데 사용되고, 외부 고주파 파워 공급원(37)은 플라즈마 내의 이온을 기판을 향해 가속시키도록 상기 외부의 마이크로파 발생기(15)와는 독립적으로 제어된다. 정전 척(41)은 DC 파워 공급원(46)을 통한 정전 흡착 파워에 의해 기판을 유지하도록 기판 홀더(140)의 상면에 마련되어 있다.
기판 홀더(140)가 RF 바이어스 파워에 대하여 바이어싱 요소의 역할을 하여 에칭 프로세스 동안에 이온화된 가스를 기판을 향해 가속시키도록, 기판 홀더(140)는 고주파 파워 공급원(37)으로부터 RF 바이어스 파워(신호)를 받도록 되어 있다. 고주파 파워 공급원(37)은 도 2에 개략적으로 도시된 바와 같이 RF 바이어스 파워를 펄스화하도록 구성되어 있으며, 펄스 주파수는 1 Hz보다 클 수 있고, 예컨대 2Hz, 4Hz, 6Hz, 8Hz, 10Hz, 20Hz, 30Hz, 50Hz, 또는 그 이상일 수 있다.
고주파 파워 공급원(37)의 파워 레벨이 처리 대상인 기판의 크기와 관련되어 있다는 것을 당업자가 알 것이라는 점에 주목해야 할 필요가 있다. 예를 들어, 300 mm의 Si 웨이퍼는 200 mm Si 웨이퍼보다 처리 과정에서 필요한 전력 소비가 크다.
플라즈마 처리 시스템(30)은 프로세스 가스 공급부(13)를 더 포함한다. 도 4에는 프로세스 가스 공급부(13)의 확대도도 또한 도시되어 있다. 이 도면에 도시된 바와 같이, 프로세스 가스 공급부(13)는, 유전체 창(160)의 하면(63)에 비해, 유전체 창(16)의 내측으로 후퇴한 위치에 있는 베이스 인젝터(61)를 포함할 수 있다. 프로세스 가스 공급부(13)는, 베이스 인젝터(61)를 유지하도록 유전체 창(160)의 두께의 일부분에 걸쳐 연장되어 있는 베이스 홀더(64)를 더 포함한다. 도 4에는 베이스 인젝터(61)의 평면도도 또한 도시되어 있다. 이 도면에 도시된 바와 같이, 기판 홀더(140)의 맞은편에 배치된 편평한 벽면(67)에는 복수의 공급 구멍(66)이 형성되어 있다. 복수의 공급 구멍(66)은 편평한 벽면(67)의 중앙에 방사상으로 배치되어 있다.
프로세스 가스 공급부(13)는 가스 덕트(68)를 더 포함한다. 도 4에 도시된 바와 같이, 가스 덕트(68)는 동축 도파로(24)의 중앙 컨덕터(25), 레이디얼 라인 슬롯 플레이트(300) 및 유전체 창(160)을 관통해 연장되어 복수의 공급 구멍(66)에까지 이른다. 가스 공급 시스템(72)은, 중앙 컨덕터(25)의 상단부에 형성된 가스 진입 구멍(69)에 연결되어 있다. 가스 공급 시스템(72)은 온-오프 밸브(70) 및 유량 제어기(71), 예컨대 질량 유량 제어기를 포함할 수 있다. 또한, 프로세스 가스는, 원통형 측벽(18)에 마련된 2개 이상의 가스 덕트(89)에 의해 프로세스 챔버(120) 내로 공급될 수 있다. 2개 이상의 가스 덕트(89)에 의해 프로세스 챔버(120) 내로 공급된 프로세스 가스의 원소 조성은, 가스 덕트(68)에 의해 프로세스 챔버(120) 내로 공급된 프로세스 가스의 원소 조성과 동일한 것일 수 있다. 몇몇 실시형태에 따르면, 2개 이상의 가스 덕트(89)에 의해 프로세스 챔버(120) 내로 공급된 프로세스 가스의 원소 조성은, 독립적으로 제어될 수 있고, 가스 덕트(68)에 의해 프로세스 챔버(120) 내로 공급된 프로세스 가스의 원소 조성과 서로 다를 수 있다. 몇몇 에칭 프로세스의 경우, 프로세스 챔버 압력은 약 10 mTorr 내지 약 1000 mTorr로 제어될 수 있다.
도 5는 본 발명의 일 실시형태에 따라 기판 상의 SiN막에 마스크 패턴을 전사하는 방법의 흐름도이다. 이 흐름도(500)는, 502에서 SiN막과 이 SiN막 상의 마스크 패턴을 포함하는 필름 스택을 기판 상에 마련하는 공정을 포함한다. 일부 실시형태에서, 상기 마스크 패턴은 SiO2, SiON, 또는 이들의 조합을 포함할 수 있고, 상기 기판은 SiO2, Si,또는 이들의 조합을 포함할 수 있다.
504에서는, HBr 가스, O2 가스 및 탄소-불소-함유 가스를 포함하는 프로세스 가스로부터 플라즈마를 형성한다. 상기 탄소-불소-함유 가스는 불화탄소 가스, 수소화불화탄소 가스, 또는 이들의 조합을 포함할 수 있다. 일례에서, 상기 불화탄소 가스는 CF4로 구성되거나, 이를 포함한다. 몇몇 예에서는, 상기 수소화불화탄소 가스는 CHF3, CH2F2, CH3F, 또는 이들의 조합으로 구성되거나, 이를 포함한다. 일 실시형태에 따르면, 플라즈마는 레이디얼 라인 슬롯 안테나(RLSA)를 구비하는 마이크로파 플라즈마 소스에 의해 상기 프로세스 가스를 여기함으로써 형성될 수 있다.
506에서는, 기판에 펄스형 RF 바이어스 파워를 인가한다. 본 발명의 일 실시형태에 따르면, 상기 펄스형 RF 바이어스 파워는 기판을 지지하는 기판 홀더를 통해 기판에 인가될 수 있다.
508에서는, 상기 필름 스택을 상기 플라즈마에 노출시킴으로써 상기 마스크 패턴을 상기 SiN막에 전사한다. 일 실시형태에 따르면, 상기 전사는, 메인 에칭(ME) 단계에서 SiN막의 전체 두께보다 적게 에칭하는 공정과, 그 후에, 오버 에칭(OE) 단계에서 SiN막의 나머지 두께를 에칭하고 기판 상에서 에칭을 정지하는 공정을 포함한다. 일례에서, 상기 전사는, 메인 에칭(ME) 단계 동안에는 기판에 제1 펄스형 RF 바이어스 파워 레벨을 인가하고, 오버 에칭(OE) 단계 동안에는 기판에 제2 펄스형 RF 바이어스 파워 레벨을 인가하는 것을 포함한다. 본 발명의 일 실시형태에 따르면, 제1 펄스형 RF 바이어스 파워는 제2 펄스형 RF 바이어스 파워보다 클 수 있다.
실험예
본 발명의 실시형태에 따르면, 플라즈마 처리는 SiN막을 에칭하는 데 HBr 가스, O2 가스 및 탄소-불소-함유 가스를 포함하는 프로세스 가스를 이용한다. HBr 가스 유동이 가로 방향의 SiN 에칭에 미치는 영향과, 마스크 패턴의 에칭에 대한 SiN 에칭의 선택도에 펄스형 RF 바이어스가 미치는 영향을 평가하기 위해, 도 1a에서 설명한 막 구조(100)를 갖는 수 개의 시험 샘플을 준비하고, 본 발명의 실시형태에 따른 플라즈마 에칭 프로세스를 행하였다. 도 4에 개략적으로 도시된 바와 같이 레이디얼 라인 슬롯 안테나(RLSA) 플라즈마 소스를 구비하는 플라즈마 처리 시스템을 사용하였다.
도 6a 및 도 6b는 서로 다른 HBr 유동을 이용하는 것이 SiN 패턴 에칭에 미치는 영향을 개략적으로 보여준다. 표 2에는, 도 1a 및 도 1b를 참조로 하여 전술한 메인 에칭(ME) 단계에서 시험 샘플에 인가되는 플라즈마 에칭 조건이 요약되어 있다. 시험 샘플은, 초기 두께가 37 ㎚인 SiON 마스크 패턴(103)과, 이 SiON 마스크 패턴(103)의 아래에 있는 SiN막(102)을 포함한다. 표 2의 플라즈마 처리 조건에는, 1000 mTorr의 프로세스 챔버 압력(P)과, 3000 W의 RLSA 플라즈마 소스에 인가된 마이크로파 파워(Power Top)와, 150 W의 기판 홀더에 인가된 RF 바이어스 파워(Power Bot)와, 75%의 10 Hz에서의 듀티 사이클과, 200 sccm의 Ar 가스 유량과, 50 sccm의 O2 가스 유량과, 600, 700 및 800 sccm의 HBr 가스 유량, 그리고 400초의 에칭 시간이 포함되어 있다. 기판 홀더로부터 기판의 이면으로의 열전달을 향상시키고 기판 온도의 균일성을 향상시키기 위해, 기판 홀더와 기판 사이의 공간에서는 압력 15 Torr의 He 가스를 열전달 매체로서 사용하였다.
시험 샘플에 인가된 플라즈마 에칭 조건
단계 P
(mTorr)		 Power Top/Bot
(W/W)		 듀티
사이클		 Ar
(sccm)		 O2
(sccm)		 CF4
(sccm)		 HBr
(sccm)		 시간
(초)
ME 100 3000/150 75%
(10 Hz)		 200 50 100 600-
800		 400
도 6a는, SiN 에칭 피처(605)와 SiN 패턴(607)을 형성하는 마스크 패턴(603)의 전사 이후의 막 구조(600)로서, 직선형의 SiN 측벽(606)을 갖고 기판(601)의 표면(601a) 상에서 멈춰져 있는 상태의 막 구조를 개략적으로 보여준다. 이 플라즈마 에칭 조건에는, 표 2에 HBr 가스 유량이 800 sccm인 것으로 나타내어진 조건이 포함된다. 도 6b는, SiN 에칭 피처(615)와 SiN 패턴(617)을 형성하는 마스크 패턴(613)의 전사 이후의 막 구조(610)로서, SiN 측벽(616)이 가로 방향으로 에칭되어 있고, 마스크 패턴(613) 아래의 SiN 패턴(617)에 언더컷(608)이 형성되어 있는 상태의 막 구조를 개략적으로 보여준다. 도 6b에 도시된 바와 같이, SiN 패턴(617)은 가로 방향으로 에칭된 측벽(616)으로 인해 오목한 구조를 갖는다. 이 플라즈마 에칭 조건에는, 표 2에 HBr 가스 유량이 600 sccm인 것으로 나타내어진 조건이 포함된다. 요컨대, 도 6a와 도 6b는, HBr 가스의 유량을 600 sccm에서 800 sccm으로 증가시키면, SiN 패턴의 가로 방향 에칭이 줄어들고, 마스크 패턴 아래의 언더컷이 없어진다는 것을 개략적으로 보여준다.
도 7a 및 도 7b는 서로 다른 펄스형 RF 바이어스 파워의 듀티 사이클을 이용하는 것이 SiN 패턴 에칭에 미치는 영향을 개략적으로 보여준다. 표 3에는, 도 1a 및 도 1b를 참조로 하여 전술한 메인 에칭(ME) 단계에서 시험 샘플에 인가되는 플라즈마 에칭 조건이 요약되어 있다. 시험 샘플은, 초기 두께가 37 ㎚인 SiON 마스크 패턴(103)과, 이 SiON 마스크 패턴(103)의 아래에 있는 SiN막(102)을 포함한다. 표 3의 플라즈마 처리 조건에는, 1000 mTorr의 프로세스 챔버 압력(P)과, 3000 W의 RLSA 플라즈마 소스에 인가된 마이크로파 파워(Power Top)와, 150 W의 기판 홀더에 인가된 RF 바이어스 파워(Power Bot)와, 75, 90 및 100%의 10 Hz에서의 듀티 사이클과, 200 sccm의 Ar 가스 유량과, 50 sccm의 O2 가스 유량과, 800 sccm의 HBr 가스 유량, 그리고 400초의 에칭 시간이 포함되어 있다. 기판 홀더로부터 기판의 이면으로의 열전달을 향상시키고 기판 온도의 균일성을 향상시키기 위해, 기판 홀더와 기판 사이의 공간에서는 압력 15 Torr의 He 가스를 열전달 매체로서 사용하였다.
시험 샘플에 인가된 플라즈마 에칭 조건
단계 P
(mTorr)		 Power Top/Bot
(W/W)		 듀티
사이클		 Ar
(sccm)		 O2
(sccm)		 CF4
(sccm)		 HBr
(sccm)		 시간
(초)
ME 100 3000/150 75-100%
(10 Hz)		 200 50 100 800 400
도 7a는, SiN 에칭 피처(705)와 SiN 패턴(707)을 형성하는 마스크 패턴(703)의 전사 이후의 막 구조(700)로서, 직선형의 SiN 측벽(706)을 갖고 기판(701)의 표면(701a) 상에서 멈춰져 있는 상태의 막 구조를 개략적으로 보여준다. 이 플라즈마 에칭 조건에는, 표 3에 듀티 사이클이 75%인 것으로 나타내어진 조건이 포함된다. 에칭후 마스크 두께(708)는 27 ㎚이었다. 도 7b는, SiN 에칭 피처(715)와 SiN 패턴(717)을 형성하는 마스크 패턴(713)의 전사 이후의 막 구조(710)로서, 직선형의 SiN 측벽(716)을 가진 상태의 막 구조를 개략적으로 보여준다. 이 플라즈마 에칭 조건에는, 표 3에 듀티 사이클이 100%인 것으로 나타내어진 조건이 포함된다. 에칭후 마스크 두께(718)는 9 ㎚이었다. 요컨대, 도 7a와 도 7b는, 듀티 사이클을 100%(연속적인 RF 바이어스 파워)로 하면 마스크 패턴의 두께가 9 ㎚까지 줄어드는 반면에, 듀티 사이클을 75%로 하면 마스크 패턴의 두께가 27 ㎚까지 줄어든다는 것을 개략적으로 보여준다. 따라서, 듀티 사이클을 100%에서 75%로 감소시킴으로써, 마스크 패턴에 대한 SiN막의 에칭 선택도가 증대된다.
직선형 측벽의 SiN 프로파일과 높은 에칭 선택도는, HBr 가스와, O2 가스, 그리고 불화탄소 가스, 수소화불화탄소 가스, 또는 이들의 조합을 포함하는 탄소-불소-함유 가스를 포함하는 에칭 가스를 이용하여 달성된다. 상기 불화탄소 가스는 CF4로 구성되거나, 이를 포함할 수 있고, 상기 수소화불화탄소 가스는 CHF3, CH2F2, CH3F, 또는 이들의 조합으로 구성되거나, 이를 포함할 수 있다. 상기 에칭 가스는 아르곤(Ar) 또는 헬륨(He) 등의 희가스를 더 포함할 수 있다.
마스크 패턴으로 피복된 SiN막에 피처를 플라즈마 에칭하기 위한 처리 방법을 제공하는 복수의 실시형태를 기술하였다. 본 발명의 실시예에 대한 이상의 설명은 예시 및 설명을 목적으로 주어진 것이다. 개시된 특정 형태에 본 발명을 한정하려는 의도는 전혀 없다. 명세서 및 이하의 청구범위는, 단지 설명의 목적으로 사용되고 있고 제한적인 것으로 해석되어서는 안 되는 용어를 포함한다. 예를 들어, 본원에(청구범위 포함) 사용된 용어 "위(상)"는, 기판 "위(상)"의 막이 기판의 바로 위에 있고 바로 접촉하고 있는 것을 요구하지 않으며; 상기 막과 기판 사이에 제2의 막 또는 다른 구조가 존재할 수 있다.
당업자는, 상기의 교시 내용을 고려하여 다양한 수정 및 변형이 실시될 수 있음을 인지할 수 있다. 당업자는, 도면에 도시된 여러 구성 요소에 대하여 다양한 등가의 조합과 대체물을 인지할 것이다. 따라서, 본 발명의 범위는 본 상세한 설명에 의해 한정되지 않고, 오히려 첨부된 청구범위에 의해 한정되도록 되어 있다.

Claims (22)

  1. 질화규소(SiN)막과 이 SiN막 상의 마스크 패턴을 포함하는 필름 스택을 기판 상에 마련하는 공정;
    HBr 가스, O2 가스 및 탄소-불소-함유 가스를 포함하는 프로세스 가스로부터 플라즈마를 형성하는 공정;
    상기 기판에 펄스형 RF 바이어스 파워를 인가하는 공정; 및
    상기 필름 스택을 상기 플라즈마에 노출시킴으로써 상기 마스크 패턴을 상기 SiN막에 전사하는 공정
    을 포함하고, 상기 전사하는 공정은,
    메인 에칭(ME) 단계에서 SiN막의 전체 두께보다 적게 에칭하는 공정으로서, 상기 ME 단계 중에 상기 기판에 제1 펄스형 RF 바이어스 파워가 인가되는 것인 공정; 및
    그 후에, 오버 에칭(OE) 단계에서 SiN막의 나머지 두께를 에칭하고 기판 상에서 에칭을 정지하는 공정으로서, 상기 OE 단계 중에 상기 기판에 제2 펄스형 RF 바이어스 파워가 인가되고, 상기 제1 펄스형 RF 바이어스 파워는 상기 제2 펄스형 RF 바이어스 파워보다 큰 것인 공정
    을 포함하며, 상기 전사하는 공정은, RF 바이어스 파워가 기판에 인가되어 있지 않은 때에 보호층을 마스크 패턴 상에 형성하고, 이 보호층은, RF 바이어스 파워가 기판에 인가되어 있는 때에 마스크 패턴을 보호하며, 마스크 패턴에 대한 SiN막의 에칭 선택도를 높이는 것인 기판 처리 방법.
  2. 제1항에 있어서, 상기 탄소-불소-함유 가스는 불화탄소 가스, 수소화불화탄소 가스, 또는 이들의 조합으로부터 선택되는 것인 기판 처리 방법.
  3. 제2항에 있어서, 상기 불화탄소 가스는 CF4로 구성되거나, 이를 포함하는 것인 기판 처리 방법.
  4. 제2항에 있어서, 상기 수소화불화탄소 가스는 CHF3, CH2F2, CH3F, 또는 이들의 조합으로 구성되거나, 이를 포함하는 것인 기판 처리 방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에 있어서, 상기 제1 펄스형 RF 바이어스 파워의 듀티 사이클이 상기 제2 펄스형 RF 바이어스 파워의 듀티 사이클보다 큰 것인 기판 처리 방법.
  9. 제1항에 있어서, 상기 플라즈마를 형성하는 공정은, 레이디얼 라인 슬롯 안테나(RLSA)를 구비하는 마이크로파 플라즈마 소스에 의해 상기 프로세스 가스를 여기하는 것을 포함하는 것인 기판 처리 방법.
  10. 제1항에 있어서, 상기 마스크 패턴은 SiON막, SiO2막, 또는 이들의 조합을 포함하는 것인 기판 처리 방법.
  11. 제1항에 있어서, 상기 기판은 Si막, SiO2막, 또는 이들의 조합을 포함하는 것인 기판 처리 방법.
  12. 질화규소(SiN)막과 이 SiN막 상의 마스크 패턴을 포함하는 필름 스택을 기판 상에 마련하는 공정;
    HBr 가스, O2 가스 및 탄소-불소-함유 가스를 포함하는 프로세스 가스로부터 플라즈마를 형성하는 공정; 및
    상기 필름 스택을 상기 플라즈마에 노출시킴으로써 상기 마스크 패턴을 상기 SiN막에 전사하는 공정
    을 포함하고, 상기 전사하는 공정은,
    메인 에칭(ME) 단계 중에 상기 기판에 제1 펄스형 RF 바이어스 파워를 인가함으로써, ME 단계에서 SiN막의 전체 두께보다 적게 에칭하는 공정과,
    그 후에, ME 단계 중에 상기 기판에 인가된 제1 펄스형 RF 바이어스 파워보다 낮은 제2 펄스형 RF 바이어스 파워를 인가함으로써, 오버 에칭(OE) 단계에서 SiN막의 나머지 두께를 에칭하고 기판 상에서 에칭을 정지하는 공정을 포함하는 것인 기판 처리 방법.
  13. 제12항에 있어서, 상기 탄소-불소-함유 가스는 불화탄소 가스, 수소화불화탄소 가스, 또는 이들의 조합으로부터 선택되는 것인 기판 처리 방법.
  14. 제13항에 있어서, 상기 불화탄소 가스는 CF4로 구성되거나, 이를 포함하는 것인 기판 처리 방법.
  15. 제14항에 있어서, 상기 수소화불화탄소 가스는 CHF3, CH2F2, CH3F, 또는 이들의 조합으로 구성되거나, 이를 포함하는 것인 기판 처리 방법.
  16. 제12항에 있어서, 상기 플라즈마를 형성하는 공정은, 레이디얼 라인 슬롯 안테나(RLSA)를 구비하는 마이크로파 플라즈마 소스에 의해 상기 프로세스 가스를 여기하는 것을 포함하는 것인 기판 처리 방법.
  17. 제12항에 있어서, 상기 제1 펄스형 RF 바이어스 파워의 듀티 사이클이 상기 제2 펄스형 RF 바이어스 파워의 듀티 사이클보다 큰 것인 기판 처리 방법.
  18. 제12항에 있어서, 상기 마스크 패턴은 SiON막, SiO2막, 또는 이들의 조합을 포함하고, 상기 기판은 Si막, SiO2막, 또는 이들의 조합을 포함하는 것인 기판 처리 방법.
  19. 질화규소(SiN)막과 이 SiN막 상의 마스크 패턴을 포함하는 필름 스택을 기판 상에 마련하는 공정으로서, 상기 기판은 Si막, SiO2막, 또는 이들의 조합을 포함하고, 상기 마스크 패턴은 SiON막, SiO2막, 또는 이들의 조합을 포함하는 것인 필름 스택 마련 공정;
    HBr 가스, O2 가스 및 CF4 가스를 포함하는 프로세스 가스를, 레이디얼 라인 슬롯 안테나(RLSA)를 구비하는 마이크로파 플라즈마 소스에 의해 여기함으로써, 상기 프로세스 가스로부터 플라즈마를 형성하는 공정; 및
    상기 필름 스택을 상기 플라즈마에 노출시킴으로써 상기 마스크 패턴을 상기 SiN막에 전사하는 공정
    을 포함하고, 상기 전사하는 공정은,
    메인 에칭(ME) 단계 중에 상기 기판에 제1 펄스형 RF 바이어스 파워를 인가함으로써, ME 단계에서 SiN막의 전체 두께보다 적게 에칭하는 공정과,
    그 후에, 상기 기판에 인가된 제1 펄스형 RF 바이어스 파워보다 낮은 제2 펄스형 RF 바이어스 파워를 오버 에칭(OE) 단계 중에 인가함으로써, OE 단계에서 SiN막의 나머지 두께를 에칭하고 기판 상에서 에칭을 정지하는 공정을 포함하는 것인 기판 처리 방법.
  20. 제19항에 있어서, 상기 제1 펄스형 RF 바이어스 파워의 듀티 사이클이 상기 제2 펄스형 RF 바이어스 파워의 듀티 사이클보다 큰 것인 기판 처리 방법.
  21. 제12항에 있어서, 상기 전사하는 공정은, RF 바이어스 파워가 기판에 인가되어 있지 않은 때에 보호층을 마스크 패턴 상에 형성하고, 이 보호층은, RF 바이어스 파워가 기판에 인가되어 있는 때에 마스크 패턴을 보호하며, 마스크 패턴에 대한 SiN막의 에칭 선택도를 높이는 것인 기판 처리 방법.
  22. 제19항에 있어서, 상기 전사하는 공정은, RF 바이어스 파워가 기판에 인가되어 있지 않은 때에 보호층을 마스크 패턴 상에 형성하고, 이 보호층은, RF 바이어스 파워가 기판에 인가되어 있는 때에 마스크 패턴을 보호하며, 마스크 패턴에 대한 SiN막의 에칭 선택도를 높이는 것인 기판 처리 방법.
KR1020137024225A 2011-02-12 2012-02-06 질화규소막에 피처를 에칭하는 방법 Active KR101811910B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/026,232 US8809199B2 (en) 2011-02-12 2011-02-12 Method of etching features in silicon nitride films
US13/026,232 2011-02-12
PCT/US2012/024017 WO2012109159A1 (en) 2011-02-12 2012-02-06 Method of etching features in silicon nitride films

Publications (2)

Publication Number Publication Date
KR20140016900A KR20140016900A (ko) 2014-02-10
KR101811910B1 true KR101811910B1 (ko) 2017-12-22

Family

ID=46637220

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137024225A Active KR101811910B1 (ko) 2011-02-12 2012-02-06 질화규소막에 피처를 에칭하는 방법

Country Status (4)

Country Link
US (1) US8809199B2 (ko)
KR (1) KR101811910B1 (ko)
TW (1) TWI514462B (ko)
WO (1) WO2012109159A1 (ko)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9059116B2 (en) * 2007-11-29 2015-06-16 Lam Research Corporation Etch with pulsed bias
TWI473163B (zh) * 2010-09-15 2015-02-11 Tokyo Electron Ltd A plasma etching processing apparatus, a plasma etching processing method, and a semiconductor device manufacturing method
JP6001940B2 (ja) * 2012-07-11 2016-10-05 東京エレクトロン株式会社 パターン形成方法及び基板処理システム
JP6140412B2 (ja) * 2012-09-21 2017-05-31 東京エレクトロン株式会社 ガス供給方法及びプラズマ処理装置
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9761459B2 (en) * 2015-08-05 2017-09-12 Lam Research Corporation Systems and methods for reverse pulsing
US20170053793A1 (en) 2015-08-17 2017-02-23 Tokyo Electron Limited Method and system for sculpting spacer sidewall mask
US9691625B2 (en) * 2015-11-04 2017-06-27 Lam Research Corporation Methods and systems for plasma etching using bi-modal process gas composition responsive to plasma power level
WO2018053487A1 (en) * 2016-09-19 2018-03-22 Tokyo Electron Limited Method of in situ hard mask removal
US10510575B2 (en) 2017-09-20 2019-12-17 Applied Materials, Inc. Substrate support with multiple embedded electrodes
US10555412B2 (en) 2018-05-10 2020-02-04 Applied Materials, Inc. Method of controlling ion energy distribution using a pulse generator with a current-return output stage
US11476145B2 (en) 2018-11-20 2022-10-18 Applied Materials, Inc. Automatic ESC bias compensation when using pulsed DC bias
CN118315254A (zh) 2019-01-22 2024-07-09 应用材料公司 用于控制脉冲电压波形的反馈回路
US11508554B2 (en) 2019-01-24 2022-11-22 Applied Materials, Inc. High voltage filter assembly
JPWO2020100339A1 (ja) * 2019-06-26 2021-02-15 株式会社日立ハイテク プラズマ処理方法
CN110456451B (zh) * 2019-08-14 2020-09-04 中国科学院微电子研究所 一种区域厚膜氮化硅的制备方法
US11848176B2 (en) 2020-07-31 2023-12-19 Applied Materials, Inc. Plasma processing using pulsed-voltage and radio-frequency power
US11901157B2 (en) 2020-11-16 2024-02-13 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11798790B2 (en) 2020-11-16 2023-10-24 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11495470B1 (en) 2021-04-16 2022-11-08 Applied Materials, Inc. Method of enhancing etching selectivity using a pulsed plasma
US11791138B2 (en) 2021-05-12 2023-10-17 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11948780B2 (en) 2021-05-12 2024-04-02 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11967483B2 (en) 2021-06-02 2024-04-23 Applied Materials, Inc. Plasma excitation with ion energy control
US11984306B2 (en) 2021-06-09 2024-05-14 Applied Materials, Inc. Plasma chamber and chamber component cleaning methods
US12148595B2 (en) 2021-06-09 2024-11-19 Applied Materials, Inc. Plasma uniformity control in pulsed DC plasma chamber
US11810760B2 (en) 2021-06-16 2023-11-07 Applied Materials, Inc. Apparatus and method of ion current compensation
US11569066B2 (en) 2021-06-23 2023-01-31 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
US11776788B2 (en) 2021-06-28 2023-10-03 Applied Materials, Inc. Pulsed voltage boost for substrate processing
US11476090B1 (en) 2021-08-24 2022-10-18 Applied Materials, Inc. Voltage pulse time-domain multiplexing
US12106938B2 (en) 2021-09-14 2024-10-01 Applied Materials, Inc. Distortion current mitigation in a radio frequency plasma processing chamber
JP7691206B2 (ja) * 2021-12-06 2025-06-11 東京エレクトロン株式会社 プラズマ処理装置
US11694876B2 (en) 2021-12-08 2023-07-04 Applied Materials, Inc. Apparatus and method for delivering a plurality of waveform signals during plasma processing
WO2023203591A1 (ja) * 2022-04-18 2023-10-26 株式会社日立ハイテク プラズマ処理方法
US11972924B2 (en) 2022-06-08 2024-04-30 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
US12315732B2 (en) 2022-06-10 2025-05-27 Applied Materials, Inc. Method and apparatus for etching a semiconductor substrate in a plasma etch chamber
US12272524B2 (en) 2022-09-19 2025-04-08 Applied Materials, Inc. Wideband variable impedance load for high volume manufacturing qualification and on-site diagnostics
US12111341B2 (en) 2022-10-05 2024-10-08 Applied Materials, Inc. In-situ electric field detection method and apparatus

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010118549A (ja) * 2008-11-13 2010-05-27 Tokyo Electron Ltd プラズマエッチング方法及びプラズマエッチング装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6001690A (en) * 1998-02-13 1999-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming flash EPROM by using iso+aniso silicon nitride spacer etching technology
US7018929B2 (en) * 2002-07-02 2006-03-28 Taiwan Semiconductor Manufacturing Co., Ltd Method for reducing a low volatility byproduct from a wafer surface following an etching process
US20040025791A1 (en) 2002-08-09 2004-02-12 Applied Materials, Inc. Etch chamber with dual frequency biasing sources and a single frequency plasma generating source
US7250631B2 (en) * 2003-10-14 2007-07-31 Nichia Corporation Semiconductor laser having protruding portion
US7344965B2 (en) 2003-12-10 2008-03-18 International Business Machines Corporation Method of etching dual pre-doped polysilicon gate stacks using carbon-containing gaseous additions
WO2005076336A1 (ja) 2004-02-09 2005-08-18 Tadahiro Ohmi 半導体装置の製造方法および絶縁膜のエッチング方法
CN101405846B (zh) 2006-08-28 2010-09-29 国立大学法人名古屋大学 等离子体氧化处理方法及装置
JP4801553B2 (ja) * 2006-09-28 2011-10-26 東京エレクトロン株式会社 エッチング方法及び半導体デバイスの製造方法
JP5252613B2 (ja) 2006-12-25 2013-07-31 国立大学法人東北大学 イオン注入装置およびイオン注入方法
KR100838394B1 (ko) 2007-01-03 2008-06-13 주식회사 하이닉스반도체 하드마스크층을 이용한 반도체소자의 식각 방법
US7718538B2 (en) 2007-02-21 2010-05-18 Applied Materials, Inc. Pulsed-plasma system with pulsed sample bias for etching semiconductor substrates
JP5138261B2 (ja) 2007-03-30 2013-02-06 東京エレクトロン株式会社 シリコン酸化膜の形成方法、プラズマ処理装置および記憶媒体
US7858270B2 (en) 2007-05-21 2010-12-28 Tokyo Electron Limited Method for etching using a multi-layer mask
KR100915613B1 (ko) * 2007-06-26 2009-09-07 삼성전자주식회사 펄스 플라즈마 매칭시스템 및 그 방법
US7967995B2 (en) 2008-03-31 2011-06-28 Tokyo Electron Limited Multi-layer/multi-input/multi-output (MLMIMO) models and method for using
JP5604063B2 (ja) * 2008-12-26 2014-10-08 東京エレクトロン株式会社 基板処理方法及び記憶媒体
US8809196B2 (en) 2009-01-14 2014-08-19 Tokyo Electron Limited Method of etching a thin film using pressure modulation
TW201108324A (en) 2009-03-24 2011-03-01 Tokyo Electron Ltd A method for processing a substrate
KR101286242B1 (ko) * 2009-12-14 2013-07-15 삼성전자주식회사 반도체 소자 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010118549A (ja) * 2008-11-13 2010-05-27 Tokyo Electron Ltd プラズマエッチング方法及びプラズマエッチング装置

Also Published As

Publication number Publication date
TWI514462B (zh) 2015-12-21
TW201250823A (en) 2012-12-16
KR20140016900A (ko) 2014-02-10
WO2012109159A1 (en) 2012-08-16
US8809199B2 (en) 2014-08-19
US20120208369A1 (en) 2012-08-16

Similar Documents

Publication Publication Date Title
KR101811910B1 (ko) 질화규소막에 피처를 에칭하는 방법
KR102023784B1 (ko) 질화규소막 에칭 방법
JP6532066B2 (ja) 原子層をエッチングする方法
US9230824B2 (en) Method of manufacturing semiconductor device
KR101880831B1 (ko) 가스 펄싱을 사용하는 딥 실리콘 에칭 방법
KR101713330B1 (ko) Ｓｆ６ 및 탄화수소를 이용하여 ａｒｃ층을 패터닝하는 방법
US9082720B2 (en) Semiconductor device manufacturing method
KR101299661B1 (ko) 정규형 저유전율 유전체 재료 및/또는 다공형 저유전율유전체 재료의 존재 시 레지스트 스트립 방법
US11075057B2 (en) Device for treating an object with plasma
KR20080006457A (ko) 플라즈마 에칭 방법 및 컴퓨터 판독 가능한 기억 매체
JP4351806B2 (ja) フォトレジストマスクを使用してエッチングするための改良技術
KR20140130111A (ko) 반도체 장치의 제조 방법 및 컴퓨터 기록 매체
KR20100004891A (ko) 플라즈마 에칭 방법, 제어 프로그램 및 컴퓨터 기억 매체
JP2003023000A (ja) 半導体装置の製造方法
JP2001110784A (ja) プラズマ処理装置および処理方法
KR20180018824A (ko) 조정 가능한 원격 해리
KR102580124B1 (ko) 플라스마 처리 방법
KR20200006092A (ko) 황 기반 화학물을 이용한 실리콘 함유 유기 막의 플라즈마 에칭 방법
JP2005123550A (ja) 異方性エッチング方法
JP4577328B2 (ja) 半導体装置の製造方法
JP2024545648A (ja) 高度なパルス制御を用いるリモートソースパルシング
JP2001156041A (ja) 半導体装置の製造方法及びその製造装置
JP3172340B2 (ja) プラズマ処理装置
JP2005026348A (ja) プラズマ処理方法
US20230094212A1 (en) Plasma etch process for fabricating high aspect ratio (har) features

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20130912

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20160406

Comment text: Request for Examination of Application

PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20170215

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20170920

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20171218

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20171218

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20201201

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20211201

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20221121

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20231120

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20241121

Start annual number: 8

End annual number: 8