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JP5138261B2 - シリコン酸化膜の形成方法、プラズマ処理装置および記憶媒体 - Google Patents

シリコン酸化膜の形成方法、プラズマ処理装置および記憶媒体 Download PDF

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Description

本発明は、シリコン酸化膜の形成方法、プラズマ処理装置および記憶媒体に関し、詳細には、例えば、半導体装置の製造過程の素子分離技術であるシャロートレンチアイソレーション（Shallow Trench Isolation；ＳＴＩ）におけるトレンチ内に酸化膜を形成する場合などに適用可能なシリコン酸化膜の形成方法、そのシリコン酸化膜の形成方法を行うプラズマ処理装置、およびそのシリコン酸化膜の形成方法をプラズマ処理装置に行わせる記憶媒体に関する。
シリコン基板上に形成される素子を電気的に分離する技術として、ＳＴＩが知られている。ＳＴＩでは、シリコン窒化膜などをマスクとしてシリコンをエッチングしてトレンチを形成し、その中にＳｉＯ２などの絶縁膜を埋め込んだ後、化学機械研磨（ＣＭＰ；Chemical Mechanical Polishing）処理によりマスク（シリコン窒化膜）をストッパーとして平坦化する工程が実施される。
ＳＴＩにおいてトレンチ形成を行なう場合、トレンチの肩部（溝の側壁の上端の角部）や、トレンチの隅（溝の側壁の下端のコーナー部）の形状が鋭角的になることがある。その結果、トランジスタなどの半導体装置において、これらの部位に応力が集中して欠陥が生じ、リーク電流の増大、さらには消費電力の増加を招く要因になる。このため、エッチングによりトレンチを形成した後、トレンチの内壁に酸化膜を形成することにより、トレンチの形状をなめらかにすることが知られている。
このようなシリコン酸化膜を形成する方法としては、酸化炉やＲＴＰ（Rapid Thermal Process）装置を用いる熱酸化処理と、プラズマ処理装置を用いるプラズマ酸化処理に大別される。
例えば、熱酸化処理の一つである酸化炉によるウエット酸化処理では、８００℃超の温度にシリコン基板を加熱し、ＷＶＧ（Water Vapor Generator）装置を用いて酸化雰囲気に曝すことによりシリコン表面を酸化させてシリコン酸化膜を形成する。
一方、プラズマ酸化処理としては、アルゴンガスと酸素ガスを含み、酸素の流量比率が約１％の処理ガスを用い、１３３．３Ｐａのチャンバー内圧力で形成されたマイクロ波励起プラズマをシリコン表面に作用させてプラズマ酸化処理を行なうことにより、膜厚のコントロールが容易で良質なシリコン酸化膜を形成できる酸化膜形成方法が提案されている（例えば、特許文献１）。
熱酸化処理は、良質なシリコン酸化膜を形成できる方法であると考えられている。しかし、８００℃超の高温による処理が必要であることから、サーマルバジェットが増大し、熱応力によってシリコン基板に歪みなどを生じさせてしまうという問題があった。それに対して、上記特許文献１のプラズマ酸化処理では、処理温度が４００℃前後であるため、熱酸化処理におけるサーマルバジェットの増大や基板の歪みなどの問題を回避することができる。また、処理圧力１３３．３Ｐａ程度、処理ガス中のＯ２流量１％の条件（説明の便宜上、「低圧力、低酸素濃度条件」という）でプラズマ処理を行なうことによって、高い酸化レートが得られるとともに、凹凸を有するシリコン表面を酸化した場合に凸部上端のシリコンのコーナーに丸み形状が導入され、この部位からの電界集中によるリーク電流を抑制できるという長所を有している。
しかし、上記低圧力・低酸素濃度条件でプラズマ酸化処理をすると、被処理体表面に形成された溝、ライン＆スペースなどのパターンに疎密がある場合には、パターンが疎の部位と密の部位とでシリコン酸化膜の形成速度に差が生じてしまい、均一な膜厚でシリコン酸化膜を形成することができないという問題がある。シリコン酸化膜の膜厚が部位により異なると、これを絶縁膜として用いる半導体装置の信頼性を低下させる一因となってしまう。
また、半導体デバイスの微細化が益々進んでおり、トレンチ形成の際に、酸化膜厚の底部と側壁との選択性をより高くして、側壁に形成される酸化膜をより薄くすることが望まれる。
ＷＯ２００４／００８５１９号
本発明はかかる事情に鑑みてなされたものであって、パターンの凸部上端のシリコンのコーナーに丸み形状を形成した上で、パターンの疎密による膜厚差を生じさせずに均一な膜厚でシリコン酸化膜を形成することが可能なシリコン酸化膜の形成方法、そのシリコン酸化膜の形成方法を行うプラズマ処理装置、およびそのシリコン酸化膜の形成方法をプラズマ処理装置に行わせる記憶媒体を提供することを目的とする。
また、これに加えて、シリコン酸化膜厚の底部と側壁との選択性をより高くして、側壁に形成される酸化膜をより薄くすることが可能なシリコン酸化膜の形成方法、そのシリコン酸化膜の形成方法を行うプラズマ処理装置、およびそのシリコン酸化膜の形成方法をプラズマ処理装置に行わせる記憶媒体を提供することを目的とする。
上記課題を解決するため、本発明の第１の観点では、プラズマ処理装置の処理室内で、凹凸パターンを有する被処理体に処理ガスのプラズマによる酸化処理を施してシリコン酸化膜を形成するシリコン酸化膜の形成方法であって、不活性ガスを含む処理ガス中の全ガス流量に対する酸素の割合が０．５％以上１０％未満であり、前記処理ガスに、前記処理ガス全体の量に対して０．１〜１０％の割合で水素を含ませ、かつ処理圧力が１．３〜６６５Ｐａの条件で、被処理体を載置する載置台に、周波数が３００ｋＨｚ〜６０ＭＨｚである高周波電力を印加しながらプラズマ形成することを特徴とするシリコン酸化膜の形成方法を提供する。
上記第１の観点において、処理ガス中の酸素の割合は０．５〜５％であることが好ましく、０．５〜２．５％であることがより好ましい。また、処理圧力が１．３〜２６６．６Ｐａであることが好ましく、１．３〜１３３．３Ｐａであることがより好ましい。
前記高周波電力の出力は、被処理体の面積当り０．０１５〜５Ｗ／ｃｍ２とすることができ、０．０５〜１Ｗ／ｃｍ２であることが好ましい。また、前記高周波電力の出力は、５〜３６００Ｗとすることができる。さらに、前記高周波電力の周波数は、４００ｋＨｚ〜２７ＭＨｚも好ましい。
また、上記第１の観点において、処理温度は２００〜８００℃とすることができる。
前記凹凸パターンは少なくともシリコン部分に形成されていることが好ましく、具体例としては、シリコン部分および絶縁膜部分に形成され、少なくとも凹部はシリコン部分に形成されている形態を挙げることができる。
さらに、前記プラズマは、前記処理ガスと、複数のスロットを有する平面アンテナにより前記処理室内に導入されるマイクロ波と、によって形成されるマイクロ波励起プラズマとすることができる。
本発明の第２の観点では、プラズマを発生させるプラズマ供給源と、
前記プラズマにより、被処理体を処理するための真空排気可能な処理室と、前記処理室に処理ガスを供給する処理ガス供給機構と、前記処理室内で、上記第１の観点のシリコン酸化膜の形成方法が行なわれるように制御する制御部と、を具備することを特徴とするプラズマ処理装置を提供する。
本発明の第３の観点では、コンピュータ上で動作し、プラズマ処理装置を制御するプログラムが記憶された記憶媒体であって、前記プログラムは、実行時に、上記第１の観点のシリコン酸化膜の形成方法が行われるように、コンピュータに前記プラズマ処理装置を制御させることを特徴とする記憶媒体を提供する。
本発明によれば、凹凸パターンを有する被処理体にプラズマによる酸化処理を施して凹凸パターンの露出表面を酸化することによりシリコン酸化膜を形成する際に、処理ガス中の酸素の割合が０．５％以上１０％未満で、かつ処理圧力が１．３〜６６５Ｐａの条件で、被処理体を載置する載置台に高周波電力を印加しながらプラズマ形成するので、凸部コーナー部の丸め性を良好にしつつ、パターンの疎密による膜厚差を生じさせずに均一な膜厚でシリコン酸化膜を形成することができる。また、このように載置台に高周波電力を印加することにより、シリコン酸化膜厚の底部と側壁との選択性をより高くして、側壁に形成される酸化膜をより薄くすることができ、デバイスの微細化に適したものとすることができる。さらに、載置台への高周波電力印加は、凸部コーナー部の丸め性をより向上させる作用を有し、単に、処理ガス中の酸素の割合が０．５〜１０％、処理圧力が１．３〜６６５Ｐａの条件で行うよりも凸部コーナー部の丸みを大きくすることができる。
以下、図面を参照しながら、本発明の好ましい形態について説明する。図１は、本発明のシリコン酸化膜の形成方法の実施に適したプラズマ処理装置の一例を模式的に示す断面図である。このプラズマ処理装置は、複数のスロットを有する平面アンテナ、特にＲＬＳＡ（Radial Line Slot Antenna；ラジアルラインスロットアンテナ）にて処理室内にマイクロ波を導入してプラズマを発生させることにより、高密度かつ低電子温度のマイクロ波プラズマを発生させ得るＲＬＳＡマイクロ波プラズマ処理装置として構成されており、例えば、トランジスタのゲート絶縁膜をはじめとする各種半導体装置における絶縁膜の形成に好適に用いられる。
このプラズマ処理装置１００は、気密に構成され、接地された略円筒状のチャンバー１を有している。チャンバー１の底壁１ａの略中央部には円形の開口部１０が形成されており、底壁１ａにはこの開口部１０と連通し、下方に向けて突出する排気室１１が設けられている。
チャンバー１内には被処理基板である半導体ウエハ（以下、「ウエハ」と記す）Ｗを水平に支持するためのＡｌＮ等のセラミックスからなるサセプタ２（載置台）が設けられている。このサセプタ２は、排気室１１の底部中央から上方に延びる円筒状のＡｌＮ等のセラミックスからなる支持部材３により支持されている。サセプタ２の外縁部にはウエハＷをガイドするためのガイドリング４が設けられている。また、サセプタ２には抵抗加熱型のヒータ５が埋め込まれており、このヒータ５はヒータ電源６から給電されることによりサセプタ２を加熱して、その熱で被処理体であるウエハＷを加熱する。このとき、例えば室温から８００℃までの範囲で処理温度が制御可能となっている。
また、サセプタ２には、マッチング回路６０を介してバイアス用の高周波電源６１が接続されている。具体的には、サセプタ２に電極６２が埋設されており、この電極６２に高周波電源６１が接続されて高周波電力が供給することができるように構成されている。この電極６２は、ウエハＷと略同じ面積で形成され、例えばモリブデン、タングステンなどの導電性材料により、例えば網目状、格子状、渦巻き状等に形成されている。
この高周波電源６１から所定の周波数、例えば３００ｋＨｚ〜６０ＭＨｚ、好ましくは４００〜２７ＭＨｚ、ウエハの面積当たりの高パワー密度が、例えば０．０５〜１Ｗ／ｃｍ２、パワーが５〜３６００Ｗの高周波電力が印加される。
サセプタ２には、ウエハＷを支持して昇降させるためのウエハ支持ピン（図示せず）がサセプタ２の表面に対して突没可能に設けられている。
チャンバー１の内周には、石英からなる円筒状のライナー７が設けられている。また、サセプタ２の外周側には、チャンバー１内を均一排気するため、多数の排気孔８ａを有する石英製のバッフルプレート８が環状に設けられ、このバッフルプレート８は、複数の支柱９により支持されている。
チャンバー１の側壁には環状をなすガス導入部材１５が設けられており、このガス導入部材１５には均等にガス放射孔が形成されている。このガス導入部材１５にはガス供給系１６が接続されている。ガス導入部材はシャワー状に配置してもよい。このガス供給系１６は、例えばＡｒガス供給源１７、Ｏ２ガス供給源１８、Ｈ２ガス供給源１９を有しており、これらのガスが、それぞれガスライン２０を介してガス導入部材１５に至り、ガス導入部材１５のガス放射孔からチャンバー１内に均一に導入される。ガスライン２０の各々には、マスフローコントローラ２１およびその前後の開閉バルブ２２が設けられている。なお、Ａｒガスに代えて他の希ガス、例えばＫｒ、Ｈｅ、Ｎｅ、Ｘｅなどのガスを用いてもよい。
上記排気室１１の側面には排気管２３が接続されており、この排気管２３には高速真空ポンプを含む排気装置２４が接続されている。そしてこの排気装置２４を作動させることによりチャンバー１内のガスが、排気室１１の空間１１ａ内へ均一に排出され、排気管２３を介して排気される。これによりチャンバー１内を所定の真空度、例えば０．１３３Ｐａまで高速に減圧することが可能となっている。
チャンバー１の側壁には、プラズマ処理装置１００に隣接する搬送室（図示せず）との間でウエハＷの搬入出を行うための搬入出口２５と、この搬入出口２５を開閉するゲートバルブ２６とが設けられている。
チャンバー１の上部は開口部となっており、この開口部の周縁部に沿ってリング状の支持部２７が設けられている。この支持部２７に誘電体、例えば石英やＡｌ２Ｏ３等のセラミックスからなり、マイクロ波を透過するマイクロ波透過板２８がシール部材２９を介して気密に設けられている。したがって、チャンバー１内は気密に保持される。
マイクロ波透過板２８の上方には、サセプタ２と対向するように、円板状の平面アンテナ部材３１が設けられている。この平面アンテナ部材３１はチャンバー１の側壁上端に係止されている。平面アンテナ部材３１は、例えば８インチサイズのウエハＷに対応する場合には、直径が３００〜４００ｍｍ、厚みが０．１〜数ｍｍ（例えば１ｍｍ）の導電性材料からなる円板である。具体的には、例えば表面が銀または金メッキされた銅板またはアルミニウム板からなり、多数のマイクロ波放射孔３２（スロット）が所定のパターンで貫通して形成された構成となっている。このマイクロ波放射孔３２は、例えば図２に示すように一対の長溝状をなし、典型的には隣接するマイクロ波放射孔３２同士が「Ｔ」字状に配置され、これら複数のマイクロ波放射孔３２が同心円状に配置されている。マイクロ波放射孔３２の長さや配列間隔は、マイクロ波の波長（λg）に応じて決定され、例えばマイクロ波放射孔３２の間隔は、λg／４、λg／２またはλgとなるように配置される。なお、図２においては、同心円状に形成された隣接するマイクロ波放射孔３２同士の間隔をΔｒで示している。また、マイクロ波放射孔３２は、円形状、円弧状等の他の形状であってもよい。さらに、マイクロ波放射孔３２の配置形態は特に限定されず、同心円状のほか、例えば、螺旋状、放射状に配置することもできる。
この平面アンテナ部材３１の上面には、真空よりも大きい１以上の誘電率を有する例えば石英、ポリテトラフルオロエチレン、ポリイミドなどの樹脂からなる遅波材３３が設けられている。この遅波材３３は、真空中ではマイクロ波の波長が長くなることから、マイクロ波の波長を短くしてプラズマを調整する機能を有している。なお、平面アンテナ部材３１とマイクロ波透過板２８との間、また、遅波材３３と平面アンテナ部材３１との間は、それぞれ密着させて配置することができるが、離間させて配置してもよい。
チャンバー１の上面には、これら平面アンテナ部材３１および遅波材３３を覆うように、例えばアルミニウムやステンレス鋼、銅等の金属材からなるシールド蓋体３４が設けられている。チャンバー１の上面とシールド蓋体３４とはシール部材３５によりシールされている。シールド蓋体３４には、冷却水流路３４ａが形成されており、そこに冷却水を通流させることにより、シールド蓋体３４、遅波材３３、平面アンテナ部材３１、マイクロ波透過板２８を冷却して、変形や破損を防止できるようになっている。なお、シールド蓋体３４は接地されている。
シールド蓋体３４の上壁の中央には開口部３６が形成されており、この開口部には導波管３７が接続されている。この導波管３７の端部には、マッチング回路３８を介してマイクロ波発生装置３９が接続されている。これにより、マイクロ波発生装置３９で発生した例えば周波数２．４５ＧＨｚのマイクロ波が導波管３７を介して上記平面アンテナ部材３１へ伝搬されるようになっている。なお、マイクロ波の周波数としては、８．３５ＧＨｚ、１．９８ＧＨｚ等を用いることもできる。
導波管３７は、上記シールド蓋体３４の開口部３６から上方へ延出する断面円形状の同軸導波管３７ａと、この同軸導波管３７ａの上端部にモード変換器４０を介して接続された水平方向に延びる矩形導波管３７ｂとを有している。矩形導波管３７ｂと同軸導波管３７ａとの間のモード変換器４０は、矩形導波管３７ｂ内をＴＥモードで伝播するマイクロ波をＴＥＭモードに変換する機能を有している。同軸導波管３７ａの中心には内導体４１が延在しており、この内導体４１の下端部は、平面アンテナ部材３１の中心に接続固定されている。これにより、マイクロ波は、同軸導波管３７ａの内導体４１を介して平面アンテナ部材３１へ均一に効率よく伝播される。
プラズマ処理装置１００の各構成部は、マイクロプロセッサ（コンピュータ）を備えたプロセスコントローラ５０に接続されて制御される構成となっている。プロセスコントローラ５０には、工程管理者がプラズマ処理装置１００を管理するためにコマンドの入力操作等を行うキーボードや、プラズマ処理装置１００の稼働状況を可視化して表示するディスプレイ等からなるユーザーインターフェース５１が接続されている。
また、プロセスコントローラ５０には、プラズマ処理装置１００で実行される各種処理をプロセスコントローラ５０の制御にて実現するための制御プログラムや、処理条件に応じてプラズマ処理装置１００の各構成部に処理を実行させるためのプログラムすなわちレシピが格納された記憶部５２が接続されている。レシピは記憶部５２の中の記憶媒体に記憶されている。記憶媒体は、ハードディスクや半導体メモリであってもよいし、ＣＤＲＯＭ、ＤＶＤ、フラッシュメモリ等の可搬性のものであってもよい。また、他の装置から、例えば専用回線を介してレシピを適宜伝送させるようにしてもよい。
そして、必要に応じて、ユーザーインターフェース５１からの指示等にて任意のレシピを記憶部５２から呼び出してプロセスコントローラ５０に実行させることで、プロセスコントローラ５０の制御下で、プラズマ処理装置１００での所望の処理が行われる。
このように構成されたプラズマ処理装置１００は、８００℃以下好ましくは５００℃以下の低い温度でもウエハＷに対してダメージフリーなプラズマ処理により、良質な膜を形成できるとともに、プラズマ均一性に優れており、プロセスの均一性を実現できる。
このプラズマ処理装置１００は、半導体装置の製造過程で素子分離技術として利用されているシャロートレンチアイソレーション（Shallow Trench Isolation；ＳＴＩ）においてトレンチ内に酸化膜を形成する場合に好適なものである。
プラズマ処理装置１００によるトレンチ（凹部）の酸化処理について説明する。まず、ゲートバルブ２６を開にして搬入出口２５からトレンチ（凹部）が形成されたウエハＷをチャンバー１内に搬入し、サセプタ２上に載置する。
そして、ガス供給系１６のＡｒガス供給源１７およびＯ２ガス供給源１８から、ＡｒガスおよびＯ２ガスを所定の流量でガス導入部材１５を介してチャンバー１内に導入し、所定の処理圧力に維持する。この際の条件としては、処理ガス中の酸素の割合（流量比すなわち体積比）が０．５％以上１０％未満が好ましく、０．５〜５％がより好ましく、０．５〜２．５％が望ましい。 処理ガスの流量は、Ａｒガス：０〜５０００ｍＬ／ｍｉｎ、Ｏ２ガス：１〜５００ｍＬ／ｍｉｎの範囲から、全ガス流量に対する酸素の割合が上記値となるように選択することができる。
また、Ａｒガス供給源１７およびＯ２ガス供給源１８からのＡｒガスおよびＯ２ガスに加え、Ｈ２ガス供給源１９からＨ２ガスを所定比率で導入することもできる。Ｈ２ガスを供給することにより、プラズマ酸化処理における酸化レートを向上させることができる。これは、Ｈ２ガスを供給することでＯＨラジカルが生成され、これが酸化レート向上に寄与するためである。この場合、Ｈ２の割合は、処理ガス全体の量に対して０．１〜１０％となるようにすることが好ましく、０．１〜５％がより好ましく、０．１〜２％が望ましい。Ｈ２ガスの流量は１〜６５０ｍＬ／ｍｉｎ（ｓｃｃｍ）が好ましい。
また、チャンバー内処理圧力は、１．３〜６６５Ｐａが好ましく、１．３〜２６６．６Ｐａがより好ましく、１．３〜１３３．３Ｐａが望ましい。処理温度は２００〜８００℃の範囲とすることができ、４００〜６００℃が好ましい。
次いで、マイクロ波発生装置３９からのマイクロ波を、マッチング回路３８を経て導波管３７に導く。マイクロ波は、矩形導波管３７ｂ、モード変換器４０、および同軸導波管３７ａを順次通って平面アンテナ部材３１に供給される。マイクロ波は、矩形導波管３７ｂ内ではＴＥモードで伝搬し、このＴＥモードのマイクロ波はモード変換器４０でＴＥＭモードに変換されて、同軸導波管３７ａ内を平面アンテナ部材３１に向けて伝搬され、平面アンテナ部材３１からマイクロ波透過板２８を経てチャンバー１内におけるウエハＷの上方空間に放射される。この際、マイクロ波発生装置３９のパワーは、０．５〜５ｋＷとすることが好ましい。
また、プラズマ酸化処理を行なっている間、サセプタ２に高周波電源６１から所定の周波数およびパワーの高周波バイアス（高周波電力）を供給する。この高周波電源６１から供給される高周波バイアスは、プラズマの低い電子温度（ウエハＷの近傍で１．２ｅＶ以下）を維持しつつ、チャージアップダメージを抑制し、パターンに疎密による酸化膜の膜厚差を解消するために供給される。
このような観点から、高周波電力の周波数として、例えば３００ｋＨｚ〜６０ＭＨｚを用いることができ、４００ｋＨｚ〜２７ＭＨｚが好ましい。ウエハ面積当りのパワー密度としては、０．０１５〜５Ｗ／ｃｍ２が好ましく、０．０５〜１Ｗ／ｃｍ２がより好ましい。特に、０．１Ｗ／ｃｍ２以上が望ましい。また、高周波電力のパワーは、５〜３６００Ｗが好ましい。
平面アンテナ部材３１からマイクロ波透過板２８を経てチャンバー１に放射されたマイクロ波によりチャンバー１内で電磁界が形成され、Ａｒガス、Ｏ２ガス等がプラズマ化し、このプラズマによりウエハＷに形成された凹部内に露出したシリコン表面を酸化する。このマイクロ波プラズマは、マイクロ波が平面アンテナ部材３１の多数のマイクロ波放射孔３２から放射されることにより、略１×１０１０〜５×１０１２／ｃｍ３あるいはそれ以上の高密度のプラズマとなり、その電子温度は、０．５〜２ｅＶ程度、プラズマ密度の均一性は、±５％以下である。そして、プラズマ処理装置１００は、サセプタ２に高周波電源６１から高周波電力を供給することによってウエハＷにバイアス電圧を印加しても、プラズマの低電子温度を維持できるという特長を有している。
このことをデータに基づいて説明する。
プラズマの電子温度はプラズマにラングミュアプローブを挿入し、印加電圧を掃引することにより得られる図３に示す電圧−電流特性から求めることができる。具体的には、図３の指数関数領域の任意の位置において電流値Ｉ１をとり、その電流がｅ倍（約２．７倍）となる電圧の変化ΔＶが電子温度（Ｔｅ）となる。したがって、指数関数領域の傾きが同じであれば電子温度は同じである。
そこで、図１のプラズマ処理装置１００において、サセプタに印加する高周波バイアスを変化させてプラズマを生成した際の電圧−電流特性をラングミュアプローブにより測定した。ここでは、２００ｍｍウエハを用い、Ａｒガスを２５０ｍＬ／ｍｉｎ（ｓｃｃｍ）の流量で供給し、圧力：７．３Ｐａ、マイクロ波パワー：１０００Ｗとし、バイアスパワーを０、１０、３０、５０Ｗと変化させた。なお、サセプタに配置された電極の面積は７０６．５ｃｍ２である。その結果を図４に示す。この図に示すように、指数関数領域の傾きはバイアスパワーにかかわらずほぼ一定であり、したがって電子温度も図５に示すようにバイアスパワー（図５はバイアスパワー密度で示している）に依存せずにほぼ一定の値となった。すなわち、ウエハＷに０．０１５〜１Ｗ／ｃｍ２のパワー密度で高周波バイアスを印加してもプラズマの低電子温度特性を維持することができる。
したがって、本実施形態のようにウエハＷへ高周波バイアスを印加しても、低温かつ短時間で酸化処理を行って薄く均一な酸化膜を形成することができ、しかも酸化膜へのプラズマ中のイオン等によるダメージが実質的に存在せず、良質なシリコン酸化膜を形成できるというメリットがある。
また、１．３〜６６５Ｐａ、好ましくは１．３〜２６６．６Ｐａ望ましくは１．３〜１３３．３Ｐａの処理圧力、処理ガス中の酸素の割合が０．５％以上１０％未満、好ましくは０．５〜５％、望ましくは０．５〜２．５％の条件でプラズマ酸化処理を行うことにより、トレンチなど凹凸を有するシリコンの凸部上端のコーナーに丸み形状を導入することができる。しかし、このような条件に設定しただけでは、パターンの粗密により酸化膜の膜厚が変化する。
このように、１．３〜６６５Ｐａという比較的低圧力でかつ酸素の割合が０．５％以上１０％未満という「低圧力、低酸素濃度条件」にてコーナー部分の丸みが良好なものとなるのは、コーナー部における電界集中によるものと考えられる。すなわち、イオンがコーナー部に集中し、選択的にコーナー酸化が進む。
しかし、「低圧力、低酸素濃度条件」では、マイクロローディング効果のため、パターンの粗密による酸化膜の膜厚差が生じる。
これに対し、上述のように、プラズマ酸化処理を行なう間にウエハＷに高周波電源６１から高周波バイアス（高周波電力）を印加することにより、被処理体表面に形成されたパターンの疎密に影響されることなく、均一な膜厚でシリコン酸化膜を形成することができる。
このように、ウエハＷに高周波バイアスを印加することによりパターンの粗密差が解消されるのは、密部に積極的にイオンを引き込むことが可能になったためである。
以上のように、ウエハＷに高周波バイアスを印加することによって、コーナー部分の丸み形状をより効果的に導入することが可能となるとともに、シリコン酸化膜厚の底部と側壁との選択性をより高くして、側壁に形成される酸化膜をより薄くすることが可能となる。
また、処理圧力および処理ガス中の酸素の割合を適切に制御しつつ、サセプタ２に適切な高周波バイアスを印加することにより、従来両立することができなかった粗密差を小さくすることとコーナー部分に十分に丸みを形成することの両方を達成することができる。
このように、ウエハＷに高周波バイアスを印加することにより、コーナー部分に丸みを形成する効果が促進されるのは、電界集中によって酸化がより等方的になるためと推測される。また、シリコン酸化膜厚の底部と側壁との選択性がより高くなるのは、イオンアシストラジカル酸化効果のためと推測される。
シリコン酸化膜のコーナー部分の丸みの度合いやシリコン酸化膜厚の選択性についても酸化膜厚の粗密差と同様、高周波バイアスのパワーによって制御することができ、酸化膜厚の粗密差、コーナー部分の丸みの度合い、側壁の酸化膜厚が適切なバランスになるように高周波バイアスのパワーを適宜設定すればよい。
次に、図６を参照しながら、本発明のシリコン酸化膜の形成方法によりＳＴＩにおけるトレンチ内部の酸化膜を形成した例について説明する。図６（ａ）〜図６（ｉ）は、ＳＴＩにおけるトレンチの形成とその後で行なわれる酸化膜形成までの工程を図示している。
まず、図６（ａ）および図６（ｂ）において、シリコン基板１０１に例えば熱酸化などの方法によりＳｉＯ２などのシリコン酸化膜１０２を形成する。次に、図６（ｃ）では、シリコン酸化膜１０２上に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によりＳｉ３Ｎ４などのシリコン窒化膜１０３を形成する。さらに、図６（ｄ）では、シリコン窒化膜１０３の上に、フォトレジストを塗布した後、フォトリソグラフィー技術によりパターニングしてレジスト層１０４を形成する。
次に、レジスト層１０４をエッチングマスクとし、例えばハロゲン系のエッチングガスを用いてシリコン窒化膜１０３とシリコン酸化膜１０２を選択的にエッチングすることにより、レジスト層１０４のパターンに対応してシリコン基板１０１を露出させる（図６（ｅ））。つまり、シリコン窒化膜１０３により、トレンチのためのマスクパターンが形成される。図６（ｆ）は、例えば酸素などを含む処理ガスを用いた酸素含有プラズマにより、いわゆるアッシング処理を実施し、レジスト層１０４を除去した状態を示す。
図６（ｇ）では、シリコン窒化膜１０３およびシリコン酸化膜１０２をマスクとして、シリコン基板１０１に対し選択的にエッチングを実施することにより、トレンチ１０５を形成する。このエッチングは、例えばＣｌ２、ＨＢｒ、ＳＦ６、ＣＦ４などのハロゲンまたはハロゲン化合物や、Ｏ２などを含むエッチングガスを使用して行なうことができる。
図６（ｈ）は、ＳＴＩにおけるエッチング後のウエハＷのトレンチ１０５に対し、シリコン酸化膜を形成する工程を示している。ここでは、サセプタ２に上記範囲の周波数およびパワーで高周波電力を供給しながら、上述したような、処理ガス中の酸素の割合が０．５％以上１０％未満で、かつ処理圧力が１．３〜６６５Ｐａの条件でプラズマ酸化処理が行なわれる。このような条件で図６（ｉ）に示すようにプラズマ酸化処理を行なうことにより、上述したように、トレンチ形成の際に、酸化膜厚の底部と側壁との選択性をより高くして、側壁に形成される酸化膜をより薄くすることができる。また、トレンチ１０５の肩部１０５ａのシリコン１０１に丸みを持たせることができるとともに、トレンチ１０５のライン＆スペースのパターンに疎密がある場合でも、疎な部位と密な部位の表面に形成されるシリコン酸化膜の膜厚差を小さくすることができ、均一なシリコン酸化膜を形成することができる。
このように、酸化膜厚の底部と側壁との選択性をより高くして、側壁に形成される酸化膜を薄くすることにより、デバイスの微細化に適したものとなる。すなわち、デバイスの微細化が進むとトランジスタ形成部分の面積を確保するために酸化膜の膜厚が無視し得ないものとなり、その膜厚が厚いとトランジスタ形成部分の面積を確保し難くなるが、本発明の条件では底部と側壁との選択性を高くして側壁に形成される酸化膜を薄くすることによりトランジスタ形成部分を確保することができる。また、底部の酸化膜は素子分離形成工程の際のダメージ修復のために従来通りの厚さが必要であるが、このように酸化膜厚の底部と側壁との選択性を高くすることにより、底部の酸化膜の膜厚を必要な厚さとすることができる。
また、トレンチ１０５の肩部１０５ａのシリコン１０１に丸み形状を導入することによって、この部位が鋭角に形成されている場合と比較して、リーク電流の発生を抑制することができる。
なお、本発明のシリコン酸化膜の形成方法によってシリコン酸化膜１１１を形成した後は、ＳＴＩによる素子分離領域形成の手順に従い、例えばＣＶＤ法によりトレンチ１０５内にＳｉＯ２などの絶縁膜を埋込んだ後、シリコン窒化膜１０３をストッパー層としてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって研磨を行ない平坦化する。平坦化した後は、エッチングまたはＣＭＰによってシリコン窒化膜１０３および埋込み絶縁膜の上部を除去することにより、素子分離構造が形成される。
次に、本発明の効果を確認した試験結果について説明する。
本発明のシリコン酸化膜の形成方法を、図７に示す疎密を持つライン＆スペースのパターンが形成されたシリコン表面の酸化膜形成に適用した。図７は、パターン１１０を有するシリコン基板１０１の表面にシリコン酸化膜１１１を形成した後のウエハＷの要部の断面構造を模式的に示したものである。
本試験では、図１のプラズマ処理装置１００を用い、下記の条件Ａ〜Ｃでプラズマ酸化処理を行ない、シリコン酸化膜を形成後、ＳＥＭ写真を撮影し、その画像から、パターンが密な部分（密部（ｄｅｎｓｅ））における側部膜厚ａ、底部膜厚ｂ、およびパターン１１０が疎な部分としての開放部（疎部（ｏｐｅｎ））における底部膜厚ｂ′、コーナー部膜厚ｃを測定し、底部／側壁膜厚比（ｂ／ａ）、Ｄｅｎｓｅ／Ｏｐｅｎ底部膜厚比（底部疎密比）（ｂ／ｂ′）、およびバイアス０Ｗに対するコーナー部膜厚増加比（バイアス０Ｗのときのコーナー部膜厚ｃを１とした場合のバイアス印加時のコーナー部膜厚ｃ）を求めた。また、コーナー部（肩部）１１２の丸め半径Ｒについても測定した。これらの結果を表１および図８〜１０に示す。なお、密な領域の凹部の開口幅Ｌ１は２００ｎｍ、凹部の深さＬ２は４５０ｎｍであった。
底部／側壁膜厚比は、酸化膜厚の底部と側壁との選択性の指標であり、大きいほど良好である。なお、上述したようにデバイスの微細化に対応する観点から側壁膜厚は極力小さくすることが好ましく、１０ｎｍ以下、さらには５ｎｍ以下が好ましい。また、Ｄｅｎｓｅ／Ｏｐｅｎ底部膜厚比は、パターン１１０の疎部と密部との膜厚差の指標であり、０．８以上であれば良好であり、０．９以上が好ましく、０．９５以上が望ましい。また、バイアス０Ｗに対するコーナー部膜厚増加比は角丸め効果の指標であり、１．２以上が好ましい。コーナー部１１２の丸め半径はコーナー部の曲率半径として計測され、これも大きいほど良好である。
＜共通条件＞
Ａｒ流量：２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｏ２流量：３０ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｏ２ガス比率：１．５％
処理圧力：１２７Ｐａ（０．９５Ｔｏｒｒ）
マイクロ波パワー：１．８７Ｗ／ｃｍ２
処理温度：５００℃
形成膜厚：６ｎｍ
ウエハ径：２００ｍｍ
＜条件Ａ；比較例＞
高周波バイアス：なし
処理時間：３３５ｓｅｃ
＜条件Ｂ；本発明例＞
高周波バイアス
周波数：４００ｋＨｚ
パワー：５０Ｗ（パワー密度０．１５９Ｗ／ｃｍ２）
処理時間：１３０ｓｅｃ
＜条件Ｃ；本発明例＞
高周波バイアス
周波数：４００ｋＨｚ
パワー：２００Ｗ（パワー密度０．６３７Ｗ／ｃｍ２）
処理時間：３６ｓｅｃ
Figure 0005138261
表１、図８から、酸化膜厚の底部と側壁との選択性の指標である底部／側壁膜厚比に関しては、バイアスを印加しない比較例の条件Ａが１．０９であるのに対し、条件Ｂが２．０９、条件Ｃが２．４３とバイアスパワーが増加するに従って上昇し、高周波バイアスを印加した本発明例では側壁の酸化膜厚を薄くでき、その度合いはバイアスパワーが大きいほど顕著であることが確認された。なお、条件Ｂ、Ｃとも側壁膜厚は５ｎｍ以下であった。
また、表１、図９から、本発明例である条件Ｂおよび条件Ｃによりシリコン酸化膜を形成した場合のパターン１１０の疎部と密部との膜厚差の指標であるＤｅｎｓｅ／Ｏｐｅｎ底部膜厚比は、それぞれ１．０４５、１．０３０となり、高周波バイアスを印加しない比較例である条件Ａの０．７６７に比較して大きく、疎部と密部との膜厚差が著しく改善されたことが確認された。
表１、図１０から、本発明例である条件Ｂおよび条件Ｃによりシリコン酸化膜を形成した場合には、バイアスを印加しない場合のコーナー部膜厚ｃを１とした場合に、１．５６、１．６８と大幅に増加しており、さらに、コーナー部１１２の丸め半径の指標であるコーナー部の曲率半径は、バイアスを印加しない比較例である条件Ａが１．６ｃｍであるのに対し、バイアスを印加した本発明例である条件Ｂ、Ｃでは、それぞれ２．５ｃｍ、２．７ｃｍとなり、コーナー部の丸み形状がさらに改善されたことが確認された。これは高周波バイアスを印加することにより酸化が比較的等方的に進むためと推測されるが、このことを確認した実験結果について以下に説明する。
ここでは、シリコンの（１００）面と（１１０）面上に上記条件Ａ〜Ｃで酸化した際のシリコン酸化膜の厚さを把握した。図１１は、横軸に（１００）面でのシリコン酸化膜の厚さをとり、縦軸に（１１０）面でのシリコン酸化膜の厚さをとって、高周波バイアスを変化させた場合のこれらの関係を示す図である。この図から、高周波バイアスのパワーに依存してシリコン酸化膜の形成がより等方的になることが確認された。
なお、本発明は上記実施形態に限定されることなく、種々の変形が可能である。例えば上記実施形態では、本発明の方法を実施する装置としてＲＬＳＡ方式のプラズマ処理装置を例に挙げたが、例えばリモートプラズマ方式、ＩＣＰプラズマ方式、ＥＣＲプラズマ方式、表面反射波プラズマ方式、マグネトロンプラズマ方式等の他のプラズマ処理装置であってもよい。
また、上記実施形態では単結晶シリコンであるシリコン基板の凹凸パターンの表面に高品質な酸化膜形成をする必要性が高いＳＴＩにおけるトレンチ内部の酸化膜形成を例示したが、トランジスタのポリシリコンゲート電極側壁の酸化膜形成などその他の凹凸パターンの表面に高品質な酸化膜形成の必要性の高いアプリケーションにも適用できるし、また、凹凸が形成されて部位により面方位が相違するシリコン表面例えばフィン構造や溝ゲート構造の３次元トランジスタの製造過程でゲート絶縁膜等としてのシリコン酸化膜を形成する場合にも適用可能である。
また、上記実施形態では、ＳＴＩにおけるトレンチ内の酸化膜形成を例に挙げて説明したが、これに限らず、例えばポリシリコンゲート電極のエッチング後の側面酸化や、ゲート酸化膜など、種々のシリコン酸化膜の形成に適用することができる。
本発明方法の実施に適したプラズマ処理装置の一例を示す概略断面図。 平面アンテナ部材の構造を示す図面。 プラズマにラングミュアプローブを挿入して印加電圧を掃引した場合の一般的な電流−電圧特性を示す図。 バイアスパワーを変化させた場合の電流―電圧特性を示す図。 バイアスパワー密度とプラズマの電子温度との関係を示す図。 ＳＴＩによる素子分離への適用例を示すウエハ断面の模式図。 パターンが形成されたウエハ表面付近の縦断面を示す模式図。 高周波バイアスパワー密度と底部／側壁膜厚比との関係を示す図。 高周波バイアスパワー密度と底部疎密比との関係を示す図。 高周波バイアスパワー密度とバイアス０Ｗに対するコーナー部膜厚増加比との関係を示す図。 高周波バイアスを変化させた場合の（１００）面でのシリコン酸化膜の厚さと（１１０）面でのシリコン酸化膜の厚さの関係を示す図。
符号の説明
１；チャンバー（処理室）
２；サセプタ
３；支持部材
５；ヒータ
１５；ガス導入部材
１６；ガス供給系
１７；Ａｒガス供給源
１８；Ｏ２ガス供給源
１９；Ｈ２ガス供給源
２３；排気管
２４；排気装置
２５；搬入出口
２６；ゲートバルブ
２８；マイクロ波透過板
２９；シール部材
３１；平面アンテナ部材
３２；マイクロ波放射孔
３７；導波管
３７ａ；同軸導波管
３７ｂ；矩形導波管
３９；マイクロ波発生装置
４０；モード変換器
５０；プロセスコントローラ
６０；マッチング回路
６１；高周波電源
１００；プラズマ処理装置
１０１；シリコン基板
１０５；トレンチ
１０５ａ；肩部
１１０；パターン
１１１；シリコン酸化膜
１１２；肩部
Ｗ…ウエハ（基板）

Claims (15)

  1. プラズマ処理装置の処理室内で、凹凸パターンを有する被処理体に処理ガスのプラズマによる酸化処理を施してシリコン酸化膜を形成するシリコン酸化膜の形成方法であって、
    不活性ガスを含む処理ガス中の全ガス流量に対する酸素の割合が０．５％以上１０％未満であり、前記処理ガスに、前記処理ガス全体の量に対して０．１〜１０％の割合で水素を含ませ、かつ処理圧力が１．３〜６６５Ｐａの条件で、被処理体を載置する載置台に、周波数が３００ｋＨｚ〜６０ＭＨｚである高周波電力を印加しながらプラズマ形成することを特徴とするシリコン酸化膜の形成方法。
  2. 処理ガス中の酸素の割合が０．５〜５％であることを特徴とする請求項１に記載のシリコン酸化膜の形成方法。
  3. 処理ガス中の酸素の割合が０．５〜２．５％であることを特徴とする請求項２に記載のシリコン酸化膜の形成方法。
  4. 処理圧力が１．３〜２６６．６Ｐａであることを特徴とする請求項１から請求項３のいずれか１項に記載のシリコン酸化膜の形成方法。
  5. 処理圧力が１．３〜１３３．３Ｐａであることを特徴とする請求項４に記載のシリコン酸化膜の形成方法。
  6. 前記高周波電力の出力は、被処理体の面積当り０．０１５〜５Ｗ／ｃｍ２であることを特徴とする請求項１から請求項５のいずれか１項に記載のシリコン酸化膜の形成方法。
  7. 前記高周波電力の出力は、被処理体の面積当たり０．０５〜１Ｗ／ｃｍ２であることを特徴とする請求項６に記載のシリコン酸化膜の形成方法。
  8. 前記高周波電力の出力は、５〜３６００Ｗであることを特徴とする請求項１から請求項５のいずれか１項に記載のシリコン酸化膜の形成方法。
  9. 前記高周波電力の周波数は、４００ｋＨｚ〜２７ＭＨｚであることを特徴とする請求項１から請求項８のいずれか１項に記載のシリコン酸化膜の形成方法。
  10. 処理温度が２００〜８００℃であることを特徴とする請求項１から請求項９のいずれか１項に記載のシリコン酸化膜の形成方法。
  11. 前記凹凸パターンは少なくともシリコン部分に形成されていることを特徴とする請求項１から請求項１０のいずれか１項に記載のシリコン酸化膜の形成方法。
  12. 前記凹凸パターンはシリコン部分および絶縁膜部分に形成され、少なくとも凹部はシリコン部分に形成されていることを特徴とする請求項１１に記載のシリコン酸化膜の形成方法。
  13. 前記プラズマは、前記処理ガスと、複数のスロットを有する平面アンテナにより前記処理室内に導入されるマイクロ波と、によって形成されるマイクロ波励起プラズマであることを特徴とする請求項１から請求項１２のいずれか１項に記載のシリコン酸化膜の形成方法。
  14. プラズマを発生させるプラズマ供給源と、
    前記プラズマにより、被処理体を処理するための真空排気可能な処理室と、
    前記処理室に処理ガスを供給する処理ガス供給機構と、
    前記処理室内で、請求項１から請求項１３のいずれか１項に記載のシリコン酸化膜の形成方法が行なわれるように制御する制御部と、
    を具備することを特徴とするプラズマ処理装置。
  15. コンピュータ上で動作し、プラズマ処理装置を制御するプログラムが記憶された記憶媒体であって、前記プログラムは、実行時に、請求項１から請求項１３のいずれかの方法が行われるように、コンピュータに前記プラズマ処理装置を制御させることを特徴とする記憶媒体。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7929798B2 (en) * 2005-12-07 2011-04-19 Micron Technology, Inc. Method and apparatus providing noise reduction while preserving edges for imagers
KR101250057B1 (ko) * 2008-02-08 2013-04-03 도쿄엘렉트론가부시키가이샤 절연막의 플라즈마 개질 처리 방법 및 플라즈마 처리 장치
JP5357487B2 (ja) * 2008-09-30 2013-12-04 東京エレクトロン株式会社 シリコン酸化膜の形成方法、コンピュータ読み取り可能な記憶媒体およびプラズマ酸化処理装置
US8809199B2 (en) 2011-02-12 2014-08-19 Tokyo Electron Limited Method of etching features in silicon nitride films
JP2012216667A (ja) * 2011-03-31 2012-11-08 Tokyo Electron Ltd プラズマ処理方法
CN102881592B (zh) * 2011-07-15 2015-08-26 中芯国际集成电路制造(北京)有限公司 半导体器件的制造方法
TWI637517B (zh) * 2012-10-24 2018-10-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR102052936B1 (ko) * 2012-11-13 2019-12-06 삼성전자 주식회사 반도체 소자 제조 방법
CN103077883B (zh) * 2013-01-11 2016-08-24 武汉新芯集成电路制造有限公司 一种背照式cmos影像传感器制作方法
US9217201B2 (en) * 2013-03-15 2015-12-22 Applied Materials, Inc. Methods for forming layers on semiconductor substrates
US9627216B2 (en) * 2013-10-04 2017-04-18 Applied Materials, Inc. Method for forming features in a silicon containing layer
US20160218286A1 (en) 2015-01-23 2016-07-28 Macronix International Co., Ltd. Capped contact structure with variable adhesion layer thickness
CN106328593B (zh) * 2015-06-24 2019-05-31 旺宏电子股份有限公司 以金属氧化物作为基底的存储器元件及其制造方法
CN110431653B (zh) * 2017-03-27 2024-01-12 株式会社国际电气 半导体装置的制造方法、记录介质以及基板处理装置
CN112542370B (zh) * 2019-09-23 2024-04-05 中微半导体设备(上海)股份有限公司 一种等离子体处理器及其加热器组件
CN113488383B (zh) * 2021-06-30 2022-11-01 北京屹唐半导体科技股份有限公司 用于处理工件的方法、等离子体处理设备及半导体器件

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998033362A1 (en) * 1997-01-29 1998-07-30 Tadahiro Ohmi Plasma device
JP3505493B2 (ja) * 1999-09-16 2004-03-08 松下電器産業株式会社 半導体装置の製造方法
JP4397491B2 (ja) * 1999-11-30 2010-01-13 財団法人国際科学振興財団 １１１面方位を表面に有するシリコンを用いた半導体装置およびその形成方法
ATE514181T1 (de) 2000-03-13 2011-07-15 Tadahiro Ohmi Verfahren zur ausbildung eines dielektrischen films
US6368941B1 (en) * 2000-11-08 2002-04-09 United Microelectronics Corp. Fabrication of a shallow trench isolation by plasma oxidation
TWI235433B (en) 2002-07-17 2005-07-01 Tokyo Electron Ltd Oxide film forming method, oxide film forming apparatus and electronic device material
WO2004049423A1 (ja) * 2002-11-26 2004-06-10 Hitachi Kokusai Electric Inc. 半導体装置の製造方法
TW200511430A (en) * 2003-05-29 2005-03-16 Tokyo Electron Ltd Plasma processing apparatus and plasma processing method
JP4643168B2 (ja) 2004-03-31 2011-03-02 株式会社東芝 シリコン基板の酸化処理方法
JP2006286662A (ja) * 2005-03-31 2006-10-19 Toshiba Corp シリコン系被処理物の酸化処理方法、酸化処理装置および半導体装置の製造方法
JP4509864B2 (ja) * 2005-05-30 2010-07-21 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
US7910495B2 (en) * 2006-09-29 2011-03-22 Tokyo Electron Limited Plasma oxidizing method, plasma processing apparatus, and storage medium

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