[go: up one dir, main page]

KR101793971B1 - 복수개의 ＦＰＧＡ를 이용한 ４ｋ ＵＨＤ 부호화 장치 - Google Patents

복수개의 ＦＰＧＡ를 이용한 ４ｋ ＵＨＤ 부호화 장치 Download PDF

Info

Publication number
KR101793971B1
KR101793971B1 KR1020160004579A KR20160004579A KR101793971B1 KR 101793971 B1 KR101793971 B1 KR 101793971B1 KR 1020160004579 A KR1020160004579 A KR 1020160004579A KR 20160004579 A KR20160004579 A KR 20160004579A KR 101793971 B1 KR101793971 B1 KR 101793971B1
Authority
KR
South Korea
Prior art keywords
signal
video
hevc
uhd
pcie
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020160004579A
Other languages
English (en)
Other versions
KR20170085229A (ko
Inventor
양영한
강일석
Original Assignee
(주)캐스트윈
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)캐스트윈 filed Critical (주)캐스트윈
Priority to KR1020160004579A priority Critical patent/KR101793971B1/ko
Publication of KR20170085229A publication Critical patent/KR20170085229A/ko
Application granted granted Critical
Publication of KR101793971B1 publication Critical patent/KR101793971B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
    • H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
    • H04N19/436—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation using parallelised computational arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/20—Servers specifically adapted for the distribution of content, e.g. VOD servers; Operations thereof
    • H04N21/23—Processing of content or additional data; Elementary server operations; Server middleware
    • H04N21/236—Assembling of a multiplex stream, e.g. transport stream, by combining a video stream with other content or additional data, e.g. inserting a URL [Uniform Resource Locator] into a video stream, multiplexing software data into a video stream; Remultiplexing of multiplex streams; Insertion of stuffing bits into the multiplex stream, e.g. to obtain a constant bit-rate; Assembling of a packetised elementary stream
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/20—Servers specifically adapted for the distribution of content, e.g. VOD servers; Operations thereof
    • H04N21/23—Processing of content or additional data; Elementary server operations; Server middleware
    • H04N21/242—Synchronization processes, e.g. processing of PCR [Program Clock References]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
    • H04N21/4307—Synchronising the rendering of multiple content streams or additional data on devices, e.g. synchronisation of audio on a mobile phone with the video output on the TV screen

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Computing Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Abstract

본 발명은 복수개의 FPGA를 이용한 4k UHD 부호화 장치에 관한 것으로, UHD(Ultra High Definition) 동영상 소스의 비디오 신호와 오디오 신호의 에러를 정정하고, 상기 비디오 신호를 4개의 병렬(deserializing) 디지털 신호로 변환하고 상기 오디오 신호를 병렬(deserializing) 디지털 신호로 변환하는 4k 입력 프로세서; 상기 변환된 비디오 신호 중 제1 비디오 신호와 상기 오디오 신호를 수신하여 PCIe 신호로 변환하는 제1 HEVC 프로세서; 상기 변환된 비디오 신호 중 제2,3,4 비디오 신호를 각각 수신하여 PCIe 신호로 각각 변환하는 제2,3,4 HEVC 프로세서; 상기 PCIe 신호로 변환된 제1,2,3,4 비디오 신호와 상기 오디오 신호를 수신하는 PCIe 스위치; 상기 PCIe 스위치로부터 상기 PCIe 신호로 변환된 제1 비디오 신호를 수신하여 HEVC 포맷으로 압축 부호화하고, 상기 PCIe 스위치로부터 수신한 오디오 신호를 압축 부호화하는 제1 코덱 FPGA; 및 상기 PCIe 스위치로부터 상기 PCIe 신호로 변환된 제2,3,4 비디오 신호를 각각 수신하여 HEVC 포맷으로 각각 압축 부호화하는 제2,3,4 코덱 FPGA;를 포함하고, 상기 제1 HEVC 프로세서는 상기 PCIe 스위치를 통해, 상기 제1,2,3,4 코덱 FPGA에서 압축 부호화된 제1,2,3,4 비디오 신호와 상기 제1 코덱 FPGA에서 압축 부호화된 오디오 신호를 수신한 후 결합(MUX)처리하여, 4k UHD 형식의 HEVC 압축 영상으로 처리 및 패킷화(packetizing)한다.

Description

복수개의 ＦＰＧＡ를 이용한 ４ｋ ＵＨＤ 부호화 장치{4k UHD ENCODING APPRATUS USING PLURALITY OF FPGA}
본 발명의 실시예는 복수개의 FPGA를 이용한 4k UHD 부호화 장치에 관한 것이다.
방송 기술의 발전에 따라 종전의 아날로그 방송은 중단되고, 방송 품질이 우수하고 다양한 정보를 함께 전송할 수 있는 디지털 방송으로의 전환 및 보급이 빠르게 이루어지고 있다. 최근에는 UHD(Ultra High Definition) 디지털 방송이 시험 방송을 시작하였다.
한편, UHD(Ultra High Definition) 디지털 방송에 요구되는 디지털 데이터 전송스트림을 제공하고 위해서는 인코더 및 트랜스코더(transcoder)와 같은 방송장비가 매우 중요한 역할을 한다.
이에 ITU-T에서 H.265 표준으로 승인된 고효율 비디오 코딩(HEVC: High Efficiency Video Coding) 기술이 활발히 개발 중에 있으며, HEVC는 손실이 적으면서도 기존 대비 2배 이상의 압축 성능을 제공한다.
따라서, 한국공개특허 제2014-0056600호 'HEVC 무손실 레벨 부호화 방법 및 장치'나 한국공개특허 제2015-0027530호 'HEVC 부호화 장치 및 이를 이용한 부호화 방법' 등과 같은 다양한 문헌을 통해서도 HEVC 기술이 제안되고 있다.
그러나, 종래에는 비디오 데이터의 고용량화 및 코덱의 복잡도 때문에 압축 형식은 물론 비압축 형식의 디지털 방송 콘텐츠를 하나의 HEVC 트랜스코더에서 처리하지 못하고, 그 입출력도 DVB-AVI 및 IP 스트림 등을 포함하여 다양한 형식으로 제공하지 못하였을 뿐만 아니라, 4k UHD(Ultra High Definition) 컨텐츠를 효율적으로 부호화하지 못하는 문제점이 있었다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로서, 복수개의 FPGA를 이용하여 4k UHD(Ultra High Definition) 컨텐츠를 HEVC 포맷으로 부호화 하며, DVB-ASI 형식의 출력과 IP Stream 형식의 출력을 모두 제공하여, 디지털 TV과 IP통신 환경에 맞는 UHD 디지털 방송을 제공하고자 한다.
전술한 문제를 해결하기 위한 본 실시예에 따른 복수개의 FPGA를 이용한 4k UHD 부호화 장치는 UHD(Ultra High Definition) 동영상 소스의 비디오 신호와 오디오 신호의 에러를 정정하고, 상기 비디오 신호를 4개의 병렬(deserializing) 디지털 신호로 변환하고 상기 오디오 신호를 병렬(deserializing) 디지털 신호로 변환하는 4k 입력 프로세서; 상기 변환된 비디오 신호 중 제1 비디오 신호와 상기 오디오 신호를 수신하여 PCIe 신호로 변환하는 제1 HEVC 프로세서; 상기 변환된 비디오 신호 중 제2,3,4 비디오 신호를 각각 수신하여 PCIe 신호로 각각 변환하는 제2,3,4 HEVC 프로세서; 상기 PCIe 신호로 변환된 제1,2,3,4 비디오 신호와 상기 오디오 신호를 수신하는 PCIe 스위치; 상기 PCIe 스위치로부터 상기 PCIe 신호로 변환된 제1 비디오 신호를 수신하여 HEVC 포맷으로 압축 부호화하고, 상기 PCIe 스위치로부터 수신한 오디오 신호를 압축 부호화하는 제1 코덱 FPGA; 및 상기 PCIe 스위치로부터 상기 PCIe 신호로 변환된 제2,3,4 비디오 신호를 각각 수신하여 HEVC 포맷으로 각각 압축 부호화하는 제2,3,4 코덱 FPGA;를 포함하고, 상기 제1 HEVC 프로세서는, 상기 PCIe 스위치를 통해, 상기 제1,2,3,4 코덱 FPGA에서 압축 부호화된 제1,2,3,4 비디오 신호와 상기 제1 코덱 FPGA에서 압축 부호화된 오디오 신호를 수신한 후 결합(MUX)처리하여, 4k UHD 형식의 HEVC 압축 영상으로 처리 및 패킷화(packetizing)한다.
본 발명의 다른 실시예에 따르면, 상기 4k 입력 프로세서는 12G-SDI 또는 HDMI 2.0으로 입력되는 UHD(Ultra High Definition) 동영상 소스를 입력받거나, 4개의 3G-SDI로 입력되는 UHD 동영상 소스를 입력받을 수 있다.
본 발명의 다른 실시예에 따르면, 상기 패킷화된 4k UHD 형식의 HEVC 압축 영상에 UHD 규격의 동영상 데이터인 PIS(Program specific information) 또는 PSIP(Program and System Information Protocol)을 삽입하여 출력하는 TS 프로세서;를 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 코덱 FPGA는 상기 수신한 비디오 신호를 HEVC 포맷으로 압축 부호화하고, 상기 수신한 오디오 신호를 다중 오디오 Dolby Digital AC-3, MPEG-1 Layer 2 또는 AAC 규격으로 압축 부호화할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제2,3,4 HEVC 프로세서는 단일 동기 신호를 이용하여, 상기 제2,3,4 비디오 신호의 동기를 맞출 수 있다.
본 발명의 다른 실시예에 따르면, 상기 TS 프로세서는 상기 패킷화된 4k UHD 형식의 HEVC 압축 영상을 DVB-ASI 형식의 전송스트림(TS)로 변환하여 출력하거나, IP 패킷(Internet Protocol Packet)으로 변환하여 출력할 수 있다.
본 발명의 실시예에 따르면 복수개의 FPGA를 이용하여 4k UHD(Ultra High Definition) 컨텐츠를 HEVC 포맷으로 부호화 하고, DVB-ASI 형식의 출력과 IP Stream 형식의 출력을 모두 제공하여, 디지털 TV과 IP통신 환경에 맞는 UHD 디지털 방송을 제공할 수 있다.
도 1은 본 발명의 일실시예에 따른 복수개의 FPGA를 이용한 4k UHD 부호화 장치의 구성도이다.
도 2는 본 발명의 일실시예에 따른 4k UHD 동영상을 설명하기 위한 도면이다.
도 3은 본 발명의 일실시예에 따른 복수개의 FPGA를 이용한 4k UHD 부호화 방법을 설명하기 위한 흐름도이다.
이하에서는 첨부한 도면을 참조하여 바람직한 본 발명의 일실시예에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 1은 본 발명의 일실시예에 따른 복수개의 FPGA를 이용한 4k UHD 부호화 장치의 구성도이고, 도 2는 본 발명의 일실시예에 따른 4k UHD 동영상을 설명하기 위한 도면이다.
도 1 및 도 2를 참조하여 본 발명의 일실시예에 따른 복수개의 FPGA를 이용한 4k UHD 부호화 장치의 구성을 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 복수개의 FPGA를 이용한 4k UHD 부호화 장치는 4k 입력 프로세서(110), 제1,2,3,4 HEVC 프로세서(121, 122, 123, 124), PCIe 스위치(130), 제1,2,3,4 코덱 FPGA(141, 142, 143, 144) 및 TS 프로세서(150)를 포함하여 구성된다.
4k 입력 프로세서(110)는 UHD(Ultra High Definition) 동영상 소스의 비디오 신호와 오디오 신호의 에러를 정정한다. 또한, 4k 입력 프로세서(110)는 상기 비디오 신호를 4개의 병렬(deserializing) 디지털 신호로 변환하고, 오디오 신호를 병렬(deserializing) 디지털 신호로 변환한다.
이때, 상기 4k 입력 프로세서(110)는 12G-SDI 또는 HDMI 2.0으로 입력되는 UHD(Ultra High Definition) 동영상 소스를 입력받거나, 4개의 3G-SDI로 입력되는 UHD 동영상 소스를 입력 받을 수 있다.
보다 상세하게 설명하면, 상기 4k 입력 프로세서(110)는 HDMI2.0, 12G-SDI의 경우 1개의 UHD 동영상 소스를 받아 신호를 4개의 병렬(deserializing) 디지털 신호로 변환하거나, 4개의 3G-SDI(Serial Digital Interface)를 동영상 소스로서 입력받을 수 있다.
상기 4k 입력 프로세서(110)는 상기 변환된 4개의 병렬 비디오 신호를 제1,2,3,4 HEVC 프로세서(121, 122, 123, 124)로 입력하고, 상기 변환된 병렬 오디오 신호를 제1 HEVC 프로세서(121)로 입력한다.
제1 HEVC 프로세서(121)는 상기 변환된 비디오 신호 중 제1 비디오 신호와 상기 오디오 신호를 수신하고, 상기 수신한 제1 비디오 신호를 PCIe 신호로 변환한다.
또한, 제2,3,4 HEVC 프로세서(122, 123, 124)는 상기 변환된 비디오 신호 중 제2,3,4 비디오 신호를 각각 수신하여 PCIe 신호로 각각 변환한다.
보다 상세하게 설명하면, 제2 HEVC 프로세서(122)는 상기 변환된 비디오 신호 중 제2 비디오 신호를 수신하여 PCIe 신호로 변환하고, 제3 HEVC 프로세서(123)는 상기 변환된 비디오 신호 중 제3 비디오 신호를 수신하여 PCIe 신호로 변환하고, 제4 HEVC 프로세서(124)는 상기 변환된 비디오 신호 중 제4 비디오 신호를 수신하여 PCIe 신호로 변환한다.
이때, 상기 제1,2,3,4 HEVC 프로세서(121, 122, 123, 124)는 단일 동기 신호를 이용하여, 상기 제1,2,3,4 비디오 신호의 동기를 맞출 수 있다.
PCIe 스위치(130)는 상기 PCIe 신호로 변환된 제1,2,3,4 비디오 신호와 상기 오디오 신호를 수신하고, 상기 수신한 제1,2,3,4 비디오 신호를 제1,2,3,4 코덱 FPGA(141, 142, 143, 144)로 전달하고 상기 수신한 오디오 신호를 제1 코덱 FPGA(141)로 전달한다.
보다 상세하게 설명하면, 제1 코덱 FPGA(141)는 상기 PCIe 스위치(130)로부터 상기 PCIe 신호로 변환된 제1 비디오 신호를 수신하여 HEVC 포맷으로 압축 부호화하고, 상기 PCIe 스위치(130)로부터 수신한 오디오 신호를 압축 부호화한다.
또한, 제2 코덱 FPGA(142)는 상기 PCIe 스위치(130)로부터 상기 PCIe 신호로 변환된 제2 비디오 신호를 수신하여 HEVC 포맷으로 압축 부호화하고, 제3 코덱 FPGA(143)는 상기 PCIe 스위치(130)로부터 상기 PCIe 신호로 변환된 제3 비디오 신호를 수신하여 HEVC 포맷으로 압축 부호화하며, 제4 코덱 FPGA(144)는 상기 PCIe 스위치(130)로부터 상기 PCIe 신호로 변환된 제2 비디오 신호를 수신하여 HEVC 포맷으로 압축 부호화할 수 있다.
이때, 상기 제1 코덱 FPGA(141)는 상기 PCIe 스위치(130)를 통해 수신한 비디오 신호를 HEVC 포맷으로 압축 부호화하고, 상기 수신한 오디오 신호를 다중 오디오 Dolby Digital AC-3, MPEG-1 Layer 2 또는 AAC 규격으로 압축 부호화할 수 있다.
또한, 상기 제1 HEVC 프로세서(121)는 상기 PCIe 스위치(130)를 통해, 상기 제1,2,3,4 코덱 FPGA(141, 142, 143, 144)에서 압축 부호화된 제1,2,3,4 비디오 신호와 상기 제1 코덱 FPGA(141)에서 압축 부호화된 오디오 신호를 수신한다.
그에 따라, 도 2에 도시된 바와 같이 상기 제1 HEVC 프로세서(121)는 압축 부호화된 제1,2,3,4 비디오 신호(101, 102, 103, 104)와 압축 부호화된 오디오 신호를 결합(MUX)처리하여, 4k UHD(4096 * 2160) 형식의 HEVC 압축 영상으로 처리 및 패킷화(packetizing) 할 수 있다.
TS 프로세서(150)는 상기 제1 HEVC 프로세서(121)로부터 상기 패킷화된 4k UHD 형식의 HEVC 압축 영상을 수신하고, 상기 패킷화된 4k UHD 형식의 HEVC 압축 영상에 UHD 규격의 동영상 데이터인 PIS(Program specific information) 또는 PSIP(Program and System Information Protocol)을 삽입하여 출력한다.
이때, 상기 프로그램 지정 정보(PSI: Program specific information)는 MPEG 표준에 정의된 메타데이터를 말하며, 상기 프로그램 및 시스템 정보 프로토콜(PSIP: Program and System Information Protocol)은 ATSC 표준 규격을 기반으로 디지털 TV에서 전송되는 방송 프로그램 및 데이터와 TV 수신에 필요한 여러 정보를 기술하기 위해 만든 규격을 말한다.
보다 상세하게 설명하면, 상기 PSIP는 상기 디지털 TV를 위한 모든 전송 스트림(TS) 내에서 동작하도록 고안된 테이블의 집합으로, 특정 TS에서 전송되는 가상 채널의 필요한 정보를 기술하여 수상기의 수신에 필요한 정보를 제공하며, 기본 테이블은 시간 정보를 전달하는 STT(System Time Table), 전송 테이블을 관리하는 MGT(Master Guide Table), 가상 채널 정보를 제공하는 VCT(Virtual Channel Table), 각 지역 및 국가에 적용 가능한 등급 기준을 정의하는 RRT(Rating Region Table) 등으로 구성된다.
이때, 상기 TS 프로세서(150)는 상기 패킷화된 4k UHD 형식의 HEVC 압축 영상을 DVB-ASI 형식의 전송스트림(TS)로 변환하여 출력하거나, IP 패킷(Internet Protocol Packet)으로 변환하여 출력할 수 있다.
상기 DVB-ASI(Digital Video Broadcasting-Asynchronous Serial interface)는 시리얼 방식의 디지털 방송 전송스트림(TS)을 의미하며, TS 프로세서(150)는 전송스트림(TS)에 UDP 및 IP 등을 부가하여 IP Stream으로 송출할 수 있다.
따라서, 본 발명에 따른 TS 프로세서(150)는 DVB-ASI 형식의 출력과 IP Stream 형식의 출력을 모두 제공하여, 디지털 TV과 IP통신 환경에 UHD 디지털 방송을 제공할 수 있다.
도 3은 본 발명의 일실시예에 따른 복수개의 FPGA를 이용한 4k UHD 부호화 방법을 설명하기 위한 흐름도이다.
이후부터는 도 3을 참조하여 본 발명의 일실시예에 따른 복수개의 FPGA를 이용한 4k UHD 부호화 방법을 설명하기로 한다.
도 3에 도시된 바와 같이, 먼저 4k 입력 프로세서가 UHD(Ultra High Definition) 동영상 소스의 비디오 신호와 오디오 신호의 에러를 정정한다. 또한, 4k 입력 프로세서(110)는 상기 비디오 신호를 4개의 병렬(deserializing) 디지털 신호로 변환하고, 오디오 신호를 병렬(deserializing) 디지털 신호로 변환한다(S305).
이때, 상기 4k 입력 프로세서(110)는 12G-SDI 또는 HDMI 2.0으로 입력되는 UHD(Ultra High Definition) 동영상 소스를 입력받거나, 4개의 3G-SDI로 입력되는 UHD 동영상 소스를 입력받을 수 있다.
보다 상세하게 설명하면, 상기 4k 입력 프로세서가 HDMI2.0, 12G-SDI의 경우 1개의 UHD 동영상 소스를 받아 신호를 4개의 병렬(deserializing) 디지털 신호로 변환하거나, 4개의 3G-SDI(Serial Digital Interface)를 동영상 소스로서 입력받을 수 있다.
상기 4k 입력 프로세서가 상기 변환된 4개의 병렬 비디오 신호를 제1,2,3,4 HEVC 프로세서로 입력하고, 상기 변환된 병렬 오디오 신호를 제1 HEVC 프로세서로 입력한다.
그에 따라, 제1 HEVC 프로세서가 상기 변환된 비디오 신호 중 제1 비디오 신호와 상기 오디오 신호를 수신하고, 상기 수신한 제1 비디오 신호와 오디오 신호를 PCIe 신호로 변환한다(S310).
또한, 제2,3,4 HEVC 프로세서가 상기 변환된 비디오 신호 중 제2,3,4 비디오 신호를 각각 수신하여 PCIe 신호로 각각 변환한다(S315).
즉, 제2 HEVC 프로세서가 상기 변환된 비디오 신호 중 제2 비디오 신호를 수신하여 PCIe 신호로 변환하고, 제3 HEVC 프로세서가 상기 변환된 비디오 신호 중 제3 비디오 신호를 수신하여 PCIe 신호로 변환하고, 제4 HEVC 프로세서가 상기 변환된 비디오 신호 중 제4 비디오 신호를 수신하여 PCIe 신호로 변환한다.
이때, 상기 제1,2,3,4 HEVC 프로세서는 단일 동기 신호를 이용하여, 상기 제1,2,3,4 비디오 신호의 동기를 맞출 수 있다.
이후, PCIe 스위치가 상기 PCIe 신호로 변환된 제1,2,3,4 비디오 신호와 상기 오디오 신호를 수신하고, 상기 수신한 제1,2,3,4 비디오 신호를 제1,2,3,4 코덱 FPGA(141, 142, 143, 144)로 각각 전달하고 상기 오디오 신호를 제1 코덱 FPGA(141)에 전달한다(S320).
그에 따라, 제1 코덱 FPGA가 상기 PCIe 스위치로부터 상기 PCIe 신호로 변환된 제1 비디오 신호를 수신하여 HEVC 포맷으로 압축 부호화하고, 상기 PCIe 스위치로부터 수신한 오디오 신호를 압축 부호화한다(S325).
또한, 제2 코덱 FPGA가 상기 PCIe 스위치로부터 상기 PCIe 신호로 변환된 제2 비디오 신호를 수신하여 HEVC 포맷으로 압축 부호화하고, 제3 코덱 FPGA는 상기 PCIe 스위치로부터 상기 PCIe 신호로 변환된 제3 비디오 신호를 수신하여 HEVC 포맷으로 압축 부호화하며, 제4 코덱 FPGA는 상기 PCIe 스위치로부터 상기 PCIe 신호로 변환된 제2 비디오 신호를 수신하여 HEVC 포맷으로 압축 부호화한다(S330).
이때, 상기 제1 코덱 FPGA는 상기 상기 PCIe 스위치를 통해 수신한 비디오 신호를 HEVC 포맷으로 압축 부호화하고, 상기 수신한 오디오 신호를 다중 오디오 Dolby Digital AC-3, MPEG-1 Layer 2 또는 AAC 규격으로 압축 부호화할 수 있다.
또한, 상기 제1 HEVC 프로세서가 상기 PCIe 스위치를 통해, 상기 제1,2,3,4 코덱 FPGA에서 압축 부호화된 제1,2,3,4 비디오 신호와 상기 제1 코덱 FPGA에서 압축 부호화된 오디오 신호를 수신한다.
그에 따라, 상기 제1 HEVC 프로세서가 압축 부호화된 제1,2,3,4 비디오 신호(101, 102, 103, 104)와 압축 부호화된 오디오 신호를 결합(MUX)처리하여, 4k UHD(4096 * 2160) 형식의 HEVC 압축 영상으로 처리 및 패킷화(packetizing)한다(S335).
이후, TS 프로세서가 상기 제1 HEVC 프로세서로부터 상기 패킷화된 4k UHD 형식의 HEVC 압축 영상을 수신하고, 상기 패킷화된 4k UHD 형식의 HEVC 압축 영상에 UHD 규격의 동영상 데이터인 PIS(Program specific information) 또는 PSIP(Program and System Information Protocol)을 삽입하여 출력한다(S340).
이때, 상기 프로그램 지정 정보(PSI: Program specific information)는 MPEG 표준에 정의된 메타데이터를 말하며, 상기 프로그램 및 시스템 정보 프로토콜(PSIP: Program and System Information Protocol)은 ATSC 표준 규격을 기반으로 디지털 TV에서 전송되는 방송 프로그램 및 데이터와 TV 수신에 필요한 여러 정보를 기술하기 위해 만든 규격을 말한다.
보다 상세하게 설명하면, 상기 PSIP는 상기 디지털 TV를 위한 모든 전송 스트림(TS) 내에서 동작하도록 고안된 테이블의 집합으로, 특정 TS에서 전송되는 가상 채널의 필요한 정보를 기술하여 수상기의 수신에 필요한 정보를 제공하며, 기본 테이블은 시간 정보를 전달하는 STT(System Time Table), 전송 테이블을 관리하는 MGT(Master Guide Table), 가상 채널 정보를 제공하는 VCT(Virtual Channel Table), 각 지역 및 국가에 적용 가능한 등급 기준을 정의하는 RRT(Rating Region Table) 등으로 구성된다.
이때, 상기 TS 프로세서가 상기 패킷화된 4k UHD 형식의 HEVC 압축 영상을 DVB-ASI 형식의 전송스트림(TS)로 변환하여 출력하거나, IP 패킷(Internet Protocol Packet)으로 변환하여 출력할 수 있다(S345).
상기 DVB-ASI(Digital Video Broadcasting-Asynchronous Serial interface)는 시리얼 방식의 디지털 방송 전송스트림(TS)을 의미하며, TS 프로세서는 전송스트림(TS)에 UDP 및 IP 등을 부가하여 IP Stream으로 송출할 수 있다.
따라서, 본 발명에 따른 TS 프로세서는 DVB-ASI 형식의 출력과 IP Stream 형식의 출력을 모두 제공하여, 디지털 TV과 IP통신 환경에 UHD 디지털 방송을 제공할 수 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 4k 입력 프로세서
121: 제1 HEVC 프로세서
122: 제2 HEVC 프로세서
123: 제3 HEVC 프로세서
124: 제4 HEVC 프로세서
130: PCIe 스위치
141: 제1 코덱 FPGA
142: 제2 코덱 FPGA
143: 제3 코덱 FPGA
144: 제4 코덱 FPGA
150: TS 프로세서

Claims (6)

  1. UHD(Ultra High Definition) 동영상 소스의 비디오 신호와 오디오 신호의 에러를 정정하고, 상기 비디오 신호를 4개의 병렬(deserializing) 디지털 신호로 변환하고 상기 오디오 신호를 병렬(deserializing) 디지털 신호로 변환하는 4k 입력 프로세서;
    상기 변환된 비디오 신호 중 제1 비디오 신호와 상기 오디오 신호를 수신하여 PCIe 신호로 변환하는 제1 HEVC 프로세서;
    상기 변환된 비디오 신호 중 제2,3,4 비디오 신호를 각각 수신하여 PCIe 신호로 각각 변환하는 제2,3,4 HEVC 프로세서;
    상기 PCIe 신호로 변환된 제1,2,3,4 비디오 신호와 상기 오디오 신호를 수신하는 PCIe 스위치;
    상기 PCIe 스위치로부터 상기 PCIe 신호로 변환된 제1 비디오 신호를 수신하여 HEVC 포맷으로 압축 부호화하고, 상기 PCIe 스위치로부터 수신한 오디오 신호를 압축 부호화하는 제1 코덱 FPGA; 및
    상기 PCIe 스위치로부터 상기 PCIe 신호로 변환된 제2,3,4 비디오 신호를 각각 수신하여 HEVC 포맷으로 각각 압축 부호화하는 제2,3,4 코덱 FPGA;를 포함하고,
    상기 4k 입력 프로세서는,
    12G-SDI 또는 HDMI 2.0으로 입력되는 UHD(Ultra High Definition) 동영상 소스를 입력받거나, 4개의 3G-SDI로 입력되는 UHD 동영상 소스를 입력받고,
    상기 제1 HEVC 프로세서는,
    상기 PCIe 스위치를 통해, 상기 제1,2,3,4 코덱 FPGA에서 압축 부호화된 제1,2,3,4 비디오 신호와 상기 제1 코덱 FPGA에서 압축 부호화된 오디오 신호를 수신한 후 결합(MUX)처리하여, 4k UHD 형식의 HEVC 압축 영상으로 처리 및 패킷화(packetizing)하고,
    상기 패킷화된 4k UHD 형식의 HEVC 압축 영상에 UHD 규격의 동영상 데이터인 PIS(Program specific information) 또는 PSIP(Program and System Information Protocol)을 삽입하여 출력하는 TS 프로세서;를 더 포함하고,
    상기 TS 프로세서는,
    상기 패킷화된 4k UHD 형식의 HEVC 압축 영상을 DVB-ASI 형식의 전송스트림(TS)로 변환하여 출력하거나, IP 패킷(Internet Protocol Packet)으로 변환하여 출력하는 복수개의 FPGA를 이용한 4k UHD 부호화 장치.
  2. 삭제
  3. 삭제
  4. 청구항 1에 있어서,
    상기 제1 코덱 FPGA는,
    상기 수신한 비디오 신호를 HEVC 포맷으로 압축 부호화하고, 상기 수신한 오디오 신호를 다중 오디오 Dolby Digital AC-3, MPEG-1 Layer 2 또는 AAC 규격으로 압축 부호화하는 복수개의 FPGA를 이용한 4k UHD 부호화 장치.
  5. 청구항 1에 있어서,
    상기 제1,2,3,4 HEVC 프로세서는,
    단일 동기 신호를 이용하여, 상기 제1,2,3,4 비디오 신호의 동기를 맞추는 복수개의 FPGA를 이용한 4k UHD 부호화 장치.
  6. 삭제
KR1020160004579A 2016-01-14 2016-01-14 복수개의 ＦＰＧＡ를 이용한 ４ｋ ＵＨＤ 부호화 장치 Active KR101793971B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160004579A KR101793971B1 (ko) 2016-01-14 2016-01-14 복수개의 ＦＰＧＡ를 이용한 ４ｋ ＵＨＤ 부호화 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160004579A KR101793971B1 (ko) 2016-01-14 2016-01-14 복수개의 ＦＰＧＡ를 이용한 ４ｋ ＵＨＤ 부호화 장치

Publications (2)

Publication Number Publication Date
KR20170085229A KR20170085229A (ko) 2017-07-24
KR101793971B1 true KR101793971B1 (ko) 2017-11-06

Family

ID=59429074

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160004579A Active KR101793971B1 (ko) 2016-01-14 2016-01-14 복수개의 ＦＰＧＡ를 이용한 ４ｋ ＵＨＤ 부호화 장치

Country Status (1)

Country Link
KR (1) KR101793971B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102034660B1 (ko) * 2017-07-31 2019-10-21 서울대학교산학협력단 이종 시스템의 가속기 제어 방법 및 이를 수행하기 위한 이종 시스템
CN111726700B (zh) * 2020-06-10 2024-12-10 北京中联合超高清协同技术中心有限公司 视频转播系统和视频接收系统
CN112929671A (zh) * 2021-03-31 2021-06-08 国家广播电视总局监管中心 一种用于音视频的转码装置及有线数字电视信号监控设备
CN113890977B (zh) * 2021-10-13 2024-06-21 中国电子科技集团公司第三研究所 机载视频处理装置及具有其的无人机

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101347956B1 (ko) * 2013-07-29 2014-01-10 주식회사 리버스톤미디어 초고화질 영상의 병렬처리에 의한 스트림 변환 및 복원 시스템 그리고 이를 이용한 초고화질 영상의 스트림 변환 및 복원 방법
KR101571271B1 (ko) * 2015-07-23 2015-11-24 (주)캐스트윈 멀티 포맷 초고선명 고효율 코덱을 적용한 인코딩 및 트랜스코딩 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101347956B1 (ko) * 2013-07-29 2014-01-10 주식회사 리버스톤미디어 초고화질 영상의 병렬처리에 의한 스트림 변환 및 복원 시스템 그리고 이를 이용한 초고화질 영상의 스트림 변환 및 복원 방법
KR101571271B1 (ko) * 2015-07-23 2015-11-24 (주)캐스트윈 멀티 포맷 초고선명 고효율 코덱을 적용한 인코딩 및 트랜스코딩 장치

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ALTERA, ‘Video Development Platform for UHD Processing and Transport’, 2013. 07.*

Also Published As

Publication number Publication date
KR20170085229A (ko) 2017-07-24

Similar Documents

Publication Publication Date Title
US11665361B2 (en) Syntax and semantics for buffering information to simplify video splicing
CN101578884B (zh) 提供和使用译码的媒体流的互操作点的预定信令的系统和方法
TWI692242B (zh) 用於高效率視訊寫碼延伸之承載之資料串流之假想參考解碼器描述符及緩衝器模型之設計
US10812841B2 (en) Apparatus for encoding and transcoding which applies multi-format ultra-high definition high-efficiency codec
EP2650877B1 (en) Method and apparatus for delivery of aligned multi-channel audio
KR101793971B1 (ko) 복수개의 ＦＰＧＡ를 이용한 ４ｋ ＵＨＤ 부호화 장치
CN107148780A (zh) 发送装置、发送方法、接收装置和接收方法
KR102464061B1 (ko) 미디어 데이터를 송수신하는 방법 및 장치
US20230319371A1 (en) Distribution of Multiple Signals of Video Content Independently over a Network
US12283282B2 (en) Transmission apparatus, transmission method, reception apparatus and reception method for transmitting a plurality of types of audio data items
JP6724782B2 (ja) 送信装置、送信方法、受信装置および受信方法
CN109640162B (zh) 码流转换方法及系统
JP4823090B2 (ja) 画像符号化装置
US20140092995A1 (en) Electronic devices for signaling a random access point picture message
CN102075817A (zh) 音视频数据的转发方法和系统
WO2012077855A1 (ko) 비디오 스트림의 패킷화 방법 및 장치
US10341673B2 (en) Apparatuses, methods, and content distribution system for transcoding bitstreams using first and second transcoders
JP7371984B2 (ja) ビデオ符号化の方法、装置およびコンピュータプログラム
JP2011217246A (ja) 映像・音声データ伝送装置
JP7092162B2 (ja) 受信装置および受信方法
CN105898353A (zh) 音视频实时传输方法及装置、传输流打包方法及复用器
TW201331931A (zh) 音訊資料處理裝置及其方法
Murugan et al. Multiplexing H. 264 video with AAC audio bit streams
Warrier Multiplexing and demultiplexing HEVC video and AAC audio and achieving lip synchronization during playback

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20160114

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20170126

Patent event code: PE09021S01D

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20170526

Patent event code: PE09021S02D

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20170918

PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20171031

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20171031

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20201102

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20211101

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20221031

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20231030

Start annual number: 7

End annual number: 7