KR101793971B1 - 4k UHD ENCODING APPRATUS USING PLURALITY OF FPGA - Google Patents
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Abstract
본 발명은 복수개의 FPGA를 이용한 4k UHD 부호화 장치에 관한 것으로, UHD(Ultra High Definition) 동영상 소스의 비디오 신호와 오디오 신호의 에러를 정정하고, 상기 비디오 신호를 4개의 병렬(deserializing) 디지털 신호로 변환하고 상기 오디오 신호를 병렬(deserializing) 디지털 신호로 변환하는 4k 입력 프로세서; 상기 변환된 비디오 신호 중 제1 비디오 신호와 상기 오디오 신호를 수신하여 PCIe 신호로 변환하는 제1 HEVC 프로세서; 상기 변환된 비디오 신호 중 제2,3,4 비디오 신호를 각각 수신하여 PCIe 신호로 각각 변환하는 제2,3,4 HEVC 프로세서; 상기 PCIe 신호로 변환된 제1,2,3,4 비디오 신호와 상기 오디오 신호를 수신하는 PCIe 스위치; 상기 PCIe 스위치로부터 상기 PCIe 신호로 변환된 제1 비디오 신호를 수신하여 HEVC 포맷으로 압축 부호화하고, 상기 PCIe 스위치로부터 수신한 오디오 신호를 압축 부호화하는 제1 코덱 FPGA; 및 상기 PCIe 스위치로부터 상기 PCIe 신호로 변환된 제2,3,4 비디오 신호를 각각 수신하여 HEVC 포맷으로 각각 압축 부호화하는 제2,3,4 코덱 FPGA;를 포함하고, 상기 제1 HEVC 프로세서는 상기 PCIe 스위치를 통해, 상기 제1,2,3,4 코덱 FPGA에서 압축 부호화된 제1,2,3,4 비디오 신호와 상기 제1 코덱 FPGA에서 압축 부호화된 오디오 신호를 수신한 후 결합(MUX)처리하여, 4k UHD 형식의 HEVC 압축 영상으로 처리 및 패킷화(packetizing)한다.The present invention relates to a 4k UHD encoding apparatus using a plurality of FPGAs, and more particularly to a 4k UHD encoding apparatus using a plurality of FPGAs, which corrects errors of a video signal and an audio signal of a UHD (Ultra High Definition) video source, converts the video signal into four deserializing digital signals A 4k input processor for converting the audio signal into a deserializing digital signal; A first HEVC processor for receiving the first video signal and the audio signal of the converted video signal and converting the first video signal and the audio signal into a PCIe signal; Second, third and fourth HEVC processors respectively receiving the second, third, and fourth video signals of the converted video signal and converting the second, third, and fourth video signals, respectively, into a PCIe signal; A PCIe switch for receiving the first, second, third, and fourth video signals converted into the PCIe signal and the audio signal; A first codec FPGA for receiving a first video signal converted from the PCIe switch into the PCIe signal, compressing and encoding the first video signal into an HEVC format, and compressing and encoding the audio signal received from the PCIe switch; And a second, third, and fourth codec FPGAs, respectively, for receiving second, third, and fourth video signals converted from the PCIe switch to the PCIe signal and compressively encoding the second, third, and fourth video signals, respectively, in an HEVC format, The first, second, third, and fourth video signals compressively encoded in the first, second, third, and fourth codec FPGAs, and the audio signal compression-encoded in the first codec FPGA through a PCIe switch, And processes and packetizes the HEVC compressed image in the 4k UHD format.
Description
본 발명의 실시예는 복수개의 FPGA를 이용한 4k UHD 부호화 장치에 관한 것이다.An embodiment of the present invention relates to a 4k UHD encoding apparatus using a plurality of FPGAs.
방송 기술의 발전에 따라 종전의 아날로그 방송은 중단되고, 방송 품질이 우수하고 다양한 정보를 함께 전송할 수 있는 디지털 방송으로의 전환 및 보급이 빠르게 이루어지고 있다. 최근에는 UHD(Ultra High Definition) 디지털 방송이 시험 방송을 시작하였다.BACKGROUND ART [0002] With the development of broadcasting technology, conventional analog broadcasting is stopped, and the conversion and dissemination of digital broadcasting, which has excellent broadcasting quality and can transmit various information together, is rapidly progressing. In recent years, UHD (Ultra High Definition) digital broadcasting has started trial broadcasting.
한편, UHD(Ultra High Definition) 디지털 방송에 요구되는 디지털 데이터 전송스트림을 제공하고 위해서는 인코더 및 트랜스코더(transcoder)와 같은 방송장비가 매우 중요한 역할을 한다.On the other hand, broadcasting equipment such as an encoder and a transcoder plays a very important role in providing a digital data transmission stream required for UHD (Ultra High Definition) digital broadcasting.
이에 ITU-T에서 H.265 표준으로 승인된 고효율 비디오 코딩(HEVC: High Efficiency Video Coding) 기술이 활발히 개발 중에 있으며, HEVC는 손실이 적으면서도 기존 대비 2배 이상의 압축 성능을 제공한다.Therefore, high efficiency video coding (HEVC) technology approved by ITU-T as H.265 standard is actively under development, and HEVC provides more than 2 times compression performance with less loss.
따라서, 한국공개특허 제2014-0056600호 'HEVC 무손실 레벨 부호화 방법 및 장치'나 한국공개특허 제2015-0027530호 'HEVC 부호화 장치 및 이를 이용한 부호화 방법' 등과 같은 다양한 문헌을 통해서도 HEVC 기술이 제안되고 있다.Accordingly, the HEVC technology has been proposed through various documents such as the HEVC lossless level coding method and apparatus of Korean Patent Laid-Open Publication No. 2014-0056600, the HEVC coding apparatus and the coding method using the HEVC lossless level coding apparatus and the Korean Laid-Open Patent Application No. 2015-0027530 .
그러나, 종래에는 비디오 데이터의 고용량화 및 코덱의 복잡도 때문에 압축 형식은 물론 비압축 형식의 디지털 방송 콘텐츠를 하나의 HEVC 트랜스코더에서 처리하지 못하고, 그 입출력도 DVB-AVI 및 IP 스트림 등을 포함하여 다양한 형식으로 제공하지 못하였을 뿐만 아니라, 4k UHD(Ultra High Definition) 컨텐츠를 효율적으로 부호화하지 못하는 문제점이 있었다.However, conventionally, due to the high capacity of video data and the complexity of the codec, it is not possible to process digital broadcasting contents in a compression format as well as uncompressed format in one HEVC transcoder, and its input and output can be variously formatted including DVB- And it has a problem that it can not efficiently encode 4k UHD (Ultra High Definition) contents.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로서, 복수개의 FPGA를 이용하여 4k UHD(Ultra High Definition) 컨텐츠를 HEVC 포맷으로 부호화 하며, DVB-ASI 형식의 출력과 IP Stream 형식의 출력을 모두 제공하여, 디지털 TV과 IP통신 환경에 맞는 UHD 디지털 방송을 제공하고자 한다.SUMMARY OF THE INVENTION The present invention has been conceived to solve the above-described problems, and it is an object of the present invention to provide a method and apparatus for encoding 4k UHD (Ultra High Definition) contents into HEVC format using a plurality of FPGAs, and outputting both DVB- To provide UHD digital broadcasting suitable for digital TV and IP communication environment.
전술한 문제를 해결하기 위한 본 실시예에 따른 복수개의 FPGA를 이용한 4k UHD 부호화 장치는 UHD(Ultra High Definition) 동영상 소스의 비디오 신호와 오디오 신호의 에러를 정정하고, 상기 비디오 신호를 4개의 병렬(deserializing) 디지털 신호로 변환하고 상기 오디오 신호를 병렬(deserializing) 디지털 신호로 변환하는 4k 입력 프로세서; 상기 변환된 비디오 신호 중 제1 비디오 신호와 상기 오디오 신호를 수신하여 PCIe 신호로 변환하는 제1 HEVC 프로세서; 상기 변환된 비디오 신호 중 제2,3,4 비디오 신호를 각각 수신하여 PCIe 신호로 각각 변환하는 제2,3,4 HEVC 프로세서; 상기 PCIe 신호로 변환된 제1,2,3,4 비디오 신호와 상기 오디오 신호를 수신하는 PCIe 스위치; 상기 PCIe 스위치로부터 상기 PCIe 신호로 변환된 제1 비디오 신호를 수신하여 HEVC 포맷으로 압축 부호화하고, 상기 PCIe 스위치로부터 수신한 오디오 신호를 압축 부호화하는 제1 코덱 FPGA; 및 상기 PCIe 스위치로부터 상기 PCIe 신호로 변환된 제2,3,4 비디오 신호를 각각 수신하여 HEVC 포맷으로 각각 압축 부호화하는 제2,3,4 코덱 FPGA;를 포함하고, 상기 제1 HEVC 프로세서는, 상기 PCIe 스위치를 통해, 상기 제1,2,3,4 코덱 FPGA에서 압축 부호화된 제1,2,3,4 비디오 신호와 상기 제1 코덱 FPGA에서 압축 부호화된 오디오 신호를 수신한 후 결합(MUX)처리하여, 4k UHD 형식의 HEVC 압축 영상으로 처리 및 패킷화(packetizing)한다.A 4k UHD encoding apparatus using a plurality of FPGAs according to this embodiment for correcting the above problems corrects errors of a video signal and an audio signal of a UHD (Ultra High Definition) video source and outputs the video signal to four parallel a 4k input processor for converting the audio signal into a deserializing digital signal and converting the audio signal into a deserializing digital signal; A first HEVC processor for receiving the first video signal and the audio signal of the converted video signal and converting the first video signal and the audio signal into a PCIe signal; Second, third and fourth HEVC processors respectively receiving the second, third, and fourth video signals of the converted video signal and converting the second, third, and fourth video signals, respectively, into a PCIe signal; A PCIe switch for receiving the first, second, third, and fourth video signals converted into the PCIe signal and the audio signal; A first codec FPGA for receiving a first video signal converted from the PCIe switch into the PCIe signal, compressing and encoding the first video signal into an HEVC format, and compressing and encoding the audio signal received from the PCIe switch; And a second, third, and fourth codec FPGAs, respectively, for receiving second, third, and fourth video signals converted from the PCIe switch to the PCIe signal, and compressively encoding the second, third, and fourth video signals, respectively, in an HEVC format, The first, second, third, and fourth video signals compressively encoded in the first, second, third, and fourth codec FPGAs, and the audio signal compression-encoded in the first codec FPGA through the PCIe switch, ) To process and packetize the 4k UHD format HEVC compressed image.
본 발명의 다른 실시예에 따르면, 상기 4k 입력 프로세서는 12G-SDI 또는 HDMI 2.0으로 입력되는 UHD(Ultra High Definition) 동영상 소스를 입력받거나, 4개의 3G-SDI로 입력되는 UHD 동영상 소스를 입력받을 수 있다.According to another embodiment of the present invention, the 4k input processor receives a UHD (Ultra High Definition) video source input through 12G-SDI or HDMI 2.0 or a UHD video source input with four 3G-SDI have.
본 발명의 다른 실시예에 따르면, 상기 패킷화된 4k UHD 형식의 HEVC 압축 영상에 UHD 규격의 동영상 데이터인 PIS(Program specific information) 또는 PSIP(Program and System Information Protocol)을 삽입하여 출력하는 TS 프로세서;를 더 포함할 수 있다.According to another embodiment of the present invention, a TS processor for inserting PIS (Program Specific Information) or PSIP (Program and System Information Protocol), which is moving picture data of UHD standard, into the packetized 4k UHD format HEVC compressed image and outputting it; As shown in FIG.
본 발명의 다른 실시예에 따르면, 상기 제1 코덱 FPGA는 상기 수신한 비디오 신호를 HEVC 포맷으로 압축 부호화하고, 상기 수신한 오디오 신호를 다중 오디오 Dolby Digital AC-3, MPEG-1 Layer 2 또는 AAC 규격으로 압축 부호화할 수 있다.According to another embodiment of the present invention, the first codec FPGA compression-encodes the received video signal in the HEVC format, and outputs the received audio signal to the multi-audio Dolby Digital AC-3, MPEG-1 Layer 2, As shown in FIG.
본 발명의 다른 실시예에 따르면, 상기 제2,3,4 HEVC 프로세서는 단일 동기 신호를 이용하여, 상기 제2,3,4 비디오 신호의 동기를 맞출 수 있다.According to another embodiment of the present invention, the second, third, and fourth HEVC processors may synchronize the second, third, and fourth video signals using a single sync signal.
본 발명의 다른 실시예에 따르면, 상기 TS 프로세서는 상기 패킷화된 4k UHD 형식의 HEVC 압축 영상을 DVB-ASI 형식의 전송스트림(TS)로 변환하여 출력하거나, IP 패킷(Internet Protocol Packet)으로 변환하여 출력할 수 있다.According to another embodiment of the present invention, the TS processor converts the packetized 4k UHD format HEVC compressed image into a DVB-ASI formatted transport stream (TS) or outputs it to an IP packet (Internet Protocol Packet) And output it.
본 발명의 실시예에 따르면 복수개의 FPGA를 이용하여 4k UHD(Ultra High Definition) 컨텐츠를 HEVC 포맷으로 부호화 하고, DVB-ASI 형식의 출력과 IP Stream 형식의 출력을 모두 제공하여, 디지털 TV과 IP통신 환경에 맞는 UHD 디지털 방송을 제공할 수 있다.According to the embodiment of the present invention, it is possible to encode 4k UHD (Ultra High Definition) contents into HEVC format using a plurality of FPGAs, to provide both DVB-ASI format output and IP stream format output, It is possible to provide UHD digital broadcasting suited to the environment.
도 1은 본 발명의 일실시예에 따른 복수개의 FPGA를 이용한 4k UHD 부호화 장치의 구성도이다.
도 2는 본 발명의 일실시예에 따른 4k UHD 동영상을 설명하기 위한 도면이다.
도 3은 본 발명의 일실시예에 따른 복수개의 FPGA를 이용한 4k UHD 부호화 방법을 설명하기 위한 흐름도이다.1 is a block diagram of a 4k UHD encoding apparatus using a plurality of FPGAs according to an embodiment of the present invention.
2 is a diagram for explaining a 4k UHD video according to an embodiment of the present invention.
3 is a flowchart illustrating a 4k UHD encoding method using a plurality of FPGAs according to an embodiment of the present invention.
이하에서는 첨부한 도면을 참조하여 바람직한 본 발명의 일실시예에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, well-known functions or constructions are not described in detail to avoid unnecessarily obscuring the subject matter of the present invention. In addition, the size of each component in the drawings may be exaggerated for the sake of explanation and does not mean a size actually applied.
도 1은 본 발명의 일실시예에 따른 복수개의 FPGA를 이용한 4k UHD 부호화 장치의 구성도이고, 도 2는 본 발명의 일실시예에 따른 4k UHD 동영상을 설명하기 위한 도면이다.FIG. 1 is a block diagram of a 4k UHD encoding apparatus using a plurality of FPGAs according to an embodiment of the present invention, and FIG. 2 is a diagram for explaining a 4k UHD video according to an embodiment of the present invention.
도 1 및 도 2를 참조하여 본 발명의 일실시예에 따른 복수개의 FPGA를 이용한 4k UHD 부호화 장치의 구성을 설명하기로 한다.A configuration of a 4k UHD encoding apparatus using a plurality of FPGAs according to an embodiment of the present invention will be described with reference to FIGS. 1 and 2. FIG.
도 1에 도시된 바와 같이, 본 발명의 일실시예에 따른 복수개의 FPGA를 이용한 4k UHD 부호화 장치는 4k 입력 프로세서(110), 제1,2,3,4 HEVC 프로세서(121, 122, 123, 124), PCIe 스위치(130), 제1,2,3,4 코덱 FPGA(141, 142, 143, 144) 및 TS 프로세서(150)를 포함하여 구성된다.1, a 4k UHD encoding apparatus using a plurality of FPGAs according to an embodiment of the present invention includes a
4k 입력 프로세서(110)는 UHD(Ultra High Definition) 동영상 소스의 비디오 신호와 오디오 신호의 에러를 정정한다. 또한, 4k 입력 프로세서(110)는 상기 비디오 신호를 4개의 병렬(deserializing) 디지털 신호로 변환하고, 오디오 신호를 병렬(deserializing) 디지털 신호로 변환한다. The
이때, 상기 4k 입력 프로세서(110)는 12G-SDI 또는 HDMI 2.0으로 입력되는 UHD(Ultra High Definition) 동영상 소스를 입력받거나, 4개의 3G-SDI로 입력되는 UHD 동영상 소스를 입력 받을 수 있다.At this time, the
보다 상세하게 설명하면, 상기 4k 입력 프로세서(110)는 HDMI2.0, 12G-SDI의 경우 1개의 UHD 동영상 소스를 받아 신호를 4개의 병렬(deserializing) 디지털 신호로 변환하거나, 4개의 3G-SDI(Serial Digital Interface)를 동영상 소스로서 입력받을 수 있다.More specifically, the
상기 4k 입력 프로세서(110)는 상기 변환된 4개의 병렬 비디오 신호를 제1,2,3,4 HEVC 프로세서(121, 122, 123, 124)로 입력하고, 상기 변환된 병렬 오디오 신호를 제1 HEVC 프로세서(121)로 입력한다.The
제1 HEVC 프로세서(121)는 상기 변환된 비디오 신호 중 제1 비디오 신호와 상기 오디오 신호를 수신하고, 상기 수신한 제1 비디오 신호를 PCIe 신호로 변환한다.The
또한, 제2,3,4 HEVC 프로세서(122, 123, 124)는 상기 변환된 비디오 신호 중 제2,3,4 비디오 신호를 각각 수신하여 PCIe 신호로 각각 변환한다.The second, third, and
보다 상세하게 설명하면, 제2 HEVC 프로세서(122)는 상기 변환된 비디오 신호 중 제2 비디오 신호를 수신하여 PCIe 신호로 변환하고, 제3 HEVC 프로세서(123)는 상기 변환된 비디오 신호 중 제3 비디오 신호를 수신하여 PCIe 신호로 변환하고, 제4 HEVC 프로세서(124)는 상기 변환된 비디오 신호 중 제4 비디오 신호를 수신하여 PCIe 신호로 변환한다.More specifically, the
이때, 상기 제1,2,3,4 HEVC 프로세서(121, 122, 123, 124)는 단일 동기 신호를 이용하여, 상기 제1,2,3,4 비디오 신호의 동기를 맞출 수 있다.The first, second, third, and fourth HEVC
PCIe 스위치(130)는 상기 PCIe 신호로 변환된 제1,2,3,4 비디오 신호와 상기 오디오 신호를 수신하고, 상기 수신한 제1,2,3,4 비디오 신호를 제1,2,3,4 코덱 FPGA(141, 142, 143, 144)로 전달하고 상기 수신한 오디오 신호를 제1 코덱 FPGA(141)로 전달한다.The
보다 상세하게 설명하면, 제1 코덱 FPGA(141)는 상기 PCIe 스위치(130)로부터 상기 PCIe 신호로 변환된 제1 비디오 신호를 수신하여 HEVC 포맷으로 압축 부호화하고, 상기 PCIe 스위치(130)로부터 수신한 오디오 신호를 압축 부호화한다.In more detail, the
또한, 제2 코덱 FPGA(142)는 상기 PCIe 스위치(130)로부터 상기 PCIe 신호로 변환된 제2 비디오 신호를 수신하여 HEVC 포맷으로 압축 부호화하고, 제3 코덱 FPGA(143)는 상기 PCIe 스위치(130)로부터 상기 PCIe 신호로 변환된 제3 비디오 신호를 수신하여 HEVC 포맷으로 압축 부호화하며, 제4 코덱 FPGA(144)는 상기 PCIe 스위치(130)로부터 상기 PCIe 신호로 변환된 제2 비디오 신호를 수신하여 HEVC 포맷으로 압축 부호화할 수 있다.Also, the
이때, 상기 제1 코덱 FPGA(141)는 상기 PCIe 스위치(130)를 통해 수신한 비디오 신호를 HEVC 포맷으로 압축 부호화하고, 상기 수신한 오디오 신호를 다중 오디오 Dolby Digital AC-3, MPEG-1 Layer 2 또는 AAC 규격으로 압축 부호화할 수 있다.The
또한, 상기 제1 HEVC 프로세서(121)는 상기 PCIe 스위치(130)를 통해, 상기 제1,2,3,4 코덱 FPGA(141, 142, 143, 144)에서 압축 부호화된 제1,2,3,4 비디오 신호와 상기 제1 코덱 FPGA(141)에서 압축 부호화된 오디오 신호를 수신한다.Also, the first HEVC
그에 따라, 도 2에 도시된 바와 같이 상기 제1 HEVC 프로세서(121)는 압축 부호화된 제1,2,3,4 비디오 신호(101, 102, 103, 104)와 압축 부호화된 오디오 신호를 결합(MUX)처리하여, 4k UHD(4096 * 2160) 형식의 HEVC 압축 영상으로 처리 및 패킷화(packetizing) 할 수 있다.Accordingly, as shown in FIG. 2, the first HEVC
TS 프로세서(150)는 상기 제1 HEVC 프로세서(121)로부터 상기 패킷화된 4k UHD 형식의 HEVC 압축 영상을 수신하고, 상기 패킷화된 4k UHD 형식의 HEVC 압축 영상에 UHD 규격의 동영상 데이터인 PIS(Program specific information) 또는 PSIP(Program and System Information Protocol)을 삽입하여 출력한다.The
이때, 상기 프로그램 지정 정보(PSI: Program specific information)는 MPEG 표준에 정의된 메타데이터를 말하며, 상기 프로그램 및 시스템 정보 프로토콜(PSIP: Program and System Information Protocol)은 ATSC 표준 규격을 기반으로 디지털 TV에서 전송되는 방송 프로그램 및 데이터와 TV 수신에 필요한 여러 정보를 기술하기 위해 만든 규격을 말한다.In this case, the program specific information (PSI) refers to metadata defined in the MPEG standard, and the program and system information protocol (PSIP) are transmitted from a digital TV based on the ATSC standard specification. And the information that is required to receive the TV.
보다 상세하게 설명하면, 상기 PSIP는 상기 디지털 TV를 위한 모든 전송 스트림(TS) 내에서 동작하도록 고안된 테이블의 집합으로, 특정 TS에서 전송되는 가상 채널의 필요한 정보를 기술하여 수상기의 수신에 필요한 정보를 제공하며, 기본 테이블은 시간 정보를 전달하는 STT(System Time Table), 전송 테이블을 관리하는 MGT(Master Guide Table), 가상 채널 정보를 제공하는 VCT(Virtual Channel Table), 각 지역 및 국가에 적용 가능한 등급 기준을 정의하는 RRT(Rating Region Table) 등으로 구성된다.In more detail, the PSIP is a set of tables designed to operate in all transport streams (TS) for the digital TV. It describes necessary information of a virtual channel transmitted in a specific TS, The basic table includes a STT (System Time Table) for transmitting time information, a Master Guide Table (MGT) for managing transmission tables, a VCT (Virtual Channel Table) for providing virtual channel information, And a Rating Region Table (RRT) that defines the rating criteria.
이때, 상기 TS 프로세서(150)는 상기 패킷화된 4k UHD 형식의 HEVC 압축 영상을 DVB-ASI 형식의 전송스트림(TS)로 변환하여 출력하거나, IP 패킷(Internet Protocol Packet)으로 변환하여 출력할 수 있다.At this time, the
상기 DVB-ASI(Digital Video Broadcasting-Asynchronous Serial interface)는 시리얼 방식의 디지털 방송 전송스트림(TS)을 의미하며, TS 프로세서(150)는 전송스트림(TS)에 UDP 및 IP 등을 부가하여 IP Stream으로 송출할 수 있다.The DVB-ASI (Digital Video Broadcasting-Asynchronous Serial Interface) refers to a serial digital broadcast transmission stream (TS). The
따라서, 본 발명에 따른 TS 프로세서(150)는 DVB-ASI 형식의 출력과 IP Stream 형식의 출력을 모두 제공하여, 디지털 TV과 IP통신 환경에 UHD 디지털 방송을 제공할 수 있다.
Accordingly, the
도 3은 본 발명의 일실시예에 따른 복수개의 FPGA를 이용한 4k UHD 부호화 방법을 설명하기 위한 흐름도이다.3 is a flowchart illustrating a 4k UHD encoding method using a plurality of FPGAs according to an embodiment of the present invention.
이후부터는 도 3을 참조하여 본 발명의 일실시예에 따른 복수개의 FPGA를 이용한 4k UHD 부호화 방법을 설명하기로 한다.Hereinafter, a 4k UHD encoding method using a plurality of FPGAs according to an embodiment of the present invention will be described with reference to FIG.
도 3에 도시된 바와 같이, 먼저 4k 입력 프로세서가 UHD(Ultra High Definition) 동영상 소스의 비디오 신호와 오디오 신호의 에러를 정정한다. 또한, 4k 입력 프로세서(110)는 상기 비디오 신호를 4개의 병렬(deserializing) 디지털 신호로 변환하고, 오디오 신호를 병렬(deserializing) 디지털 신호로 변환한다(S305). As shown in FIG. 3, first, a 4k input processor corrects an error of a video signal and an audio signal of a UHD (Ultra High Definition) video source. Further, the
이때, 상기 4k 입력 프로세서(110)는 12G-SDI 또는 HDMI 2.0으로 입력되는 UHD(Ultra High Definition) 동영상 소스를 입력받거나, 4개의 3G-SDI로 입력되는 UHD 동영상 소스를 입력받을 수 있다.At this time, the
보다 상세하게 설명하면, 상기 4k 입력 프로세서가 HDMI2.0, 12G-SDI의 경우 1개의 UHD 동영상 소스를 받아 신호를 4개의 병렬(deserializing) 디지털 신호로 변환하거나, 4개의 3G-SDI(Serial Digital Interface)를 동영상 소스로서 입력받을 수 있다.More specifically, the 4k input processor receives one UHD video source in the case of HDMI 2.0 and 12G-SDI, converts the signal into four deserializing digital signals, or four 4-input serial digital interface ) As a video source.
상기 4k 입력 프로세서가 상기 변환된 4개의 병렬 비디오 신호를 제1,2,3,4 HEVC 프로세서로 입력하고, 상기 변환된 병렬 오디오 신호를 제1 HEVC 프로세서로 입력한다.The 4k input processor inputs the converted four parallel video signals to the first, second, third, and fourth HEVC processors, and inputs the converted parallel audio signals to the first HEVC processor.
그에 따라, 제1 HEVC 프로세서가 상기 변환된 비디오 신호 중 제1 비디오 신호와 상기 오디오 신호를 수신하고, 상기 수신한 제1 비디오 신호와 오디오 신호를 PCIe 신호로 변환한다(S310).Accordingly, the first HEVC processor receives the first video signal and the audio signal of the converted video signal, and converts the received first video signal and the audio signal into a PCIe signal (S310).
또한, 제2,3,4 HEVC 프로세서가 상기 변환된 비디오 신호 중 제2,3,4 비디오 신호를 각각 수신하여 PCIe 신호로 각각 변환한다(S315).The second, third, and fourth HEVC processors respectively receive the second, third, and fourth video signals of the converted video signal, respectively, and convert the second, third, and fourth video signals into PCIe signals, respectively (S315).
즉, 제2 HEVC 프로세서가 상기 변환된 비디오 신호 중 제2 비디오 신호를 수신하여 PCIe 신호로 변환하고, 제3 HEVC 프로세서가 상기 변환된 비디오 신호 중 제3 비디오 신호를 수신하여 PCIe 신호로 변환하고, 제4 HEVC 프로세서가 상기 변환된 비디오 신호 중 제4 비디오 신호를 수신하여 PCIe 신호로 변환한다.That is, a second HEVC processor receives a second video signal of the converted video signal and converts it into a PCIe signal, a third HEVC processor receives a third video signal of the converted video signal, converts the third video signal into a PCIe signal, And a fourth HEVC processor receives the fourth video signal of the converted video signal and converts the fourth video signal into a PCIe signal.
이때, 상기 제1,2,3,4 HEVC 프로세서는 단일 동기 신호를 이용하여, 상기 제1,2,3,4 비디오 신호의 동기를 맞출 수 있다.The first, second, third, and fourth HEVC processors may synchronize the first, second, third, and fourth video signals using a single sync signal.
이후, PCIe 스위치가 상기 PCIe 신호로 변환된 제1,2,3,4 비디오 신호와 상기 오디오 신호를 수신하고, 상기 수신한 제1,2,3,4 비디오 신호를 제1,2,3,4 코덱 FPGA(141, 142, 143, 144)로 각각 전달하고 상기 오디오 신호를 제1 코덱 FPGA(141)에 전달한다(S320).Thereafter, the PCIe switch receives the first, second, third, and fourth video signals converted into the PCIe signal and the audio signal, and transmits the first, second, 4
그에 따라, 제1 코덱 FPGA가 상기 PCIe 스위치로부터 상기 PCIe 신호로 변환된 제1 비디오 신호를 수신하여 HEVC 포맷으로 압축 부호화하고, 상기 PCIe 스위치로부터 수신한 오디오 신호를 압축 부호화한다(S325).Accordingly, the first codec FPGA receives the first video signal converted from the PCIe signal from the PCIe switch, compresses and encodes the first video signal into the HEVC format, and compresses and encodes the audio signal received from the PCIe switch at step S325.
또한, 제2 코덱 FPGA가 상기 PCIe 스위치로부터 상기 PCIe 신호로 변환된 제2 비디오 신호를 수신하여 HEVC 포맷으로 압축 부호화하고, 제3 코덱 FPGA는 상기 PCIe 스위치로부터 상기 PCIe 신호로 변환된 제3 비디오 신호를 수신하여 HEVC 포맷으로 압축 부호화하며, 제4 코덱 FPGA는 상기 PCIe 스위치로부터 상기 PCIe 신호로 변환된 제2 비디오 신호를 수신하여 HEVC 포맷으로 압축 부호화한다(S330).In addition, the second codec FPGA receives the second video signal converted from the PCIe switch into the HEVC format, and the third codec FPGA receives the third video signal converted from the PCIe signal into the PCIe signal, The fourth codec FPGA receives and compresses the second video signal converted from the PCIe signal into the HEVC format in step S330.
이때, 상기 제1 코덱 FPGA는 상기 상기 PCIe 스위치를 통해 수신한 비디오 신호를 HEVC 포맷으로 압축 부호화하고, 상기 수신한 오디오 신호를 다중 오디오 Dolby Digital AC-3, MPEG-1 Layer 2 또는 AAC 규격으로 압축 부호화할 수 있다.The first codec FPGA compresses and encodes a video signal received through the PCIe switch into an HEVC format and compresses the received audio signal into a multi-audio Dolby Digital AC-3, MPEG-1 Layer 2, or AAC standard Can be encoded.
또한, 상기 제1 HEVC 프로세서가 상기 PCIe 스위치를 통해, 상기 제1,2,3,4 코덱 FPGA에서 압축 부호화된 제1,2,3,4 비디오 신호와 상기 제1 코덱 FPGA에서 압축 부호화된 오디오 신호를 수신한다.Also, the first HEVC processor may transmit the first, second, third, and fourth video signals compressively encoded in the first, second, third, and fourth codec FPGAs, and the audio compressed and encoded in the first codec FPGA Signal.
그에 따라, 상기 제1 HEVC 프로세서가 압축 부호화된 제1,2,3,4 비디오 신호(101, 102, 103, 104)와 압축 부호화된 오디오 신호를 결합(MUX)처리하여, 4k UHD(4096 * 2160) 형식의 HEVC 압축 영상으로 처리 및 패킷화(packetizing)한다(S335).Accordingly, the first HEVC processor combines the compression-encoded first, second, third, and fourth video signals 101, 102, 103, and 104 with the compression-encoded audio signal to generate 4k UHD 4096 * 2160) type HEVC compressed image (S335).
이후, TS 프로세서가 상기 제1 HEVC 프로세서로부터 상기 패킷화된 4k UHD 형식의 HEVC 압축 영상을 수신하고, 상기 패킷화된 4k UHD 형식의 HEVC 압축 영상에 UHD 규격의 동영상 데이터인 PIS(Program specific information) 또는 PSIP(Program and System Information Protocol)을 삽입하여 출력한다(S340).Thereafter, the TS processor receives the packetized 4k UHD format HEVC compressed image from the first HEVC processor, and adds PIS (Program Specific Information), which is UHD standard moving picture data, to the packetized 4k UHD format HEVC compressed image. Or a PSIP (Program and System Information Protocol) is inserted and output (S340).
이때, 상기 프로그램 지정 정보(PSI: Program specific information)는 MPEG 표준에 정의된 메타데이터를 말하며, 상기 프로그램 및 시스템 정보 프로토콜(PSIP: Program and System Information Protocol)은 ATSC 표준 규격을 기반으로 디지털 TV에서 전송되는 방송 프로그램 및 데이터와 TV 수신에 필요한 여러 정보를 기술하기 위해 만든 규격을 말한다.In this case, the program specific information (PSI) refers to metadata defined in the MPEG standard, and the program and system information protocol (PSIP) are transmitted from a digital TV based on the ATSC standard specification. And the information that is required to receive the TV.
보다 상세하게 설명하면, 상기 PSIP는 상기 디지털 TV를 위한 모든 전송 스트림(TS) 내에서 동작하도록 고안된 테이블의 집합으로, 특정 TS에서 전송되는 가상 채널의 필요한 정보를 기술하여 수상기의 수신에 필요한 정보를 제공하며, 기본 테이블은 시간 정보를 전달하는 STT(System Time Table), 전송 테이블을 관리하는 MGT(Master Guide Table), 가상 채널 정보를 제공하는 VCT(Virtual Channel Table), 각 지역 및 국가에 적용 가능한 등급 기준을 정의하는 RRT(Rating Region Table) 등으로 구성된다.In more detail, the PSIP is a set of tables designed to operate in all transport streams (TS) for the digital TV. It describes necessary information of a virtual channel transmitted in a specific TS, The basic table includes a STT (System Time Table) for transmitting time information, a Master Guide Table (MGT) for managing transmission tables, a VCT (Virtual Channel Table) for providing virtual channel information, And a Rating Region Table (RRT) that defines the rating criteria.
이때, 상기 TS 프로세서가 상기 패킷화된 4k UHD 형식의 HEVC 압축 영상을 DVB-ASI 형식의 전송스트림(TS)로 변환하여 출력하거나, IP 패킷(Internet Protocol Packet)으로 변환하여 출력할 수 있다(S345).At this time, the TS processor may convert the packetized 4k UHD format HEVC compressed image into a DVB-ASI formatted transport stream (TS) or output it, or convert it into an IP packet (Internet Protocol Packet) ).
상기 DVB-ASI(Digital Video Broadcasting-Asynchronous Serial interface)는 시리얼 방식의 디지털 방송 전송스트림(TS)을 의미하며, TS 프로세서는 전송스트림(TS)에 UDP 및 IP 등을 부가하여 IP Stream으로 송출할 수 있다.The DVB-ASI (Digital Video Broadcasting-Asynchronous Serial Interface) refers to a serial digital broadcast transmission stream (TS). The TS processor adds UDP and IP to a transport stream (TS) have.
따라서, 본 발명에 따른 TS 프로세서는 DVB-ASI 형식의 출력과 IP Stream 형식의 출력을 모두 제공하여, 디지털 TV과 IP통신 환경에 UHD 디지털 방송을 제공할 수 있다.Accordingly, the TS processor according to the present invention can provide both DVB-ASI format output and IP stream format output, and can provide UHD digital broadcasting in digital TV and IP communication environment.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.In the foregoing detailed description of the present invention, specific examples have been described. However, various modifications are possible within the scope of the present invention. The technical spirit of the present invention should not be limited to the above-described embodiments of the present invention, but should be determined by the claims and equivalents thereof.
110: 4k 입력 프로세서
121: 제1 HEVC 프로세서
122: 제2 HEVC 프로세서
123: 제3 HEVC 프로세서
124: 제4 HEVC 프로세서
130: PCIe 스위치
141: 제1 코덱 FPGA
142: 제2 코덱 FPGA
143: 제3 코덱 FPGA
144: 제4 코덱 FPGA
150: TS 프로세서110: 4k input processor
121: First HEVC processor
122: second HEVC processor
123: Third HEVC processor
124: fourth HEVC processor
130: PCIe switch
141: First Codec FPGA
142: Second Codec FPGA
143: Third Codec FPGA
144: Fourth codec FPGA
150: TS processor
Claims (6)
상기 변환된 비디오 신호 중 제1 비디오 신호와 상기 오디오 신호를 수신하여 PCIe 신호로 변환하는 제1 HEVC 프로세서;
상기 변환된 비디오 신호 중 제2,3,4 비디오 신호를 각각 수신하여 PCIe 신호로 각각 변환하는 제2,3,4 HEVC 프로세서;
상기 PCIe 신호로 변환된 제1,2,3,4 비디오 신호와 상기 오디오 신호를 수신하는 PCIe 스위치;
상기 PCIe 스위치로부터 상기 PCIe 신호로 변환된 제1 비디오 신호를 수신하여 HEVC 포맷으로 압축 부호화하고, 상기 PCIe 스위치로부터 수신한 오디오 신호를 압축 부호화하는 제1 코덱 FPGA; 및
상기 PCIe 스위치로부터 상기 PCIe 신호로 변환된 제2,3,4 비디오 신호를 각각 수신하여 HEVC 포맷으로 각각 압축 부호화하는 제2,3,4 코덱 FPGA;를 포함하고,
상기 4k 입력 프로세서는,
12G-SDI 또는 HDMI 2.0으로 입력되는 UHD(Ultra High Definition) 동영상 소스를 입력받거나, 4개의 3G-SDI로 입력되는 UHD 동영상 소스를 입력받고,
상기 제1 HEVC 프로세서는,
상기 PCIe 스위치를 통해, 상기 제1,2,3,4 코덱 FPGA에서 압축 부호화된 제1,2,3,4 비디오 신호와 상기 제1 코덱 FPGA에서 압축 부호화된 오디오 신호를 수신한 후 결합(MUX)처리하여, 4k UHD 형식의 HEVC 압축 영상으로 처리 및 패킷화(packetizing)하고,
상기 패킷화된 4k UHD 형식의 HEVC 압축 영상에 UHD 규격의 동영상 데이터인 PIS(Program specific information) 또는 PSIP(Program and System Information Protocol)을 삽입하여 출력하는 TS 프로세서;를 더 포함하고,
상기 TS 프로세서는,
상기 패킷화된 4k UHD 형식의 HEVC 압축 영상을 DVB-ASI 형식의 전송스트림(TS)로 변환하여 출력하거나, IP 패킷(Internet Protocol Packet)으로 변환하여 출력하는 복수개의 FPGA를 이용한 4k UHD 부호화 장치.A 4k input for correcting errors of a video signal and an audio signal of a UHD (Ultra High Definition) video source, converting the video signal into four deserializing digital signals and converting the audio signals into a deserializing digital signal A processor;
A first HEVC processor for receiving the first video signal and the audio signal of the converted video signal and converting the first video signal and the audio signal into a PCIe signal;
Second, third and fourth HEVC processors respectively receiving the second, third, and fourth video signals of the converted video signal and converting the second, third, and fourth video signals, respectively, into a PCIe signal;
A PCIe switch for receiving the first, second, third, and fourth video signals converted into the PCIe signal and the audio signal;
A first codec FPGA for receiving a first video signal converted from the PCIe switch into the PCIe signal, compressing and encoding the first video signal into an HEVC format, and compressing and encoding the audio signal received from the PCIe switch; And
And a second, third, and fourth codec FPGAs for respectively compressing and encoding the second, third, and fourth video signals converted from the PCIe switch to the PCIe signal, respectively, in an HEVC format,
The 4k input processor includes:
Receive UHD (Ultra High Definition) video source input with 12G-SDI or HDMI 2.0, input UHD video source input with 4 3G-SDI,
Wherein the first HEVC processor comprises:
The first, second, third, and fourth video signals compressively encoded in the first, second, third, and fourth codec FPGAs, and the audio signal compression-encoded in the first codec FPGA through the PCIe switch, ), Processing and packetizing the 4k UHD format HEVC compressed image,
Further comprising: a TS processor for inserting PIS (Program Specific Information) or PSIP (Program and System Information Protocol), which is UHD standard moving picture data, into the packetized 4k UHD format HEVC compressed image,
The TS processor,
A 4k UHD encoding apparatus using a plurality of FPGAs that converts the packetized 4k UHD format HEVC compressed image into a DVB-ASI formatted transport stream (TS) or converts it into an IP packet (Internet Protocol Packet).
상기 제1 코덱 FPGA는,
상기 수신한 비디오 신호를 HEVC 포맷으로 압축 부호화하고, 상기 수신한 오디오 신호를 다중 오디오 Dolby Digital AC-3, MPEG-1 Layer 2 또는 AAC 규격으로 압축 부호화하는 복수개의 FPGA를 이용한 4k UHD 부호화 장치.The method according to claim 1,
The first codec FPGA includes:
A plurality of FPGAs for compressing and coding the received video signal in an HEVC format and compression-encoding the received audio signal in a multi-audio Dolby Digital AC-3, MPEG-1 Layer 2 or AAC standard.
상기 제1,2,3,4 HEVC 프로세서는,
단일 동기 신호를 이용하여, 상기 제1,2,3,4 비디오 신호의 동기를 맞추는 복수개의 FPGA를 이용한 4k UHD 부호화 장치.The method according to claim 1,
The first, second, third, and fourth HEVC processors,
A 4k UHD encoder using a plurality of FPGAs to synchronize the first, second, third, and fourth video signals using a single sync signal.
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