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KR101778161B1 - 발광소자 - Google Patents

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KR101778161B1
KR101778161B1 KR1020110007926A KR20110007926A KR101778161B1 KR 101778161 B1 KR101778161 B1 KR 101778161B1 KR 1020110007926 A KR1020110007926 A KR 1020110007926A KR 20110007926 A KR20110007926 A KR 20110007926A KR 101778161 B1 KR101778161 B1 KR 101778161B1
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semiconductor layer
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정종필
이상현
심세환
정성이
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엘지이노텍 주식회사
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Abstract

실시예에 따른 발광 소자는, 기판, 기판상의 제1 도전성 반도체층, 제1 도전성 반도체층상의 활성층 및 활성층 상의 제2 도전성 반도체층을 포함하고, 제1 도전성 반도체층은, 상면에 쐐기형의 만입부를 포함하는 제1 층, 제1 층상의 제2 층 및 제2 층상의 제3 층을 포함할 수 있다. 이에 의해, 전위(Dislocation)에 의한 누설전류를 감소시키며, 정전기 방전에 대한 내성을 향상시킬 수 있다.

Description

발광소자{Light emitting device}
실시예는 발광소자에 관한 것이다.
발광소자(Light Emitting Device, LED)는 화합물 반도체의 특성을 이용해 전기 신호를 적외선, 가시광선 또는 빛의 형태로 변환시키는 소자로, 가정용 가전제품, 리모콘, 전광판, 표시기, 각종 자동화 기기 등에 사용되고, 점차 LED의 사용 영역이 넓어지고 있는 추세이다.
보통, 소형화된 발광소자는 PCB(Printed Circuit Board) 기판에 직접 장착하기 위해서 표면실장소자(Surface Mount Device)형으로 만들어지고 있고, 이에 따라 표시소자로 사용되고 있는 발광소자도 표면실장소자 형으로 개발되고 있다. 이러한 표면실장소자는 기존의 단순한 점등 램프를 대체할 수 있으며, 다양한 칼라를 내는 점등표시기용, 문자표시기 및 영상표시기 등으로 사용될 수 있다.
한편, 발광소자는 기판과 반도체층 사이의 큰 격자 불일치로 인하여 반도체층에 많은 전위(Dislocation) 등의 결정결함이 형성될 수 있으며, 이러한 결정결함은 발광소자의 누설전류를 증가시키고, 외부 정전기가 인가될 경우 발광소자의 활성층이 강한 필드에 의해서 파괴될 수 있다. 따라서, 발광 소자를 조명장치 등에 활용하기 위해서는 일정 수준 이상의 정전기 방전(Electrostatic Discharge, ESD)에 대한 내성이 요구된다.
정전기 방전에 대한 내성을 가지는 발광소자를 제공함에 있다.
실시예에 따른 발광소자는, 기판, 기판상의 제1 도전성 반도체층, 제1 도전성 반도체층상의 활성층 및 활성층 상의 제2 도전성 반도체층을 포함하고, 제1 도전성 반도체층은, 상면에 쐐기형의 만입부를 포함하는 제1 층, 제1 층상의 제2 층 및 제2 층상의 제3 층을 포함할 수 있다.
또한, 쐐기형의 만입부를 포함하는 제1 층과 제2 층 사이에 커버층을 포함할 수 있다.
또한, 쐐기형의 만입부는 육각뿔의 형상일 수 있다.
또한, 제2 층의 상면은 평탄한 면일 수 있다.
또한, 커버층은 AlGaN/GaN 초격자층일 수 있다.
또한, 실시예에 따른 발광소자는, 기판, 기판상의 제1 도전성 반도체층, 제1 도전성 반도체층상의 활성층 및 활성층 상의 제2 도전성 반도체층을 포함하고, 제1 도전성 반도체층은, 다수의 아일랜드를 포함하는 제1 층, 제1 층 상에 순차적으로 위치하는 제2 층 및 제3 층을 포함할 수 있다.
또한, 아일랜드는 MgN, SiN, 및 ZnN 중 어느 하나를 포함할 수 있다.
또한, 아일랜드는 상기 제1 층 상에 임의의 위치에 형성될 수 있다.
실시예는, 전위(Dislocation)에 의한 누설전류를 감소시키며, 정전기 방전에 대한 내성을 향상시킬 수 있다.
도 1은 실시예에 따른 발광소자의 단면을 도시한 단면도,
도 2는 실시예에 따른 발광소자의 단면을 도시한 단면도,
도 3은 실시예에 따른 발광소자의 단면을 도시한 단면도, 그리고
도 4는 실시예에 따른 발광소자패키지의 단면을 도시한 단면도이다.
실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
또한, 도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 실시예에 따른 발광소자의 단면을 도시한 단면도이다.
도 1을 참조하면, 실시예에 따른 발광소자(100)는, 기판(110), 기판(110) 상의 제1 도전성 반도체층(120), 제1 도전성 반도체층(120) 상의 활성층(130), 활성층(130) 상의 제2 도전성 반도체층(140)을 포함할 수 있고, 제1 도전성 반도체층(120)은 제1 층(121), 제2 층(123) 및 제3 층(125)을 포함할 수 있다.
기판(110)은 광 투과적 성질을 가지는 재질, 예를 들어 사파이어(Al2O3), GaN, ZnO, AlO 중 어느 하나를 포함하여 형성될 수 있으나, 이에 한정하지는 않는다. 또한, 사파이어(Al2O3) 기판에 비해 열전도성이 큰 SiC 기판일 수 있다.
도시하지는 않았으나, 기판(110) 상에는 기판(110)과 제1 반도체층(120) 간의 격자 부정합을 완화하는 버퍼층(미도시)이 위치할 수 있다. 버퍼층(미도시)은 기판(110)상에 단결정으로 성장할 수 있으며, 단결정으로 성장한 버퍼층(미도시)은 버퍼층(미도시)상에 성장하는 제1 반도체층(120)의 결정성을 향상시킬 수 있다.
버퍼층(미도시)은 AlxInyGa(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체 재료, 예를 들어 GaN, InN, AlN, AlInN, InGaN, AlGaN, 및 InAlGaN 과 같은 재질 중에서 선택될 수 있다.
제1 반도체층(120)은 n형 반도체층으로 구현되어, 활성층(140)에 전자를 제공할 수 있다. 제1 반도체층(120)은 예를 들어, n형 반도체층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
한편, 제1 도전성 반도체층(120)은 제1 층(121), 제2 층(123) 및 제3 층(125)을 포함할 수 있으며, 제1 층(121)의 상면에는 쐐기형의 만입부(122)를 포함할 수 있다.
제1 층(121)은 n형 도펀트가 도핑된 층일 수 있으며, 제1 층(121)의 성장 시 온도 조절에 의해 쐐기형의 만입부(122)가 형성되도록 할 수 있다. 즉, 제1 층(121)을 온도 550~940℃, 압력 100~500torr로 하여 성장시키면, 제1 층(121)의 상면에 쐐기형의 만입부(122)가 포함되도록 할 수 있다.
한편, 제1 도전성 반도체층(120)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 성장하므로, 쐐기형의 만입부(122)는 도 1에서 도시하는 바와 같이, 단면이 제1 층(121)의 성장면(0,0,0,1)과 이어진 두 개의 경사면인 제1 경사면(1,-1,0,2)과 제2 경사면(-1,1,0,2)에 의해 삼각형을 형상을 가질 수 있고, 이를 평면에서 보면 육각형의 모양을 가지며 형성될 수 있다. 즉, 쐐기형의 만입부(122)는 육각뿔의 형상을 가질 수 있다.
이와 같은 쐐기형의 만입부(122)는 전위(190)가 형성된 부분에 선택적으로 발생하게 되며, 쐐기형의 만입부(122)의 꼭지점 부분의 저항(R2)이 제1 층(121)의 성장면(0,0,0,1)의 저항(R1)보다 크므로, 전위(190)가 발생한 부위의 저항을 높일 수 있다. 따라서, 정전기가 인가될 때 전위(190)를 통해 집중되는 전류를 차단하고, 전위(190)에 의한 누설전류를 감소시켜, 발광소자(100)의 ESD 내성이 향상될 수 있다. 이때, 전류는 저항이 낮고 결정성이 우수한 제1 층(121)의 성장면(0,0,0,1)을 통해 이동할 수 있다.
제2 층(123)은 불순물의 도핑이 이루어지지 않은 언드프(un-dopped)층일 수 있으며, 일 예로 온도 약 1070℃, 압력 약 200torr로 4000Å 정도의 두께로 형성할 수 있다. 제2 층(123)은 제1 층(121)의 성장온도 보다 높은 온도에서 성장하므로, 쐐기형의 만입부(122)를 메우고, 그 상면이 평탄한 면을 가질 수 있다. 따라서, 제2 층(123) 상에 형성되고, 불순물이 도핑된 제3 층(125)이 우수한 결정성을 가지고 형성될 수 있다.
또한, 제2 층(123)은 실리콘층을 포함할 수도 있다. 실리콘층은 다수 개 포함될 수 있으며, 이와 같이 실리콘층이 포함되는 경우는 제2 층(123)의 저항이 감소될 수 있어, 발광소자(100)의 효율이 향상될 수 있다.
제3 층(125)은 제1 층(121)과 동일하게 n형 도펀트가 도핑된 층일 수 있으며, 1000Å 정도의 두께로 형성할 수 있다. 다만, 발광소자(100)의 효율과 제조공정 등을 고려하면, 제2 층(123)과 제3 층(125)의 두께 합이 1㎛ 이하인 것이 바람직하다.
활성층(130)은 전자와 정공이 재결합되는 영역으로, 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(130)은 예를 들어, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체 재료를 포함하여 형성할 수 있으며, 단일 양자 우물 구조 또는 다중 양자 우물 구조(Multi Quantum Well, MQW)로 형성될 수 있다. 따라서, 더 많은 전자가 양자우물층의 낮은 에너지 준위로 모이게 되며, 그 결과 전자와 정공의 재결합 확률이 증가 되어 발광효과가 향상될 수 있다. 또한, 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수도 있다.
제2 도전성 반도체층(140)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트를 도핑하여 p형 반도체층으로 구현될 수 있으며, 활성층(130)에 정공을 주입할 수 있다. 제2 도전성 반도체층(140)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택된 반도체 재료로 형성될 수 있다.
상술한 제1 도전성 반도체층(120), 활성층(130) 및 제2 도전성 반도체층(140)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한, 제2 도전성 반도체층(140) 상에는 n형 또는 p형 반도체층을 포함하는 제3 도전성 반도체층(미도시)이 형성될 수도 있으며 이에 따라, 발광소자(100)는 np, pn, npn, pnp 접합 구조 중 적어도 어느 하나를 가질 수 있다.
또한, 제1 도전성 반도체층(120) 및 제2 도전성 반도체층(140) 내의 도전형 도펀트의 도핑 농도는 균일 또는 불균일하게 형성될 수 있다. 즉, 복수의 반도체층의 구조는 다양하게 형성될 수 있으며, 이에 대해 한정하지는 않는다.
다시 도 1을 참조하면, 활성층(130)과 제2 도전성 반도체층(140)은 일부가 제거되어 제1 도전성 반도체층(120)의 일부가 노출되고, 노출된 제1 도전성 반도체층(120) 상면에는 티탄(Ti) 등으로 이루어지는 제1 전극(160)이 형성될 수 있다.
또한, 제2 도전성 반도체층(140) 상에는 투광성전극층(150)이 형성되며, 투광성전극층(150)의 외측 일면에는 니켈(Ni) 등으로 이루어진 제2 전극(152)이 형성될 수 있다.
투광성전극층(150)은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하여 형성될 수 있으며, 제2 도전성 반도체층(140)의 외측일면 전체에 형성됨으로써, 전류군집현상을 방지할 수 있다.
도 2는 실시예에 따른 발광소자의 단면을 도시한 단면도이다.
도 2를 참조하면, 실시예에 따른 발광소자(200)는, 기판(210), 기판(210) 상의 제1 도전성 반도체층(220), 제1 도전성 반도체층(220) 상의 활성층(230), 활성층(230) 상의 제2 도전성 반도체층(240)을 포함할 수 있고, 제1 도전성 반도체층(220)은 쐐기형의 만입부(222)가 형성된 제1 층(221), 제2 층(223) 및 제3 층(225)을 포함할 수 있다.
또한, 제1 도전성 반도체층(220)의 일부는 노출되어 제1 전극(260)이 위치하며, 제2 도전성 반도체층(240) 상에는 투광성 전극층(250)과 제2 전극(252)이 위치할 수 있다.
이하에서는 도 1에서 도시하고 설명한 부분과 동일한 구성요소에 대해서는 자세한 설명을 생략하며, 차이점만을 설명하기로 한다.
도 2를 참조하면, 실시예에 따른 발광소자(200)는 쐐기형의 만입부(222)를 포함하는 제1 층(221)과 제2 층(223) 사이에 커버층(227)을 포함할 수 있다.
커버층(227)은 형성된 쐐기형의 만입부(222)의 형상이, 제2 층(223)을 형성하는 과정에서 유지할 수 있도록 하며, AlN, AlGaN 및 InGaN 중 적어도 어느 하나를 포함하여 10 내지 1000Å의 두께로 형성될 수 있다.
또한, 커버층(227)은 AlGaN/GaN의 초격자층으로 형성될 수 있다. 커버층(227)이 초격자층의 구조를 가지는 경우는 전위(290)가 활성층(230) 쪽으로 전달되는 것을 차단하여 활성층(230)의 결정성이 향상되어, 발광소자(200)의 발광효율이 향상될 수 있다.
도 3은 실시예에 따른 발광소자의 단면을 도시한 단면도이다.
도 3을 참조하면, 실시예에 따른 발광소자(300)는, 기판(310), 기판(310) 상의 제1 도전성 반도체층(320), 제1 도전성 반도체층(320) 상의 활성층(330), 활성층(330) 상의 제2 도전성 반도체층(340)을 포함할 수 있고, 제1 도전성 반도체층(320)의 일부는 노출되어 제1 전극(360)이 위치하며, 제2 도전성 반도체층(340) 상에는 투광성 전극층(350)과 제2 전극(352)이 위치할 수 있다.
기판(310), 제1 도전성 반도체층(320), 활성층(330), 제2 도전성 반도체층(340), 제1 전극(360), 투광성 전극층(350) 및 제2 전극(352)은 도 1에서 도시하고 설명한 바와 동일하므로, 이하에서 자세한 설명을 생략한다.
도 3을 참조하면, 제1 층(321)은 표면에 다수의 아일랜드(322)를 포함할 수 있다. 아일랜드(322)는 MgN, SiN, 및 ZnN 중 어느 하나를 포함할 수 있다.
일 예로 제1 도전성 반도체층(320)이 GaN로 형성되고, 아일랜드(322)가 MgN으로 형성되는 경우, 아일랜드(322)의 형성은 Ga(TMGa)소스를 중단하고, Mg(CP2Mg)소스를 NH3와 함께 공급하여 형성할 수 있다. 아일랜드(322)는 온도 900 내지 1050℃, 압력 100~500torr의 조건으로 형성할 수 있으며, 이와 같이 형성되는 아일랜드(322)는 제1 층(321)의 임의의 위치에 형성될 수 있다.
아일랜드(322)가 형성된 후, 제1 층(321)을 이어서 성장시키면, 아일랜드(322)상에는 시드(seed)가 부존재하기 때문에 고온의 제1 층(321)이 성장되지 않으며, 인접하는 아일랜드(322) 사이에서 제1 층(321)이 성장하게 된다.
즉, 다수의 아일랜드(322) 중 임의의 인접한 두 개의 아일랜드(322) 사이에 제1 층(321)이 연장되어 위치하며, 이를 평면적으로 보면, 다수의 아일랜드(322)를 제1 층(321)이 에워싸는 형태가 된다.
한편, 제1 층(321)의 성장시 제1 층(321)은 경사면을 가지는 기둥 형태로 성장이 되며, 전위(390)는 제1 층(321)의 경사면 쪽으로 이동하고, 제1 층(321)의 성장면(0,0,0,1)은 전위가 감소되어 고품질의 결정성을 가지며, 이에 따라 저항이 감소할 수 있다.
따라서, 정전기가 인가될 때 전위(390)를 통해 집중되는 전류를 차단하여 발광소자(300)의 ESD 내성이 향상될 수 있다. 이때, 전류는 저항이 낮고 결정성이 우수한 제1 층(321)의 성장면(0,0,0,1)을 통해 이동할 수 있다.
제2 층(323)은 불순물의 도핑이 이루어지지 않은 언드프(un-dopped)층일 수 있으며, 그 상면이 평탄한 면을 가질 수 있다. 따라서, 제2 층(323) 상에 형성되고, 불순물이 도핑된 제3 층(325)이 우수한 결정성을 가지고 형성될 수 있다.
또한, 제2 층(323)은 실리콘층을 포함하여, 제2 층(323)의 저항이 감소될 수 있어, 발광소자(300)의 효율이 향상될 수 있다.
제3 층(325)은 n형 도펀트가 도핑된 층일 수 있으며, 1000Å 정도의 두께로 형성할 수 있다. 다만, 발광소자(300)의 효율과 제조공정 등을 고려하면, 제2 층(323)과 제3 층(325)의 두께 합이 1㎛ 이하인 것이 바람직함은 도 1에서 설명한 바와 동일하다.
도 4는 실시예에 따른 발광소자패키지의 단면을 도시한 단면도이다.
도 4를 참조하면, 실시예에 따른 발광소자패키지(400)는 캐비티를 형성하는 몸체(410), 몸체(410)에 설치된 제1 전극층(431) 및 제2 전극층(432), 제1 전극층(431) 및 제2 전극층(432)과 전기적으로 연결되는 발광소자(420)와 캐비티에 충진되는 봉지재(440)를 포함할 수 있다.
몸체(410)는 폴리프탈아미드(PPA:Polyphthalamide)와 같은 수지 재질, 실리콘(Si), 알루미늄(Al), 알루미늄 나이트라이드(AlN), 액정폴리머(PSG, photo sensitive glass), 폴리아미드9T(PA9T), 신지오택틱폴리스티렌(SPS), 금속 재질, 사파이어(Al2O3), 베릴륨 옥사이드(BeO), 인쇄회로기판(PCB, Printed Circuit Board) 중 적어도 하나로 형성될 수 있다.
또한, 몸체(410)는 캐비티가 형성되도록 바닥부와 벽부를 포함하고, 바닥부와 벽부는 사출 성형, 에칭 공정 등에 의해 일체로 형성될 수 있으나, 이에 대해 한정하지는 않는다. 벽부의 내면은 경사면이 형성될 수 있며, 특히 캐비티를 형성하는 벽부의 측면과 바닥부의 상면이 이루는 각은 90도를 초과할 수 있다.
한편, 몸체(410)를 상부에서 바라본 형상은 원형, 사각형, 다각형, 타원형 등의 형상일 수 있으며, 모서리가 곡선인 형상일 수도 있으나 이에 한정되는 것은 아니다.
발광소자(420)는 예를 들어, 적색, 녹색, 청색, 백색 등의 빛을 방출하는 유색 발광소자 또는 자외선을 방출하는 UV(Ultra Violet) 발광소자일 수 있으나, 이에 대해 한정하지는 않는다. 또한, 발광소자(420)는 두 개 이상 동시에 몸체(410) 내에 실장될 수 있다.
발광소자(420)는 쐐기형의 만입부 또는 아일랜드를 포함하여, 정전기가 인가될 때 전위를 통해 집중되는 전류를 차단하여 ESD 내성이 향상될 수 있다.
한편, 발광소자(420)는 도 1 내지 3에서 도시하는 바와 같이 그 전기 단자들이 모두 상부 면에 위치하는 수평형타입(Horizontal type)이거나, 또는 전기 단자들이 상, 하부 면에 위치한 수직형 타입(Vertical type) 모두에 적용 가능하다.
도 4에서는 발광소자(420)가 제2 전극(532)상에 위치하고, 제1 전극층(431) 및 제2 전극층(432)과 와이어 방식으로 접속된 것을 도시하나, 이에 한정하지 않으며, 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수도 있다.
제1 전극층(431) 및 제2 전극층(432)은 서로 전기적으로 분리되며, 발광소자(420)에 전원을 공급한다. 또한, 제1 전극층(431) 및 제2 전극층(432)은 발광소자(420)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 발광소자(420)에서 발생된 열을 외부로 배출시킬 수 있다.
제1 전극층(431) 및 제2 전극층(432)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P), 알루미늄(Al), 인듐(In), 팔라듐(Pd), 코발트(Co), 실리콘(Si), 게르마늄(Ge), 하프늄(Hf), 루테늄(Ru), 철(Fe) 중에서 하나 이상의 물질 또는 합금을 포함할 수 있다. 또한, 제1 전극층(431) 및 제2 전극층(432)은 단층 또는 다층 구조를 가지도록 형성될 수 있다.
봉지재(440)는 발광소자(420)를 덮도록 캐비티에 충진될 수 있다. 봉지재(440)는 실리콘, 에폭시, 및 기타 수지 재질로 형성될 수 있으며, 캐비티 내에 충진한 후, 이를 자외선 또는 열 경화하는 방식으로 형성될 수 있다.
한편, 봉지재(440)는 형광체(450)를 포함할 수 있다. 형광체(450)는 발광소자(420)에서 발생하는 광의 파장에 따라 종류가 선택되어 발광소자패키지(400)가 백색광을 구현하도록 할 수 있다.
또한, 형광체(450)는 발광소자(420) 상면 도는 몸체(410)의 상면에 컨포멀 코팅(conformal coating)의 형태로 배치될 수도 있다.
형광체(450)는 발광소자(420)에서 방출되는 제1 빛을 가지는 광에 의해 여기 되어 제2 빛을 생성할 수 있는바, 예를 들어, 발광소자(420)가 청색 발광소자이고 형광체가 황색 형광체인 경우, 황색 형광체는 청색 빛에 의해 여기 되어 황색 빛을 방출할 수 있으며, 청색 발광소자에서 발생한 청색 빛 및 청색 빛에 의해 여기 되어 발생한 황색 빛이 혼색됨에 따라 발광소자패키지(400)는 백색 빛을 제공할 수 있다.
이와 유사하게, 발광소자(420)가 녹색 발광소자인 경우는 magenta 형광체 또는 청색과 적색의 형광체를 혼용하는 경우, 발광소자(420)가 적색 발광소자인 경우는 Cyan형광체 또는 청색과 녹색 형광체를 혼용하는 경우를 예로 들 수 있다.
이러한 형광체(450)는 YAG계, TAG계, 황화물계, 실리케이트계, 알루미네이트계, 질화물계, 카바이드계, 니트리도실리케이트계, 붕산염계, 불화물계, 인산염계 등의 공지된 형광체(450)일 수 있다.
실시 예에 따른 발광소자패키지(400)는 복수개가 기판 상에 어레이되며, 발광소자패키지(400)의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자패키지(400), 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다.
또 다른 실시 예는 상술한 실시 예들에 기재된 발광소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
또한, 실시예에 따른 발광소자는 상기한 바와 같이 설명된 실시예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.
또한, 상술한 제1 도전성 반도체층과 활성층 및 제2 도전성 반도체층이 형성된 구조에서, 기판을 제거되고, 이와 같이 제거되어 드러난 제1 도전성 반도체층과, 제2 도전성 반도체층의 상면에 전극을 형성하여 수직형 발광 소자를 형성할 수도 있다.
이상에서는 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
100, 200, 300 : 발광소자
110, 210, 310 : 기판
120, 220, 320 : 제1 도전성 반도체층
130, 230, 330 : 활성층
140, 240, 340 : 제2 도전성 반도체층
122, 222 :쐐기형의 만입부
322 : 아일랜드

Claims (14)

  1. 기판;
    상기 기판상의 제1 도전성 반도체층;
    상기 제1 도전성 반도체층상의 활성층; 및
    상기 활성층 상의 제2 도전성 반도체층;을 포함하고,
    상기 제1 도전성 반도체층은, 상면에 쐐기형의 만입부를 포함하는 제1 층, 상기 제1 층상의 제2 층 및 상기 제2 층상의 제3 층을 포함하고, 상기 제1층과 상기 제2 층 사이에 커버층을 포함하며, 상기 제1 층은 불순물이 도핑되고,
    상기 제1 층의 상면에는, 제1 전극이 형성되며,
    상기 제2 층의 상면은 평탄한 면이고, 하면은 상기 쐐기형의 만입부에 대응되게 형성되는 발광소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 쐐기형의 만입부는 육각뿔의 형상인 발광소자.
  4. 삭제
  5. 제1항에 있어서,
    상기 커버층은 AlGaN/GaN 초격자층인 발광소자.
  6. 제1항에 있어서,
    상기 제3 층은 불순물이 도핑된 발광소자.
  7. 제1항에 있어서,
    상기 제2 층은 실리콘층을 포함하는 발광소자.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
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