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KR101703261B1 - 반도체 장치 - Google Patents

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KR101703261B1
KR101703261B1 KR1020167027133A KR20167027133A KR101703261B1 KR 101703261 B1 KR101703261 B1 KR 101703261B1 KR 1020167027133 A KR1020167027133 A KR 1020167027133A KR 20167027133 A KR20167027133 A KR 20167027133A KR 101703261 B1 KR101703261 B1 KR 101703261B1
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KR
South Korea
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power supply
electrode layer
bump
thin film
film capacitor
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세이세이 오야마다
Original Assignee
가부시키가이샤 노다스크린
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Abstract

반도체 장치(100)는 범프 탑재면(2S)을 가지는 반도체 집적 회로(2)와, 범프 탑재면에 범프(22)에 의해 접속되는 박막 커패시터부(1)를 구비한다. 반도체 집적 회로(2)는 일방의 극성의 전원 전압(Vdd)이 인가되는 제1 전원 패드(21V)와, 타방의 극성의 전원 전압(Gnd)이 인가되는 제2 전원 패드(21G)를 포함한다. 박막 커패시터부(1)는 제1 전원 패드에 접속되는 제1 전극층(11)과, 제2 전원 패드에 접속되는 제2 전극층(12)과, 제1 전극층과 제2 전극층 사이에 형성된 유전체층(13)을 포함한다. 반도체 장치는 반도체 집적 회로에 전력을 공급하는 전력 공급 경로(30)와, 전력 공급 경로 중에 설치되고, 제1 전극층 및 제2 전극층의 체적저항률보다 높은 체적저항률을 가지는 금속계 고저항 재료로 이루어지는 박판 형상의 금속 저항부(17)를 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 상세하게는 반도체 집적 회로를 구비한 반도체 장치에 있어서 반도체 집적 회로에 대한 전원 임피던스를 저감시키는 기술에 관한 것이다.
종래 반도체 집적 회로를 구비한 반도체 장치에 있어서, 반도체 집적 회로에 대한 전원 임피던스를 저감시키는 기술로서, 예를 들면 특허문헌 1에 개시된 기술이 알려져 있다. 특허문헌 1에서는 반도체 소자(반도체 집적 회로)의 전원 단자 및 그라운드 단자 사이에 3개의 도체 패턴으로 이루어지는 패턴 유닛으로 직렬 공진 회로를 구성함으로써, 전원 임피던스의 반공진 임피던스를 저감하는 기술이 개시되어 있다.
일본 특개 2014-175628호 공보
특허문헌 1에 개시된 기술에 의하면, 전원 임피던스의 반공진 임피던스를 저감시킬 수는 있지만, 상기 직렬 공진 회로에는 인덕턴스 성분을 형성하기 위한 선 형상의 도체 패턴이 포함되어 있다. 이와 같은 선 형상의 도체 패턴은 동작 주파수가 가지는 고조파 성분이 1GHz를 넘는 반도체 집적 회로의 고속 동작시에 있어서는 노이즈 방출원이 될 가능성이 있어, 노이즈 억제에 대하여 문제가 될 우려가 있다. 그 때문에 고속 동작시에 있어서 노이즈의 발생을 억제하면서 전원 임피던스를 저감시키는 기술이 요망되고 있었다.
그래서 본 명세서에서는 고속 동작시에 있어서 노이즈의 발생을 억제하면서 전원 임피던스를 저감시키는 반도체 장치를 제공한다.
본 명세서에 의해 개시되는 반도체 장치는 범프 탑재면을 가지는 반도체 집적 회로와, 상기 범프 탑재면에 범프에 의해 접속되는 박막 커패시터부를 구비한 반도체 장치로서, 상기 반도체 집적 회로는 상기 범프 탑재면에 형성되고, 일방의 극성의 전원 전압을 인가하는 제1 전원 패드와, 상기 범프 탑재면에 형성되고, 타방의 극성의 전원 전압을 인가하는 제2 전원 패드를 포함하고, 상기 박막 커패시터부는 상기 제1 전원 패드에 상기 범프를 통하여 접속되는 제1 전극층과, 상기 제2 전원 패드에 상기 범프를 통하여 접속되는 제2 전극층과, 상기 제1 전극층과 상기 제2 전극층 사이에 형성된 유전체층을 포함하고, 이 반도체 장치는 상기 제1, 제2 전원 패드, 상기 범프 및 상기 박막 커패시터부에 의해 구성되고, 상기 반도체 집적 회로에 전력을 공급하는 전력 공급 경로와, 상기 전력 공급 경로 중에 설치되고, 상기 제1 전극층 및 상기 제2 전극층의 체적저항률보다 높은 체적저항률을 가지는 금속계 고저항 재료로 이루어지는 박판 형상의 금속 저항부를 구비한다.
본 구성에 의하면, 제1, 제2 전원 패드, 범프 및 박막 커패시터부에 의해 구성된 전력 공급 경로 중에, 제1 전극층 및 제2 전극층의 체적저항률보다 높은 체적저항률을 가지는 금속계 고저항 재료로 이루어지는 박판 형상의 금속 저항부가 설치되어 있다. 즉, 금속 저항부는 전력 공급 경로에 직렬로 접속되어 있다. 이 금속 저항부의 저항값을 조정함으로써, 반도체 집적 회로의 전원 임피던스의 반공진 임피던스를 저감할 수 있는 것, 즉 전원 임피던스를 저감할 수 있는 것이 시뮬레이션에 의해 확인되었다. 또 금속 저항부는 그 박판 형상의 형상으로부터, 반도체 집적 회로의 고속 동작시에 있어서 노이즈 방출원이 되기는 어렵다. 그 때문에 본 구성에 의하면, 고속 동작시에 있어서 노이즈의 발생을 억제하면서 전원 임피던스를 저감시킬 수 있다. 또한 금속계 고저항 재료에는 금속 단체, 금속 화합물, 금속 산화물 등이 포함된다.
상기 반도체 장치에 있어서, 상기 전력 공급 경로는 상기 제1, 제2 전원 패드, 상기 범프 및 상기 박막 커패시터부를 포함하고, 상기 금속 저항부는 상기 반도체 집적 회로의 상기 범프 탑재면과 상기 박막 커패시터부 사이에 설치하도록 해도 된다.
본 구성에 의하면, 전력 공급 경로를 짧게 형성할 수 있음과 아울러, 금속 저항부의 접속 배선을 최단으로 할 수 있다. 그것에 의해 금속 저항부의 접속 배선에 따른 기생 인덕턴스 등의 생성을 억제할 수 있다.
그 때, 상기 제1 전극층은 상기 전력 공급 경로를 구성하고, 상기 범프와 전기적으로 접속되는 제1 공급부를 포함하고, 상기 제2 전극층은 상기 전력 공급 경로를 구성하고, 상기 범프와 전기적으로 접속되는 제2 공급부를 포함하고, 상기 금속 저항부는 상기 범프와 상기 제1 공급부 사이 및 상기 범프와 상기 제2 공급부 사이의 적어도 일방에 설치되도록 해도 된다.
이 경우, 금속 저항부를 박막 커패시터부와 반도체 집적 회로를 접속하는 범프의 패드부로서, 박막 커패시터부의 제1 전극층의 제1 공급부 상 또는 제2 전극층의 제2 공급부 상에 스퍼터링 등의 박막 형성 기술을 사용하여 형성할 수 있다. 그 때문에 금속 저항부의 형성을 박막 커패시터부의 형성과 마찬가지의 방법을 사용하여 행할 수 있다. 즉, 금속 저항부의 형성을 용이하게 행할 수 있다.
그 때, 또는 상기 금속 저항부는 상기 제1 전원 패드 및 상기 제2 전원 패드에 설치되도록 해도 된다.
이 경우, 금속 저항부가 반도체 집적 회로측에 설치된다. 이와 같은 구성에 있어서도 고속 동작시에 있어서 노이즈의 발생을 억제하면서 전원 임피던스를 저감시킬 수 있다.
또 상기 반도체 장치 회로에 있어서, 상기 박막 커패시터부를 상기 반도체 집적 회로와 반대측에 있어서 외부에 전기적으로 접속하는 외부 접속부를 추가로 구비하고, 상기 전력 공급 경로는 상기 제1, 제2 전원 패드, 상기 범프, 상기 박막 커패시터부 및 상기 외부 접속부를 포함하고, 상기 금속 저항부는 상기 외부 접속부와 상기 박막 커패시터부 사이에 설치되도록 해도 된다.
본 구성에 있어서도 전력 공급 경로를 짧게 형성할 수 있음과 아울러, 금속 저항부의 접속 배선을 짧게 할 수 있다. 그것에 의해 금속 저항부의 접속 배선에 따른 기생 인덕턴스 등의 생성을 억제할 수 있다.
그 때, 상기 제1 전극층은 상기 전력 공급 경로를 구성하고, 상기 범프와 전기적으로 접속되는 제1 공급부를 포함하고, 상기 제2 전극층은 상기 전력 공급 경로를 구성하고, 상기 범프와 전기적으로 접속되는 제2 공급부를 포함하고, 상기 금속 저항부는 상기 외부 접속부와 상기 제1 공급부 사이 및 상기 외부 접속부와 상기 제2 공급부 사이의 적어도 일방에 설치되도록 해도 된다.
이 경우에 있어서도 박막 커패시터부의 제1 전극층의 제1 공급부 상 또는 제2 전극층의 제2 공급부 상에 스퍼터링 등의 박막 형성 기술을 사용하여 형성할 수 있다. 또 전원 임피던스를 저감시킬 수 있는 것이 시뮬레이션에 의해 확인되었다.
또 상기 반도체 장치에 있어서, 상기 박막 커패시터부는 상기 제1 전극층과 상기 유전체층 사이 또는 상기 제2 전극층과 상기 유전체층 사이에 형성되고, 상기 제1 전극층 및 제2 전극층의 체적저항률보다 높은 체적저항률을 가지는 금속계 고저항 재료로 이루어지는 금속 저항층을 포함하도록 해도 된다.
본 구성에 의하면, 금속 저항층에 의해 박막 커패시터에 직렬로 접속된 저항이 접속 배선 없이 형성된다고 할 수 있다. 전력 공급 경로에 형성된 금속 저항부에 이 금속 저항층을 추가함으로써, 금속 저항부만에 의한 전원 임피던스의 저감 효과가 보강되는 것이 확인되었다. 또 박막 커패시터에 직렬로 접속되는 저항을 스퍼터링 등의 박막 커패시터를 형성하는 박막 형성 기술을 사용하여 형성할 수 있다.
또 상기 반도체 장치에 있어서, 금속 저항부 및 금속 저항층은 70μΩ·cm 이상의 체적저항률을 가지는 것이 바람직하다.
본 구성에 의하면, 확실하게 전원 임피던스를 저감시킬 수 있는 것이 시뮬레이션에 의해 확인되었다.
또 상기 반도체 장치에 있어서, 상기 박막 커패시터는 상기 반도체 집적 회로의 평면 형상과 동일한 평면 형상을 가지도록 해도 된다.
본 구성에 의하면, 반도체 장치의 평면 형상의 크기를 반도체 집적 회로의 평면 형상으로 하면서, 박막 커패시터의 용량을 최대로 할 수 있다.
또 상기 반도체 장치에 있어서, 또한 상기 박막 커패시터와 병렬 접속된 멀티레이어 세라믹 커패시터를 구비하도록 해도 된다.
본 구성에 의하면, 바이패스 콘덴서로서 멀티레이어 세라믹 커패시터(MLCC)를 구비함으로써, 고속 동작시에 있어서 노이즈의 발생을 더욱 억제할 수 있다.
본 명세서에 의해 개시되는 반도체 장치는 범프 탑재면을 가지는 반도체 집적 회로와, 상기 범프 탑재면에 범프에 의해 접속되는 박막 커패시터부를 구비한 반도체 장치로서, 상기 반도체 집적 회로는 상기 범프 탑재면에 형성되고, 일방의 극성의 전원 전압을 인가하는 제1 전원 패드와, 상기 범프 탑재면에 형성되고, 타방의 극성의 전원 전압을 인가하는 제2 전원 패드를 포함하고, 상기 박막 커패시터부는 상기 제1 전원 패드에 상기 범프를 통하여 접속되는 제1 전극층과, 상기 제2 전원 패드에 상기 범프를 통하여 접속되는 제2 전극층과, 상기 제1 전극층과 상기 제2 전극층 사이에 형성된 유전체층과, 상기 제1 전극층과 상기 유전체층 사이 또는 상기 제2 전극층과 상기 유전체층 사이에 형성되고, 상기 제1 전극층 및 제2 전극층의 체적저항률보다 높은 체적저항률을 가지는 금속계 고저항 재료로 이루어지는 금속 저항층을 포함한다.
본 구성에 의하면, 금속 저항층에 의해 박막 커패시터에 직렬로 접속된 저항이 접속 배선 없이 형성된다고 할 수 있다. 금속 저항층에 의해, 전원 임피던스의 저감이 되는 것이 확인되었다. 또 박막 커패시터에 직렬로 접속되는 저항을 스퍼터링 등의 박막 커패시터를 형성하는 박막 형성 기술을 사용하여 형성할 수 있다.
본 발명에 의하면, 고속 동작시에 있어서 노이즈의 발생을 억제하면서 전원 임피던스를 저감시킬 수 있다.
도 1은 실시형태 1에 따른 반도체 장치를 나타내는 개략적인 단면도.
도 2는 금속 저항부를 나타내는 개략적인 사시도.
도 3은 도 2의 A-A선에서 본 개략적인 단면도.
도 4는 다른 금속 저항부를 나타내는 개략적인 사시도.
도 5는 실시형태 1에 따른 반도체 장치의 전원계의 개략적인 등가 회로도.
도 6은 금속 저항부의 저항값에 의한 전원 임피던스 특성을 나타내는 그래프.
도 7은 금속 저항부가 없는 경우의 전원 임피던스 특성을 나타내는 그래프.
도 8은 박막 커패시터부의 작성 방법을 설명하는 개략적인 도면.
도 9는 박막 커패시터부의 평면도.
도 10은 실시형태 2에 따른 반도체 장치를 나타내는 개략적인 단면도.
도 11은 실시형태 2에 따른 반도체 장치의 전원계의 개략적인 등가 회로도.
도 12는 금속 저항부의 저항값에 의한 전원 임피던스 특성을 나타내는 그래프.
도 13은 실시형태 3에 따른 반도체 장치를 나타내는 개략적인 단면도.
도 14는 실시형태 3에 따른 반도체 장치의 전원계의 개략적인 등가 회로도.
도 15는 금속 저항부의 저항값에 의한 전원 임피던스 특성을 나타내는 그래프.
도 16은 실시형태 3에 따른 박막 커패시터부의 작성 방법을 설명하는 개략적인 도면.
도 17은 실시형태 4에 따른 반도체 장치를 나타내는 개략적인 단면도.
도 18은 실시형태 4에 따른 반도체 장치의 전원계의 개략적인 등가 회로도.
도 19는 실시형태 4에 따른 박막 커패시터부의 구성을 모식적으로 나타내는 도면.
도 20은 실시형태 4에 따른 전원 임피던스 특성을 나타내는 그래프.
<실시형태 1>
실시형태 1을 도 1 내지 도 9를 참조하여 설명한다. 또한 도면 중 동일한 부호는 동일 또는 상당 부분을 나타낸다. 또 동일한 구성에는 부재 번호를 생략하는 일이 있다.
1. 반도체 장치의 구성
도 1에 나타내는 바와 같이 반도체 장치(100)는 크게는 박막 커패시터부(1)와, LSI 칩(「반도체 집적 회로」의 일례)(2) 및 전력 공급 경로(30)를 포함한다. LSI는 예를 들면 CPU 또는 MPU이다.
또한 도 1은 도 9의 일점쇄선 B-B로 표시되는 위치에 대응한 반도체 장치(100)의 단면도이다. 또 이하에 있어서 부재 번호에 부가되는 문자 「V」는 LSI 칩(2)에 인가되는 정(正)극성의 전원 전압(「일방의 극성의 전원 전압」의 일례)에 관련된 부재 등을 의미하고, 문자 「G」는 LSI 칩(2)에 인가되는 부(負)극성의 전원 전압인 그라운드 전압(「타방의 극성의 전원 전압」의 일례)에 관련된 부재 등을 의미한다. 또 문자 「S」는 LSI 칩(2)에 입출력되는 신호에 관련된 부재 등을 나타낸다.
본 실시형태의 LSI 칩(2)은 에리어 어레이 타입의 LSI이며(도 9 참조), 도 1에 나타내는 바와 같이 범프 탑재면(2S)을 가지고, 범프 탑재면(2S)에는 복수의 전극 패드(21)가 형성되어 있다. 전극 패드(21)에는 전원 전압용의 전원용 패드(「제1 전원 패드」의 일례)(21V), 그라운드 전압용의 그라운드용 패드(「제2 전원 패드」의 일례)(21G) 및 신호용 패드(21S)가 포함된다. 각 전극 패드(21)에는 LSI 칩(2)과 박막 커패시터부(1)를 접속하기 위한 범프(22)가 형성되어 있다. 범프(22)는 본 실시형태에서는 예를 들면 Au(금) 스터드 범프이다.
박막 커패시터부(1)는 도 1에 나타내는 바와 같이 박막 커패시터(10), 유기 절연층(14, 15) 및 금속 저항부(17)를 포함한다.
박막 커패시터부(1)는 전원용 패드(21V)에 범프(22)를 통하여 접속되는 제1 전극층(11), 그라운드용 패드(21G)에 범프(22)를 통하여 접속되는 제2 전극층(12) 및 제1 전극층(11)과 제2 전극층(12) 사이에 형성된 유전체층(13)을 포함한다. 제1 전극층(11)과 제2 전극층(12)은 예를 들면 Cu(구리) 박막에 의해 구성되고, 유전체층(13)은 예를 들면 STO(티탄산 스트론튬)막에 의해 구성된다.
제1 전극층(11)은 박막 커패시터(10)의 일방의 전극을 구성하는 제1 전극부(11C) 및 전력 공급 경로(30)를 구성하는 제1 공급부(11G, 11V)를 포함한다. 제2 전극층(12)은 박막 커패시터(10)의 타방의 전극을 구성하는 제2 전극부(12C) 및 전력 공급 경로(30)를 구성하는 제2 공급부(12G, 11V)를 포함한다. 박막 커패시터(10)는 제1 전극부(11C), 제2 전극층(12) 및 제2 전극부(12C)에 의해 구성된다.
박막 커패시터부(1)의 평면 형상은 LSI 칩(2)의 평면 형상과 동일하다. 바꾸어 말하면 박막 커패시터(10)의 평면 형상은 LSI 칩(2)의 평면 형상과 동일하다. 그 때문에 반도체 장치(100)의 평면 형상의 크기를 LSI 칩(2)의 평면 형상으로 하면서, 박막 커패시터(10)의 용량을 최대로 할 수 있다.
금속 저항부(17)는 실시형태 1에서는 도 1에 나타내는 바와 같이 제1 전극층(11)의 제1 공급부(11G, 11V) 상에 설치되어 있다. 즉, 실시형태 1에서는 금속 저항부(17)는 LSI 칩(2)의 범프 탑재면(2S)과 박막 커패시터부(1) 사이에 설치되어 있다.
금속 저항부(17)는 금속계 고저항 재료로 이루어지는 박판 형상의 형상을 가진다. 실시형태 1에서는 구체적으로는 도 2 및 도 3에 나타내는 바와 같이 원환 형상의 금속 박판으로 구성된다. 금속 저항부(17)는 제1 전극층(11) 및 제2 전극층(12)의 체적저항률보다 높은 체적저항률을 가지는 금속계 고저항 재료로 이루어지고, 예를 들면 TaN(질화 탄탈)로 이루어진다.
상세하게는 금속 저항부(17)는 도 2 및 도 3에 나타내는 바와 같이 예를 들면 두께 0.05μm(마이크로미터)이며, 직경 20μm의 원과, 직경 50μm의 원 사이의 영역(원환 형상의 영역)에 상당한다. TaN의 체적저항률을 135μΩ·cm로 하면, 원환 형상의 금속 저항부(17)의 저항값은 대략 1.4Ω(옴)이 된다.
이 경우, 금속 저항부(17)의 상면(범프(22)의 접속면)에는 도2에 나타내는 바와 같이 예를 들면 직경 40μm이며, 막두께 0.1μm정도의 도전성이 좋은 금속(Au, Pt 등)의 막(18)이 플래시 코트되어 있다. 또 제1 전극층(11)의 제1 공급부(11G)의 상면 상에도 예를 들면 직경 40μm이며, 막두께 0.1μm정도의 Au 등의 도전막(18A)이 플래시 코트되어 있다. 금속막(18, 18A)의 재료, 막두께 등에 의해 금속 저항부(17)의 저항값을 제어할 수 있다.
또 도전막(18A) 상에는 직경 50μm이며, 막두께 15μm정도의 절연막(16)(예를 들면 폴리이미드, BT(Bismale-imide-Triazin) 레진, ABF(Ajinomoto Builed-up Film) 등의 유기계 절연막)이 형성되어 있고, 도전막(18A) 및 절연막(16) 상에 예를 들면 TaN의 스퍼터링에 의해 금속 저항부(17)가 형성되어 있다. 그 때, 절연막(16) 상의 TaN가 금속 저항부(17)에 상당하고, 그 두께는 예를 들면 0.05μm이다.
또한 금속 저항부(17)를 구성하는 금속계 고저항 재료는 TaN에 한정되지 않고, 바람직하게는 70μΩ·cm 이상의 체적저항률을 가지는 재료이면 된다. 금속계 고저항 재료는 예를 들면 NiCr(니크롬), SUS304(스테인레스), CuMn7Sn(주석구리망간), NCF800(스테인레스), Bi(비스무트) 등이어도 된다. 또 금속 저항부(17)의 형상은 박판 형상의 형상으로서, 도 2에 표시되는 원환 형상에는 한정되지 않는다.
예를 들면 도 4에 나타내는 바와 같이 금속 저항부(17)의 형상은 평면시(視) 직사각형 형상이어도 된다. 이 경우도 금속 저항부(17)는 도전막(18A) 및 절연막(16) 상에 예를 들면 TaN의 스퍼터링에 의해 형성된다. 그 때, 절연막(16) 상의 TaN이 금속 저항부(17A)에 상당하고, 도 4에 나타내는 바와 같이 금속 저항부(17)의 형상은 두께 1.0μm, 폭 40μm, 길이 60μm의 박판 형상이 된다. 이 경우, 금속계 고저항 재료를 TaN로 하면, 금속 저항부(17A)의 저항값은 대략 2.0Ω(옴)이 된다. 또한 도 4에 나타내는 예에서는 2개의 금속 저항부(17A)의 병렬 접속이 되기 때문에, 도 4에 나타내는 예에서의 금속 저항부의 저항값은 대략 1.0Ω(옴)이 된다.
또 박막 커패시터부(1)의 제2 전극층(12)에는 박막 커패시터부(1)를 마더보드 등의 외부 기판(4)에 접속하기 위한 외부 접속용 범프(19)가 접속되어 있다. 외부 접속용 범프(19)는 예를 들면 땜납·마이크로 범프 또는 Au 스터드 범프이다.
전력 공급 경로(30)는 전원용 패드(21V), 그라운드용 패드(21G), 범프(22), 박막 커패시터부(1)의 제1 공급부(11G, 11V), 제2 공급부(12G, 12V) 및 외부 접속용 범프(19)에 의해 구성된다.
2. 전원 임피던스의 시뮬레이션
도 5는 LSI 칩(2)의 전원 임피던스(LSI 칩(2)으로부터 전력 공급측을 본 임피던스)(Zs)에 관련된 개략적인 등가 회로를 나타낸다. LSI 칩(2) 내에는 전원 전압(Vdd)과 그라운드(Gnd) 사이에 기생 용량(C1)이 존재한다.
박막 커패시터부(1)의 박막 커패시터(10)는 분포 용량(Cs)으로서 기재되어 있다. 반도체 장치(100)의 패키지(3) 내에는 전원 전압(Vdd)과 그라운드(Gnd) 사이에 기생 용량(C2)이 존재하고, 전원 라인 및 그라운드 라인에는 기생 인덕턴스(L2)가 존재한다. 기생 용량(C2)에는 바이패스 커패시터 등도 포함된다.
또 반도체 장치(100)에 전력을 공급하는 전원(Vs)을 포함하는 전원 기판(마더보드 등)(4)에는 평활 커패시터(C3) 및 기생 인덕턴스(L3)가 존재한다.
이와 같은 등가 회로를 기본으로 하여, LSI 칩(2)의 전원 임피던스(Zs)를 시뮬레이션한 결과를 도 6에 나타낸다. 도 6(A)에는 금속 저항부(17) 등에 의한 저항값을 1Ω으로 한 경우, 도 6(B)에는 2Ω으로 한 경우가 표시된다. 또한 도 6에서는 세로축이 S 파라미터로 표시되고, -28dB 부근에 표시되는 직선의 레벨이 대략 1Ω의 전원 임피던스(Zs)에 상당한다.
도 7은 금속 저항부(17)가 설치되지 않은 박막 커패시터(TFC)(10)만인 경우의 전원 임피던스(Zs)의 시뮬레이션 결과를 나타낸다. 도 7과 비교하면 금속 저항부(17)를 설치한 경우, 60MHz 부근에 발생하는 반공진점의 피크가 금속 저항부(17)의 저항값의 증가에 따라 저하하고, 그것에 따라 10MHz 이하의 전원 임피던스(Zs)가 상승한다. 또 도 7에 표시되는 1.3GHz 부근에 발생하는 반공진의 발생이 억제되어 있다. 또 10GHz 이상의 고주파 영역에 있어서, 전원 임피던스(Zs)가 1Ω 이하인 영역이 확장되어 있다. 실시형태 1의 구성에 있어서, 전체 주파수 대역에 있어서 전원 임피던스(Zs)를 낮게 하고(예를 들면, 1Ω 이하), 또한 반공진점의 피크를 낮게 하기 위해서는 금속 저항부(17)의 저항값을 1Ω 내지 2Ω 사이에서 조정하면 되는 것이 시뮬레이션 결과로부터 얻어졌다.
3. 박막 커패시터부의 작성 방법
이어서 도 8을 참조하여 박막 커패시터부(1)의 작성 방법을 설명한다. 우선 제1층으로서 유기 절연막(14)을 작성한다(도 8(A) 참조). 유기 절연막(14)에는 에리어 어레이 타입의 LSI 칩(2)의 각 전극 패드(21)에 대응한 위치에 관통 구멍(14A)이 형성되어 있다. 유기 절연막(14)은 예를 들면 BT 레진 또는 ABF 등으로 구성된다.
이어서 유기 절연막(14) 상에 제2층으로서 제2 전극층(12)을 예를 들면 CVD에 의한 Cu 박막에 의해 형성한다(도 8(B) 참조). 제2 전극층(12)에는 LSI 칩(2)의 전원용 패드(21V)에 대응한 위치에 제2 공급부(전원 전압용 아일랜드)(12V)와, 신호용 패드(21S)에 대응한 위치에 평면 직사각형 형상의 신호용 아일랜드(12S)가 형성되어 있다. 또 제2 전극층(12)의 LSI 칩(2)의 그라운드용 패드(21G)에 대응한 위치는 제2 공급부(12G)에 상당한다.
이어서 제2 전극층(12) 상에 제3층으로서 유전체층(13)을 예를 들면 스퍼터링에 의한 STO(SrTiO3) 박막에 의해 형성한다(도 8(C) 참조). 유전체층(13)에는 LSI 칩(2)의 각 전극 패드(21)에 대응한 위치에 관통 구멍(13A)이 형성되어 있다. 또한 신호용 패드(21S)에 대응한 위치에는 단면 직사각형의 관통 구멍(13B)이 형성되어 있다. 유전체층(13)의 두께는 예를 들면 0.4μm이다.
이어서 유전체층(13) 상에 제4층으로서 제1 전극층(11)을 예를 들면 스퍼터링에 의한 Cu 박막에 의해 형성한다(도 8(D) 참조). 제1 전극층(11)에는 LSI 칩(2)의 그라운드용 패드(21G)에 대응한 위치에 제1 공급부(그라운드용 아일랜드)(11G)와, 신호용 패드(21S)에 대응한 위치에 평면 직사각형 형상의 신호용 아일랜드(11S)가 형성되어 있다. 또 제1 전극층(11)의 LSI 칩(2)의 전원용 패드(21V)에 대응한 위치는 제1 공급부(11V)에 상당한다. 제1 공급부(11G, 11V) 상에는 스퍼터링 등에 의해 도 2에 나타낸 금속 저항부(17)가 형성된다.
이어서 제1 전극층(11) 상에 제5층으로서 제1층의 유기 절연막(14)과 마찬가지의 유기 절연막(15)을 작성한다(도 8(E) 참조). 유기 절연막(15)에는 LSI 칩(2)의 각 전극 패드(21)에 대응한 위치에 단면 육각 형상의 관통 구멍(15A)이 형성되어 있다. 이와 같이 하여 도 9의 평면도에 표시되는 박막 커패시터부(1)가 형성된다.
4. 실시형태 1의 효과
전원용 패드(21V), 그라운드용 패드(21G), 범프(22) 및 박막 커패시터부(1)에 의해 구성된 전력 공급 경로(30) 중에 예를 들면 NiCr(70μΩ·cm 이상의 체적저항률을 가지는 금속계 고저항 재료)으로 이루어지는 얇은 원환 형상의 금속 저항부(17)가 설치되어 있다. 즉, 금속 저항부(17)는 전력 공급 경로(30)에 직렬로 접속되어 있다.
이 금속 저항부(17)의 저항값을 조정함으로써, 반도체 집적 회로(2)의 전원 임피던스(Zs)의 반공진 임피던스를 저감할 수 있는 것, 즉 전원 임피던스(Zs)를 저감할 수 있는 것이 시뮬레이션에 의해 확인되었다. 또 금속 저항부(17)는 그 얇은 원환 형상(박판 형상)의 형상으로부터, 반도체 집적 회로(2)의 고속 동작시에 있어서 노이즈 방출원이 되기는 어렵다. 그 때문에 본 구성에 의하면 고속 동작시에 있어서 노이즈의 발생을 억제하면서 전원 임피던스(Zs)를 저감시킬 수 있다.
또 금속 저항부(17)는 LSI 칩(2)의 범프 탑재면(2S)과 박막 커패시터부(1) 사이, 상세하게는 범프(22)와 제1 전극층(11)의 제1 공급부(11G, 11V) 사이에 설치된다. 그 때문에 전력 공급 경로(30)를 짧게 형성할 수 있음과 아울러, 금속 저항부(17)의 접속 배선을 최단으로 할 수 있다. 그것에 의해 금속 저항부(17)의 접속 배선에 따른 기생 인덕턴스 등의 생성을 억제할 수 있다. 또 금속 저항부(17)를 박막 커패시터부(1)와 반도체 집적 회로(2)를 접속하는 범프(22)의 패드부로서, 박막 커패시터부(1)의 제1 전극층(11)의 제1 공급부(11V, 11G) 상에 스퍼터링 등의 박막 형성 기술을 사용하여 형성할 수 있다. 그 때문에 금속 저항부(17)의 형성을 박막 커패시터부(1)의 형성과 마찬가지의 방법을 사용하여 행할 수 있다. 즉, 금속 저항부(17)의 형성을 용이하게 행할 수 있다.
<실시형태 2>
이어서 실시형태 2를 도 10 내지 도 12를 참조하여 설명한다. 또한 이하의 실시형태에 있어서 실시형태 1과 동일한 구성은 동일한 부호를 붙이고 그 설명을 생략한다. 또 이하의 실시형태에 있어서, 실시형태 1은 금속 저항부(17)가 설치되는 위치만이 상이하다. 그 때문에 그 상이점만을 설명한다.
실시형태 2의 반도체 장치(100A)에서는 도 10 및 도 11에 나타내는 바와 같이 금속 저항부(17)는 전력 공급 경로(30)에 있어서 외부 접속용 범프(「외부 접속부」의 일례)(19)와 제2 전극층(12)의 제2 공급부(12G, 12V) 사이에 설치되어 있다. 상세하게는 금속 저항부(17)는 전원 전압용 전극 패드(「제2 공급부」의 일례)(12V)와 외부 접속용 범프(19) 사이 및 그라운드용 전극 패드(「제2 공급부」의 일례)(12G)와 외부 접속용 범프(19) 사이에 설치되어 있다.
또한 외부 접속부는 외부 접속용 범프(19)에 한정되지 않는다. 예를 들면 반도체 장치(100A)가 박막 커패시터부(1)의 하부에 LSI 칩(2)의 전극 피치를 넓히는 중간 기판을 구비하는 경우, 외부 접속부는 박막 커패시터부(1)와 중간 기판을 접속하기 위해서 중간 기판에 설치된 접속용 패드여도 된다.
실시형태 2에서의 전원 임피던스의 시뮬레이션 결과는 도 12(A), (B)에 표시된다. 실시형태 1과 마찬가지로 60MHz 부근에 발생하는 반공진점의 피크가 금속 저항부(17)의 저항값의 증가에 따라 저하하고, 그것에 따라 10MHz 이하의 전원 임피던스(Zs)가 상승한다. 또 실시형태 2의 구성에서는 1.3GHz 부근에 발생하는 반공진점의 피크는 그다지 저하하고 있지 않다.
5. 실시형태 2의 효과
도 12(A), (B)에 나타내는 바와 같이 금속 저항부(17)에 의해 전원 임피던스(Zs)가 저감 가능한 것이 시뮬레이션에 의해 확인되었다.
금속 저항부(17)는 외부 접속용 범프(19)와 박막 커패시터부(1) 사이, 상세하게는 외부 접속용 범프(19)와 제2 공급부(12G, 12V) 사이에 설치된다. 그 때문에 전력 공급 경로(30)를 짧게 형성할 수 있음과 아울러, 금속 저항부(17)의 접속 배선을 짧게 할 수 있다. 그것에 의해 금속 저항부(17)의 접속 배선에 따른 기생 인덕턴스 등의 생성을 억제할 수 있다. 또 금속 저항부(17)를 박막 커패시터부(1)의 제2 전극층의 제2 공급부(12G, 12V) 상에 스퍼터링 등의 박막 형성 기술을 사용하여 형성할 수 있다.
<실시형태 3>
이어서 실시형태 3을 도 13 내지 도 16을 참조하여 설명한다. 실시형태 3의 반도체 장치(100B)에서는 금속 저항부(17)에 상당하는 저항은 금속 저항층(17F)에 의해 구성되고, 도 14에 나타내는 바와 같이 박막 커패시터(10)(Cs)와 직렬로 접속되는 위치에 설치된다. 구체적으로는 금속 저항층(17F)은 도 16에 나타내는 바와 같이 박막 커패시터부(1)에 있어서 제3층인 유전체층(13) 상에 예를 들면 고저항의 금속 산화물의 스퍼터링에 의해 형성된다(도 16(D) 참조). 금속 저항층(17F)의 막두께는 0.01μm 내지 20μm 사이이다. 도 16(C), (D)에 나타내는 바와 같이 유전체층(13)의 평면 형상과, 금속 저항층(17F)의 평면 형상은 동일하다. 실시형태 3에서는 금속 저항층(17F) 상에 제5층으로서 제1 전극층(11)이 형성된다.
이 경우의 전원 임피던스(Zs)의 시뮬레이션 결과는 도 15(A), (B)에 표시된다. 금속 저항부(17)의 저항값의 증가에 따라 도 7에 비해 10GHz 이상의 고주파 영역에 있어서 전원 임피던스(Zs)가 1Ω 이하인 영역이 확장되는 것을 확인할 수 있었다.
6. 실시형태 3의 효과
금속 저항층(17F)에 의해 10GHz 이상의 고주파 영역에 있어서 전원 임피던스(Zs)가 1Ω 이하인 영역이 확장되는 것, 즉 전원 임피던스의 저감이 되는 것이, 시뮬레이션에 의해 확인되었다.
또 박막 커패시터(10)에 직렬로 접속된 저항(금속 저항층(17F))이 접속 배선 없이 형성된다고 할 수 있다. 또 금속 저항층(17F)을 스퍼터링 등의 박막 커패시터(10)를 형성하는 박막 형성 기술을 사용하여 형성할 수 있다.
<실시형태 4>
이어서 실시형태 4를 도 17 내지 도 20을 참조하여 설명한다. 도 19는 실시형태 4에 있어서의 박막 커패시터부(1C)의 구성을 확대하여 모식적으로 나타내는 것이다.
실시형태 4의 반도체 장치(100C)에서는 실시형태 1의 원환 형상(박판 형상)의 금속 저항부(17)와, 실시형태 3의 금속 저항층(17F)을 조합한 것이다. 즉, 실시형태 4에서는 도 17 및 도 18에 나타내는 바와 같이 금속 저항부(17)와, 금속 저항층(17F)의 쌍방이 설치되어 있다. 저항값은 각각 1Ω이다. 이 경우의 전원 임피던스(Zs)의 시뮬레이션 결과는 도 20에 표시된다. 각 저항값이 1Ω인 경우에 있어서, 실시형태 1에 있어서 금속 저항부(17)가 2Ω인 경우와 마찬가지의 전원 임피던스 특성이 얻어지는 것을 확인할 수 있다. 즉, 60MHz 부근에 발생하는 반공진점의 피크를 금속 저항부(17)가 2Ω인 경우와 동일 정도로 저하시킬 수 있음과 아울러, 1.3GHz 부근에서의 반공진의 발생을 억제할 수 있다. 또한 10MHz 이하에서의 전원 임피던스 특성은 도 6(A)과 동일 정도가 된다.
7. 실시형태 4의 효과
금속 저항층(17F)에 의해 박막 커패시터(10)에 직렬로 접속된 저항이 접속 배선 없이 형성된다고 할 수 있다. 또 전력 공급 경로(30)에 형성된 금속 저항부(17)에 이 금속 저항층(17F)을 추가함으로써, 금속 저항부(17)만에 의한 전원 임피던스의 저감 효과가 보강되는 것이 확인되었다. 또 박막 커패시터(10)에 직렬로 접속되는 저항(금속 저항층(17F))을 스퍼터링 등의 박막 커패시터(10)를 형성하는 박막 형성 기술을 사용하여 형성할 수 있다.
<다른 실시형태>
본 발명은 상기 기술 및 도면에 의해 설명한 실시형태에 한정되는 것이 아니며, 예를 들면 다음과 같은 실시형태도 본 발명의 기술적 범위에 포함된다.
(1) 실시형태 1에 있어서 금속 저항부(17)는 반도체 집적 회로(2)의 범프 탑재면(2S)과 박막 커패시터부(1) 사이에 설치될 때, 범프(22)와 제1 전극층(11)의 제1 공급부(11G, 11V) 사이에 설치되는 예를 나타냈지만, 이것에 한정되지 않는다. 예를 들면 금속 저항부(17)는 범프(22)와 제2 전극층(12)의 제2 공급부(12G, 12V) 사이에 설치되어도 된다. 즉, 금속 저항부(17)는 반도체 집적 회로(2)의 범프 탑재면(2S)과 박막 커패시터부(1) 사이에 설치될 때, 범프(22)와 제1 공급부(11G, 11V) 사이 및 범프(22)와 제2 공급부(12G, 12V) 사이의 적어도 일방에 설치되면 된다.
또 실시형태 1에 있어서 금속 저항부(17)는 제1 전극층(11)의 제1 공급부(11G, 11V)의 어느 일방에만 설치되어도 된다. 즉, 전력 공급 경로(30)에 설치되는 금속 저항부(17)의 개수는 임의이다.
(2) 실시형태 1에 있어서 또한 금속 저항부(17)는 반도체 집적 회로(2)의 범프 탑재면(2S)과 박막 커패시터부(1) 사이에 설치될 때, LSI 칩(2)의 전원용 패드(제1 전원 패드)(21V) 및 그라운드용 패드(제2 전원 패드)(21G)에 설치되도록 해도 된다. 이 경우에도 전력 공급 경로(30)를 짧게 형성할 수 있음과 아울러, 금속 저항부(17)의 접속 배선을 최단으로 할 수 있다. 그것에 의해 금속 저항부(17)의 접속 배선에 따른 기생 인덕턴스 등의 생성을 억제할 수 있다. 즉, LSI 칩(2)의 고속 동작시에 있어서 노이즈의 발생을 억제하면서 전원 임피던스를 저감시킬 수 있다.
(3) 실시형태 2에 있어서 금속 저항부(17)는 외부 접속용 범프(19)와 박막 커패시터부(1) 사이에 설치될 때, 외부 접속용 범프(19)와 제2 전극층(12)의 제1 공급부(12G, 12V) 사이에 설치되는 예를 나타냈지만, 이것에 한정되지 않는다. 예를 들면 금속 저항부(17)는 외부 접속용 범프(19)와 제1 전극층(11)의 제1 공급부(11G, 11V) 사이에 설치되어도 된다. 즉, 금속 저항부(17)는 외부 접속용 범프(19)와 박막 커패시터부(1) 사이에 설치될 때, 외부 접속용 범프(19)와 제1 공급부(11G, 11V) 사이 및 외부 접속용 범프(19)와 제2 공급부(12G, 12V) 사이의 적어도 일방에 설치되면 된다.
또 실시형태 2에 있어서 금속 저항부(17)는 제2 전극층(12)의 제2 공급부(12G, 12V)의 어느 일방에만 설치되어도 된다. 즉, 전력 공급 경로(30)에 설치되는 금속 저항부(17)의 개수는 임의이다. 또한 실시형태 2에 있어서 실시형태 4의 금속 저항층(17F)을 추가로 설치해도 된다.
(4) 실시형태 3 및 실시형태 4에 있어서 금속 저항층(17F)이 유전체층(13) 상에 형성되는, 즉 금속 저항층(17F)이 제1 전극층(11)과 유전체층(13) 사이에 형성되는 예를 나타냈지만 이것에 한정되지 않는다. 금속 저항층(17F)이 제2 전극층(12) 상에 형성되는, 즉 금속 저항층(17F)이 제2 전극층(12)과 유전체층(13) 사이에 형성되도록 해도 된다.
(5) 상기 각 실시형태에 있어서는 반도체 장치(100)의 구성으로서 박막 커패시터부(1)와 LSI 칩(2)을 포함하는 구성을 나타냈지만 이것에 한정되지 않는다. 반도체 장치(100)는 예를 들면 박막 커패시터부(1)의 하부에 LSI 칩(2)의 전극 피치를 넓히는 중간 기판을 구비해도 된다.
(6) 상기 각 실시형태에 있어서는 반도체 장치(100)의 구성으로서 박막 커패시터부(1)와 LSI 칩(2)을 포함하는 구성을 나타냈지만 이것에 한정되지 않는다. 반도체 장치(100)는 예를 들면 박막 커패시터부(1)의 하부에 LSI 칩(2)의 전극 피치, 바꾸어 말하면 범프(22)의 피치를 넓히는 중간 기판을 구비해도 된다.
(7) 상기 각 실시형태에 있어서는 박막 커패시터부(1)의 평면 형상이 LSI 칩(2)의 평면 형상과 동일한 예를 나타냈지만, 이것에 한정되지 않는다. 박막 커패시터부(1)의 평면 형상은 LSI 칩(2)의 평면 형상보다 커도 된다.
(8) 상기 각 실시형태에 있어서는 제1 전극층(11)을 정극성의 전원 전압이 인가되는 전극으로 하고, 제2 전극층(12)을 부극성의 전원 전압(그라운드 전압)이 인가되는 전극으로 했지만, 이것에 한정되지 않고 그 반대여도 된다. 즉, 제1 전극층(11)을 그라운드 전압이 인가되는 전극으로 하고, 제2 전극층(12)을 정극성의 전원 전압이 인가되는 전극으로 해도 된다.
1…박막 커패시터부 2…LSI 칩(반도체 집적 회로)
2S…범프 탑재면, …외부 접속 패드
19…마이크로 땜납 볼 10…박막 커패시터
11…제1 전극층 11G, 11V…제1 공급부
12…제2 전극층 12G, 12V…제2 공급부
13…유전체층 17…금속 저항부
17F…금속 저항층 22…범프
21G…그라운드용 패드(제2 전원 패드)
21V…전원용 패드(제1 전원 패드)
30…전력 공급 경로
100…반도체 장치

Claims (12)

  1. 범프 탑재면을 가지는 반도체 집적 회로와, 상기 범프 탑재면에 범프에 의해 접속되는 박막 커패시터부를 구비한 반도체 장치로서,
    상기 반도체 집적 회로는
    상기 범프 탑재면에 형성되고, 일방의 극성의 전원 전압이 인가되는 제1 전원 패드와,
    상기 범프 탑재면에 형성되고, 타방의 극성의 전원 전압이 인가되는 제2 전원 패드
    를 포함하고,
    상기 박막 커패시터부는
    상기 제1 전원 패드에 상기 범프를 통하여 접속되는 제1 전극층과,
    상기 제2 전원 패드에 상기 범프를 통하여 접속되는 제2 전극층과,
    상기 제1 전극층과 상기 제2 전극층 사이에 형성된 유전체층
    을 포함하고,
    이 반도체 장치는
    상기 반도체 집적 회로에 전력을 공급하는 전력 공급 경로와,
    상기 전력 공급 경로 중에 설치되고, 상기 제1 전극층 및 제2 전극층의 체적저항률보다 높은 체적저항률을 가지는 금속계 고저항 재료로 이루어지는 박판 형상의 금속 저항부
    를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 전력 공급 경로는 상기 제1, 제2 전원 패드, 상기 범프 및 상기 박막 커패시터부를 포함하고,
    상기 금속 저항부는 상기 반도체 집적 회로의 상기 범프 탑재면과 상기 박막 커패시터부 사이에 설치되는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제1 전극층은 상기 전력 공급 경로를 구성하고, 상기 범프와 전기적으로 접속되는 제1 공급부를 포함하고,
    상기 제2 전극층은 상기 전력 공급 경로를 구성하고, 상기 범프와 전기적으로 접속되는 제2 공급부를 포함하고,
    상기 금속 저항부는 상기 범프와 상기 제1 공급부 사이 및 상기 범프와 상기 제2 공급부 사이의 적어도 일방에 설치되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 금속 저항부는 상기 제1 전원 패드 및 상기 제2 전원 패드에 설치되는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 박막 커패시터부를 상기 반도체 집적 회로와 반대측에 있어서 외부에 전기적으로 접속하는 외부 접속부를 추가로 구비하고,
    상기 전력 공급 경로는 상기 제1, 제2 전원 패드, 상기 범프, 상기 박막 커패시터부 및 상기 외부 접속부를 포함하고,
    상기 금속 저항부는 상기 외부 접속부와 상기 박막 커패시터부 사이에 설치되는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제1 전극층은 상기 전력 공급 경로를 구성하고, 상기 범프와 전기적으로 접속되는 제1 공급부를 포함하고,
    상기 제2 전극층은 상기 전력 공급 경로를 구성하고, 상기 범프와 전기적으로 접속되는 제2 공급부를 포함하고,
    상기 금속 저항부는 상기 외부 접속부와 상기 제1 공급부 사이 및 상기 외부 접속부와 상기 제2 공급부 사이의 적어도 일방에 설치되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 금속 저항부는 70μΩ·cm 이상의 체적저항률을 가지는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 박막 커패시터부는
    상기 제1 전극층과 상기 유전체층 사이 또는 상기 제2 전극층과 상기 유전체층 사이에 형성되고, 상기 제1 전극층 및 제2 전극층의 체적저항률보다 높은 체적저항률을 가지는 금속계 고저항 재료로 이루어지는 금속 저항층을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 금속 저항층은 70μΩ·cm 이상의 체적저항률을 가지는 것을 특징으로 하는 반도체 장치.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 박막 커패시터부는 상기 반도체 집적 회로의 평면 형상과 동일한 평면 형상을 가지는 것을 특징으로 하는 반도체 장치.
  11. 범프 탑재면을 가지는 반도체 집적 회로와, 상기 범프 탑재면에 범프에 의해 접속되는 박막 커패시터부를 구비한 반도체 장치로서,
    상기 반도체 집적 회로는
    상기 범프 탑재면에 형성되고, 일방의 극성의 전원 전압을 인가하는 제1 전원 패드와,
    상기 범프 탑재면에 형성되고, 타방의 극성의 전원 전압을 인가하는 제2 전원 패드
    를 포함하고,
    상기 박막 커패시터부는
    상기 제1 전원 패드에 상기 범프를 통하여 접속되는 제1 전극층과,
    상기 제2 전원 패드에 상기 범프를 통하여 접속되는 제2 전극층과,
    상기 제1 전극층과 상기 제2 전극층 사이에 형성된 유전체층과,
    상기 제1 전극층과 상기 유전체층 사이 또는 상기 제2 전극층과 상기 유전체층 사이에 형성되고, 상기 제1 전극층 및 제2 전극층의 체적저항률보다 높은 체적저항률을 가지는 금속계 고저항 재료로 이루어지는 금속 저항층
    을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 금속 저항층은 70μΩ·cm 이상의 체적저항률을 가지는 것을 특징으로 하는 반도체 장치.
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