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KR101668885B1 - Ｅｓｄ 보호 소자 - Google Patents

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KR101668885B1
KR101668885B1 KR1020110065609A KR20110065609A KR101668885B1 KR 101668885 B1 KR101668885 B1 KR 101668885B1 KR 1020110065609 A KR1020110065609 A KR 1020110065609A KR 20110065609 A KR20110065609 A KR 20110065609A KR 101668885 B1 KR101668885 B1 KR 101668885B1
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KR
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silicide
gate
connection portion
drain region
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김태훈
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매그나칩 반도체 유한회사
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Abstract

ESD 보호 소자가 개시된다. 본 ESD 보로 소자는 소스 영역, 게이트 및 드레인 영역이 나란히 배치된 MOS 트랜지스터, 소스 영역의 표면 상에 형성되는 제1 실리사이드, 드레인 영역의 표면 상에 형성되는 제2 실리사이드, 제1 실리사이드 상에 형성되는 제1 연결부 및 제2 실리사이드 상에서, 제1 연결부와 대향하지 않도록 형성되는 제2 연결부를 포함하며, 제1 실리사이드는 소스 영역 상에서 제2 연결부와 대향하는 영역까지 확장되어 형성되며, 제2 실리사이드는 드레인 영역 상에서 제1 연결부와 대향하는 영역까지 확장되어 형성된다.

Description

ＥＳＤ 보호 소자{ESD protection circuit}
본 발명은 정전기 방전(Electro-Static Discharge : ESD) 보호 소자에 관한 것으로, 더욱 상세하게는 정전기 스트레스 전류(ESD stress current)로부터 내부 회로를 보호하는 ESD 보호 소자에 관한 것이다.
일반적으로, 정전기 방전 (Electro-Static Discharge : ESD) 보호 회로는 대전 된 인체나 기계로부터 반도체 소자 내부로 유입되는 정전기 스트레스 전류(ESD stress current)에 의한 내부 회로의 손상을 방지하기 위해, 반도체 소자 내의 입출력 패드 및 전원/접지 패드와 내부 회로 사이에 설치된다.
시스템 온 칩(system on chip)에 따라 집적도가 높아질수록 ESD 보호 소자가 차지하는 면적은 반도체 칩의 전체 크기를 결정함에 있어 큰 비중을 차지한다. 또한, ESD 보로 회로는 칩의 성능을 결정하는 중요한 요인으로 작용한다는 점에서, ESD 보호 소자의 중요성은 점점 높아지고 있다.
많은 경우, ESD 보호 소자는 게이트와 소스 그리고 벌크를 하나로 연결하여 이를 접지 전압 노드인 Vss에 연결한 N-형 MOSFET(gate grounded N-type MOSFET : GGNMOS)을 사용하며, 접지 라인(Vss) 및 전원 라인(Vdd)은 컨택(contact)를 통해 소스 및 드레인에 각각 연결된다. 이때, 정상적으로는 드레인 및 소스 영역 내에 컨택을 배치하고 컨택 저항을 낮추기 위하여 컨택 주위에 실리사이드(silicide)를 형성하게 된다.
반도체 칩 축소에 대해 경쟁하고 있는 분위기에서 전원 및 접지 라인이 형성되는 영역의 면적을 아끼기 위하여 GGNMOS 상부로 전원 라인과 접지 라인을 배치할 경우, 소스 및 드레인의 일부 영역에만 컨택이 배치되고 컨택 주위에 실리사이드를 형성하기 때문에, 서로 마주보는 최소 거리의 컨택를 통해서만 전류 패스(current path)가 형성된다.
이에 따라, ESD 스트레스 전류가 특정 컨택으로 집중되어 ESD 소자가 조기에 파괴됨으로써, 반도체 칩 외부로 ESD 스트레스 전류가 원활히 빠져나가지 못해 스펙(specification)이 요구하는 ESD 수준이 저하되는 문제가 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, 반도체 소자에 유입되는 ESD 스트레스 전류를 외부로 방출하기 위한 ESD 보호 소자를 제공하기 위함이다.
상기 목적을 달성하기 위한 본 발명에 따른, ESD 보호 소자는 소스 영역, 게이트 및 드레인 영역이 나란히 배치된 MOS 트랜지스터, 상기 소스 영역의 표면 상에 형성되는 제1 실리사이드, 상기 드레인 영역의 표면 상에 형성되는 제2 실리사이드, 상기 제1 실리사이드 상에 형성되는 제1 연결부 및 상기 제2 실리사이드 상에서, 상기 제1 연결부와 대향하지 않도록 형성되는 제2 연결부를 포함하며, 상기 제1 실리사이드는 상기 소스 영역 상에서 상기 제2 연결부와 대향하는 영역까지 확장되어 형성되며, 상기 제2 실리사이드는 상기 드레인 영역 상에서 상기 제1 연결부와 대향하는 영역까지 확장되어 형성된다.
이 경우, 상기 MOS 트랜지스터의 표면과 이격되어, 상기 소스 영역, 상기 게이트 및 상기 드레인 영역의 배치 방향과 수직한 방향으로 나란하게 배치되는 제1 메탈부 및 제2 메탈부를 더 포함하며, 상기 제1 연결부 및 제2 연결부는 상기 제1 메탈부 및 제2 메탈부에 각각 연결될 수 있다.
이 경우, 상기 제1 메탈부는, 접지 단자에 연결되며, 상기 제2 메탈부는, ESD 스트레스 전류(stress current)가 유입되는 전원 단자에 연결될 수 있다.
한편, 상기 제1 메탈부 및 제2 메탈부는, 적어도 0.23μm 이상 서로 이격되어 배치될 수 있다.
한편, 상기 제1 메탈부 및 상기 제2 메탈부와 상기 MOS 트랜지스터 사이에 배치되는 절연층를 더 포함할 수 있다.
이 경우, 상기 제1 연결부 및 제2 연결부 각각은, 상기 절연층을 관통하는 적어도 하나의 컨택(contact)을 포함할 수 있다.
한편, 상기 제1 실리사이드는 상기 소스 영역의 경계로부터 일정 범위의 소스 영역이 노출되도록 상기 소스 영역의 중심부를 기준으로 소정 크기로 형성되고, 상기 제2 실리사이드는 상기 드레인 영역의 경계로부터 일정 범위의 드레인 영역이 노출되도록 상기 드레인 영역의 중심부를 기준으로 소정 크기로 형성될 수 있다.
한편, 상기 제2 연결부와 상기 게이트 사이의 간격은 상기 제1 연결부와 상기 게이트 사이의 간격보다 넓은 것이 바람직하다.
한편, 상기 제1 연결부는, 상기 게이트로부터 0.11μm 내지 1μm 만큼 이격되어 형성되며, 상기 제2 연결부는, 상기 게이트로부터 1μm 내지 5μm 만큼 이격되어 형성될 수 있다.
한편, 상기 제1 메탈부와 제2 메탈부는, 동일한 층에 배치될 수 있다.
한편, 상기 MOS 트랜지스터는, 게이트-접지(gate-grounded) NMOS 트랜지스터임이 바람직하다.
한편, 상기 드레인 영역의 하부에 상기 드레인 영역과 다른 타입의 도펀트를 주입하여 형성된 임플란트(implant) 영역을 더 포함할 수 있다.
한편, 상기 MOS 트랜지스터는, 고전압 게이트-접지(high voltage gate-grounded) NMOS 트랜지스터임이 바람직하다.
이 경우, 상기 드레인 영역 상에 저농도 불순물 도핑으로 형성된 제1 드리프트 영역 및 상기 소스 영역 상에 저농도 불순물 도핑으로 형성된 제2 드리프트 영역을 더 포함할 수 있다.
이 경우, 상기 제1 드리프트 영역은, 상기 드레인 영역과 동일한 도펀트 타입을 가지며, 상기 제2 드리프트 영역은, 상기 소스 영역과 동일한 도펀트 타입을 가질 수 있다.
한편, 상기 제1 드리프트 영역 상에 상기 제1 드리프트 영역과 다른 타입의 도펀트를 주입하여 형성된 임플란트 영역을 더 포함할 수 있다.
이 경우, 상기 로직웰 임플란트 영역은, 상기 제1 드리프트 영역 내에 서로 다른 에너지로 불순물을 다단계 이온주입하여 형성된 레트로그레이드 웰일 수 있다.
한편, 상기 MOS 트랜지스터는 2개 이상의 게이트를 포함하는 멀티 핑거(multi finger) 구조임이 바람직하다.
한편, 상기 게이트는, 상기 게이트 상에 형성된 실리사이드 영역을 포함할 수 있다.
이에 따라, 본 발명의 다양한 실시 예에 따르면 ESD 스트레스 전류를 반도체 소자의 외부로 방출할 수 있어, 외부 정전기로부터 내부회로를 보호할 수 있게 된다.
도 1은 본 발명의 일 실시 예에 따른 ESD 보호 소자에서 ESD 스트레스 전류의 흐름을 설명하기 위한 평면도,
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 전체적인 ESD 보호 소자의 평면도,
도 3 내지 도 7은 본 발명의 일 실시 예에 따른 ESD 보호 소자의 구조를 설명하기 위한 도면,
도 8은 본 발명의 일 실시 예에 따른 ESD 보호 소자의 측정 결과를 나타낸 그래프,
도 9a은 ESD 보호 소자의 동작을 설명하기 위한 회로,
도 9b는 ESD 보호 소자가 GGNOMS에 의해 구현되는 경우, 전압 및 전류의 관계를 나타낸 그래프,
도 10은 본 발명의 다른 실시 예에 따른 ESD 보호 소자의 단면도 그리고,
도 11a 내지 도 12b는 본 발명의 다른 실시 예에 ESD 보호 소자를 설명하기 위한 도면이다.
이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시 예에 따른 ESD 보호 소자에서 ESD 스트레스 전류의 흐름을 설명하기 위한 평면도이다.
도 1에 도시된 ESD 보호 소자는 1-8V 범위의 동작 전압을 갖는 저전압(low voltage) 소자에 사용되는 ESD 보호 소자로서, 특히, 1.8V, 3,3V, 5V에서 사용될 수 있다. 그리고, 저전압(low voltage) 소자에 사용되는 CMOS 공정을 그대로 사용하면서 ESD 보호 소자를 제조할 수 있다.
도 1을 참조하면, 설명의 편의를 위해 소스 영역(130) 및 드레인 영역(140)에 각각 연결된 제1 메탈부(도 2b의 110) 및 제2 메탈부(도 2b의 120)는 도시하지 않았으며, 화살표의 방향은 ESD 스트레스 전류(ESD stress current)의 흐름을 나타낸다.
드레인 영역(140)의 제2 연결부(170)로 ESD 스트레스 전류가 유입되면, 제2 연결부(170)가 존재하는 드레인 영역과 제1 연결부(160)가 존재하는 소스 영역 사이에 BJT 전류 패스(BJT current path)가 형성되어, 유입된 ESD 스트레스 전류는 소스 영역(130)의 제1 연결부(160)를 통해 외부로 방출된다.
이때, 본 발명과 같이, 제1 연결부(160)를 둘러싸고 있는 영역(181) 및 확장 영역(183)이 모두 포함되도록 제1 실리사이드(180)를 소스 영역(130) 상에 형성하고, 제2 연결부(170)를 둘러싸고 있는 영역(191) 및 확장 영역(193)이 모두 포함되도록 제2 실리사이드(190)를 드레인 영역(140) 상에 형성하면, 보다 넓은 BJT 전류 패스를 형성할 수 있게 된다.
이는 소스 영역(130) 및 드레인 영역(140) 사이의 전류 병목 현상을 개선하여 활성 영역(105)으로 형성된 소자의 폭(width)을 충분히 활용할 수 있게 하여, ESD 스트레스 전류를 더 쉽게 외부로 방출될 수 있게 된다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 전체적인 ESD 보호 소자의 평면도이다. 먼저, 도 2a를 참조하면, ESD 보호 소자(100)는 소스 영역(130), 드레인 영역(140), 게이트(150), 제1 연결부(160), 제2 연결부(170), 제1 실리사이드(180) 및, 제2 실리사이드(190)를 포함한다.
한편, 본 실시 예에 따른 ESD 보호 소자는 2개 이상의 게이트를 이용한 멀티 핑거(multi finger) 형태로 구현될 수 있다.
또한, ESD 보호 소자는 게이트-접지 NMOS(gate-grounded N-type metal oxide semicondector : GGNMOS) 트랜지스터일 수 있다. 이 경우, 기판은 통상의 실리콘 기판으로 붕소(Boron), 인듐(Indium)과 같은 p-타입의 도핑으로 도핑될 수 있으며, 1E12 내지 1E14(ion/cm2)만큼 이온 주입되어 P-웰(P-well)이 형성될 수 있다.
게이트(150)는 도핑 영역을 전기적으로 연결하기 위한 구성으로, 게이트 전극(미도시), 게이트 산화물(미도시) 및 게이트 스페이서(미도시) 등을 포함할 수 있다.
그리고, 게이트(150)는 게이트 컨택(155)을 통해 제1 메탈부(110)에 연결될 수 있으며(도 2b 참조), 게이트(150)의 표면상에는 게이트 컨택(155)과의 접촉 저항을 줄이기 위한 실리사이드 영역(153)이 형성될 수 있다.
여기서, 게이트 컨택(155)의 위치는 게이트(150)와 STI 영역(107)이 겹치는 부분에 위치하는 것이 바람직하다. 즉, 도 2a에 도시된 바와 같이, 게이트 컨택(155)은 게이트(150)의 끝부분에 위치한다. 이는, 게이트 컨택의 위치가 활성 영역(105)과 게이트가 겹치는 영역에 형성될 경우, 게이트 누설 전류 문제가 발생할 수 있기 때문이다.
그리고, 게이트의 양측으로, 소스 영역(130) 및 드레인 영역(140)이 각각 배치될 수 있다. 즉, 소스 영역(130), 게이트(150) 및 드레인 영역(140)이 나란히 배치되어 MOS 트랜지스터를 구성한다.
소스 영역(130)은 게이트 일 측에, 기판의 표면상으로 제1 도핑 타입의 도핑이 주입되어 형성된다. 본 실시 예에서 ESD 보호 소자가 GGNMOS 트랜지스터인 경우, 소스 영역(130)은 비소(Arsenic) 또는 인(Phosphorus)과 같은 n-타입 도핑을 1E14 내지 1E16(ion/cm2)만큼 이온 주입하여 형성될 수 있다.
드레인 영역(140)은 게이트 타 측에 기판의 표면상으로 제1 도핑 타입의 도핑이 주입되어 형성된다. 본 실시 예에서 드레인 영역(140)은 소스 영역(130)과 마찬가지로, 비소(Arsenic) 또는 인(Phosphorus)과 같은 n-타입 도핑을 1E14 내지 1E16(ion/cm2)만큼 이온 주입하여 형성될 수 있다.
제1 실리사이드(180)는 소스 영역(130)의 표면 상에 형성되며, 제2 실리사이드(190)는 드레인 영역(140)의 표면 상에 형성된다.
제1 실리사이드(180)는 소스 영역(130)의 경계로부터 일정 범위의 소스 영역이 노출되도록 소스 영역(130)의 중심부를 기준으로 소정 크기로 형성될 수 있다. 또한, 제2 실리사이드(190)도 드레인 영역(140)의 경계로부터 일정 범위의 드레인 영역이 노출되도록 드레인 영역(140)의 중심부를 기준으로 소정 크기로 형성될 수 있다.
제1 연결부(160)는 제1 실시사이드(180) 상에 형성되며, 소스 영역(130)과 메탈 배선(도 2b의 제1 메탈부(110))를 전기적으로 연결하는 소스 컨택용 연결부이다. 그리고, 제2 연결부(170)는 제1 실시사이드(190) 상에 형성되며, 드레인 영역(140)과 메탈 배선(도 2b의 제1 메탈부(120))를 전기적으로 연결하는 드레인 컨택용 연결부이다.
여기서, 제1 연결부(160) 및 제2 연결부(170) 각각은 제1 실리사이드(180) 및 제2 실리사이드(190)의 일부에만 각각 형성될 수 있다.
또한, 제2 연결부(170)는 제2 실리사이드(190) 상에서, 제1 연결부(160)와 대향하지 않도록 즉, 제1 연결부(160)와 마주보지 않도록 형성될 수 있다.
구체적으로, 도 2a에 도시된 바와 같이, 제1 연결부(160)와 제2 연결부(170)는 게이트(150)를 중심으로 서로 대응되지 않도록 즉, 서로 마주 보는 연결부가 존재하지 않도록 형성된다. 이는 한 개의 금속층을 사용해서 제1 메탈부(110)와 제 2 메탈부(120)를 형성하기 위함이다(도 2b 참조).
그러나, 제1 및 제2 실리사이드에 서로 마주보도록 제1 연결부와 제2 연결부를 형성하면 메탈에 대한 레이아웃(layout)이 변경되기 때문에, 도 2b와 같은 메탈 레이아웃을 사용할 수 없으며, 더 많은 면적을 필요로 한다.
제1 실리사이드(180)는 제1 연결부(160)를 둘러싸고 있는 영역(181)과 제1 연결부(160)가 형성되지 않은 확장 영역(183)을 포함할 수 있다. 제2 실리사이드(190)는 제2 연결부(170)를 둘러싸고 있는 영역(191)과 제2 연결부(170)가 형성되지 않은 확장 영역(193)을 포함한다.
즉, 제1 실리사이드(180)는 소스 영역 상에서 제2 연결부(170)와 대향하는 영역까지 확장되어 형성되며, 제2 실리사이드(190)는 드레인 영역 상에서 제1 연결부(160)와 대향하는 영역까지 확장되어 형성된다.
여기서 확장 영역(183, 193)을 포함하도록 형성되는 것은, 상술한 바와 같이, 메탈이 차지하는 면적이 최소화하여 한 개의 층으로 메탈 금속 레이아웃을 배치하기 위함이다.
또한, 확장 영역에 제1 및 제 2 연결부가 존재하지 않더라도 실리사이드에 의해 저항을 줄여 소스 영역(130)과 드레인 영역(140) 사이에 더 넓은 전류 패스(current path)를 형성하기 위함이다. 즉, ESD 스트레스 전류(ESD stress current)가 제2 메탈부(120)를 통해 제2 연결부(170)로 들어올 때, 높은 ESD 스트레스 전류를 빨리 소스 영역(130)으로 전파시켜야 하는데, 낮은 저항의 실리사이드에 의해 드레인 영역(140)에서 소스 영역(130)으로 전류가 빠르게 확산되는 이점이 있다.
비록, 제2 연결부(170)가 형성되어 있지 않은 확장영역(193)이라 하더라도, ESD 스트레스 전류는 낮은 저항을 갖는 실리사이드 확장 영역(193)까지 전파가 되며, 게이트 하단을 통해서 제1 연결부(160)가 형성된 소스 영역(130)에까지 전류가 전달된다. 그렇게 함으로써 제1 연결부(160)를 통해 빠르게 ESD 스트레스 전류가 접지 단자(ground line)으로 빠지게 된다. 마찬가지로 ESD 스트레스 전류가 제2 연결부(170)에서 제1 연결부(160)가 형성되어 있지 않은 소스용 제1 실리사이드 확장 영역(180)으로 빠르게 전달된 다음에 낮은 저항의 실리사이드를 통해 쉽게 제 1 연결부(160)로 ESD 스트레스 전류가 전달된다. 그리고 다시 제1 연결부(160)와 연결된 접지 단자(ground line)을 통해 빠져나가게 된다. 이와 같이 제1 및 제2 연결부가 형성되어 있지 않더라도, 낮은 저항의 실리사이드 확장 영역에 의해 ESD 스트레스 전류를 빠르게 접지 단자(ground line)로 처리할 수 있다. 그래서 낮은 저항의 실리사이드 확장영역을 형성하는 것이 필수적이다.
여기서, 제1 실리사이드(180) 및 제2 실리사이드(190)가 제1 연결부(160)를 둘러싸고 있는 영역(181) 및 제2 연결부(170)를 둘러싸고 있는 영역(191)에 형성되는 것은 제1 연결부(160) 및 제2 연결부(170)가 기판과의 접촉 저항을 각각 줄이기 위한 것이다.
한편, 제1 연결부(160)와 게이트(150) 사이의 간격(SCGS : Source Contact to Gate Spacing)은 제2 연결부(170)와 게이트(150) 사이의 간격(DCGS : Drain Contact to Gate Spacing)보다 작다. 일 예로, 제1 연결부(160)와 게이트(150)의 간격은 0.11μm 내지 1μm 이고, 제2 연결부(170)와 게이트(150)의 간격은 1μm 내지 5μm 일 수 있다.
이와 같이, DCGS를 SCGS 보다 넓게 설정하는 이유는, 드레인 영역(140)의 밸러스트(ballast) 저항을 올리기 위함이다. 그렇게 함으로써, 홀딩 전압(holding voltage, Vh)으로부터 thermal failure가 일어나는 전압(Vt2)의 기울기를 완만하게 할 수 있으며, 2개 이상의 게이트를 사용하는 멀티 핑거 구조에서 이렇게 하는 것이 필수적이다.
왜냐하면 밸러스트 저항이 올라가면 드레인을 차례로 작동시킬 수 있으며, 드레인 단으로 들어오는 ESD 스트레스 전류를 많은 영역(area)으로 빠르게 분산시킬 수 있기 때문이다.
DCGS 간격이 좁게 되면 그만큼 밸러스트 저항이 감소하여 여러 개의 드레인 영역이 순차적으로 온(ON)되어 작동할 수 있도록 각 드레인 영역 전압의 순차적 증가가 이루어질 수 없어 한 개의 드레인에서 ESD 스트레스 전류를 받게된다. 그렇게 되면 원하는 BJT 전류 특성을 얻을 수 없고, 한 군데에서 전류를 소화해야 하는 어려움이 발생한다.
다만, 제1 실리사이드(180) 및 제2 실리사이드(190)가 형성되는 크기는 CMOS 설계 규칙에 따른 minimum design rule에 따라 변경가능함은 물론이다.
이러한, 제1 및 제2 실리사이드(180, 190)는 실리콘 산화물 블로킹 레이어(silicon oxide blocking layer) 또는 실리콘 질화물 블로킹 레이어(silicon nitride blocking layer)를 사용하여 형성될 수 있다. 이는 제1 실리사이드(180) 및 제2 실리사이드(190)를 형성하고자 소스 영역(130) 및 드레인 영역(140) 상에 블로킹 레이어를 제거하는 것이다. 블로킹 레이어가 제거된 영역에 코발트(cobalt), 니켈(nickel) 또는, 티타늄(titanium) 금속을 증착하고 열처리를 수행하면, 제1 실리사이드(180) 및 제2 실리사이드(190)를 형성할 수 있게 된다.
그리고, 기판에는 P-웰보다 고농도로 도핑된 P-웰 탭(P-well tab)(101)이 형성될 수 있으며, P-웰 탭은 웰 컨택(well contact 또는 bulk contact)(103)을 통해 제1 메탈부(110)와 연결될 수 있다(도 2b 참조). 그리고 소스 영역(130)과 P-웰 탭(101)을 고립하기 위해 STI 영역(107)(또는 LOCOS영역)이 마련될 수 있다.
도 2b는 도 2a의 ESD 보호 소자에 제1 메탈부(110) 및 제2 메탈부(120)를 추가한 ESD 보호 소자의 평면도이다. 제1 메탈부(110) 및 제2 메탈부(120)는 게이트-접지(gate-grounded) NMOS 트랜지스터의 표면과 이격되어, 소스 영역(130), 게이트(150) 및 드레인 영역(140)의 배치 방향과 수직한 방향으로 나란하게 배치될 수 있다. 이 경우, 0.18 μm CMOS 설계 규칙(design rule)에서, 제1 메탈부(110) 및 제2 메탈부(120)는 동일한 층에서 적어도 0.23μm 이상 서로 이격되어 배치될 수 있다. 그리고, 제1 메탈부(110) 및 제2 메탈부(120) 각각의 폭은 15μm 내지 25μm가 될 수 있다.
다만, 여기서 제1 메탈부(110) 및 제2 메탈부(120)의 간격은 0.18 μm CMOS 설계 규칙(design rule)에 따른 것일 뿐, CMOS 설계 규칙에 따라 변경 가능함은 물론이다.
제1 메탈부(110)는 접지 단자(ground line, Vss)(미도시)에 연결되며, 제1 연결부(160)를 통해 소스 영역(130)과 전기적으로 연결된다. 한편, 제2 메탈부(120)는 ESD 보호 소자가 사용되는 반도체 소자(미도시)에 구동 전압을 공급하는 전원 단자(Vdd)(미도시)에 연결되며, 제2 연결부(170)를 통해 드레인 영역(140)과 전기적으로 연결된다.
한편, ESD 스트레스 전류는 전원 단자에 연결된 제2 메탈부(120)를 통해 ESD 보호 소자로 유입되며, ESD 보호 소자는 이러한 전류를 제1 메탈부(110)를 통해 접지 단자로 방출할 수 있다.
한편, 본 발명의 일 실시 예에 따른 ESD 보호 소자는 제1 메탈부(110) 및 제2 메탈부(120)와 GGNMOS 트랜지스터 사이에 배치되는 절연층을 더 포함할 수 있다. 절연층은 실리콘 산화물(silicon oxide) 또는 실리콘 질화물(silicon nitride)을 포함하는 절연체로 구성될 수 있다.
이에 따라, 절연층이 형성되면, 제1 연결부(160) 및 제2 연결부(170) 각각은 절연층을 관통하는 적어도 하나의 컨택(contact)을 포함할 수 있다.
한편, 도 2a 및 도 2b를 설명함에 있어서, ESD 보호 소자는 GGNMOS 트랜지스터인 것으로 하였으나, 반드시 이에 제한되는 것은 아니다. ESD 보호 소자는 NMOS 트랜지스터, PMOS 트랜지스터 및 GPPMOS 트랜지스터에 의해서도 구현가능하다.
일 예로, NMOS 트랜지스터로 구현 시, NMOS 트랜지스터에 채널(channel)이 형성되지 않도록 게이트 단자를 다른 단자에 연결되는 형태로 구현할 수 있다. 또한, ESD 보호 소자로 동작할 수 있다면, 소스 단자 및 게이트 단자와 접지 단자 사이에 저항 등과 같은 수동 소자가 연결되어도 무방하다.
한편, 도 2a 및 도 2b를 설명함에 있어서, 제1 메탈부(110) 및 제2 메탈부(120)는 서로 평행하며, 게이트(150) 배열 방향과 수직한 방향으로 배치된 것으로 도시하였지만, 반드시 이에 한정되는 것은 아니다. 서로 이격되기만 한다면, 제1 메탈부(110)와 제2 메탈부(120)는 평행하지 않으며 게이트(150)와 일정한 각도를 이루며 배치될 수도 있다.
한편, 도 2a 및 도 2b를 설명함에 있어서, 제1 연결부(160) 및 제2 연결부(170)는 소스 영역(130) 및 드레인 영역(140)에서 각각 3개씩 형성되는 것으로 도시하였지만, 이는 0.18μm CMOS 설계 규칙에서의 일 예에 불과하다. 실리사이드 공정이 이용되는 기술에서 0.35 μm 이하의 CMOS 설계 규칙에 따라, 제1 연결부(160) 및 제2 연결부(170)의 개수는 변경되어 적용될 수 있음은 물론이다.
또한, 도 2a 및 도 2b를 설명함에 있어서, 제1 연결부(160) 및 제2 연결부(170)의 형상이 사각형인 것으로 도시하였지만, 이 역시 일 예에 불과하다. 제1 메탈부(110) 및 제2 메탈부(120)를 제1 실리사이드(180) 및 제2 실리사이드(190)에 각각 전기적으로 연결할 수 있다면, 제1 연결부(160) 및 제2 연결부(170)의 형상은 원형 뿐만 아니라 다른 다각형으로 형성되어도 무방하다.
그리고, 도 2a 및 도 2b를 설명함에 있어서, 제1 실리사이드(180) 및 제2 실리사이드(190)의 형상이 사각형인 것으로 도시되었지만 일 예에 불과하며, 소스 영역(130) 및 드레인 영역(140) 상에서 원형 및 다른 다각형의 형상으로 구성되어도 무방하다.
도 3 내지 도 7은 본 발명의 일 실시 예에 따른 ESD 보호 소자의 구조를 설명하기 위한 도면이다. 도 3은 도 2b에 도시된 도면과 동일하며, 도 4 내지 도 7은 도 3에 도시된 ESD 보호 소자의 단면도로, 도 4는 A-A' 방향, 도 5는 B-B' 방향, 도 6은 C-C' 방향 및 도 7은 D-D' 방향의 단면도를 각각 도시한다.
도 4 내지 도 7을 참조하면, p-타입으로 도핑된 기판(P-웰)에 N-active 영역(소스 영역(130) 및 드레인 영역(140)) 및 게이트(150)가 존재하며, N-active 영역 상에 제1 및 제2 실리사이드(180, 190)가 각각 형성되어 있다.
그리고, 기판과 이격되어 제1 메탈부(110) 및 제2 메탈부(120)가 형성되며, 이들은 접지 단자(Vss)(미도시) 및 전원 단자(Vdd)(미도시)에 각각 연결된다.
제1 실리사이드(180)는 소스 영역(130)에서, 제1 연결부(160)를 둘러싸고 있는 영역(181) 및 제1 연결부(160)가 형성되지 않은 확장 영역(183)을 포함하여 형성될 수 있다. 제1 연결부(160)와 게이트(150)와의 간격은 0.11μm 내지 1μm이다.
또한, 제1 실리사이드(180)는 제1 연결부(160)를 통해 제1 메탈부(110)에 연결되며, 제1 연결부(170)는 제1 실리사이드(180)의 경계로부터 0.2μm만큼 이격되어 형성될 수 있다.
제2 실리사이드(190)는 드레인 영역(140)에서, 제2 연결부(170)를 둘러싸고 있는 영역(191) 및 제2 연결부(170)가 형성되지 않은 확장 영역(193)을 포함하여 형성될 수 있다. 제2 연결부(170)와 게이트(150)의 간격은 1μm 내지 5μm이다.
또한, 제2 실리사이드(190)는 제2 연결부(170)를 통해 제2 메탈부(120)에 연결되며, 제2 연결부(170)는 제2 실리사이드(190)의 경계로부터 0.2μm만큼 이격되어 형성될 수 있다.
이처럼, 제1 실리사이드(180) 및 제2 실리사이드(190)를 확장 영역(183, 193)까지 형성하는 것은 상술한 바와 같이, 실리사이드에 의해 저항을 줄여 소스 영역(130)과 드레인 영역(140) 사이에 더 넓은 전류 패스(current path)를 형성하기 위함이다.
한편, 상술한 바와 같이, 소스 영역(130) 및 드레인 영역(140)의 일정한 영역 내에서 제1 및 제2 실리사이드(180, 190)가 각각 형성된다(Non-silicide 영역 존재). 이는 모든 소스 영역(130) 및 드레인 영역(140)을 실리사이드화하면 멀티 핑거 트리거(multi finger trigger)가 발생되지 않아 면적 대비 특성 효율이 떨어지기 때문이다.
한편, 제2 실리사이드(190)는 제1 실리사이드(180)보다 게이트(150)에서 멀리 떨어져서 형성될 수 있으며, 이는 제2 실리사이드(190)가 존재하는 드레인 영역(140)으로 ESD 스트레스 전류가 들어오기 때문이다. 이를 통해, 높은 강인함(high robustness)을 얻으며 밸러스팅 저항(Ballasting Resistance)으로 인접 핑거의 NPN(또는 PNP)을 일정하게 턴온(turn on)할 수 있다.
게이트(150)는 게이트 컨택(155)을 통해 제1 메탈부(110)에 연결되며, 게이트 컨택(155)과 접촉 저항을 줄이기 위해서 실리사이드(153)가 게이트(150) 상에 형성될 수 있다.
P-웰 탭(101)은 웰-컨택(well contact 또는 bulk contact)(103)을 통해 제1 메탈부(120)에 연결되며, STI 영역(또는 LOCOS영역)(107)에 의해 소스 영역(130)과 격리될 수 있다. 도 2b에 도시된 바와 같이, 게이트 컨택, 소스 컨택용 제1 연결부 및 P-웰 컨택(103) 모두 제1 메탈부를 통해 그라운드 라인(ground line)으로 연결될 수 있으며, 따라서, Gate-grounded NMOS 용 ESD 보호 소자가 형성되는 것이다.
한편, 제1 메탈부(110)와 제2 메탈부(120)는 동일한 레이어에 배치되므로, 0.18 μm CMOS 설계 규칙에서는 최소 거리가 0.23 μm 이상 되어야 한다. 그리고 제1 메탈부(110)와 제2 메탈부(120)는 접지 단자 또는 전원 단자로 사용하기 때문에, 폭은 약 15 내지 25μm가 될 수 있다. 하지만, 이들 수치는 0.18μm CMOS 설계 규칙에서의 일 예에 불과할 뿐, 0.3 내지 0.35μm CMOS 설계 규칙에서 변경될 수 있음은 물론이다.
도 8은 본 발명의 일 실시 예에 따른 ESD 보호 소자에서 측정된 결과를 나타낸 그래프이다. 이를 위해, GGNMOS의 TLP(transmission line pulse)을 측정하였으며, 실리사이드 비확장 GGNMOS는 소스 및 드레인의 일부 영역에만 실리사이드(silicide)를 형성한 경우의 결과이며, 실리사이드 확장 GGNMOS는 본 발명의 일 실시 예에 따라 실리사이드를 제1 연결부 및 제2 연결부가 존재하지 않는 부분까지 확장한 경우의 결과를 나타낸다.
도 8을 참조하면, 소스 및 드레인의 일부 영역에만 실리사이드를 형성한 경우(실리사이드 비확장 GGNMOS)에는 ESD 특성 열화 현상이 발생하는 것을 알 수 있다. 이는 일부에만 BJT 전류 패스가 형성되기 때문이다.
하지만, 실리사이드 영역을 제1 연결부 및 제2 연결부가 존재하지 않는 부분까지 확장한 경우(실리사이드 확장 GGNMOS)에는 ESD 열화 현상이 발생하지 않는 결과가 도출됨을 알 수 있다.
도 9a는 ESD 보호 소자의 동작을 설명하기 위한 회로도이며, GGNMOS에 의해 구현되는 ESD 보호 소자가 도시되었다.
입력 패드(210)로부터 외부 ESD 스트레스 전류가 들어오면, 내부회로(220) 앞에 있는 높은 저항에 의해 ESD 스트레스 전류가 ESD 보호 소자(230)를 거치게 된다. 그렇게 되면, GGNMOS의 드레인 영역으로 전류가 들어오고, 그 전류가 웰(well) 영역을 통과하여 벌크(bulk) 또는 소스 영역으로 흐르게 된다. 그리고 이 전류는 다시 소스 컨택을 통해 연결된 접지 라인으로 빠져서 내부회로로 높은 전류가 흐르지 않고, 접지 라인으로 빠져서 내부 회로를 보호하도록 한다. 즉, ESD 스트레스 전류를 반도체 소자의 외부로 방전시키는 것이다.
도 9b는 ESD 보호 소자가 GGNMOS에 의해 구현되는 경우, ESD 보호 소자의 전압 및 전류의 관계를 나타낸 그래프이다. 여기서 ESD 스트레스 전류는 HBM (Human body model)을 모사한 TLP(Transmission Line Pulse)에 의한 평가 기반으로 하여 설정된다. 즉, HBM에서 2000V의 전압이 인가시 피크 전류는 1.2A - 1.48A 범위에 있으므로, ESD 스트레스 전류는 1.2A - 1.48 A 범위로 설정될 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 ESD 보호 소자의 단면도이다. 도 10을 참조하면,
도 10에 도시된 바와 같이, ESD 보호 소자는 드레인 영역의 하부에 드레인 영역과 다른 타입의 도펀트를 주입하여 형성된 임플란트(implant) 영역(10)을 더 포함할 수 있다. 즉, 드레인 영역의 도펀트 타입(n-형)과 반대되는 p-형 타입의 ESD 임플란트(p-type ESD implant)(10)를 포함할 수 있으며, 이러한 점이 도 1 내지 도 7에 따른 ESD 보호 소자와 차이가 있을 뿐이다.
임플란트(implant) 영역(10)은 드레인 영역과 P-웰 경계면이 만나는 경계면에 이온 주입을 하여 형성한다. 이에 따라, 드레인 과 P-웰에 의해 형성된 PN 접합(junction) 영역이 드레인 단의 안쪽으로 일부 들어오게 되어 드레인 단으로 들어오는 ESD 스트렉스를 Si-기판(Si-sub)으로 빨리 전달할 수 있는 패스(path)를 만들어 줄 수 있다. 따라서, ESD 스트레스를 여러 면적으로 확산시키는 효과를 주어서 ESD 특성을 향상시킬 수 있다.
도 1 내지 도 7에 따른 ESD 보호 소자에 대한 기술적 특징이 도 10에 따른 ESD 보호 소자에 동일하게 적용가능하며, 중복되는 설명에 대해서는 생략하도록 한다.
도 11a 내지 도 12b는 본 발명의 다른 실시 예에 ESD 보호 소자를 설명하기 위한 도면이다. 도 11a는 고전압(High Voltage) GGNMOS에 대한 평면도로, 고전압(High voltage) 소자로 사용되는 구조를 그대로 ESD 소자로 활용할 수 있는 것을 보여 주기 위한 것이다. 도 11b는 도 11a에 도시된 고전압(High Voltage) GGNMOS의 A-B-C 방향에 대한 단면도이다. 여기서, 고전압 영역은 9-40V이며, 예를 들어, 9, 13.5, 20, 30, 40V 등이 될 수 있다.
본 실시 예에서도, 드레인 단의 밸러스트 저항을 크게 하기 위해서 게이트와 드레인 간격이 게이트와 소스 간격보다 길게 해야 한다. 한편, 본 실시 예에서는 설명의 편의를 위해 메탈 배선을 도시하지 않았으며, 도 2a 및 도 2b에서와 동일한 도면 부호에 대한 중복된 설명은 생략하기로 한다. 다만, 도 2a 및 도 2b에서 소스 영역(130) 및 드레인 영역(140)은 도 11a 내지 도 12b에서 소스 영역(250) 및 드레인 영역(260)을 의미할 수 있다.
한편, 본 실시 예서도, 앞선 실시 예와 같이, 제1 실리사이드(180)는 제1 연결부(160)를 둘러싸고 있는 영역(181)과 제1 연결부(160)가 형성되지 않은 확장 영역(183)을 포함할 수 있다. 이와 마찬가지로, 제2 실리사이드(190)는 제2 연결부(170)를 둘러싸고 있는 영역(191)과 제2 연결부(170)가 형성되지 않는 확장 영역(193)을 포함한다. 즉, 제1 실라사이드(180)는 소스 영역 상에서 제2 연결부와 대향하는 영역까지 확장되어 형성되며, 제2 실리사이드(190)는 드레인 영역 상에서 제1 연결부와 대향하는 영역까지 확장되어 형성된다.
고전압용 ESD 보호 소자를 형성하기 위해 전술한 저전압 ESD 보호 소자와 달리, 고농도 소스 영역(250) 및 고농도 드레인 영역(260) 상에 저농도 불순물 도핑으로 각각 형성된 저농도 드리프트 영역(230, 240)을 포함한다.
구체적으로, 저농도 드리프트 영역(230, 240) 각각은 고농도 소스 영역(250) 및 고농도 드레인 영역(260)을 각각 감싸는 형태로 형성될 수 있으며, 여기서, 저농도 드리프트 영역(230, 240)은 고농도 소스/드레인 영역(250, 260)과 동일한 도펀트 타입으로 형성한다.
저농도 드리프트 영역(230, 240)은 고농도 소스/드레인만 있는 것에 비해 저농도 효과에 의해 전계(electric field)를 감소시켜 브레이크 다운 전압(breakdown voltage)을 크게 할 수 있다.
저농도 드리프트 영역(230, 240)은 N-타입 도펀트를 이온 주입하고 1000℃ 이상의 드라이브-인 어닐링(drive-in annealing)에 의해 형성될 수 있다. 고온 어닐링에 의하므로, 그 깊이는 고농도 소스/드레인 영역의 깊이보다 깊고, 게이트(150)의 높이보다 클 수 있다.
그리고, 저농도 드리프트 영역(230, 240)은 게이트 구조를 형성하기 전에 미리 형성시키고 나중에 게이트 구조를 형성한다. 따라서, 게이트 형성 후에 형성되는 LDD(lightly doped drain)와는 다른 구도이다. LDD 구조는 그 깊이가 게이트의 높이보다 낮아, 수평방향으로 전계(electric field)를 완화시킬 수 있으나, 수직방향으로 전계(electric field)를 완화하는데 LDD 구조만으로는 부족하다. 따라서, 넓게 형성된 저농도 드리프트 구조가 수직방향으로 전계(electric field)를 완화하는데 더욱 도움이 된다.
또한, 도 12a는 도11a 에 도시된 고전압(High Voltage) GGNMOS 소자에서 저농도 드리프트 영역(260) 상에 저농도 드리프트 영역과 다른 타입의 도펀트를 주입하여 형성된 로직용 웰 임플란트 영역(10)을 더 포함하는 고전압(High Voltage) GGNMOS에 대한 평면도이다. 그리고, 도 12b는 도 12a에 도시된 고전압(High Voltage) GGNMOS의 A-B-C 방향에 대한 단면도이다.
한편, 본 실시 예서도, 앞선 실시 예와 같이, 제1 실리사이드(180)는 제1 연결부(160)를 둘러싸고 있는 영역(181)과 제1 연결부(160)가 형성되지 않은 확장 영역(183)을 포함할 수 있다. 이와 마찬가지로, 제2 실리사이드(190)는 제2 연결부(170)를 둘러싸고 있는 영역(191)과 제2 연결부(170)가 형성되지 않는 확장 영역(193)을 포함한다. 즉, 제1 실라사이드(180)는 소스 영역 상에서 제2 연결부와 대향하는 영역까지 확장되어 형성되며, 제2 실리사이드(190)는 드레인 영역 상에서 제1 연결부와 대향하는 영역까지 확장되어 형성된다.
로직용 웰 임플란트 영역(10)을 추가하는 이유는 표면(surface)에서 브레이크 다운(breakdown)이 발생하지 않고 드레인에서 기판(Si-substrate) 방향으로 전류 흐름을 만들기 위함이다. 그렇게 함으로써 전류가 넓은 영역에 형성되어 열적 브레이크 다운(thermal breakdown)이 Si-기판(Si-substrate)의 표면(surface)에서 발생하지 않게 된다.
여기서, 로직용 웰 임플란트 영역(10)은 로직 디바이스(logic device)를 형성할 때 사용하는 n-웰 임플란트 공정으로 형성할 수 있다. 따라서, 도즈(dose) 농도가 이미 형성된 저농도 드리프트 영역(250, 260)과 같거나 클 수 있다. 도 12b에 도시된 바와 같이, 로직용 웰 임플란트 영역(10)은 저농도 드리프트 영역(240)보다 깊이가 크고 isolation(STI 영역, 107)보다는 깊이가 작다. 그리고, 저농도 드리프트 영역(240)과 오버랩(overlap)되는 영역을 가지고 있으며, 드레인 영역(260)을 완전히 감싼 형태이다.
로직용 웰 임플란트 영역(10)은 임플란트를 하고 드라이브-인 어닐링(drive-in anneling)으로 형성하는 컨밴셔널 웰(conventional well) 구조뿐만 아니라, 저농도 드리프트 영역(240) 내에 서로 다른 에너지로 불순물을 다단계 이온주입하여 형성한 즉, 여러 차례에 걸쳐 서로 다른 에너지(nenrgy)와 도즈(dose)를 사용해서 멀티플 주입(multiple implantation)으로 형성한 리트로그레이드 웰(retrograde well) 구조로도 형성할 수 있다. 그리고, 저농도 드리프트 영역의 형성 방법은 도 11a 및 도 11b에서 설명한바 있기 때문에, 여기서는 생략한다.
이처럼, 본 발명의 기술적 사상은 고전압(High Voltage) GGNMOS 및 n-형 ESD 임플란드 영역을 포함하는 고전압(High Voltage) GPPMOS에 대해서도 적용될 수 있음은 물론이다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 개재의 범위 내에 있게 된다.
110 : 제1 메탈부 120 : 제2 메탈부
130 : 소스 영역 140 : 드레인 영역
150 : 게이트 160 : 제1 연결부
170 : 제2 연결부 180 : 제1 실리사이드
190 : 제2 실리사이드

Claims (19)

  1. 소스 영역, 게이트 및 드레인 영역이 나란히 배치된 MOS 트랜지스터;
    상기 소스 영역의 표면 상에 형성되는 제1 실리사이드;
    상기 드레인 영역의 표면 상에 형성되는 제2 실리사이드;
    상기 제1 실리사이드 상에 형성되는 제1 연결부; 및
    상기 제2 실리사이드 상에서, 상기 제1 연결부와 대향하지 않도록 형성되는 제2 연결부;를 포함하며,
    상기 제1 실리사이드는 상기 소스 영역 상에서 상기 제2 연결부와 대향하는 영역까지 확장되어 형성되며,
    상기 제2 실리사이드는 상기 드레인 영역 상에서 상기 제1 연결부와 대향하는 영역까지 확장되어 형성되는 ESD 보호 소자.
  2. 제1항에 있어서,
    상기 MOS 트랜지스터의 표면과 이격되어, 상기 소스 영역, 상기 게이트 및 상기 드레인 영역의 배치 방향과 수직한 방향으로 나란하게 배치되는 제1 메탈부 및 제2 메탈부;를 더 포함하며,
    상기 제1 연결부 및 제2 연결부는 상기 제1 메탈부 및 제2 메탈부에 각각 연결되는 것을 특징으로 하는 ESD 보호 소자.
  3. 제2항에 있어서,
    상기 제1 메탈부는, 접지 단자에 연결되며,
    상기 제2 메탈부는, ESD 스트레스 전류(stress current)가 유입되는 전원 단자에 연결되는 것을 특징으로 하는 ESD 보호 소자.
  4. 제2항에 있어서,
    상기 제1 메탈부 및 제2 메탈부는, 적어도 0.23μm 이상 서로 이격되어 배치되는 것을 특징으로 하는 ESD 보호 소자.
  5. 제2항에 있어서,
    상기 제1 메탈부 및 상기 제2 메탈부와 상기 MOS 트랜지스터 사이에 배치되는 절연층;를 더 포함하는 것을 특징으로 하는 ESD 보호 소자.
  6. 제5항에 있어서,
    상기 제1 연결부 및 제2 연결부 각각은, 상기 절연층을 관통하는 적어도 하나의 컨택(contact)을 포함하는 것을 특징으로 하는 ESD 보호 소자.
  7. 제1항에 있어서,
    상기 제1 실리사이드는 상기 소스 영역의 경계로부터 일정 범위의 소스 영역이 노출되도록 상기 소스 영역의 중심부에 형성되고,
    상기 제2 실리사이드는 상기 드레인 영역의 경계로부터 일정 범위의 드레인 영역이 노출되도록 상기 드레인 영역의 중심부에 형성되는 것을 특징으로 하는 ESD 보호 소자.
  8. 제1항에 있어서,
    상기 제2 연결부와 상기 게이트 사이의 간격은 상기 제1 연결부와 상기 게이트 사이의 간격보다 넓은 것을 특징으로 하는 ESD 보호 소자.
  9. 제1항에 있어서,
    상기 제1 연결부는, 상기 게이트로부터 0.11μm 내지 1μm 만큼 이격되어 형성되며,
    상기 제2 연결부는, 상기 게이트로부터 1μm 내지 5μm 만큼 이격되어 형성되는 것을 특징으로 하는 ESD 보호 소자.
  10. 제2항에 있어서,
    상기 제1 메탈부와 제2 메탈부는, 동일한 층에 배치되는 것을 특징으로 하는 ESD 보호 소자.
  11. 제1항에 있어서,
    상기 MOS 트랜지스터는, 게이트가 접지된(gate-grounded) NMOS 트랜지스터인 것을 특징으로 하는 ESD 보호 소자.
  12. 제1항에 있어서,
    상기 드레인 영역의 하부에 상기 드레인 영역과 다른 타입의 도펀트를 주입하여 형성된 임플란트(implant) 영역;을 더 포함하는 것을 특징으로 하는 ESD 보호 소자.
  13. 제1항에 있어서,
    상기 MOS 트랜지스터는, 고전압 게이트가 접지된(high voltagegate-grounded) NMOS 트랜지스터인 것을 특징으로 하는 ESD 보호 소자.
  14. 제13항에 있어서,
    상기 드레인 영역 상에 저농도 불순물 도핑으로 형성된 제1 드리프트 영역; 및
    상기 소스 영역 상에 저농도 불순물 도핑으로 형성된 제2 드리프트 영역;을 더 포함하는 것을 특징으로 하는 ESD 보호 소자.
  15. 제14항에 있어서,
    상기 제1 드리프트 영역은, 상기 드레인 영역과 동일한 도펀트 타입을 가지며,
    상기 제2 드리프트 영역은, 상기 소스 영역과 동일한 도펀트 타입을 가지는 것을 특징으로 하는 ESD 보호 소자.
  16. 제14항에 있어서,
    상기 제1 드리프트 영역 상에 상기 제1 드리프트 영역과 다른 타입의 도펀트를 주입하여 형성된 임플란트 영역;을 더 포함하는 것을 특징으로 하는 ESD 보호 소자.
  17. 제16항에 있어서,
    상기 임플란트 영역은,
    상기 제1 드리프트 영역 내에 서로 다른 에너지로 불순물을 다단계 이온주입하여 형성된 레트로그레이드 웰을 포함할 수 있는 것을 특징으로 하는 ESD 보호 소자.
  18. 제1항에 있어서,
    상기 MOS 트랜지스터는 2개 이상의 게이트를 포함하는 멀티 핑거(multi finger) 구조인 것을 특징으로 하는 ESD 보호 소자.
  19. 제1항에 있어서,
    상기 게이트는,
    상기 게이트 상에 형성된 실리사이드 영역을 포함하는 것을 특징으로 하는 ESD 보호 소자.
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