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JP2000049347A - 静電気放電保護されたサリサイド素子およびその製造方法 - Google Patents

静電気放電保護されたサリサイド素子およびその製造方法

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Publication number
JP2000049347A
JP2000049347A JP11027376A JP2737699A JP2000049347A JP 2000049347 A JP2000049347 A JP 2000049347A JP 11027376 A JP11027376 A JP 11027376A JP 2737699 A JP2737699 A JP 2737699A JP 2000049347 A JP2000049347 A JP 2000049347A
Authority
JP
Japan
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gate channel
drain region
salicide
region
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11027376A
Other languages
English (en)
Inventor
Ten Suu Shien
テン スー シェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Sharp Microelectronics Technology Inc
Original Assignee
Sharp Corp
Sharp Microelectronics Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp, Sharp Microelectronics Technology Inc filed Critical Sharp Corp
Publication of JP2000049347A publication Critical patent/JP2000049347A/ja
Pending legal-status Critical Current

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【課題】マスキング工程を追加せずに、ＥＳＤ保護を有
するロバストなＣＭＯＳ構造およびその製造方法を提供
する。 【解決手段】 静電気放電保護されたサリサイド素子を
形成する方法は、単結晶基板上に、ソース領域、ゲート
チャネルおよびドレイン領域を形成し、ソース領域およ
びドレイン領域を、低濃度ドーピングプロセスを用いて
第１のタイプのイオンを注入することにより形成する工
程と、ゲート酸化物層をゲートチャネル上に堆積する工
程と、ドレイン領域の少なくとも一部分、ならびにゲー
トチャネルおよびゲート酸化物層の少なくとも１部分を
マスクする工程と、第２のタイプのイオン注入を行い、
ソース領域とゲートチャネルとの間およびドレイン領域
とゲートチャネルとの間にエリアを形成し、そのことに
より、ドレイン領域をゲートチャネルから分離する工程
と、サリサイド層を、ドレイン領域およびソース領域上
に、ゲートチャネルから分離して形成する工程とを含
む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路に関し、具
体的には、サリサイド構成要素を含む集積回路のため
の、静電気放電保護を提供する構造および方法に関す
る。
【０００２】
【従来の技術】シリコンベースの集積回路は、具体的に
は集積回路を有する装置の使用者が体内に静電荷を発生
させた後、その集積回路を有する装置に接触する場合
に、静電気放電（ＥＳＤ）の損傷を受けやすい。人間の
体内に発生した静電荷は５０００ボルトのオーダーの電
圧を発生し得る。大部分の集積回路は５ボルト以内で作
動するので、人体からの静電気放電は集積回路にとって
外傷となり得る。集積回路にＥＳＤ保護を与える１つの
方法は、ＥＳＤによる損傷をより受けにくい基板上に集
積回路を形成することである。集積回路はバルクシリコ
ン基板、ＳＯＩ基板、あるいはＳＩＭＯＸ基板の上に形
成され得る。
【０００３】
【発明が解決しようとする課題】静電気放電（ＥＳＤ）
保護は、通常、集積回路素子の製造にマスキング工程を
追加し、ゲート電極に隣接するドレイン領域のシリサイ
ド化を防ぐことによって提供される。しかし、この技術
は完全なＥＳＤ保護を提供せず、製造プロセスにおい
て、更なる工程、時間および費用が必要となる。
【０００４】本発明の目的は、更なるマスクを使用せず
に、ＣＭＯＳ構造にロバストな（ｒｏｂｕｓｔ）ＥＳＤ
保護素子を提供することである。
【０００５】本発明の別の目的は、最小の工程数でロバ
ストなＥＳＤ保護された素子を形成する方法を提供する
ことである。
【０００６】
【課題を解決するための手段】本発明による、静電気放
電保護されたサリサイド素子を形成する方法は、単結晶
基板上に、ソース領域、ゲートチャネルおよびドレイン
領域を形成し、ソース領域およびドレイン領域を、低濃
度ドーピングプロセスを用いて第１のタイプのイオンを
注入することにより形成する工程と、ゲート酸化物層を
ゲートチャネル上に堆積する工程と、ドレイン領域の少
なくとも一部分、ならびにゲートチャネルおよびゲート
酸化物層の少なくとも１部分をマスクする工程と、第２
のタイプのイオン注入を行い、ソース領域とゲートチャ
ネルとの間およびドレイン領域とゲートチャネルとの間
にエリアを形成し、そのことにより、ドレイン領域をゲ
ートチャネルから分離する工程と、サリサイド層を、ド
レイン領域およびソース領域上に、ゲートチャネルから
分離して形成する工程とを含み、そのことにより上記目
的が達成される。
【０００７】低濃度ドーピングプロセスを用いて形成す
る工程は、概ね１．０×１０18cm-3〜５．０×１０19cm
-3の範囲の濃度でイオンを注入する工程を含んでもよ
い。
【０００８】低濃度ドーピングプロセスを用いる工程
は、約５．０×１０12cm-2から１．０×１０14cm-2の間
のドーズ量、２０ｋｅＶ〜５０ｋｅＶのエネルギで、Ａ
ｓイオンを注入する工程を含んでもよい。
【０００９】低濃度ドーピングプロセスを用いる工程
は、約５．０×１０12cm-2から１．０×１０14cm-2の間
のドーズ量、２０ｋｅＶ〜５０ｋｅＶのエネルギで、Ｂ
Ｆ2イオンを注入する工程を含んでもよい。
【００１０】サリサイド層を形成する工程は、ドレイン
領域を覆うサリサイド層を、ゲートチャネルから、少な
くとも２０ｎｍの距離だけ、横方向に分離する工程を含
んでもよい。
【００１１】サリサイド層を形成する工程は、ソース領
域を覆うサリサイド層を、ゲートチャネルから、少なく
とも２０ｎｍの距離だけ、横方向に分離する工程を含ん
でもよい。
【００１２】本発明による、ＥＳＤ保護されたサリサイ
ド素子は、単結晶シリコン基板上の活性領域と、活性領
域上に形成されたゲートチャネルと、ゲートチャネルの
両側にそれぞれ形成された、ＬＤＤソース領域およびＬ
ＤＤドレイン領域と、ソース領域およびドレイン領域を
少なくとも部分的に覆い、ゲートチャネルから横方向に
離して配置されたサリサイド層と、構造の残りの部分を
覆う酸化物層と、ソース領域、ゲートチャネルおよびド
レイン領域に接続された電極とを含み、そのことにより
上記目的が達成される。
【００１３】ドレイン領域上のサリサイド層は、ゲート
チャネルから、少なくとも２０ｎｍの距離で、横方向に
離して配置されてもよい。
【００１４】ソース領域上のサリサイド層は、ゲートチ
ャネルから、少なくとも２０ｎｍの距離だけ、横方向に
離して配置されてもよい。
【００１５】ソース領域およびドレイン領域は、約５．
０×１０12cm-2から１．０×１０14cm-2の間のドーズ
量、２０ｋｅＶ〜５０ｋｅＶのエネルギでＡｓイオンを
注入したｎＬＤＤであってもよい。
【００１６】ソース領域およびドレイン領域が、約５．
０×１０12cm-2から１．０×１０14cm-2の間のドーズ
量、２０ｋｅＶ〜５０ｋｅＶのエネルギでＢＦ2イオン
を注入したｐＬＤＤであってもよい。
【００１７】以下に本発明の作用を説明する。本発明に
よれば、サリサイドプロセスのＥＳＤ保護された素子に
おいて、ＬＤＤ工程で２回に分けたイオン注入を行うこ
とにより、ドレイン領域をチャネル部から離れた位置に
形成することができる。このような構造および製造プロ
セスによって、より完全なＥＳＤ保護が可能となり、且
つ従来から行われていた更なるマスキング工程は不要と
なるため、より簡便な製造方法が実現できる。
【００１８】
【発明の実施の形態】ＭＯＳトランジスタの静電気放電
（ＥＳＤ）電流は、実際には、寄生バイポーラトランジ
スタを介して流れる。ｎＭＯＳトランジスタ（ｎＭＯＳ
Ｔ）を例にとると、ＥＳＤ現象の始めに、大きな電圧が
ｎＭＯＳＴのドレインに印加される。このため、ドレイ
ン接合部になだれ降伏が発生する。電子はドレイン電極
へと流れ、一方正孔は基板へと流れる。正孔電流が電圧
降下を引き起こし、その結果、ソース接合部の順方向バ
イアスが生じる。このバイアス電圧が、ｎｐｎ寄生バイ
ポーラトランジスタをオンする。
【００１９】図１を参照すると、ＭＯＳトランジスタの
１部分の断面を概略的に１０に示し、１２に回路模式図
を合わせて示す。トランジスタ１０は、基板１４、ｎ+
ソース領域１６、ｎ+ドレイン領域１８およびゲート領
域２０を含む。更に、酸化物分離領域２２および２４
が、この構造の周りに延びている。シリサイド領域２６
および２８は、ソースおよびドレイン領域をそれぞれ覆
い、一方低ドープ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ）領域
３０および３２は、ゲート領域２０の両側にそれぞれ配
置されている。酸化物カップ３４は、ゲート領域２０上
に配置され、ポリシリコンゲート電極３６で充たされて
いる。寄生バイポーラトランジスタが、エミッタである
ソース１６、ベースである基板（ウェル）１４、および
コレクタであるドレイン領域１８によって形成される。
【００２０】シリサイド層２６および２８は、非常に高
い導電性を有する。寄生バイポーラトランジスタのコレ
クタ電流は、ゲートチャネル２０に隣接するｎ-ドレイ
ン接合部の最端部に集中される。ドレイン接合部におけ
る電流密度分布を、図１に挿入されたグラフ３８に示
す。グラフ３８はｊとｘとの関係を示し、ゲートチャネ
ル領域からの距離ｘが増加するに従って、電流密度ｊが
急速に減少する。
【００２１】この問題に対する公知の解決方法は、マス
クを追加し、ゲート電極に隣接するドレイン接合部のシ
リサイド化を防止するものである。このように形成され
た従来技術のＭＯＳトランジスタを、図２（ａ）の４０
に示す。等価回路を図２（ｂ）の４２および図２（ａ）
に挿入された図に概略的に示す（但し、Ｒ１＞Ｒ２＞Ｒ
３）。概略的に４４の挿入グラフに示すように、電流分
布はより均一になる。この構造は図１に示した構造と同
様の構造であるが、シリサイド領域２８ａは、ドレイン
領域１８の全体にわたっては延びていない。しかし、こ
のような素子を形成するプロセスは、素子形成において
更に１つのマスキング工程を必要とし、そのため、製造
コストが膨らみ、且つ形成プロセスが複雑になる。
【００２２】本発明は、シリコンを高濃度でドープした
場合にのみ、シリサイド−シリコンコンタクトがオーミ
ックとなる事実を利用する。シリコンドーピング濃度が
比較的低い場合、接触抵抗はドーピング濃度に大きく依
存する。シリコンを低〜中程度にドープした場合、概ね
１．０×１０18cm-3〜５．０×１０19cm-3の範囲の濃度
でイオンを注入した場合、接触抵抗は大きくなる。ドー
ピング濃度が低いほど、接触抵抗は大きくなる。本発明
ではこの特性を用いて、選択されたレベルの接触抵抗を
有する素子を製造し、これにより、ロバストなＥＳＤ素
子を形成する。本願において、低濃度ドーピングプロセ
スを用いてイオンを注入する工程として説明されるプロ
セス工程は、概ね１．０×１０18cm-3〜５．０×１０19
cm-3の範囲の濃度でイオンを注入する工程を意味する。
【００２３】図３（ａ）を参照すると、ｎＭＯＳトラン
ジスタの１部分が５０に示され、等価回路が図３（ｂ）
の５２に示されている。層３０および３２は低ドープ領
域である。層３２は、ドレイン領域１８をゲートチャネ
ル２０から分離する機能を果たす。シリサイド層２８ｂ
は、ドレイン領域１８および層３２上に延びている。本
発明のこの実施形態において、ソース領域１６およびド
レイン領域１８は、ＬＤＤプロセスにより、５．０×１
０12cm-2〜５．０×１０14cm-2のドーズ量、２０ｋｅＶ
〜５０ｋｅＶのエネルギで、Ａｓイオンを注入すること
によって形成される。Ｒ１は、ＬＤＤ抵抗とＬＤＤ−シ
リサイド接触抵抗との合計である。Ｒ３は、ｎ-層の抵
抗に等しく、Ｒ２はＲ１とＲ３との間にある。従って、
Ｒ１＞Ｒ２＞Ｒ３となる。その結果、従来技術のプロセ
スと同様、ドレインｎ+接合部における電流分布はより
均一になる。図８に示すように、同じ技術をＳＣＲ Ｅ
ＳＤ保護素子の形成に適用し得る。
【００２４】ここで図４に、素子製造の一実施例とし
て、ＣＭＯＳトランジスタ対を６０で示す。素子６０
は、ｎＭＯＳトランジスタ６２およびｐＭＯＳトランジ
スタ６４を含む。素子６０は、単結晶シリコン基板６６
上に形成される。２つの素子領域、つまりｐ-ウェル６
８およびｎ-ウェル７０が基板上に形成される。最新の
技術のプロセスに従って、ｐ-ウェルおよびｎ-ウェルを
形成する。素子領域は、ＳＴＩまたはＬＯＣＯＳ分離技
術によって分離される。
【００２５】典型的なＳＴＩ（浅いトレンチ分離：Ｓｈ
ａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）プロ
セスは、基板６６上に、１０ｎｍ〜５０ｎｍの範囲の、
シリコン酸化物の薄い層を堆積することから開始する。
その後、シリコン窒化物の層を、５０ｎｍから２００ｎ
ｍとの間の厚さで堆積する。活性領域内の活性素子が形
成される部分上に、所定のパターンのフォトレジストを
付与する。窒化物層および酸化物層の、フォトレジスト
でカバーされていない領域をエッチングする。その後、
その下のシリコンを、４００ｎｍ〜７００ｎｍの深さに
までエッチングする。フォトレジストを除去し、ウエハ
を洗浄する。次に、シリコン酸化物の薄い層を、エッチ
ングしたシリコンの表面上に成長し、シリコン酸化物の
層を基板全面に堆積する。この酸化物層の厚さは、既に
形成されたシリコントレンチの深さに少なくとも等し
い。次にウエハにＣＭＰプロセスを施し、過剰なシリコ
ン酸化物を研磨除去する。ＣＭＰは、シリコン窒化物の
レベルで停止する。シリコン窒化物を、高温のリン酸Ｈ
2ＰＯ3でエッチングし、活性領域上の酸化物パッドを、
ＢＨＦ溶液によって除去する。これにより、ＳＴＩ構造
体の形成が完了する。
【００２６】ＬＯＣＯＳは、素子領域の分離に使用され
る局所的酸化プロセスである。ＳＴＩプロセス同様、１
０ｎｍ〜４０ｎｍの厚さを有する薄い酸化物パッドを、
基板６６上に堆積する。次に、シリコン窒化物の層を、
１００ｎｍから２００ｎｍの間の厚さにまで堆積する。
活性領域をフォトレジストでマスクし、フィールド領域
の窒化物を高温リン酸エッチングプロセスによって除去
する。フォトレジストを除去し、ウエハに高温酸化プロ
セスを施す。酸化温度は、典型的には、９５０℃と１０
００℃との間である。このプロセスでは、露出したシリ
コン表面領域上に、つまりシリコン窒化物でカバーされ
ていない領域上に、シリコンジオキシドを成長させる。
シリコン窒化物層の下には、酸化物は成長しない。酸化
物層の成長後、窒化物およびパッド酸化物を除去する。
活性素子領域は、酸化物の厚い層によって分離される。
閾値電圧は、イオン注入によって調節する。
【００２７】ゲート酸化物成長の完了後、ポリシリコン
を堆積し、選択的にエッチングして、ゲート電極９４お
よび９６を形成する。ｎＭＯＳトランジスタ６２のため
に、ソース領域７２、ゲートチャネル７４およびドレイ
ン領域７６を形成する。ソース領域７２およびドレイン
領域７６は、ｎＬＤＤにより、５．０×１０12cm-2〜
５．０×１０14cm-2のドーズ量、２０ｋｅＶ〜５０ｋｅ
Ｖのエネルギで、Ａｓイオンを注入することによって形
成される。酸化物分離領域７８、８０および８２は、Ｓ
ＴＩ領域である。
【００２８】ｐＭＯＳトランジスタ７０のために、ドレ
イン領域８４、ゲートチャネル８６およびソース領域８
８を形成する。この場合、ソース領域８８およびドレイ
ン領域８４は、ｐＬＤＤにより、５．０×１０12cm-2〜
１．０×１０14cm-2のドーズ量、２０ｋｅＶ〜５０ｋｅ
Ｖのエネルギで、ＢＦ2イオンを注入することによって
形成される。ゲート電極側壁酸化物を、シリコン酸化物
のＣＶＤおよびプラズマエッチバックプロセス（ｐｌａ
ｓｍａ ｅｔｃｈ−ｂａｃｋ ｐｒｏｃｅｓｓ）によっ
て形成し、ゲート電極９４および９６の周りに酸化物カ
ップ９０および９２を形成する。
【００２９】図４の９８および１００に示すように、ｎ
-イオン注入の場合、構造６０をフォトレジストでカバ
ーする。このマスクは、全てのｐＭＯＳ領域、ならびに
ｎＭＯＳドレイン領域および隣接のゲートチャネル領域
の一部をカバーする。
【００３０】ｎ+ソース領域１０４およびｎ+ドレイン領
域１０６は、１．０×１０15〜５．０×１０15cm-2のド
ーズ量、２０ｋｅＶ〜５０ｋｅＶのエネルギで、Ａｓイ
オンを注入することによって形成される。フォトレジス
トを除去し、その結果、図５に示す構造が得られる。
【００３１】更に図５を参照して、ｐ-イオン注入の場
合、図のようにフォトレジスト１０８および１０９を付
与する。このマスクは、ｎＭＯＳ領域全体、ならびにｐ
ＭＯＳドレイン領域および隣接のゲートチャネル領域の
一部をカバーする。ｐ+イオン注入は、１．０×１０15c
m-2〜５．０×１０15cm-2のドーズ量、２０ｋｅＶ〜５
０ｋｅＶのエネルギのＢＦ2イオン注入を含む。この結
果、ｐ+ドレイン領域１１０およびｐ+ソース領域１１２
（図６）が形成される。再び、フォトレジストを除去す
る。
【００３２】シリサイド層１１４、１１６、１１８、１
２０、１２２および１２４を、サリサイドプロセスによ
って形成し、ウエハを洗浄し、ソース、ドレインおよび
ゲートの上部表面上の酸化物を、ＢＨＦエッチングプロ
セスによって除去する。チタンまたはコバルト、もしく
は他の適切な高融点金属の層を、シリコンウエハ上に５
ｎｍ〜２０ｎｍの厚さにまで堆積する。次にウエハを、
窒素雰囲気中で、チタンの場合は６００℃〜６５０℃
で、コバルトの場合は５００℃〜６００℃で、１０〜３
０秒間加熱し、シリコンが高融点金属に接触する領域上
に、金属リッチシリサイドを形成する。未反応金属は、
ピラニア（Ｐｉｒａｎｈａ）等の選択的化学溶解（ｓｅ
ｌｅｃｔｉｖｅ ｃｈｅｍｉｃａｌ ｄｉｓｓｏｌｕｔ
ｉｏｎ）によって、またはＨＣｌＨ2Ｏ2混合液中で除去
する。窒素雰囲気中で、７００℃〜９００℃で、２０秒
〜１分間加熱する、更なる加熱処理により、金属リッチ
シリサイドが、低抵抗ジシリサイド（ｌｏｗ−ｒｅｓｉ
ｓｔａｎｃｅ ｄｉｓｉｌｉｃｉｄｅ）に変化する。
【００３３】ＣＶＤにより酸化物層１２６で構造をカバ
ーし、メタリゼーションのためにエッチングする。メタ
リゼーションにより、ソース電極１２８、ゲート電極１
３０、共通ドレイン電極１３２、ゲート電極１３４およ
びソース電極１３６を形成する。ソース電極１２８はＶ
ｓｓ端子であり、ソース電極１３６はＶｄｄ端子であ
る。図６に示すように、シリサイド層はゲートチャネル
領域から横方向に分離され、そのことによりロバストな
ＥＳＤ保護素子が提供される。詳細には、ドレイン領域
７６および８４上のシリサイド層１１８および１２０
を、それぞれゲートチャネル７４および８６から、２０
ｎｍ〜１５０ｎｍの距離だけ分離し、一方、ソース領域
７２および８８上のシリサイド層１１４および１２４
を、それぞれゲートチャネルから、２０ｎｍ〜１５０ｎ
ｍの距離だけ横方向に分離する。
【００３４】図７に、ＥＳＤ保護素子を有するｐｎ接合
部１４０のレイアウトを示す。接合部１４０は、ｐウェ
ル構造１４１およびｎウェル構造１４２を含む。回路模
式図を断面図と重ねて示す。構造を基板６６上に形成す
る。ｐ-ウェル６８およびｎ-ウェル７０を、基板６６に
形成する。酸化物分離領域１４３、１４４、１４６、１
４８および１５０は、本発明によるｐｎ接合部形成より
も前に形成する。ｐ-層１５２およびｎ-層１５４を、ソ
ース／ドレインイオン注入と同時に形成する。低ドープ
ｎ-層１５６および低ドープｐ-層１６６は、ＬＤＤイオ
ン注入と同時に形成する。
【００３５】ｎ+層１６２、ｐ+層１６４および低ドープ
ｐ-層１６６を、ｎ-ウェル構造１４２上に形成する。シ
リサイド層１５８、１６０、１６８および１７０を、前
述のように形成する。
【００３６】図８に、ＥＳＤ保護素子のためのＳＣＲ１
８０のレイアウト、およびその断面図に重ねて回路模式
図を示す。ｐ-ウェル６８およびｎ-ウェル７０を基板６
６上に形成する。ＳＴＩ領域１８６、１８８、１９０、
１９２および１９４を前述のように形成する。ｐ-層１
９６および２０８ならびにｎ-層１９８および２０６
は、ｐ-およびｎ-ソースドレインイオン注入と同時に形
成する。ｎ-層２００およびｐ-層２１０を、それぞれｎ
ＭＯＳおよびｐＭＯＳのためのＬＤＤイオン注入の間に
形成する。シリサイド層２０２、２０４、２１２および
２１４を、ＭＯＳトランジスタのためのサリサイドプロ
セスの間に形成する。ｎ-ウェル構造１８４、ｎ-層２０
６、ｐ-層２０８およびｐ-層２１０を形成する。シリサ
イド層２０２、２０４、２１２および２１４を、ＣＭＯ
Ｓサリサイドプロセスと同時に形成する。
【００３７】以上のように、ＥＳＤ保護されたサリサイ
ド素子およびその製造方法を開示した。本発明の好適な
実施形態および複数の改変例を開示したが、添付の請求
項に規定された本発明の範囲から逸れることなく、他の
改変および修正を為し得るということが、当業者には理
解される。
【００３８】
【発明の効果】本発明によれば、マスキング工程を追加
せずに、ロバストなＥＳＤ保護素子を有するＣＭＯＳ構
造を提供することができる。また、最小の工程数でロバ
ストにＥＳＤ保護された素子を形成する方法を提供する
ことができる。
【図面の簡単な説明】
【図１】ＭＯＳトランジスタ内の、寄生バイポーラトラ
ンジスタの一部分を示す断面図である。
【図２】従来技術のＥＳＤ保護素子を有する、寄生バイ
ポーラトランジスタの１部分を示す図であり、（ａ）は
断面図、（ｂ）はその等価回路を示す。
【図３】本発明によるＬＤＤ構造の１部分を示す図であ
り、（ａ）は断面図、（ｂ）はその等価回路を示す。
【図４】本発明によるＥＳＤ保護された素子の形成にお
ける、中間工程を示す。
【図５】本発明によるＥＳＤ保護された素子の形成にお
ける、更なる工程を示す。
【図６】本発明により形成されたＣＭＯＳトランジスタ
対の断面図である。
【図７】本発明によるｐｎ接合素子の形成における工程
を示す。
【図８】本発明によるＳＣＲ素子の形成における工程を
示す。
【符号の説明】
１０ トランジスタ １４ 基板 １６ ｎ+ソース領域 １８ ｎ+ドレイン領域 ２０ ゲート領域 ２２、２４ 酸化物分離領域 ２６、２８ シリサイド領域 ３０、３２ 低ドープ領域 ３４ 酸化物カップ ３６ ポリシリコンゲート電極 ５０ ｎＭＯＳトランジスタ ６０ ＣＭＯＳトランジスタ対、素子 ６２ ｎＭＯＳトランジスタ ６４ ｐＭＯＳトランジスタ ６６ 単結晶シリコン基板 ６８ ｐ-ウェル ７０ ｎ-ウェル ７２ ソース領域 ７４ ゲートチャネル ７６ ドレイン領域 ７８、８０、８２ 酸化物分離領域 ８４ ドレイン領域 ８６ ゲートチャネル ８８ ソース領域８８ ９０、９２ 酸化物カップ ９４、９６ ゲート電極 １０４ ｎ+ソース領域 １０６ ｎ+ドレイン領域 １０８、１０９ フォトレジスト １１０ ｐ+ドレイン領域 １１２ ｐ+ソース領域 １１４、１１６、１１８、１２０、１２２、１２４ シ
リサイド層 １２６ 酸化物層 １２８ ソース電極 １３０ ゲート電極 １３２ 共通ドレイン電極 １３４ ゲート電極 １３６ ソース電極 １４０ 接合部 １４１ ｐウェル構造 １４２ ｎウェル構造 １４３、１４４、１４６、１４８、１５０ 酸化物分離
領域 １５２ ｐ-層 １５４ ｎ-層 １５６ 低ドープｎ-層 １６２ ｎ+層 １６４ ｐ+層 １６６ 低ドープｐ-層 １５８、１６０、１６８、１７０ シリサイド層 １８０ ＳＣＲ １８４ ｎ-ウェル構造 １８６、１８８、１９０、１９２、１９４ ＳＴＩ領域 １９６、２０８、２１０ ｐ-層 １９８、２００、２０６ ｎ-層 ２０２、２０４、２１２、２１４ シリサイド層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シェン テン スー アメリカ合衆国 ワシントン 98607， カマス， エヌダブリュー トロウト コ ート 2216

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 静電気放電保護されたサリサイド素子を
    形成する方法であって、 単結晶基板上に、ソース領域、ゲートチャネルおよびド
    レイン領域を形成し、該ソース領域および該ドレイン領
    域を、低濃度ドーピングプロセスを用いて第１のタイプ
    のイオンを注入することにより形成する工程と、 ゲート酸化物層を該ゲートチャネル上に堆積する工程
    と、 該ドレイン領域の少なくとも一部分、ならびに該ゲート
    チャネルおよび該ゲート酸化物層の少なくとも１部分を
    マスクする工程と、 第２のタイプのイオン注入を行い、該ソース領域と該ゲ
    ートチャネルとの間および該ドレイン領域と該ゲートチ
    ャネルとの間にエリアを形成し、そのことにより、該ド
    レイン領域を該ゲートチャネルから分離する工程と、 サリサイド層を、該ドレイン領域および該ソース領域上
    に、該ゲートチャネルから分離して形成する工程と、を
    含む方法。
  2. 【請求項２】 前記低濃度ドーピングプロセスを用いて
    形成する工程が、概ね１．０×１０18cm-3〜５．０×１
    ０19cm-3の範囲の濃度でイオンを注入する工程を含む、
    請求項１に記載の方法。
  3. 【請求項３】 前記低濃度ドーピングプロセスを用いる
    工程が、約５．０×１０12cm-2から１．０×１０14cm-2
    の間のドーズ量、２０ｋｅＶ〜５０ｋｅＶのエネルギ
    で、Ａｓイオンを注入する工程を含む、請求項２に記載
    の方法。
  4. 【請求項４】 前記低濃度ドーピングプロセスを用いる
    工程が、約５．０×１０12cm-2から１．０×１０14cm-2
    の間のドーズ量、２０ｋｅＶ〜５０ｋｅＶのエネルギ
    で、ＢＦ2イオンを注入する工程を含む、請求項２に記
    載の方法。
  5. 【請求項５】 前記サリサイド層を形成する工程が、前
    記ドレイン領域を覆う前記サリサイド層を、前記ゲート
    チャネルから、少なくとも２０ｎｍの距離だけ、横方向
    に分離する工程を含む、請求項１に記載の方法。
  6. 【請求項６】 前記サリサイド層を形成する工程が、前
    記ソース領域を覆う前記サリサイド層を、前記ゲートチ
    ャネルから、少なくとも２０ｎｍの距離だけ、横方向に
    分離する工程を含む、請求項１に記載の方法。
  7. 【請求項７】 単結晶シリコン基板上の活性領域と、 該活性領域上に形成されたゲートチャネルと、 該ゲートチャネルの両側にそれぞれ形成された、ＬＤＤ
    ソース領域およびＬＤＤドレイン領域と、 該ソース領域および該ドレイン領域を少なくとも部分的
    に覆い、該ゲートチャネルから横方向に離して配置され
    たサリサイド層と、 構造の残りの部分を覆う酸化物層と、 該ソース領域、該ゲートチャネルおよび該ドレイン領域
    に接続された電極と、を含むＥＳＤ保護されたサリサイ
    ド素子。
  8. 【請求項８】 前記ドレイン領域上のサリサイド層が、
    前記ゲートチャネルから、少なくとも２０ｎｍの距離
    で、横方向に離して配置される、請求項７に記載のＥＳ
    Ｄ保護されたサリサイド素子。
  9. 【請求項９】 前記ソース領域上の前記サリサイド層
    が、前記ゲートチャネルから、少なくとも２０ｎｍの距
    離だけ、横方向に離して配置される、請求項７に記載の
    ＥＳＤ保護されたサリサイド素子。
  10. 【請求項１０】 前記ソース領域および前記ドレイン領
    域が、約５．０×１０12cm-2から１．０×１０14cm-2の
    間のドーズ量、２０ｋｅＶ〜５０ｋｅＶのエネルギでＡ
    ｓイオンを注入したｎＬＤＤである、請求項７に記載の
    ＥＳＤ保護されたサリサイド素子。
  11. 【請求項１１】 前記ソース領域および前記ドレイン領
    域が、約５．０×１０12cm-2から１．０×１０14cm-2の
    間のドーズ量、２０ｋｅＶ〜５０ｋｅＶのエネルギでＢ
    Ｆ2イオンを注入したｐＬＤＤである、請求項７に記載
    のＥＳＤ保護されたサリサイド素子。
JP11027376A 1998-07-24 1999-02-04 静電気放電保護されたサリサイド素子およびその製造方法 Pending JP2000049347A (ja)

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