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KR101632399B1 - 반도체 패키지 및 그 제조방법 - Google Patents

반도체 패키지 및 그 제조방법 Download PDF

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KR101632399B1
KR101632399B1 KR1020090101683A KR20090101683A KR101632399B1 KR 101632399 B1 KR101632399 B1 KR 101632399B1 KR 1020090101683 A KR1020090101683 A KR 1020090101683A KR 20090101683 A KR20090101683 A KR 20090101683A KR 101632399 B1 KR101632399 B1 KR 101632399B1
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bumps
pattern
semiconductor chip
bump
land
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임환식
강선원
이종호
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삼성전자주식회사
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Abstract

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 반도체 패키지는 회로 패턴을 갖는 패키지 기판과, 상기 패키지 기판 상에 실장되고 상기 회로 패턴에 전기적으로 연결된 복수개의 범프들을 갖는 반도체 칩을 포함할 수 있다. 하나의 회로 패턴은 복수개의 범프들의 랜드로 제공되어 그 복수개의 범프들 모두가 그 하나의 회로 패턴에 접속될 수 있다.
반도체 패키지, 플립 칩, 범프, 인쇄회로기판

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 그 중의 하나가 여러 반도체 칩을 수직 적층시켜 고밀도 칩 적층을 구현할 수 있는 패키지 기술이다. 이 기술은 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다는 장점을 가질 수 있다.
반도체 소자의 고속화, 고집적화, 다기능화의 경향에 따라 보다 많은 수의 입출력(I/O) 갯수 및 우수한 전기적 특성, 제조비용 감소 등에 대한 요구가 증가되고 있다. 이러한 요구를 부응하기 위한 패키징 기술 중의 하나가 플립 칩 패키지이다. 플립 칩 패키지는 칩 패드에 범프를 접속하고 인쇄회로기판에 반도체 칩을 페이스 다운으로 실장하는 구조를 가지는 것이 일반적이다. 그런데, 칩 패드의 형성 위치에 따라 패키지의 기계적 내구성이나 전기적 특성 등이 취약해져 신뢰성 문제가 대두될 수 있다. 이러한 문제점은 플립 칩 패키지 뿐만 아니라 칩 스택킹이나 패키지 스택킹 구조를 가지는 다양한 반도체 패키지에서 나올 수 있다.
본 발명은 종래 기술에서의 필요성 내지 요구에 부응하기 위하여 안출된 것으로, 본 발명의 목적은 기계적 및 전기적 특성을 향상시켜 신뢰성을 담보할 수 있는 반도체 패키지 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 패키지 및 그 제조방법은 인쇄회로기판 패턴을 범프들의 랜드로 활용하므로써 별도의 랜드 형성에 따른 인쇄회로기판 패턴의 우회 형성이나 면적 소비를 없애는 것을 하나의 특징으로 한다. 하나의 인쇄회로기판 패턴에 복수개의 범프들을 접합하므로써 기계적 및 전기적 특성을 향상시키는 것을 본 발명의 다른 특징으로 한다. 인쇄회로기판 패턴을 랜드로 활용하고, 하나의 인쇄회로기판 패턴에 복수개의 범프들을 접합하는 것은 칩 스택킹, 패키지 스택킹 경우에도 유용하게 적용될 수 있는 것을 본 발명의 또 다른 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지는, 회로 패턴을 갖는 패키지 기판과; 그리고 상기 패키지 기판 상에 실장되고, 상기 회로 패턴에 전기적으로 연결된 범프를 갖는 반도체 칩을 포함하고, 하나의 회로 패 턴은 복수개의 범프들의 랜드로 제공되어 상기 복수개의 범프들 모두가 상기 하나의 회로 패턴에 접속될 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 회로 패턴은 상기 패키지 기판 및 반도체 칩 사이에 데이터 전달을 위한 시그널 패턴과; 상기 반도체 칩으로의 파워 전달을 위한 파워 패턴과; 그리고 상기 반도체 칩을 접지하기 위한 그라운드 패턴을 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 복수개의 범프들은 상기 시그널 패턴에 접속되는 복수개의 범프들을 포함하는 제1 범프 그룹과; 상기 파워 패턴에 접속되는 복수개의 범프들을 포함하는 제2 범프 그룹과; 그리고 상기 그라운드 패턴에 접속되는 복수개의 범프들을 포함하는 제3 범프 그룹을 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 반도체 칩은 상기 시그널 패턴과 전기적으로 연결된 제1 칩 패드와; 상기 파워 패턴과 전기적으로 연결된 제2 칩 패드와; 그리고 상기 그라운드 패턴과 전기적으로 연결된 제3 칩 패드들을 포함하고, 상기 제1 범프 그룹은 상기 제1 칩 패드와 1:1 대응 관계로 전기적으로 연결되고, 상기 제2 범프 그룹은 상기 제2 칩 패드와 1:1 혹은 1:다수의 대응 관계로 전기적으로 연결되고, 상기 제3 범프 그룹은 상기 제3 칩 패드와 1:1 혹은 1:다수의 대응 관계로 전기적으로 연결될 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 제1 내지 제3 범프 그룹 각각은 상기 회로 패턴 및 반도체 칩과 전기적으로 접속된 적어도 하나의 리얼 범프와, 상기 회로 패턴에는 전기적으로 접속하되 상기 반도체 칩과는 전기적으로 접속되지 않는 적어도 하나의 더미 범프를 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 적어도 하나의 리얼 범프는 상기 반도체 칩의 센터에 배열되고, 상기 적어도 하나의 더미 범프는 상기 패키지 기판의 에지에 배열되어 상기 반도체 칩의 에지를 지지할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 적어도 하나의 리얼 범프는 상기 반도체 칩 중에서 상기 제1 내지 제3 칩 패드에 접속 배열되고, 상기 적어도 하나의 더미 범프는 상기 반도체 칩 중에서 상기 제1 내지 제3 칩 패드를 제외한 나머지 부분에 배열되어 상기 패키기 기판 상에서 상기 반도체 칩을 지지할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 제1 범프 그룹은 상기 시그널 패턴 및 반도체 칩과 전기적으로 접속된 적어도 하나의 제1 리얼 범프와 상기 회로 패턴에는 전기적으로 접속하되 상기 반도체 칩과는 전기적으로 접속되지 않는 적어도 하나의 제1 더미 범프를 포함하고; 상기 제2 범프 그룹은 상기 파워 패턴 및 반도체 칩과 전기적으로 접속되며 서로 전기적으로 연결된 복수개의 제2 리얼 범프를 포함하고; 상기 제3 범프 그룹은 상기 그라운드 패턴 및 반도체 칩과 전기적으로 접속되며 서로 전기적으로 연결된 복수개의 제3 리얼 범프를 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 파워 패턴은 상기 복수개의 제2 리얼 범프들 중 적어도 하나가 접속되는 제1 서브 패턴과, 적어도 다른 하나가 접속되며 상기 제1 서브 패턴으로부터 연장된 제2 서브 패턴을 포함하고; 상기 제2 서브 패턴에 접속되는 상기 적어도 다른 하나의 제2 리얼 범프는 상기 제1 서브 패턴에 접속되는 상기 적어도 하나의 제2 리얼 범프에 비해 크 크기를 가질 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 제1 내지 제3 범프 그룹 각각은 상기 하나의 회로 패턴 및 반도체 칩과 전기적으로 접속되며 서로 전기적으로 연결된 복수개의 리얼 범프를 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 변형 실시예에 따른 반도체 패키지는, 회로 패턴을 갖는 패키지 기판과; 상기 패키지 기판 상에 실장되고, 상기 회로 패턴과 전기적으로 연결된 재배선을 갖는 제1 반도체 칩과; 그리고 상기 제1 반도체 칩 상에 적층되고, 상기 재배선과 전기적으로 연결된 범프를 갖는 제2 반도체 칩을 포함하고, 하나의 재배선은 복수개의 범프들의 랜드로 제공되어 상기 복수개의 범프들 모두는 상기 하나의 재배선에 접속되고, 상기 하나의 재배선에 접속된 모든 범프들 중 적어도 하나는 상기 제2 반도체 칩에 전기적으로 접속된 리얼 범프일 수 있다.
본 변형 실시예의 반도체 패키지에 있어서, 상기 제1 반도체 칩은 상기 회로 패턴에 접속된 관통전극을 포함하고, 상기 관통전극은 상기 재배선과 접속될 수 있다.
본 변형 실시예의 반도체 패키지에 있어서, 상기 관통전극은 상기 패키지 기판 및 제1 반도체 칩 사이에 데이터 전달을 위한 제1 관통전극과, 상기 패키기 기판 및 제1 반도체 칩 사이에 파워 및 그라운드 중 적어도 어느 하나의 전달을 위한 제2 관통전극을 포함할 수 있다.
본 변형 실시예의 반도체 패키지에 있어서, 상기 재배선은 상기 제1 관통전극과 접속하는 제1 재배선과, 상기 제2 관통전극과 접속하는 제2 재배선을 포함하 고; 상기 제1 재배선 및 제1 관통전극은 1:1 대응 관계로 전기적으로 연결되고, 상기 제1 재배선 및 제2 관통전극은 1:1 혹은 1:다수의 대응 관계로 전기적으로 연결될 수 있다.
본 변형 실시예의 반도체 패키지에 있어서, 상기 재배선에 접속된 모든 범프들 중 적어도 다른 하나는 상기 제2 반도체 칩에 전기적으로 접속되지 아니하고 상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 지지하는 더미 범프일 수 있다.
본 변형 실시예의 반도체 패키지에 있어서, 상기 하나의 재배선 및 제2 반도체 칩에 접속되는 리얼 범프들은 서로 전기적으로 연결될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 변형 실시예에 따른 반도체 패키지는, 회로 패턴을 갖는 하부 패키지 기판 상에 상기 회로 패턴과 전기적으로 연결된 재배선을 갖는 하부 반도체 칩이 실장되고 몰딩막으로 몰딩된 하부 패키지와; 상기 하부 패키지 상에 적층되며, 상부 패키지 기판 상에 상부 반도체 칩이 실장된 상부 패키지와; 그리고 상기 몰딩막을 관통하여 상기 재배선과 전기적으로 연결되며, 상기 상하부 패키지들을 전기적으로 연결하는 비아를 포함하며, 하나의 재배선은 복수개의 비아들의 랜드로 제공되어 상기 복수개의 비아들 모두는 상기 하나의 재배선에 접속되고, 상기 하나의 재배선에 접속된 모든 비아들 중 적어도 하나는 상기 상부 패키지에 전기적으로 접속된 리얼 비아일 수 있다.
본 다른 변형 실시예의 반도체 패키지에 있어서, 상기 재배선에 접속된 모든 비아들 적어도 다른 하나는 상기 상부 패키지에 전기적으로 접속되지 아니하고 상기 상부 패키지를 상기 하부 패키지 상에 지지하는 더미 비아일 수 있다.
본 다른 변형 실시예의 반도체 패키지에 있어서, 상기 재배선은 상기 회로 패턴 및 하부 패키지 사이에 데이터 전달을 위한 제1 재배선과, 상기 회로 패턴 및 하부 패키지 사이에 파워 및 그라운드 중 적어도 어느 하나의 전달을 위한 제2 재배선을 포함할 수 있다.
본 다른 변형 실시예의 반도체 패키지에 있어서, 상기 비아들은 상기 제1 재배선과 접속하는 복수개의 제1 비아와, 상기 제2 재배선과 접속하는 복수개의 제2 비아를 포함하고, 상기 제1 및 제2 비아들은 상기 상부 패키지에 전기적으로 연결된 상기 적어도 하나의 리얼 비아를 각각 포함할 수 있다.
본 다른 변형 실시예의 반도체 패키지에 있어서, 상기 하나의 재배선 및 상부 패키지에 전기적으로 접속된 리얼 비아들은 서로 전기적으로 연결될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 또 다른 변형 실시예에 따른 반도체 패키지는, 회로 패턴을 갖는 모듈 기판과; 그리고 상기 모듈 기판 상에 실장되며, 상기 회로 패턴과 전기적으로 연결되는 복수개의 접속단자를 갖는 적어도 하나의 패키지를 포함하고, 하나의 회로 패턴은 상기 복수개의 접속단자의 랜드로 제공되어 상기 복수개의 접속단자 모두는 상기 하나의 회로 패턴에 접속되며, 상기 하나의 회로 패턴에 접속된 상기 복수개의 접속단자 중 적어도 하나는 상기 적어도 하나의 패키지에 전기적으로 접속된 리얼 단자일 수 있다.
본 또 다른 변형 실시예의 반도체 패키지에 있어서, 상기 회로 패턴에 접속된 모든 접속단자들 중 적어도 다른 하나는 상기 적어도 하나의 패키지를 지지하는 더미 단자일 수 있다.
본 또 다른 변형 실시예의 반도체 패키지에 있어서, 상기 하나의 회로 패턴 및 적어도 하나의 패키지에 전기적으로 접속된 리얼 단자들은 서로 전기적으로 연결될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지의 제조방법은, 복수개의 범프들을 포함하는 복수개의 범프 그룹이 형성된 반도체 칩을 제공하고; 상기 반도체 칩과 전기적으로 연결되는 복수개의 회로 패턴들을 갖는 코어를 절연막이 덮는 패키지 기판을 제공하고; 상기 복수개의 회로 패턴들 각각을 상기 하나의 범프 그룹에 속한 복수개의 범프의 랜드로 제공하고; 그리고 상기 반도체 칩을 상기 패키지 기판에 실장하여 상기 복수개의 범프 그룹을 상기 복수개의 회로 패턴에 접속시키는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 복수개의 회로 패턴 각각을 상기 복수개의 범프의 랜드로 제공하는 것은 상기 절연막의 패터닝으로 상기 회로 패턴의 일부들을 오픈시켜 상기 복수개의 랜드를 정의하는 복수개의 개구부를 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 복수개의 개구부를 형성하는 것은 상기 복수개의 개구부 각각을 정의하는 복수개의 홀을 형성하거나; 혹은 상기 복수개의 랜드를 동시에 정의하는 복수개의 블록을 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 범프 그룹을 형성하는 것은 상기 회로 패턴 및 반도체 칩에 전기적으로 접속되며 서로 전기적으로 연결되는 복수개의 리얼 범프를 형성하는 것을 포함할 수 있다.
본 실시예의 방법에 있어서, 상기 범프 그룹을 형성하는 것은 상기 회로 패턴 및 반도체 칩에 전기적으로 접속되는 적어도 하나의 리얼 범프와, 상기 회로 패턴에는 접속하되 상기 반도체 칩에는 전기적으로 접속되지 아니하여 상기 반도체 칩을 상기 패키지 기판 상에 지지하는 적어도 하나의 더미 범프를 형성하는 것을 포함할 수 있다.
본 발명에 의하면, 반도체 칩에 접속되거나 지지하는 범프들을 인쇄회로기판의 시그널, 파워/그라운드 패턴 등의 PCB 패턴에 접합시키므로써 전기적 및 기계적 특성을 향상시킬 수 있다. 아울러, PCB 패턴이 범프들의 랜드로 활용될 수 있어 별도의 랜드를 형성할 필요가 없고 PCB 패턴을 우회 형성할 필요가 없어 인쇄회로기판을 효과적으로 활용할 수 있다. 이러한 본 발명의 사상은 인쇄회로기판에 반도체 칩을 실장하는 것 이외에 칩 스택킹, 패키지 스택킹 및 반도체 모듈 등 범용적으로 활용될 수 있다.
이하, 본 발명에 따른 반도체 패키지 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조 부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
도 1a는 본 발명의 실시예에 따른 반도체 패키지를 도시한 것으로 도 1d의 I-I'선을 절취한 단면도이고, 도 1b 및 1c는 도 1a의 반도체 패키지의 반도체 칩을 도시한 단면도이다. 도 1d는 도 1a의 반도체 패키지에 있어서 인쇄회로기판의 패턴을 도시한 평면도이고, 도 1e는 도 1a의 반도체 패키지에 있어서 칩 패드와 범프 간의 전기적 연결 관계를 도시한 평면도이다.
도 1a를 참조하면, 본 실시예의 반도체 패키지(100)는 패키지 기판(110)과, 패키지 기판(110) 상에 실장된 반도체 칩(150)을 포함할 수 있다. 반도체 패키지(100)는 몰딩막(180)에 의해 몰딩되어 있을 수 있다. 언더필링막(170)이 반도체 칩(150)과 패키지 기판(110) 사이에 더 포함될 수 있다. 반도체 패키지(100)는 반도체 칩(150)이 패키지 기판(110) 상에서 페이스 다운(face down) 실장된 플립 칩 패키지일 수 있다.
패키지 기판(110)은 가령 강화섬유유리나 에폭시수지로 된 코어(112)의 일면이나 양면에 동박의 회로 패턴이 형성된 인쇄회로기판(PCB)을 포함할 수 있다. 회로 패턴은 반도체 칩(150)과 데이터 수수를 위한 전기 신호의 경로를 제공하는 패턴, 반도체 칩(150)에 파워를 전달하거나 접지시키는 패턴, 외부 단자와 접속되는 패턴 등을 포함할 수 있다. 본 실시예에 의하면, 패키지 기판(110)은 반도체 칩(150)과의 데이터 수수를 위한 전기 신호의 경로를 제공하는 적어도 하나의 제1 패턴(122), 그리고 반도체 칩(150)에 파워를 공급하거나 반도체 칩(150)을 접지시 키는 적어도 하나의 제2 패턴(124)을 포함할 수 있다. 제1 패턴(122)은 시그널 패턴을 포함하고, 제2 패턴(124)은 파워 및 그라운드 패턴 중 적어도 어느 하나를 포함할 수 있다. 본 명세서에서 제1 패턴(122)은 시그널 패턴이라 하고, 제2 패턴(124)은 파워 패턴이라 하고, 이들 패턴들을 PCB 패턴이라 칭하기로 한다. 본 명세서에서 파워 패턴에 관한 설명은 그라운드 패턴에 적용될 수 있다.
패키지 기판(110)은 반도체 패키지(100)를 외부 전기 장치와 전기적으로 연결시키는 솔더볼과 같은 외부 단자(105)가 접속되는 구리나 알루미늄으로 된 기판 패드(118)를 더 포함할 수 있다. 코어(112)의 상하면 각각에는 가령 포토솔더레지스트(PSR)로 된 상부 절연막(114)과 하부 절연막(116)이 형성될 수 있다. 시그널 패턴(122)과 파워 패턴(124)은 상부 절연막(114)을 통해 노출되고, 기판 패드(118)는 하부 절연막(116)을 통해 노출될 수 있다.
도 1a 및 1b를 참조하면, 반도체 칩(150)은 실리콘 웨이퍼 혹은 소이(SOI) 웨이퍼와 같은 반도체 기판(157) 상에 복수개의 범프들(130,140)이 형성된 메모리 혹은 비메모리 칩일 수 있다. 반도체 칩(150)은 센터 패드 구조를 가질 수 있다. 일례로, 반도체 칩(150)은 센터(150y)에 형성된 센터 칩 패드들(161,163)과, 반도체 기판(157)을 보호하는 보호막(158)과, 그리고 범프들(130,140)의 랜드를 정의하는 유전막(159)을 포함할 수 있다. 센터 칩 패드들(161,163)은 구리나 알루미늄과 같은 금속으로 구성될 수 있다. 보호막(158)은 감광성폴리이미드(PSPI)와 같은 수지로 형성될 수 있다. 유전막(159)은 실리콘산화막이나 실리콘질화막 등과 같은 절연체로 형성될 수 있다. 반도체 칩(150)은 플립되어 패키지 기판(110) 상에 실장되 고, 복수개의 범프들(130,140)은 패키지 기판(110)의 PCB 패턴(122,124)과 접속될 수 있다. 복수개의 범프들(130,140)은 시그널 패턴(122)과 전기적으로 연결되는 제1 범프 그룹(130)과, 파워 패턴(124)과 전기적으로 연결되는 제2 범프 그룹(140)을 포함할 수 있다.
하나의 제1 범프 그룹(130)은 하나의 센터 칩 패드(161)에 접속된 적어도 하나의 범프(131)와, 센터 칩 패드(161)에 접속되지 않은 복수개의 범프들(132,133,134)을 포함할 수 있다. 범프(131)는 실제적으로 반도체 칩(150)과 시그널 패턴(122) 사이에서 전기 신호의 경로를 제공하는 리얼 범프이고, 나머지 범프들(132-134)은 패키지 기판(110) 상에서 반도체 칩(150)을 지지하는 더미 범프일 수 있다. 리얼 범프(131)는 반도체 칩(150)의 센터(150y)에 형성되고, 더미 범프들(132-134)은 센터 칩 패드(161)를 제외한 나머지 부분에 형성될 수 있다. 일례로, 더미 범프들(132-134)은 반도체 칩(150)의 일측 에지, 가령 좌측 에지(150x)에 형성될 수 있다.
하나의 제2 범프 그룹(140)은 센터 칩 패드(163)에 접속된 적어도 하나의 범프(141)와, 센터 칩 패드(163)에 접속되지 않은 복수개의 범프들(142,143,144)을 포함할 수 있다. 범프(141)는 실제적으로 반도체 칩(150)과 파워 패턴(124) 사이에서 파워 신호를 제공하는 리얼 범프이고, 나머지 범프들(142-144)은 패키지 기판(110) 상에서 반도체 칩(150)을 지지하는 더미 범프일 수 있다. 리얼 범프(141)는 반도체 칩(150)의 센터(150y)에 형성되고, 더미 범프들(142-144)은 센터 칩 패드(163)를 제외한 나머지 부분에 형성될 수 있다. 일례로, 더미 범프들(142-144)은 반도체 칩(150)의 일측 에지, 가령 우측 에지(150z)에 형성될 수 있다. 도 1b(도 1c)에선 도시되어 있지 아니하지만, 도 1d에 도시된 바와 같이, 제2 범프 그룹(140)은 더미 범프들(145,146)을 더 포함할 수 있다. 범프(131)는 금속, 가령 구리로 된 필라(131a)를 포함할 수 있다. 필라(131a) 위에는 접합력 향상을 위한 솔더(131b)가 더 형성될 수 있다. 나머지 범프들(132-146)도 이와 마찬가지다.
도 1c를 참조하면, 다른 예로 반도체 칩(150)은 유전막(도 1b의 159)을 포함하지 아니하고, 보호막(158)이 반도체 기판(157)을 보호하는 동시에 범프 랜드를 정의할 수 있다. 또 다른 예로, 제1 범프 그룹(130) 중에서 리얼 범프(131)와 더미 범프들(132-134)의 크기는 다를 수 있다. 예컨대, 더미 범프들(132-134)은 반도체 칩(150)의 견고한 지지 역할을 위해 리얼 범프(131)에 비해 더 크게 형성될 수 있다. 제2 범프 그룹(140)도 이와 마찬가지로 더미 범프들(142-146)이 리얼 범프(141)에 비해 더 크게 형성될 수 있다.
도 1a 및 1d를 참조하면, 이미 언급한 바와 같이 패키지 기판(110)에는 적어도 하나의 시그널 패턴(122) 및 적어도 하나의 파워 패턴(124)을 포함하는 PCB 패턴이 형성될 수 있다. 시그널 패턴(122)에는 제1 범프 그룹(130)이 접속되고, 파워 패턴(124)에는 제2 범프 그룹(140)이 접속될 수 있다. 본 발명에 의하면, 하나의 제1 범프 그룹(130)에 포함된 모든 범프들(131-134)은 하나의 시그널 패턴(122) 상에 형성되고, 하나의 제2 범프 그룹(140)에 포함된 모든 범프들(141-146)은 하나의 파워 패턴(124) 상에 형성될 수 있다. 도 1d를 포함한 본 명세서의 도면에서 해칭된 원은 리얼 범프를 가르키고, 공동(hollow) 원은 더미 범프를 가르킨다.
시그널 패턴(122)은 리얼 범프(131)가 접속되는 랜드(122b)와, 랜드(122b)로부터 연장된 확장부(122e)를 포함할 수 있다. 확장부(122e)는 랜드(122b)에 비해 폭이 작을 수 있다. 일례로, 랜드(122b)는 반도체 칩(150)의 센터(150y)에 위치하고 확장부(122e)는 센터(150y)에서 좌측 에지(150x) 혹은 우측 에지(150z)로 연장될 수 있다. 유사하게, 파워 패턴(124)은 리얼 범프(141)가 접속되는 랜드(124b)와, 랜드(124b)로부터 연장된 확장부(124e)를 포함할 수 있다. 확장부(124e)는 효과적인 파워 전달(Power Delivery)을 위해 랜드(124b)에 비해 그 크기가 훨씬 클 수 있다. 일례로, 랜드(124b)는 반도체 칩(150)의 센터(150y)에 위치하고 확장부(124e)는 우측 에지(150z) 혹은 좌측 에지(150x)쪽으로 연장될 수 있다.
Ⅰ-Ⅰ'선 상에 놓여있는 시그널 패턴(122)에 있어서, 제1 범프 그룹(130) 중에서 반도체 칩(150)의 센터(150y)에 위치하는 리얼 범프(131)는 시그널 패턴(122)의 랜드(122b)에 접속되어 반도체 칩(150)으로부터 시그널 패턴(122)으로 또는 그 역으로 전기 신호를 전달할 수 있다. 제1 범프 그룹(130) 중에서 반도체 칩(150)의 좌측 에지(150x)에 위치하는 더미 범프들(132-134)은 시그널 패턴(122)의 확장부(122e)에 접속되어 반도체 칩(150)을 지지할 수 있다. 시그널 패턴(122)의 확장부(122e)가 더미 범프들(132-134)의 랜드로 이용되므로 패키지 기판(110)에 더미 범프용 랜드들을 형성할 필요가 없다. 따라서, 패키지 기판(110)에 더미 범프용 랜드를 형성할 필요가 없으므로 패키지 기판(110)의 면적을 최대한 활용할 수 있다. 더 나아가, 시그널 패턴(122)을 더미 범프용 랜드를 우회하여 형성할 여지가 없으므로, 우회 형성된 시그널 패턴(122)에 의한 입출력 불량(I/O skew) 문제점을 없앨 수 있다.
유사하게, Ⅰ-Ⅰ'선 상에 놓여있는 파워 패턴(124)에 있어서, 제2 범프 그룹(140) 중에서 반도체 칩(150)의 센터(150y)에 위치하는 리얼 범프(141)는 파워 패턴(124)의 랜드(124b)에 접속되어 파워 패턴(124)으로부터 반도체 칩(150)으로 파워를 전달할 수 있다. 제2 범프 그룹(140) 중에서 반도체 칩(150)의 우측 에지(150z)에 위치하는 더미 범프들(142-146)은 파워 패턴(124)의 확장부(124e)에 접속되어 패키지 기판(110) 상에서 반도체 칩(150)을 지지할 수 있다. 파워 패턴(124)의 확장부(124e)가 더미 범프들(142-146)의 랜드로 활용되기 때문에 더미 범프용 랜드 형성에 따른 패키지 기판(110)의 면적 소모가 없으며 파워 패턴(124)을 우회 형성하거나 축소 형성할 필요가 없어진다. 이에 따라 반도체 칩(150)에 파워를 원할히 공급할 수 있다.
도 1e를 참조하면, 제1 범프 그룹(130)과 센터 칩 패드(161)는 1:1 대응 관계를 가지고, 제2 범프 그룹(140)과 센터 칩 패드(163)는 1:1 혹은 1:다수의 대응 관계를 가질 수 있다. 예컨대, 하나의 시그널 패턴(122)에 접속된 하나의 제1 범프 그룹(130)은 하나의 센터 칩 패드(161)에 전기적으로 연결될 수 있다. 하나의 파워 패턴(124)에 접속된 하나의 제2 범프 그룹(140)은 하나의 센터 칩 패드(163) 혹은 2개 이상의 센터 칩 패드들(163)에 전기적으로 연결될 수 있다. 이하의 다른 실시예에서도 이와 마찬가지다. 도 1e에서 센터 칩 패드(161)는 리얼 범프(131)와 상하 정렬될 것이지만, 편의상 센터 칩 패드(161)를 리얼 범프(131)의 측면에 도시하였다. 센터 칩 패드(163) 역시 편의상 리얼 범프(141)의 측면에 도시하였다.
반도체 패키지(100)에 스트레스가 외부로부터 가해지거나 발열 등으로 인해 반도체 칩(150)의 에지들(150x,150z)이 센터(150y)에 비해 기계적 및/또는 열적 스트레스가 집중되어 박리나 크랙 등이 용이하게 발생할 수 있다. 본 실시예에 의하면, 반도체 칩(150)의 에지들(150x,150z)이 더미 범프들(132-134,142-146)에 의해 지지되므로 반도체 패키지(100)의 기계적 내구성이 향상될 수 있다.
본 실시예에 의하면 반도체 칩(150)은 센터 패드 구조를 가질 수 있다. 이에 따라, 파워는 반도체 칩(150)의 센터(150y)에서 좌우 에지들(150x,150z)을 향해 대칭적으로 전달되므로 안정된 파워 공급을 실현할 수 있고, 입출력 불량(I/O skew)을 없앨 수 있으며, 셀 산포 등을 효율적으로 관리할 수 있다. 또한, 본 실시예에 의하면, 반도체 패키지(100)는 플립 칩 본딩 구조를 가질 수 있다. 그러므로, 반도체 패키지(100)는 와이어 본딩이나 리드 본딩 구조에 비해 보다 많은 수의 입출력을 실현할 수 있고 전기 신호의 경로를 비교적 짧게 가져 갈 수 있다. 이러한 특성들로 인해 본 실시예의 반도체 패키지(100)는 고속 동작이 요구되는 그래픽 디바이스 혹은 EDP(Electronic Data Processing) 등에 유용하게 활용될 수 있다.
도 2a 내지 2d는 도 1a 내지 1e의 변형예를 도시한 것으로, 도 2a는 도 2c의 Ⅱ-Ⅱ'선을 절취한 단면도이다.
도 2a 및 2b를 참조하면, 본 변형예의 반도체 패키지(102)는 에지 패드 구조를 가진 반도체 칩(152)이 패키지 기판(110) 상에 페이스 다운 실장된 플립 칩 패키지일 수 있다. 예를 들어, 칩 패드들(161,163)이 반도체 칩(152)의 에지 들(152x,152z)에 형성되고, 그 에지 칩 패드들(161,163)에 리얼 범프들(131,141)이 접속될 수 있다.
도 2a 및 2c를 참조하면, Ⅱ-Ⅱ'선 상에 놓여진 시그널 패턴(122)에 있어서, 시그널 패턴(122)의 랜드(122b)는 반도체 칩(152)의 좌측 에지(152x)에 위치하고, 확장부(122e)는 좌측 에지(152x)에서 센터(152y)쪽으로 연장될 수 있다. Ⅱ-Ⅱ'선 상에 놓여진 파워 패턴(124)에 있어서, 파워 패턴(124)의 랜드(124b)는 우측 에지(152z)에 위치하고 확장부(124e)는 우측 에지(152z)에서 센터(152y)쪽으로 연장될 수 있다. 따라서, 제1 범프 그룹(130) 중에서 리얼 범프(131)는 반도체 칩(152)의 좌측 에지(152x)에 배치되고, 더미 범프들(132-134)은 반도체 칩(150)의 센터(152y) 및 좌측 에지(152x)에 배치될 수 있다. 제2 범프 그룹(140) 중에서 리얼 범프(141)는 반도체 칩(152)의 우측 에지(152z)에 배치되고, 더미 범프들(142-146)은 반도체 칩(152)의 센터(152y) 및 우측 에지(152z)에 배치될 수 있다.
도 2d를 참조하면, 하나의 제1 범프 그룹(130)은 하나의 에지 칩 패드(161)에 전기적으로 연결되고, 하나의 제2 범프 그룹(140)은 하나 혹은 2 이상의 에지 칩 패드(163)에 전기적으로 연결될 수 있다. 이외는 도 1a 내지 1e의 설명이 적용될 수 있으며, 간결성을 위해 중복설명은 피한다.
도 3a는 본 발명의 변형 실시예에 따른 반도체 패키지를 도시한 것으로, 도 3c의 Ⅲ-Ⅲ'선을 절취한 단면도이고, 도 3b는 본 발명의 변형 실시예에 따른 반도체 패키지의 반도체 칩을 도시한 단면도이고, 도 3c는 본 발명의 변형 실시예에 따 른 반도체 패키지의 인쇄회로기판을 도시한 평면도이다.
도 3a 내지 3c를 참조하면, 본 변형예의 반도체 패키지(103)는 패키지 기판(110) 상에 반도체 칩(153)이 페이스 다운 실장된 플립 칩 패키지일 수 있다. 반도체 칩(153)은 반도체 기판(157) 상에 형성된 보호막(158) 및 유전막(159)과, 반도체 칩(153)을 패키지 기판(110)과 전기적 및 물리적으로 연결하는 제1 범프 그룹(130)과 제2 범프 그룹(140)을 포함할 수 있다. 본 변형예에 의하면, 제1 범프 그룹(130)은 시그널 패턴(122)과 반도체 칩(153)을 전기적 및 물리적으로 연결하고, 제2 범프 그룹(140)은 파워 패턴(124)과 반도체 칩(153)을 전기적으로 연결할 수 있다.
제1 범프 그룹(130)은 센터 칩 패드(161)에 접속되어 반도체 칩(153)과 시그널 패턴(122) 사이에 전기 신호의 경로를 제공하는 리얼 범프(131)와, 센터 칩 패드(161)에 접속되지 아니하고 패키지 기판(110) 상에서 반도체 칩(153)을 지지하는 복수개의 더미 범프들(132-134)을 포함할 수 있다. 제1 범프 그룹(130)과 센터 칩 패드(161)는 1:1 대응 관계를 가질 수 있다. 따라서, 도 1e에 도시된 바와 같이 하나의 제1 범프 그룹(130)은 하나의 센터 칩 패드(161)에 전기적으로 연결될 수 있다. 리얼 범프(131)는 반도체 칩(153)의 센터(153y)에 배치되고, 더미 범프들(132-134)은 반도체 칩(153)의 에지들(153x,153z)에 배치될 수 있다. 예컨대, 도 3c의 Ⅲ-Ⅲ'선 상에 놓여진 시그널 패턴(122) 상에 형성된 제1 범프 그룹(130) 중에서 리얼 범프(131)는 반도체 칩(153)의 센터(153y)에 배치되고, 더미 범프들(132-134)은 반도체 칩(153)의 좌측 에지(153x)에 배치될 수 있다. 더미 범프들(132-134)은 반도체 칩(153)의 좌측 에지(153x)를 지지하는 지지 범프(supporting bump)로 활용될 수 있다.
제2 범프 그룹(140)은 센터 칩 패드(163)에 접속되어 반도체 칩(153)과 파워 패턴(124) 사이에 파워의 전달 경로를 제공하는 리얼 범프(141)와, 센터 칩 패드(163)와 전기적으로 연결된 복수개의 에지 칩 패드들(163a)에 접속된 복수개의 리얼 범프들(142-146)을 포함할 수 있다. 리얼 범프들(141-146)은 모두 서로 전기적으로 연결될 수 있다. 도 3b에서 실선(169)은 칩 패드들(163,163a)이 전기적으로 연결된 것을 가르키며, 다른 도면에서도 이와 마찬가지다. 제2 범프 그룹(140)과 센터 칩 패드(163)는 1:1 혹은 1:다수 대응 관계를 가질 수 있다. 따라서, 도 1e에 도시된 바와 같이 하나의 제2 범프 그룹(140)은 하나의 센터 칩 패드(163)에 혹은 복수개의 센터 칩 패드들(163)에 전기적으로 연결될 수 있다. 리얼 범프들(141-146) 중에서 일부 범프(141)는 반도체 칩(153)의 센터(153y)에 배치되고, 다른 범프들(142-146)은 반도체 칩(153)의 에지들(153x,153z)에 배치될 수 있다. 예컨대, 도 3c의 Ⅲ-Ⅲ'선 상에 놓여진 파워 패턴(124) 상에 형성된 제2 범프 그룹(140) 중에서 리얼 범프(141)는 반도체 칩(153)의 센터(153y)에 배치되고, 다른 리얼 범프들(142-146)은 반도체 칩(153)의 우측 에지(153z)에 배치될 수 있다. 특히, 파워 패턴(124)의 확장부(124e) 상에 형성된 리얼 범프들(142-146)은 반도체 칩(153)의 우측 에지(153z)를 지지하는 지지 범프로도 활용될 수 있다. 본 변형예의 다른 예로서, 반도체 칩(153)은 칩 패드들(161,163)이 에지들(153x,153z)에 배치된 에지 패드 구조를 가질 수 있다.
도 3d는 도 3b의 반도체 칩의 변형예를 도시한 단면도이고, 도 3e는 도 3c의 인쇄회로기판의 패턴의 변형예를 도시한 평면도이다.
도 3d 및 3e를 참조하면, 반도체 칩(153)은 유전막(도 3b의 159)을 포함하지 않을 수 있어, 범프들(131-143)은 보호막(158) 상에 형성될 수 있다. 제1 범프 그룹(130) 중에서 리얼 범프(131)와 더미 범프들(132-134)은 서로 다른 크기로 형성될 수 있다. 예로서, 더미 범프들(132-134)은 지지 범프로서의 기능을 향상시키기 위해 리얼 범프(131)에 비해 더 크기로 형성될 수 있다. 제2 범프 그룹(140) 중에서 반도체 칩(153)의 에지들(153x,153z)에 배치되는 리얼 범프(142,143)는 반도체 칩(153)의 센터(153y)에 배치된 리얼 범프(141)에 비해 더 크기로 형성될 수 있다. 특히, 파워 패턴(124)의 확장부(124e) 상에 형성된 리얼 범프(143)는 2개 이상의 에지 칩 패드들(163a)에 접속될 수 있는 크기를 가진 거대 범프로 형성될 수 있다. 큰 크기의 리얼 범프들(142,143)은 반도체 칩(153)의 견고한 지지 범프로서 활용될 수 있을 뿐만 아니라 효과적인 파워 전달(Power Delivery) 능력을 가질 수 있다.
도 3f는 도 3b의 반도체 칩의 다른 변형예를 도시한 단면도이고, 도 3g는 도 3f의 일부를 확대 도시한 단면도이다.
도 3f를 도 3c와 같이 참조하면, 제2 범프 그룹(140) 중에서 리얼 범프(141)와 접속되는 센터 칩 패드(163)는 반도체 칩(153)에 주 파워를 제공하는 메인 패드이고, 다른 리얼 범프들(142-146)과 접속되는 에지 칩 패드들(163a)은 반도체 칩(153)에 보조 파워를 제공하는 보조 패드일 수 있다. 에지 칩 패드들(163a)은 서로 전기적으로 연결될 수 있다. 일례로, 제2 패턴(124)이 파워 패턴인 경우, 센터 칩 패드(163)의 불량에 의해서 파워 패턴(124)으로부터 반도체 칩(153)을 고속으로 동작시키기 위한 충분한 파워가 공급되지 않을 수 있다. 이 경우 에지 칩 패드들(163a)로부터 반도체 칩(153)으로 보조 파워가 더 공급될 수 있다. 제2 패턴(124)이 접지 패턴인 경우, 센터 칩 패드(163)의 불량에 의해서 반도체 칩(153)의 접지가 불안정해질 수 있다. 그런 경우, 에지 칩 패드들(163a)을 이용해서 반도체 칩(153)을 안정적으로 접지시킬 수 있다. 이와 같이, 에지 칩 패드들(163a)에 의해 파워 노이즈를 감소시켜 반도체 칩(153)을 고속으로 동작시킬 수 있다.
도 3g를 도 3c와 같이 참조하면, 센터 칩 패드(163)는 리얼 범프(141)와 제1 폭(W1)으로 접속될 수 있다. 에지 칩 패드들(163a)은 리얼 범프들(142-146) 각각과 제2 폭(W2)으로 접속될 수 있다. 에지 칩 패드(163a)는 보조적으로 사용되므로 제2 폭(W2)을 통해 노출되는 에지 칩 패드(163a)의 면적이 제1 폭(W1)을 통해 노출되는 센터 칩 패드(163)의 면적보다 클 필요는 없을 수 있다. 본 실시예에 의하면, 제2 폭(W2)은 제1 폭(W1)에 비해 작거나 동일할 수 있다. 도 3f 및 3g를 참조하여 전술한 바는 본 출원인의 미국공개특허 제2009-0230549호(한국공개특허 제2009-0098316호)에 자세히 기재되어 있고, 이 문헌들은 본 명세서에 참조문헌으로 결합된다.
다른 예로, 리얼 범프(141)와 접속되는 센터 칩 패드(163)와 리얼 범프(142)와 접속되는 에지 칩 패드(163a)가 서로 전기적으로 연결되어 메인 패드로 사용되고, 다른 리얼 범프들(143-146)에 접속되는 에지 칩 패드들(163a)이 서로 전기적으로 연결되어 보조 패드로 사용될 수 있다.
도 4a는 본 발명의 변형 실시예에 따른 반도체 패키지를 도시한 것으로 도 4c의 Ⅳ-Ⅳ'선을 절취한 단면도이고, 도 4b는 본 발명의 변형 실시예에 따른 반도체 패키지의 반도체 칩을 도시한 단면도이고, 도 4c는 본 발명의 변형 실시예에 따른 반도체 패키지의 인쇄회로기판을 도시한 평면도이다.
도 4a 내지 4c를 참조하면, 본 변형예의 반도체 패키지(104)는 반도체 칩(154)이 패키지 기판(110) 상에 페이스 다운 실장된 플립 칩 패키지일 수 있다. 반도체 칩(154)은 반도체 기판(157) 상에 형성된 보호막(158) 및 유전막(159)과, 반도체 칩(154)을 패키지 기판(110)과 전기적으로 연결하는 제1 범프 그룹(130)과 제2 범프 그룹(140)을 포함할 수 있다. 본 변형예에 의하면, 제1 범프 그룹(130)은 시그널 패턴(122)과 반도체 칩(154)을 전기적으로 연결하고, 제2 범프 그룹(140)은 파워 패턴(124)과 반도체 칩(154)을 전기적으로 연결할 수 있다.
제1 범프 그룹(130)은 센터 칩 패드(161)에 접속된 범프(131)와, 센터 칩 패드(161)와 전기적으로 연결된 에지 칩 패드들(161a)에 접속된 복수개의 범프들(132-134)을 포함할 수 있다. 제1 범프 그룹(130)의 모든 범프들(131-134)은 반도체 칩(154)과 시그널 패턴(122) 사이에 전기 신호의 경로를 제공하는 리얼 범프일 수 있다. 모든 리얼 범프들(131-134)은 시그널 패턴(122)의 랜드(122b) 및 확장부(122e)에 접속될 수 있다. 예컨대, 도 4c의 Ⅳ-Ⅳ'선 상에 놓여진 시그널 패턴(122) 상에 형성된 제1 범프 그룹(130) 중에서 리얼 범프(131)는 반도체 칩(154)의 센터(154y)에 배치된 랜드(122b)에 접속되고, 다른 리얼 범프들(132-134)은 반도체 칩(154)의 좌측 에지(154x)에 배치된 확장부(122e)에 접속될 수 있다.
제2 범프 그룹(140)은 센터 칩 패드(163)에 접속된 범프(141)와, 센터 칩 패드(163)와 전기적으로 연결된 에지 칩 패드들(163a)에 접속된 복수개의 범프들(142-146)을 포함할 수 있다. 제2 범프 그룹(140)의 모든 범프들(141-146)은 반도체 칩(154)과 파워 패턴(124) 사이에 파워의 전달 경로를 제공하는 리얼 범프일 수 있다. 모든 리얼 범프들(141-146)은 파워 패턴(124)의 랜드(124b) 및 확장부(124e)에 접속될 수 있다. 예컨대, 도 4c의 Ⅳ-Ⅳ'선 상에 놓여진 파워 패턴(124) 상에 형성된 제2 범프 그룹(140) 중에서 리얼 범프(141)는 반도체 칩(154)의 센터(154y)에 배치된 랜드(124b)에 배치되고, 다른 리얼 범프들(142-146)은 반도체 칩(154)의 우측 에지(154z)에 배치된 확장부(124e)에 접속될 수 있다. 하나의 파워 패턴(124)에 복수개의 리얼 범프들(141-146)이 접속되어 있기 때문에 효과적인 파워 전달이 구현될 수 있다.
칩 패드들(161-163a)은 반도체 칩(154)의 센터(154y) 및 에지들(154x,154z)에 매트릭스 형태로 형성될 수 있다. 마찬가지로, 제1 범프 그룹(130)과 제2 범프 그룹(140)은 반도체 칩(154)의 전영역에 매트릭스 형태로 배치될 수 있다. 그러므로, 반도체 칩(154)은 패키지 기판(110) 상에 견고하게 결합될 수 있어 기계적 스트레스에 강한 구조를 가질 수 있다. 하나의 시그널 패턴(122)에 접속된 모든 범프들(131-134) 중 일부의 범프가 전기 신호의 전달 경로로 사용되지 못한다 하더라도 나머지 범프들이 전기 신호의 전달 경로로 제공될 수 있어, 전기적 특성이 향상될 수 있다. 파워 패턴(124)에 있어서도 이와 마찬가지다.
제1 범프 그룹(130)과 센터 칩 패드(161)는 1:1 대응 관계를 가질 수 있다. 따라서, 하나의 제1 범프 그룹(130)은 하나의 센터 칩 패드(161)에 전기적으로 연결될 수 있다. 제2 범프 그룹(140)은 센터 칩 패드(163)와 1:1 혹은 1:다수의 대응 관계를 가질 수 있다. 이에 따라, 하나의 제2 범프 그룹(140)은 하나의 센터 칩 패드(163)에 혹은 복수개의 센터 칩 패드(163)에 전기적으로 연결될 수 있다.
도 4d는 도 4a의 반도체 패키지에 있어서 범프에 크랙이 발생된 예를 도시한 단면도이고, 도 4e는 제1 범프 그룹의 일부 범프에 크랙이 발생된 예를 도시한 평면도이고, 도 4f는 제2 범프 그룹의 일부 범프에 크랙이 발생된 예를 도시한 평면도이다.
도 4d 및 4e를 참조하면, 반도체 패키지(104)에 기계적 및/또는 열적 스트레스가 인가된 경우 제1 범프 그룹(130) 중에서 일부 범프에 크랙이 발생될 수 있다. 예를 들어, 시그널 패턴(122)의 확장부(122e)에 접속된 리얼 범프(134)에 크랙(139)이 발생된 경우 전기 신호는 그 리얼 범프(134)를 통해 전달되지 않을 수 있다. 그렇지만, 전기 신호는 다른 리얼 범프들(131-133)을 통해 전달될 수 있기 때문에 전기 신호 전달의 불량 문제는 일어나지 않는다.
도 4d 및 4f를 참조하면, 파워 패턴(124)의 랜드(124b)에 접속된 리얼 범프(141)에 크랙(149)이 발생되어 파워가 전달되지 않거나 저항이 커지는 현상이 있을 수 있다. 이 경우, 다른 리얼 범프들(142-146)을 통해 파워가 전달될 수 있어 원할한 파워 공급이 가능해진다.
도 4g 내지 4j는 본 발명의 변형 실시예에 따른 반도체 패키지에 있어서 반 도체 칩의 다양한 구조를 도시한 단면도이다.
도 4c 및 4g를 참조하면, 반도체 칩(154)은 보호막(158) 상에 유전막(도 4b의 159)이 형성되지 않을 수 있다. 이 경우 보호막(158)이 범프들(131-146)의 랜드들을 정의할 수 있다. 제2 범프 그룹(140) 중에서 파워 패턴(124)의 확장부(124e)에 접속하는 리얼 범프(143)는 다른 리얼 범프들(141,142)에 비해 크게 형성될 수 있다. 가령 리얼 범프(143)는 2개 이상의 에지 칩 패드들(163a)에 접속할 수 있는 크기의 거대 범프일 수 있다. 거대 범프(143)는 파워 패턴(124)과 반도체 칩(154) 간의 전기적 연결 면적을 넓힐 수 있어 효과적인 파워 전달이 가능해지고, 반도체 칩(154)의 지지 능력이 향상될 수 있다.
도 4c 및 4h를 참조하면, 제2 범프 그룹(140) 중에서 일부 리얼 범프들, 가령 파워 패턴(124)의 확장부(124e)에 접속하는 리얼 범프들(142-146)은 반도체 칩(154) 내부의 파워 메탈(165)에 공통 접속할 수 있다. 이 경우, 전기적 신뢰성 및 파워 전달 특성이 향상될 수 있다.
도 4c 및 4i를 참조하면, 제2 범프 그룹(140)은 재배선(156) 상에 형성될 수 있다. 일례로, 하나의 재배선(156) 상에 제2 범프 그룹(140)의 모든 리얼 범프들(141-146)이 형성되어 서로 전기적으로 연결될 수 있다. 센터 칩 패드(163)와 파워 메탈(165)은 직접적으로 전기적으로 연결되지 아니할 수 있다. 재배선(156) 구조는 제1 범프 그룹(130)에 적용될 수 있다.
도 4c 및 4j를 참조하면, 도 3f 및 3g를 참조하여 설명한 바와 동일 유사하게, 제2 범프 그룹(140) 중 리얼 범프(141)와 접속되는 센터 칩 패드(163)는 주 파 워를 공급하는(혹은 주 접지를 위한) 메인 패드이고 나머지 리얼 범프들(142-146)과 접속되는 에지 칩 패드(163a)는 보조 파워를 공급하는(혹은 보조 접지를 위한) 보조 패드일 수 있다. 제1 범프 그룹(130)과 접속되는 칩 패드들(161,161a)은 모두 메인 패드일 수 있다.
도 5a 내지 5d는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도이고, 도 6a 및 6b는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 도시한 평면도이다.
도 5a를 참조하면, 패키지 기판(110) 상에 실장될 반도체 칩(150)을 제공할 수 있다. 패키지 기판(110)은 코어(112)의 상하면에 상부 절연막(114)과 하부 절연막(116)이 형성된 인쇄회로기판일 수 있다. 코어(112)는 강화섬유유리나 에폭시수지로 형성될 수 있다. 상부 절연막(114)과 하부 절연막(116)은 포토솔더레지스트(PSR)로 형성될 수 있다. 패키지 기판(110)의 상면에는 동박으로 된 시그널 패턴(122)과 파워 패턴(124)을 포함하는 PCB 패턴이 형성되고, 하면에는 구리나 알루미늄과 같은 금속으로 구성된 기판 패드(118)가 형성될 수 있다.
반도체 칩(150)은 그 상면(150f)에 형성된 제1 범프 그룹(130)과 제2 범프 그룹(140)을 포함할 수 있다. 제1 범프 그룹(130)은 시그널 패턴(122)에 접속할 수 있고, 제2 범프 그룹(140)은 파워 패턴(124)에 접속할 수 있다. 제1 범프 그룹(130)의 범프 갯수 및 위치는 시그널 패턴(122)의 라웃팅(routing)에 의존할 수 있고, 제2 범프 그룹(140)의 범프 갯수 및 위치는 파워 패턴(124)의 라웃팅에 의존 할 수 있다. 제1 범프 그룹(130)과 제2 범프 그룹(140) 각각은 복수개의 범프를 포함할 수 있으며, 복수개의 범프 모두가 리얼 범프이거나 혹은 적어도 하나는 리얼 범프이고 나머지는 더미 범프일 수 있다. 반도체 칩(150)은 도 1b의 센터 패드 구조, 혹은 도 2b의 에지 패드 구조, 혹은 도 4b의 매트릭스 패드 구조로 형성할 수 있다. 일례로서, 반도체 칩(150)의 제공은 도 1b에 도시된 바와 같이 센터(150y)에 센터 칩 패드들(161,163)이 형성된 반도체 기판(157) 상에 센터 칩 패드들(161,163)을 오픈시키는 보호막(158)과 유전막(159)을 형성하고, 유전막(159) 상에 제1 범프 그룹(130)과 제2 범프 그룹(140)을 구리 및/또는 솔더 등을 도금이나 증착 공정으로 형성하는 것을 포함할 수 있다. 리얼 범프들(131,141)은 센터 칩 패드들(161,163)에 접속될 수 있다.
도 5b를 참조하면, 상부 절연막(114)을 패터닝하여 복수개의 개구부들(115,117)을 형성하고, 반도체 칩(150)을 페이스 다운시켜 패키지 기판(110) 상에 실장할 수 있다. 반도체 칩(150)은 페이스 다운되어 상면(150f)은 아래의 패키지 기판(110)을 향하고 하면(150b)은 위를 향하는 플립(flip) 상태로 실장될 수 있다. 개구부들(115,117)은 시그널 패턴(122)을 일부 오픈시키는 복수개의 제1 개구부(115)와 파워 패턴(124)을 일부 오픈시키는 복수개의 제2 개구부(117)를 포함할 수 있다. 제1 개구부들(115)에 의해 제1 범프 그룹(130)이 접속되는 제1 랜드들(111)이 정의되고, 제2 개구부들(117)에 의해 제2 범프 그룹(140)이 접속되는 제2 랜드들(113)이 정의될 수 있다. 개구부들(115,117)은 도 6a에 도시된 바와 같이 홀(115h,117h) 형태로 형성될 수 있거나 혹은 도 6b에 도시된 바와 같이 블 록(115b,117b) 형태로 형성될 수 있다.
도 6a를 참조하면, 홀(115h,117h)은 시그널 패턴(122)을 오픈시켜 제1 랜드들(111)을 정의하는 복수개의 제1 홀(115h)과, 파워 패턴(124)을 오픈시켜 랜드들(113)을 정의하는 복수개의 제2 홀(117h)을 포함할 수 있다. 제1 홀(115h)과 제2 홀(117h)은 동일 유사한 크기로 형성할 수 있다. 홀(115h,117h)의 크기에 따라 코어(112)의 상면(112f)이 노출될 수 있다.
도 6b를 참조하면, 블록(115b,117b)은 대체로 일 방향으로 연장된 제1 블록(115b)과 대체로 정사각형의 제2 블록(117b)을 포함할 수 있다. 제1 블록(115b)은 시그널 패턴(122)의 신장 방향(예: 가로 방향)과 실질적으로 직교하는 방향(예: 세로 방향)으로 신장된 라인 형태로 형성될 수 있다. 이에 의하면, 하나의 제1 블록(115b)에 의해 복수개의 제1 랜드들(111)이나 복수개의 제1 및 2 랜드들(111,113)이 동시에 정의될 수 있다. 제2 블록(117b)은 파워 패턴(124)의 확장부(124e)를 오픈시키는 제3 랜드(113b)를 정의할 수 있다. 제3 랜드(113b)는 제1 및 제2 랜드(111,113)에 비해 더 큰 면적을 가질 수 있다. 제3 랜드(113b)는 도 3e에 도시된 거대 범프(143)가 접속되기에 유용할 수 있다. 블록(115b,117b) 형성시 코어(112)의 상면(112f)이 노출될 수 있다.
도 5c를 참조하면, 반도체 칩(150)은 패키지 기판(110)에 페이스 다운 실장될 수 있다. 이에 따라 제1 범프 그룹(130)은 제1 개구부(115)에 삽입되어 시그널 패턴(122)에 접속되고, 제2 범프 그룹(140)은 제2 개구구(117)에 삽입되어 파워 패턴(124)에 접속될 수 있다. 이후, 패키지 기판(110) 상에 에폭시몰딩컴파운드(EMC) 로써 반도체 칩(150)을 몰딩하는 몰딩막(180)을 형성할 수 있다. 몰딩막(180)을 형성하기 이전에 반도체 기판(150)과 패키지 기판(110) 사이에 언더필링막(170)을 더 형성할 수 있다. 언더필링막(170)은 에폭시수지와 같은 절연 수지를 모세관 흐름(Capillary flow)을 이용하여 형성할 수 있다. 개구부들(115,117)의 형성시 노출된 코어 상면(도 6a 또는 6b의 112f)은 언더필링막(170) 및/또는 몰딩막(180)으로 덮혀질 수 있다.
도 5d를 참조하면, 하부 절연막(116)을 패터닝하여 기판 패드(118)를 오픈시키는 제3 개구부(119)를 형성하고, 제3 개구부(119)를 통해 솔더볼과 같은 외부단자(105)를 부착할 수 있다. 제3 개구부(119)의 형성은 도 5b의 제1 및 제2 개구부(115,117)의 형성과 동시에 이루어질 수 있다. 외부단자(105)의 부착 공정은 도 5a의 패키지 기판(110)의 제공 단계에서 진행할 수 있다. 상기 일련의 과정으로 도 1a의 반도체 패키지(100)가 구현될 수 있다. 반도체 칩(150)의 구조(예: 센터 패드 구조, 에지 패드 구조 등), 범프(130,140)의 종류(예: 리얼 범프, 더미 범프 등)나 형태 등에 따라 본 명세서에 개시된 다양한 예의 반도체 패키지(102-104)가 구현될 수 있다.
도 7a는 본 발명의 변형 실시예에 따른 반도체 패키지를 도시한 것으로 도 7b의 Ⅴ-Ⅴ'선을 절취한 단면도이고, 도 7b는 본 발명의 변형 실시예에 따른 반도체 패키지의 일부를 도시한 평면도이다.
도 7a를 참조하면, 본 변형예의 반도체 패키지(200)는 패키지 기판(210) 상 에 제1 반도체 칩(250)과 제2 반도체 칩(255)이 적층되고 몰딩막(280)에 의해 몰딩된 멀티칩 패키지일 수 있다. 제1 반도체 칩(250)은 페이스 업 혹은 페이스 다운되어 패키지 기판(210) 상에 실장될 수 있다. 제2 반도체 칩(255)은 페이스 업 혹은 페이스 다운되어 제1 반도체 칩(250) 상에 적층될 수 있다.
패키지 기판(210)은 시그널 패턴(222)과 파워 패턴(224)이 포함된 코어(212)의 상하면에 상부 절연막(214)과 하부 절연막(216)이 형성된 인쇄회로기판일 수 있다. 코어(212)의 하면에는 외부단자(205)가 접속되는 기판 패드(218)가 형성될 수 있다. 제1 반도체 칩(250)은 관통전극들(272,274)에 의해 패키지 기판(210)과 전기적으로 연결될 수 있다. 관통전극들(272,274)은 제1 반도체 칩(250)을 레이저 드릴링 공정으로 관통홀을 만들고, 그 관통홀에 실리콘이나 금속을 채워넣어 형성할 수 있다.
관통전극들(272,274)은 시그널 패턴들(222)에 접속되어 제1 반도체 칩(250)과 시그널 패턴들(222) 사이에서 데이터 신호를 전달하는 제1 관통전극들(272)과, 파워 패턴(224)에 접속되어 파워 패턴(224)으로부터 제1 반도체 칩(250)으로 파워를 전달하는 제2 관통전극들(274)을 포함할 수 있다. 시그널 패턴(222)과 제1 관통전극(272)은 1:1 대응 관계일 수 있다. 그러므로, 하나의 시그널 패턴(222)에 하나의 제1 관통전극(272)이 접속될 수 있다. 이와 다르게, 파워 패턴(224)과 제2 관통전극(274)은 1:1 혹은 1:다수의 대응 관계일 수 있다. 따라서, 하나의 파워 패턴(224)에는 하나의 제2 관통전극(274) 혹은 복수개의 제2 관통전극들(274)이 접속될 수 있다.
제1 반도체 칩(250)과 패키지 기판(210) 사이에 범프들(230,240)이 더 형성될 수 있다. 범프들(230)은 시그널 패턴들(222)과 제1 관통전극들(272)을 전기적으로 연결하는 복수개의 범프들(230)과, 파워 패턴(224)과 제2 관통전극들(274)을 전기적으로 연결하는 복수개의 범프들(240)을 포함할 수 있다. 범프들(230,240)은 금속(예: 구리)을 도금하거나 증착하여 형성할 수 있다.
제1 반도체 칩(250)과 제2 반도체 칩(255) 간의 전기적 연결은 재배선들(273,275)과 접속 범프들(292,294)을 통해 구현될 수 있다. 일례로, 제1 반도체 칩(250)의 상면에는 제1 관통전극들(272)과 접속되는 제1 재배선들(273)과, 제2 관통전극들(274)이 접속되는 제2 재배선들(275)이 형성될 수 있다. 제2 반도체 칩(255)의 하면에는 제1 재배선들(273)과 접속되는 제1 접속 범프들(292)과, 제2 재배선들(275)과 접속되는 제2 접속 범프들(294)이 형성될 수 있다. 제1 재배선들(273)의 디자인은 제1 접속 범프들(292)의 디자인에 의존할 수 있다. 가령 제1 재배선들(273)은 제1 접속 범프들(292)의 배열과 부합하도록 형성될 수 있다. 제2 재배선들(275)의 디자인은 제2 접속 범프들(292)의 디자인에 의존할 수 있다.
도 7b를 도 7a와 같이 참조하면, 하나의 시그널 패턴(222)은 하나의 제1 관통전극(272)과 접속되고, 그 하나의 제1 관통전극(272)은 하나의 제1 재배선(273)에 접속되고, 그 하나의 제1 재배선(273)에는 하나의 제1 접속 범프(292)가 접속될 수 있다. 그 하나의 제1 접속 범프(292)는 리얼 범프일 수 있다. 이에 따라, 시그널 패턴(222)과 반도체 칩들(250,255) 간에 데이터 신호가 오고 갈 수 있다.
복수개의 제1 접속 범프들(292,292a)이 접속되는 제1 재배선(273a)이 더 포 함될 수 있다. 하나의 제1 재배선(273a)은 복수개의 제1 접속 범프들(292,292a)의 랜드로 활용된다. 일례로, 그 제1 재배선(273a)은 제1 반도체 칩(250)의 좌우측 에지들(250x,250z) 중 적어도 어느 하나에 형성될 수 있다. 복수개의 제1 접속 범프들(292,292a) 중 어느 하나는 리얼 범프이고, 다른 하나는 더미 혹은 리얼 범프일 수 있다. 가령, Ⅴ-Ⅴ'선 상에 놓여진 제1 재배선(273a)에 접속된 적어도 두 개의 제1 접속 범프들(292,292a) 중에서 제2 반도체 칩(255)의 센터(255y)에 더 인접한 제1 접속 범프(292)는 리얼 범프이고, 제2 반도체 칩(255)의 좌측 에지(255x)에 더 인접한 제1 접속 범프(292a)는 더미 범프 혹은 리얼 범프일 수 있다. 제1 접속 범프(292a)가 더미 범프이면 제2 반도체 칩(255)의 좌측 에지(255x)를 지지하는 지지 범프로 사용될 수 있다. 제1 접속 범프(292a)가 리얼 범프이면 다른 제1 접속 범프(292)와 전기적으로 연결될 수 있다.
다른 예로, 제1 재배선(273a)에 적어도 두 개의 제1 접속 범프들(292,292a)이 접속되고, 또한 다른 제1 재배선(273)에 적어도 두 개의 제1 접속 범프들(292)이 접속될 수 있다. 적어도 두 개의 제1 접속 범프들(292) 중 중 어느 하나는 리얼 범프이고 나머지는 더미 혹은 리얼 범프일 수 있다.
하나의 파워 패턴(224)에는 복수개의 제2 관통전극들(274)이 접속되고, 그 복수개의 제2 관통전극들(274)은 하나의 제2 재배선(275)에 접속되고, 그 하나의 제2 재배선(275)에는 복수개의 제2 접속 범프들(294)이 접속될 수 있다. 하나의 제2 재배선(275)이 복수개의 제2 접속 범프들(294)의 랜드로 활용된다. 그 복수개의 제2 접속 범프들(294) 중 적어도 어느 하나는 리얼 범프이고, 나머지들은 더미 혹 은 리얼 범프일 수 있다. 다른 예로, 제2 재배선(275) 상에는 제1 반도체 칩(250)의 좌측 에지(250x) 혹은 우측 에지(250z)에 최인접하는 제2 접속 범프(294a)가 더 형성될 수 있다. 가령, Ⅴ-Ⅴ'선 상에 놓여진 제2 재배선(275)에 제2 반도체 칩(255)의 우측 에지(255z)에 최인접하는 제2 접속 범프(294a)를 더 형성할 수 있다. 제2 접속 범프(294a)가 더미 범프이면 제2 반도체 칩(255)의 우측 에지(255z)를 지지하는 지지 범프로 사용될 수 있다. 제2 접속 범프(294a)가 리얼 범프이면 다른 리얼 범프들(294)과 전기적으로 연결될 수 있다.
도 8a는 본 발명의 변형 실시예에 따른 반도체 패키지를 도시한 것으로 도 8b의 Ⅵ-Ⅵ'선을 절취한 단면도이고, 도 8b는 본 발명의 변형 실시예에 따른 반도체 패키지의 일부를 도시한 평면도이다.
도 8a를 참조하면, 본 변형예의 반도체 패키지(300)는 하부 패키지(302) 상에 상부 패키지(304)가 적층된 패키지-온-패키지(POP)일 수 있다. 하부 패키지(302)는 하부 패키지 기판(310) 상에 복수개의 하부 반도체 칩들(350)이 실장된 멀티칩 패키지일 수 있다. 유사하게, 상부 패키지(304)는 상부 패키지 기판(315) 상에 복수개의 상부 반도체 칩들(355)이 실장된 멀티칩 패키지일 수 있다. 하부 패키지(302)와 상부 패키지(304)는 재배선(370)과 몰드 비아 그룹(390)을 통해 서로 전기적으로 연결될 수 있다.
하부 패키지(302)는 시그널 패턴, 파워 패턴, 그라운드 패턴 등이 포함된 하부 회로 패턴(312)과 복수개의 하부 기판 패드들(313)이 마련된 인쇄회로기판과 같 은 하부 패키지 기판(310)과, 하부 패키지 기판(310) 상에 실장된 메모리, 비메모리, 혹은 이들의 조합을 포함하는 하부 반도체 칩들(320)과, 하부 반도체 칩들(320)을 몰딩하는 하부 몰딩막(380)을 포함할 수 있다. 하부 회로 패턴(312)은 하부 기판 패드들(313)과 전기적으로 연결될 수 있다. 하부 반도체 칩들(320)과 하부 패키지 기판(310)은 절연 접착제(320)에 의해 서로 접착되고, 복수개의 하부 본딩 와이어들(340)에 의해 서로 전기적으로 연결될 수 있다. 하부 본딩 와이어들(340)은 회로 패턴(312)과 하부 반도체 칩들(320)을 전기적으로 연결하여, 하부 반도체 칩들(320)과 하부 패키지 기판(310) 간에 데이터, 파워, 그라운드 등의 신호가 전달될 수 있다. 다른 예로서, 하부 반도체 칩들(320)과 하부 패키지 기판(310)은 하부 반도체 칩들(350)을 관통하는 관통전극들(예: 도 7a의 272,274)로 서로 전기적으로 연결될 수 있다. 하부 패키지(302)는 하부 기판 패드들(313)에 접속되어 반도체 패키지(300)를 외부 전기 장치에 연결하는 솔더볼이나 솔더범프와 같은 복수개의 외부단자들(330)을 포함할 수 있다.
상부 패키지(304)는 하부 패키지(302)와 동일 유사하게 구성될 수 있다. 예컨대, 상부 패키지(304)는 상부 회로 패턴(317)과 이와 전기적으로 연결된 상부 기판 패드들(318)이 형성된 인쇄회로기판과 같은 상부 패키지 기판(315)과, 상부 패키지 기판(315) 상에 실장된 상부 반도체 칩들(355)과, 상부 반도체 칩들(355)과 상부 패키지 기판(315)을 접착시키는 절연 접착제(325)와, 상부 반도체 칩들(355)을 몰딩하는 상부 몰딩막(304)을 포함할 수 있다. 일례로, 상부 반도체 칩들(355)과 상부 패키지 기판(315)은 복수개의 상부 본딩 와이어(345)에 으해 서로 전기적 으로 연결되어 전기 신호를 주고 받을 수 있다. 다른 예로, 상부 반도체 칩들(355)을 관통하여 형성된 관통전극들이 본딩 와이어들(345)을 대신할 수 있다.
도 8b를 도 8a와 같이 참조하면, 하부 반도체 칩들(350) 중에서 최상층의 하부 반도체 칩(350t) 상에 재배선(370)을 형성할 수 있다. 재배선(370)에는 몰드 비아 그룹(390)이 접속될 수 있다. 몰드 비아 그룹(390)은 복수개의 몰드 비아(391,392,393)를 포함할 수 있다. 몰드 비아들(391-393)은 상부 기판 패드들(318)에 접속될 수 있다. 몰드 비아들(391-393)은 하부 몰딩막(380)을 패터닝하여 재배선들(370)을 오픈시키는 몰드 비아홀들(385)을 형성한 후 금속 혹은 솔더 등과 같은 전도체로 채워 형성할 수 있다. 일례로, 몰드 비아들(391-393)은 상부 기판 패드들(318)에 솔더볼들을 부착하고, 하부 패키지(302)와 상부 패키지(304)를 결합하여 솔더볼들을 몰드 비아홀들(385)에 삽입시킨 후 리플로우 공정으로 형성할 수 있다. 재배선(370)은 하부 본딩 와이어(340)에 의해 하부 패키기 기판(310)의 하부 회로패턴(312)과 전기적으로 연결될 수 있다. 따라서, 몰드 비아 그룹(390) 및 재배선(370)에 의해 하부 패키지(302)와 상부 패키지(304)가 전기적으로 연결될 수 있다.
본 변형예에 의하면, 하나의 재배선(370)에는 복수개의 몰드 비아들(391-393)이 공통 접속될 수 있다. 하나의 재배선(370)에 접속된 복수개의 몰드 비아들(391-393) 중 적어도 하나, 가령 반도체 패키지(300)의 센터(300y)에 형성된 몰드 비아(391)는 상하부 패키지들(302,304) 간에 전기 신호의 경로로 제공되는 리얼 비아이고, 나머지들(392,393)은 더미 비아들일 수 있다. 더미 비아들(392,393)은 상부 패키지(304)의 에지들을 지지하는 지지 비아들로 활용될 수 있다. 이 경우 하부 패키지 기판(315)에는 더미 비아들(392,393)이 접속하는 상부 기판 패드들(318)이 형성되지 않을 수 있다. 다른 예로, 하나의 재배선(370)에 접속된 모든 몰드 비아들(391-393)은 리얼 비아들일 수 있다. 이 경우 모든 몰드 비아들(391-393)은 하부 기판 패드들(318)에 접속되고, 그 하부 기판 패드들(318)은 서로 전기적으로 연결될 수 있다.
하부 패키지(302) 및 상부 패키지(304) 중 적어도 어느 하나는 본 명세서에 개시된 모든 반도체 패키지들 중 어느 하나로 대체될 수 있다. 일례로, 도 7a의 반도체 패키지들(200)이 상하 적층되어 재배선과 몰드 비아에 의해 서로 전기적으로 연결된 패키지-온-패키지를 형성할 수 있다.
도 9a는 본 발명의 변형 실시예에 따른 반도체 패키지를 도시한 단면도이고, 도 9b는 본 발명의 변형 실시예에 따른 반도체 패키지를 도시한 사시도이다.
도 9a 및 9b를 참조하면, 본 변형예의 반도체 패키지(400)는 모듈 기판(410)의 상면에 실장된 적어도 2개의 패키지(450)가 실장되고, 모듈 기판(410)의 하면에 복수개의 외부단자들(405)이 형성된 반도체 모듈일 수 있다. 모듈 기판(410)은 회로 패턴(422,424)이 형성된 코어(412)와, 코어(412)의 상면에 형성된 상부 절연막(412)과, 코어(412)의 하면에 형성된 하부 절연막(414)을 포함할 수 있다. 반도체 패키지(400)는 모듈 기판(410)의 하면에 외부단자들(405)이 접속되는 복수개의 기판 패드들(418)을 포함할 수 있다. 외부단자들(405)을 통해 반도체 패키지(400) 는 전기 장치에 전기적으로 결합될 수 있다.
패키지(450)는 접속단자들(430,440)로써 모듈 기판(410)과 전기적으로 연결될 수 있다. 패키지(450)는 본 명세서에 개시된 다양한 예의 반도체 패키지들 중 어느 하나일 수 있다. 접속단자들(430,440)은 회로패턴(422,424)과 접속될 수 있다. 회로패턴(422,424)은 시그널 패턴(422)과 파워 패턴(424)을 포함하고, 접속단자들(430,440)은 시그널 패턴(422)에 접속되는 복수개의 단자들로 구성된 제1 접속단자군(430)과, 파워 패턴(424)에 접속되는 복수개의 단자들로 구성된 제2 접속단자군(440)을 포함할 수 있다. 하나의 시그널 패턴(422)에는 하나의 제1 접속단자군(430)이 접속되며, 그 하나의 제1 접속단자군(430)에 포함된 복수개의 단자들은 서로 전기적으로 연결된 리얼 단자일 수 있다. 하나의 파워 패턴(424)에는 적어도 하나의 제2 접속단자군(440)이 접속될 수 있다. 하나의 파워 패턴(424)에 접속되는 하나의 제2 접속단자군(440)에 포함된 복수개의 단자들은 서로 전기적으로 연결된 리얼 단자일 수 있다.
도 9c는 도 9a의 반도체 패키지의 변형예를 도시한 단면도이고, 도 9d는 그 사시도이다.
도 9b 및 9c를 참조하면, 본 변형예의 반도체 패키지(402)는 모듈 기판(410)의 상하면에 패키지들(450)이 실장된 구조로 형성될 수 있다. 반도체 패키지(402)는 회로 패턴(422,424)에 전기적으로 연결된 외부 패드들(406)로써 전기 장치에 결합될 수 있다. 외부 패드들(406)은 패키지 기판(410)의 일측에 형성될 수 있다.
상기 반도체 패키지들(400,402)은 다양한 용도로 쓰일 수 있다. 예를 들면, 반도체 패키지들(400,402)은 모바일 전자 기기, 노트북 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 메모리 스틱, 메모리 카드, 솔리드 스테이트 드라이브(SSD) 등 다양한 전자 기기에 활용될 수 있다.
도 10a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도이다.
도 10a를 참조하면, 본 발명의 다양한 실시예들에 따른 반도체 패키지를 포함하는 반도체 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
도 10b는 본 발명의 다양한 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 10b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스 템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함하며, 도 10a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
본 발명의 실시예에 따른 반도체 패키지는 다양한 형태로 패키징될 수 있다. 예를 들면, 본 발명의 다양한 실시예에 따른 반도체 패키지는 패키지 온 패키지(Package on Package), 볼 그리드 어레이(Ball Grid Arrays), 칩 스케일 패키지(Chip Scale Packages), 플라스틱 리드 칩 캐리어(Plastic Leaded Chip Carrier), 플라스틱 듀얼 인라인 패키지(Plastic Dual In-Line Package), 멀티 칩 패키지(Multi Chip Package), 웨이퍼 레벨 패키지(Wafer Level Package 혹은 Wafer Fabricated Package), 웨이퍼 레벨 스택 패키지(Wafer Level Stack Package), 다이 온 와플 패키지(Die On Waffle Package), 다이 인 웨이퍼 폼(Die in Wafer Form), 칩 온 보오드(Chip On Board), 세라믹 듀얼 인라인 패키지(Ceramic Dual In-Line Package), 플라스킥 메트릭 쿼드 플랫 패키지(Plastic Metric Quad Flat Pack), 씬 쿼드 플랫 패키지(Thin Quad Flat Pack), 스몰 아웃라인 패키지(Small Outline Package), 축소 스몰 아웃라인 패키지(Shrink Small Outline Package), 씬 스몰 아웃라인 패키지(Thin Small Outline Package), 씬 쿼드 플랫 패키지(Thin Quad Flat Package), 시스템 인 패키지(System In Package) 등과 같은 방식으로 패키징될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
도 1a는 본 발명의 실시예에 따른 반도체 패키지를 도시한 단면도.
도 1b 및 1c는 본 발명의 실시예에 따른 반도체 패키지에 있어서 반도체 칩을 도시한 단면도.
도 1d는 본 발명의 실시예에 따른 반도체 패키지에 있어서 인쇄회로기판의 패턴을 도시한 평면도.
도 1e는 본 발명의 실시예에 따른 반도체 패키지에 있어서 칩 패드와 범프 간의 전기적 연결 관계를 도시한 평면도.
도 2a는 본 발명의 변형 실시예에 따른 반도체 패키지를 도시한 단면도.
도 2b는 본 발명의 변형 실시예에 따른 반도체 패키지에 있어서 반도체 칩을 도시한 단면도.
도 2c는 본 발명의 변형 실시예에 따른 반도체 패키지에 있어서 인쇄회로기판의 패턴을 도시한 평면도.
도 2d는 본 발명의 변형 실시예에 따른 반도체 패키지에 있어서 칩 패드와 범프 간의 전기적 연결 관계를 도시한 평면도.
도 3a는 본 발명의 변형 실시예에 따른 반도체 패키지를 도시한 단면도.
도 3b는 본 발명의 변형 실시예에 따른 반도체 패키지에 있어서 반도체 칩을 도시한 단면도.
도 3c는 본 발명의 변형 실시예에 따른 반도체 패키지에 있어서 인쇄회로기판의 패턴을 도시한 평면도.
도 3d는 도 3b의 반도체 칩의 변형예를 도시한 단면도.
도 3e는 도 3c의 인쇄회로기판의 패턴의 변형예를 도시한 평면도.
도 3f는 도 3b의 반도체 칩의 다른 변형예를 도시한 단면도.
도 3g는 도 3f의 일부를 확대 도시한 단면도.
도 4a는 본 발명의 변형 실시예에 따른 반도체 패키지를 도시한 단면도.
도 4b는 본 발명의 변형 실시예에 따른 반도체 패키지에 있어서 반도체 칩을 도시한 단면도.
도 4c는 본 발명의 변형 실시예에 따른 반도체 패키지에 있어서 인쇄회로기판의 패턴을 도시한 평면도.
도 4d는 본 발명의 변형 실시예에 따른 반도체 패키지에 있어서 범프에 크랙이 발생된 예를 도시한 단면도.
도 4e는 본 발명의 변형 실시예에 따른 반도체 패키지에 있어서 제1 범프 그룹의 일부 범프에 크랙이 발생된 예를 도시한 평면도.
도 4f는 본 발명의 변형 실시예에 따른 반도체 패키지에 있어서 제2 범프 그룹의 일부 범프에 크랙이 발생된 예를 도시한 평면도.
도 4g 내지 4j는 본 발명의 변형 실시예에 따른 반도체 패키지에 있어서 반도체 칩의 다양한 구조를 도시한 단면도.
도 5a 내지 5d는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도.
도 6a 및 6b는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 도시한 평면도.
도 7a는 본 발명의 변형 실시예에 따른 반도체 패키지를 도시한 단면도.
도 7b는 본 발명의 변형 실시예에 따른 반도체 패키지의 일부를 도시한 평면도.
도 8a는 본 발명의 변형 실시예에 따른 반도체 패키지를 도시한 단면도.
도 8b는 본 발명의 변형 실시예에 따른 반도체 패키지의 일부를 도시한 평면도.
도 9a는 본 발명의 변형 실시예에 따른 반도체 패키지를 도시한 단면도.
도 9b는 본 발명의 변형 실시예에 따른 반도체 패키지를 도시한 사시도.
도 9c는 도 9a의 반도체 패키지의 변형예를 도시한 단면도.
도 9d는 도 9a의 반도체 패키지의 변형예를 도시한 사시도.
도 10a는 본 발명의 실시예에 따른 반도체 패키지를 구비한 메모리 카드를 도시한 블록도.
도 10b는 본 발명의 실시예에 따른 반도체 패키지를 응용한 정보 처리 시스템을 도시한 블록도.

Claims (28)

  1. 제1 방향으로 배치된 복수개의 제1 패턴과 상기 제1 방향으로 배치된 복수개의 제2 패턴을 갖는 기판; 그리고
    상기 기판 상에 제공된 반도체 칩을 포함하고,
    상기 복수개의 제1 패턴 각각은 제1 랜드와 상기 제1 방향과 직교하는 제2 방향을 따라 연장된 제1 확장부를 포함하고, 상기 제1 랜드 상에 제1 리얼 범프가 배치되고 상기 제1 확장부 상에 복수개의 제1 더미 범프가 배치되고,
    상기 복수개의 제2 패턴 각각은 제2 랜드와 상기 제2 방향을 따라 연장된 제2 확장부를 포함하고, 상기 제2 랜드 상에 제2 리얼 범프가 배치되고 상기 제2 확장부 상에 복수개의 제2 더미 범프가 배치되고,
    상기 반도체 칩은 상기 복수개의 제1 패턴에 전기적으로 연결된 복수개의 제1 패드와 상기 복수개의 제2 패턴에 전기적으로 연결된 복수개의 제2 패드를 포함하고,
    상기 제1 리얼 범프와 상기 제1 패드는 일대일 대응 관계로 전기적으로 연결되고, 상기 제2 리얼 범프와 상기 제2 패드는 일대 다수 대응 관계로 전기적으로 연결되는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 및 제2 리얼 범프들과 상기 제1 및 제2 더미 범프들은 상기 반도체 칩을 지지하고, 상기 제1 및 제2 리얼 범프들은 전기적 전도성인 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 패턴 각각 혹은 상기 제2 패턴 각각 상에 적어도 3개의 더미 범프들이 배치되는 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 패턴들은 적어도 6개이고, 상기 제2 패턴들은 적어도 6개인 반도체 패키지.
  5. 랜드와 제1 방향을 따라 상기 랜드로부터 연장된 확장부를 포함하는 복수개의 패턴을 갖는 그리고 반도체 칩이 실장되는 패키지 기판을 포함하고,
    상기 랜드에는 전도성 범프가 배치되고 상기 확장부에는 등간격으로 배열된 복수개의 더미 범프들이 배치되고,
    상기 복수개의 패턴은 상기 반도체 칩과 데이터 통신을 위한 제1 패턴과 상기 반도체 칩에 파워를 제공하는 제2 패턴을 포함하고,
    상기 전도성 범프는 상기 제1 패턴의 랜드에 배치된 제1 리얼 범프 그리고 상기 제2 패턴의 랜드에 배치된 제2 리얼 범프를 포함하고,
    상기 반도체 칩은 상기 제1 리얼 범프와 일대일 대응 관계로 전기적으로 연결된 제1 패드 그리고 상기 제2 리얼 범프와 일대 다수 대응 관계로 전기적으로 연결된 복수개의 제2 패드를 포함하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 랜드의 폭은 상기 확장부의 폭과 상이한 반도체 패키지.
  7. 제5항에 있어서,
    상기 전도성 범프는 패드를 경유하여 온-칩 회로에 연결되고, 상기 더미 범프들은 절연막 상에 배치된 반도체 패키지.
  8. 패키지 기판:
    상기 패키지 기판 상에 배치되고, 제1 리얼 범프와 복수개의 제1 더미 범프들을 갖는 제1 범프 그룹 그리고 제2 리얼 범프와 복수개의 제2 더미 범프들을 갖는 제2 범프 그룹을 포함하는 반도체 칩;
    상기 패키지 기판 상에 배치되어 상기 제1 범프 그룹에 연결된 제1 패턴; 그리고
    상기 패키지 기판 상에 배치되고 상기 제2 범프 그룹에 연결된 제2 패턴을 포함하고,
    상기 제1 패턴은 제1 랜드와 제1 확장부를 포함하고, 상기 제1 리얼 범프는 상기 제1 랜드 상에 배치되고 상기 복수개의 제1 더미 범프는 상기 제1 확장부 상에 배치되고,
    상기 제2 패턴은 제2 랜드와 제2 확장부를 포함하고, 상기 제2 리얼 범프는 상기 제2 랜드 상에 배치되고 상기 복수개의 제2 더미 범프는 상기 제2 확장부 상에 배치되고,
    상기 반도체 칩은 상기 제1 리얼 범프와 일대일 대응 관계로 전기적으로 연결된 제1 패드 그리고 상기 제2 리얼 범프와 일대 다수 대응 관계로 전기적으로 연결된 복수개의 제2 패드를 더 포함하는 반도체 패키지.
  9. 제8항에 있어서,
    상기 복수개의 제1 더미 범프와 상기 복수개의 제2 더미 범프는 상기 제1 리얼 범프와 상기 제2 리얼 범프 사이에 배치되는 반도체 패키지.
  10. 제8항에 있어서,
    데이터 신호는 상기 제1 패턴을 경유하여 상기 반도체 칩으로 전달되고,
    파워는 상기 제2 패턴을 경유하여 상기 반도체 칩으로 전달되는 반도체 패키지.
  11. 제8항에 있어서,
    상기 제1 확장부는 상기 제1 랜드로부터 연장되고,
    상기 제2 확장부는 상기 제2 랜드로부터 연장되는 반도체 패키지.
  12. 제8항에 있어서,
    상기 제1 랜드의 폭은 상기 제1 확장부의 폭에 비해 큰 반도체 패키지.
  13. 제8항에 있어서,
    상기 제2 랜드의 폭은 상기 제2 확장부의 폭에 비해 큰 반도체 패키지.
  14. 제8항에 있어서,
    상기 제1 리얼 범프는 상기 반도체 칩과 상기 제1 패턴 사이에 전기적 신호의 경로를 제공하고,
    상기 제2 리얼 범프는 상기 반도체 칩과 상기 제2 패턴 사이에 전기적 신호의 경로를 제공하는 반도체 패키지.
  15. 제8항에 있어서,
    상기 복수개의 제1 더미 범프와 상기 복수개의 제2 더미 범프는 상기 기판 상에서 상기 반도체 칩을 지지하는 반도체 패키지.
  16. 복수개의 제1 범프를 포함하는 제1 범프 그룹과 복수개의 제2 범프를 포함하는 제2 범프 그룹을 갖는 반도체 칩; 그리고
    상기 반도체 칩과 데이터 통신을 위한 제1 패턴과 상기 반도체 칩에 파워를 제공하거나 상기 반도체 칩을 접지하기 위한 제2 패턴을 갖는 패키지 기판을 포함하고,
    상기 복수개의 제1 범프는 상기 제1 패턴 상에 공통적으로 배치되고 그리고 상기 제1 패턴에 공통적으로 연결되고, 상기 복수개의 제2 범프는 상기 제2 패턴 상에 공통적으로 배치되고 그리고 상기 제2 패턴에 공통적으로 연결되고,
    상기 제1 패턴은 제1 랜드와 상기 제1 랜드로부터 연장된 제1 확장부를 포함하고 상기 제2 패턴은 제2 랜드와 상기 제2 랜드로부터 연장된 제2 확장부를 포함하고,
    상기 제1 확장부는 상기 제1 랜드의 폭보다 작은 폭을 가지며 상기 제2 확장부는 상기 제2 랜드의 폭보다 작은 폭을 가지며,
    상기 복수개의 제1 범프는 상기 제1 랜드 상에 배치되는 제1 리얼 범프와 상기 제1 확장부 상에 배치되는 복수개의 제1 더미 범프를 포함하고,
    상기 복수개의 제2 범프는 상기 제2 랜드 상에 배치되는 제2 리얼 범프와 상기 제2 확장부 상에 배치되는 복수개의 제2 더미 범프를 포함하고,
    상기 반도체 칩은 상기 제1 리얼 범프와 일대일 대응 관계로 전기적으로 연결된 제1 패드 그리고 상기 제2 리얼 범프와 일대 다수 대응 관계로 전기적으로 연결된 복수개의 제2 패드를 더 포함하는 반도체 패키지.
  17. 랜드와 상기 랜드로부터 연장되고 상기 랜드의 폭과 상이한 폭을 갖는 확장부를 포함하는 적어도 하나의 회로패턴을 갖는 패키지 기판; 그리고
    복수개의 범프를 가지며 상기 패키지 기판 상에 배치되는 반도체 칩을 포함하고,
    상기 반도체 칩의 복수개의 범프는 상기 적어도 하나의 회로패턴 상에 공통적으로 배치되고 그리고 상기 적어도 하나의 회로패턴에 공통적으로 연결되고,
    상기 복수개의 범프는 상기 랜드 상에 배치되는 제1 범프와 상기 확장부 상에 배치되는 복수개의 제2 범프를 포함하고,
    상기 회로패턴은 상기 반도체 칩과 데이터 통신을 위한 제1 패턴 그리고 상기 반도체 칩에 파워를 제공하는 제2 패턴을 포함하고,
    상기 제1 범프는 상기 제1 패턴의 랜드 상에 제공된 제1 리얼 범프 그리고 상기 제2 패턴의 랜드 상에 제공된 제2 리얼 범프를 포함하고,
    상기 반도체 칩은 상기 제1 리얼 범프와 일대일 대응 관계로 전기적으로 연결된 제1 패드 그리고 상기 제2 리얼 범프와 일대 다수 대응 관계로 전기적으로 연결된 복수개의 제2 패드를 포함하는 반도체 패키지.
  18. 패키지 기판 상에, 랜드와 상기 랜드로부터 연장되고 상기 랜드의 폭과 상이한 폭을 갖는 확장부를 포함하는 복수개의 회로패턴을 형성하고;
    반도체 칩 상에, 상기 반도체 칩을 상기 패키지 기판에 전기적으로 연결하는 제1 범프와 상기 패키지 기판 상에서 상기 반도체 칩을 지지하는 복수개의 제2 범프를 포함하며 상기 패키지 기판의 복수개의 회로패턴의 신장 경로를 따라 배치되는 복수개의 범프를 형성하고; 그리고
    상기 반도체 칩 상에 상기 패키지 기판을 배치하여, 상기 랜드 상에 상기 제1 범프를 배치하고 상기 확장부 상에 상기 복수개의 제2 범프를 배치하는 것을 포함하고,
    상기 복수개의 회로패턴은 상기 반도체 칩과 데이터 통신을 위한 제1 패턴 그리고 상기 반도체 칩에 파워를 제공하는 제2 패턴을 포함하고,
    상기 제1 범프는 상기 제1 패턴 상에 제공된 제1 리얼 범프 그리고 상기 제2 패턴 상에 제공된 제2 리얼 범프를 포함하고,
    상기 반도체 칩은 상기 제1 리얼 범프와 일대일 대응 관계로 전기적으로 연결된 제1 패드 그리고 상기 제2 리얼 범프와 일대 다수 대응 관계로 전기적으로 연결된 복수개의 제2 패드를 포함하는 반도체 패키지의 제조방법.
  19. 제18항에 있어서,
    상기 복수개의 범프는 상기 복수개의 회로패턴 각각의 일단에서부터 타단까지 균일하게 배치되는 반도체 패키지의 제조방법.
  20. 제19항에 있어서,
    상기 복수개의 제2 범프는 상기 복수개의 회로패턴과 전기적으로 절연되는 반도체 패키지의 제조방법.
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