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KR101626029B1 - 박막 트랜지스터 표시판 - Google Patents

박막 트랜지스터 표시판 Download PDF

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KR101626029B1
KR101626029B1 KR1020090013543A KR20090013543A KR101626029B1 KR 101626029 B1 KR101626029 B1 KR 101626029B1 KR 1020090013543 A KR1020090013543 A KR 1020090013543A KR 20090013543 A KR20090013543 A KR 20090013543A KR 101626029 B1 KR101626029 B1 KR 101626029B1
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electrode
pixel electrode
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film transistor
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나병선
이주희
이원희
권호균
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삼성디스플레이 주식회사
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Publication date
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Abstract

백라이트의 휘도 변화에 의한 화질 저하를 방지할 수 있는 구조의 박막 트랜지스터 표시판 및 그의 제조 방법이 제공된다. 박막 트랜지스터 표시판은, 절연 기판과, 절연 기판 상에 서로 절연되어 교차 형성된 제1 게이트선 및 제1 데이터선과, 절연 기판 상에 형성되며 제1 박막 트랜지스터를 통하여 제1 게이트선 및 제1 데이터선과 연결된 제1 부화소 전극과, 절연 기판 상에 형성되며 제1 부화소 전극에 이격되어 배치된 제2 부화소 전극과, 제1 부화소 전극 및 제2 부화소 전극 중 어느 하나에 직접 연결되고 나머지 하나와는 중첩되어 용량 결합되는 연결 전극과, 연결 전극과 절연 기판 사이에 형성된 반도체 패턴과, 반도체 패턴과 절연 기판 사이에 형성되어 연결 전극과 중첩되어 빛을 차단하는 차광 패턴을 포함한다.
박막 트랜지스터, 차광 패턴

Description

박막 트랜지스터 표시판{Thin film transistor panel}
본 발명은 박막 트랜지스터 표시판에 관한 것으로서, 더욱 상세하게는 백라이트의 휘도 변화에 의한 화질 저하를 방지할 수 있는 구조의 박막 트랜지스터 표시판에 관한 것이다.
현대 사회가 고도로 정보화 되어감에 따라 표시 장치는 대형화 및 박형화에 대한 시장의 요구에 직면하고 있으며, 종래의 CRT 장치로는 이러한 요구를 충분히 만족시키지 못함에 따라 PDP(Plasma Display Panel) 장치, PALC(Plasma Address Liquid Crystal display panel) 장치, LCD(Liquid Crystal Display) 장치, OLED(Organic Light Emitting Diode) 장치 등으로 대표되는 평판 표시 장치에 대한 수요가 폭발적으로 늘어나고 있다.
액정 표시 장치(Liquid Crystal Display: LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display: FPD) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하여 영상을 표시하는 장치이다.
박막 트랜지스터 어레이가 형성된 박막 트랜지스터 표시판은 통상 3 ~ 5매의 마스크를 이용한 공정에 의해 형성된다. 이 중에서, 4매의 마스크를 이용하는 공정으로 제조한 박막 트랜지스터 표시판은 반도체층, 소스 전극, 드레인 전극 및 데이터 전극이 서로 중첩되어 동일한 형상을 갖도록 형성된다.
이때, 반도체층은 백라이트 어셈블리로부터 빛을 받으면 도체화되는 성질을 갖고 있어, 주변의 다른 도체와 커패시터를 형성할 수 있다.
특히, 백라이트 어셈블리에 교류 전압이 인가되는 경우, 전원의 켜짐과 꺼짐이 반복적으로 일어나게 되어 반도체층이 도체와 부도체로 반복적으로 변하게 된다. 이에 따라, 화소 전극과 반도체층 사이에 커플링이 발생되어 화질이 저하되어 불량이 발생되는 문제가 발생하게 되었다.
이에, 본 발명이 해결하고자 하는 과제는 백라이트의 휘도 변화에 의한 화질 저하를 방지할 수 있는 구조의 박막 트랜지스터 표시판을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은, 절연 기판과, 상기 절연 기판 상에 서로 절연되어 교차 형성된 제1 게이트선 및 제1 데이터선과, 상기 절연 기판 상에 형성되며 제1 박막 트랜지스터를 통하여 상기 제1 게이트선 및 상기 제1 데이터선과 연결된 제1 부화소 전극과, 상기 절연 기판 상에 형성되며 상기 제1 부화소 전극에 이격되어 배치된 제2 부화소 전극과, 상기 제1 부화소 전극 및 상기 제2 부화소 전극 중 어느 하나에 직접 연결되고 나머지 하나와는 중첩되어 용량 결합되는 연결 전극과, 상기 연결 전극과 상기 절연 기판 사이에 형성된 반도체 패턴과, 상기 반도체 패턴과 상기 절연 기판 사이에 형성되어 상기 연결 전극과 중첩되어 빛을 차단하는 차광 패턴을 포함한다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판은 절연 기판과, 상기 절연 기판 상에 서로 절연되어 교차 형성된 게이트선 및 제1 데이터선과, 상기 절연 기판 상에 형성되며 박막 트랜지스터를 통하여 상기 게이트선 및 상기 데이터선과 연결된 화소 전극과, 상기 박막 트랜지스터와 상기 화소 전극을 연결하는 연결 전극과, 상기 연결 전극과 상기 절연 기판 사이에 형성된 반도체 패턴과, 상기 반도체 패턴과 상기 절연 기판 사이에 형성되고 상기 연결 전극과 중첩되어 빛을 차단하는 차광 패턴을 포함한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하 도 1 및 도 2를 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다. 도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판을 포함하는 표시 장치의 배치도이고, 도 2는 도 1의 표시 장치를 A-A' 선으로 절단한 단면도이다.
투명한 유리 등으로 이루어진 제1 절연 기판(10) 위에 주로 가로 방향으로 연장되어 게이트 신호를 전달하는 게이트선(22)이 형성되어 있다. 게이트선(22)은 하나의 화소에 대하여 하나씩 할당되어 있다. 그리고, 게이트선(22)에는 돌출한 제1 게이트 전극(26a) 및 제2 게이트 전극(26b)이 형성되어 있다. 제1 게이트 전극(26a) 및 제2 게이트 전극(26b)은 각각 제1 박막 트랜지스터(Q1) 및 제2 박막 트랜지스터(Q2)의 게이트 단자를 형성한다. 이러한 게이트선(22)과 제1 게이트 전극(26a) 및 제2 게이트 전극(26b)을 게이트 배선이라 한다.
게이트 배선은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한, 게이트 배선은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
한편, 제1 절연 기판(10) 상에는 차광 패턴(27)이 형성되어 있다. 차광 패턴(27)은 박막 트랜지스터 표시판의 하부에 배치된 백라이트 어셈블리(미도시)로부터 입사되는 빛을 차단한다. 이와 같은 차광 패턴(27)은 게이트선(22)과 동일층에 형성될 수 있으며, 게이트선(22)과 동일한 공정에 의해 동일한 물질로 형성될 수 있다. 이러한 차광 패턴(27)에 관해서는 구체적으로 후술한다.
게이트선(22) 및 차광 패턴(27) 위에는 질화규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 또는 다결정 규소 등으로 이루어진 제1 액티브층(미도시) 및 제2 액티브층(41b)이 형성되어 있다. 제1 액티브층(미도시) 및 제2 액티브층(41b)은 각각 제1 게이트 전극(26a) 및 제2 게이트 전극(26b)에 중첩되도록 형성된다.
제1 액티브층(미도시) 및 제2 액티브층(41b) 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등의 물질로 만들어진 오믹 콘택층(ohmic contact layer)(55b, 56b)이 형성되어 있다. 오믹 콘택층(55b, 56b)은 쌍(pair)을 이루어 제1 액티브층(미도시) 및 제2 액티브층(41b) 위에 위치한다.
오믹 콘택층(55b, 56b) 위에는 제1 데이터선(62a)과 제2 데이터선(62b)과, 제1 데이터선(62a) 및 제2 데이터선(62b)에 각각 대응하는 제1 드레인 전극(66a) 및 제2 드레인 전극(66b)이 형성되어 있다.
제1 데이터선(62a) 및 제2 데이터선(62b)는 서로 나란히 형성되며, 게이트선(22)과 교차되어 세로 방향으로 연장된다. 제1 데이터선(62a) 및 제2 데이터선(62b)은 각각 데이터 전압을 전달한다. 게이트선(22)과 제1 데이터선(62a) 및 제2 데이터선(62b)은 각각 게이트 절연막(30)에 의해 절연된다.
제1 데이터선(62a) 및 제2 데이터선(62b)에는 각각 분지되어 형성된 제1 소스 전극(65a) 및 제2 소스 전극(65b)이 형성되어 있다. 이러한 제1 데이터선(62a), 제2 데이터선(62b), 제1 소스 전극(65a), 제2 소스 전극(65b), 제1 드레인 전극(66a) 및 제2 드레인 전극(66b)을 데이터 배선이라 한다.
데이터 배선은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속으로 이루어지는 것이 바람직하며, 내화성 금속 따위의 하부막(미도시)과 그 위에 위치한 저저항 물질 상부막(미도시)으로 이루어진 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.
데이터 배선은 반도체 패턴(42)과 중첩되어 형성된다. 반도체 패턴(42)은 수소화 비정질 규소(hydrogenated amorphous silicon) 또는 다결정 규소 등으로 이루어지며, 반도체 패턴(42) 중 일부는 상술한 제1 액티브층(미도시) 및 제2 액티브층(41b)이 된다. 제1 액티브층(미도시)은 제1 소스 전극(65a) 및 제1 드레인 전극(66a)과 중첩되며, 제1 소스 전극(65a) 및 제1 드레인 전극(66a) 사이에 채널을 형성하게 된다. 또한, 제2 액티브층(41b)은 제2 소스 전극(65b) 및 제2 드레인 전극(66b)과 중첩되며, 제2 소스 전극(65b) 및 제2 드레인 전극(66b) 사이에 채널을 형성하게 된다.
데이터 배선과 노출된 제1 액티브층(미도시) 및 제2 액티브층(41b) 위에는 보호막(passivation layer)(70)이 형성되어 있다. 보호막(70)은 질화규소 또는 산화규소로 이루어진 무기물, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기물 또는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등으로 이루어진다. 또한, 보호막(70)은 유기막의 우수한 특성을 살리면서도 노출된 제1 액티브층(미도시) 및 제2 액티브층(41b) 부분을 보호하기 위하여 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다. 나아가 보호막(70)으로는 적색, 녹색 또는 청색의 컬러 필터층이 사용될 수도 있다.
보호막(70)에는 콘택홀(contact hole)(76a, 76b)이 형성되어 있으며, 보호막(70) 상에는 ITO 또는 IZO와 같은 투명 전극으로 이루어진 제1 부화소 전극(82a)과 제2 부화소 전극(82b)이 형성되어 있다.
제1 부화소 전극(82a)은 제1 박막 트랜지스터(Q1)를 매개로, 게이트 선(22)과 제1 데이터선(62a)과 연결되어, 제1 데이터 전압을 인가 받는다. 제2 부화소 전극(82b)은 재2 박막 트랜지스터(Q2)를 매개로, 게이트선(22)과 제2 데이터 선(62b)과 연결되어, 제2 데이터 전압을 인가 받는다. 여기서, 제1 데이터 전압은 공통 전압과 비교하여 상대적으로 낮은 크기를 가지고, 제2 데이터 전압은 공통 전압과 비 교하여 상대적으로 높은 크기를 가질 수 있다.
한편, 제2 부화소 전극(82b)은 반시계 방향으로 90° 회전한 'V' 자 형태로 형성될 수 있으며, 제1 부화소 전극(82a)으로 둘러싸여 형성될 수 있다. 이러한 제1 부화소 전극(82a) 및 제2 부화소 전극(82b)은 절개 패턴(84)으로 분리되어 있으며, 절개 패턴(84)은 게이트선(22)에 대하여 약 -45° ~ 45° 방향으로 형성될 수 있다.
제2 부화소 전극(82b)과 제2 박막 트랜지스터(Q2)는 연결 전극에 의해 연결될 수 있다. 연결 전극은 일단이 제2 부화소 전극(82b)과 제2 콘택홀(76b)을 통해 연결되어 있고 타단부는 제2 박막 트랜지스터(Q2)의 제2 드레인 전극(66b)이 된다. 즉, 연결 전극과 제2 드레인 전극(66b)은 일체로 형성될 수 있다. 따라서, 연결 전극은 별도의 전극을 의미할 수 있으나, 도 1 및 도 2에 도시된 바와 같이 실질적으로 제2 드레인 전극(66b)과 동일한 전극일 수 있다.
연결 전극은 제2 부화소 전극(82b)에는 직접 연결되고 제1 부화소 전극(82a)과 는 서로 중첩되어 용량 결합을 하게 된다. 이와 같은 연결 전극과 제1 절연 기판(10) 사이에는 반도체 패턴(42)이 형성된다. 이러한 반도체 패턴(42)과 제1 절연 기판(10) 사이에는 상술한 차광 패턴(27)이 형성된다. 즉, 차광 패턴(27)은 연결 전극과 중첩되도록 형성되며, 제1 부화소 전극(82a)과 중첩되는 영역에 형성될 수 있다. 이러한 차광 패턴(27)은 제1 부화소 전극(82a)과 중첩되지 않는 연결 전극 하부에는 형성되지 않을 수 있다. 이러한 차광 패턴(27)의 폭은 반도체 패턴(42)의 폭보다 0~10㎛ 크게 형성될 수 있다.
한편, 차광 패턴(27)은 플로팅 되거나 직류 전압이 인가될 수 있다. 즉, 차광 패턴(27)을 플로팅시키거나 직류 전압을 인가할 경우, 차광 패턴(27)과 중첩된 제1 부화소 전극(82a)에 충전된 전압을 일정한 레벨로 유지시킬 수 있다.
차광 패턴(27)이 연결 전극과 중첩되는 영역에 형성됨으로써, 백라이트 어셈블리(미도시)로부터 제공되는 빛에 의해 반도체 패턴(42)이 도체화되는 것을 방지할 수 있다. 이와 같은 차광 패턴(27)이 없는 경우, 백라이트 어셈블리로부터 제공되는 빛은 반도체 패턴(42)을 도체화시킨다. 이때, 백라이트 어셈블리에 제공되는 전원이 교류 전원인 경우, 방출되는 빛의 휘도차이를 발생시키게 되고, 이에 따라 반도체 패턴(42)도 반복적으로 도체와 부도체로 변하게 된다. 이때, 제1 부화소 전극(82a)과 반도체 패턴(42) 사이에는 용량 결합을 하게 되는데 반도체 패턴(42)이 도체와 부도체를 반복적으로 변하게 됨에 따라 커패시턴스의 차이가 발생하게 된다. 따라서, 제1 부화소 전극(82a) 및 제2 부화소 전극(82b)은 영향을 받게되어 화질의 불량을 발생시킨다.
차광 패턴(27)은 제1 데이터선(62a) 및 제2 데이터선(62b)과 중첩되는 영역에는 형성되지 않고 연결 전극과 중첩되는 영역에만 형성함으로써, 투과율 손실을 1.5% 이내로 줄일 수 있다.
또한, 백라이트에 의한 제1 부화소 전극(82a) 및 제2 화소 전극(82b)의 전압 변화율은 차광 패턴(27)이 없는 경우 48mV 정도 였으나, 차광 패턴(27)을 형성한 구조에서 제1부화소 전극(82a) 및 제2 부화소 전극(82b)의 전압 변화율은 거의 0mV 정도가 된다.
다음으로, 상부 표시판(200)에 대해 설명한다. 투명한 유리 등으로 이루어진 제2 절연 기판(90) 위에 빛샘을 방지하고 화소 영역을 정의하는 블랙 매트릭스(94)가 형성되어 있다. 블랙 매트릭스(94)는 게이트선(22), 제1 데이터선(62a) 및 제2 데이터선(62b)에 대응하는 부분과 박막 트랜지스터에 대응하는 부분에 형성될 수 있다. 블랙 매트릭스(94)는 크롬, 크롬 산화물 등의 금속(금속 산화물), 또는 유기 블랙 레지스트 등으로 이루어질 수 있다.
그리고 블랙 매트릭스(94) 사이의 화소 영역에는 적색, 녹색, 청색의 컬러 필터(92)가 순차적으로 배열될 수 있다.
이러한 컬러 필터 위에는 이들의 단차를 평탄화 하기 위한 오버코트층(overcoat layer)(95)이 형성될 수 있다.
오버코트층(95) 위에는 ITO 또는 IZO 등의 투명한 도전 물질로 이루어져 있는 공통 전극(91)이 형성되어 있다. 공통 전극(91)은 제1 부화소 전극(82a) 및 제2 부화소 전극(82b)과 마주 보고 배치되며, 공통 전극(91)과 제1 부화소 전극(82a) 및 제2 부화소 전극(82b) 사이에는 액정층(300)이 개제된다.
이와 같은 구조의 박막 트랜지스터 표시판(100)과 상부 표시판(200)을 정렬하여 결합하고 그 사이에 액정 물질을 주입하여 액정층(300)을 형성하면, 표시 장치의 기본 구조가 이루어진다.
이하, 도 3 내지 도 12를 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 관하여 설명한다. 도 3 내지 도 12는 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 공정을 설명하기 위한 단면도들이 다.
먼저 도 1 및 도 3을 참조하면, 제1 절연 기판(10) 상에 게이트 도전층을 적층한 후, 이를 패터닝하여 게이트선(22), 제1 게이트 전극(26a), 제2 게이트 전극(26b) 및 차광 패턴(27)을 형성한다. 이때, 게이트 도전층은 건식 식각 또는 습식 식각을 이용하여 식각될 수 있다.
다음으로 도 1 및 도 4를 참조하면, 게이트선(22), 제1 게이트 전극(26a), 제2 게이트 전극(26b) 및 차광 패턴(27) 상에 게이트 절연막(30), 반도체층(40) 및 오믹 콘택 물질층(50)을 차례로 적층한다. 이때, 화학 기상 증착법(CVD) 등을 이용하여 연속적으로 증착할 수 있다.
이어, 오믹 콘택 물질층(50) 위에 스퍼터링 등의 방법으로 데이터 도전층(60)을 형성하고, 데이터 도전층(60) 상에 포토 레지스트(110)를 도포한다.
다음으로 도 4 및 및 도 5를 참조하면, 마스크를 통하여 포토 레지스트(110)에 빛을 조사한 후 현상하여, 포토 레지스트 패턴(112, 114)을 형성한다. 이때, 포토 레지스트 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C)에 위치한 포토 레지스트 패턴(114)은 데이터 배선부(A)에 위치한 포토 레지스트 패턴(112)보다 두께가 얇게 되도록 형성한다. 한편, 채널부(C)와 데이터 배선부(A)를 제외한 기타 부분(B)의 포토 레지스트는 모두 제거한다. 이때, 채널부(C)에 남아 있는 포토 레지스트 패턴(114)의 두께와 데이터 배선부(A)에 남아 있는 포토 레지스트 패턴(112)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다를 수 있다.
다음으로 도 5 및 도 6을 참조하면, 포토 레지스트 패턴(112, 114)을 식각 마스크로 이용하여 데이터 도전층(60)을 식각한다. 이때, 데이터 도전층(60)은 건식 식각 또는 습식 식각을 할 수 있다. 이와 같은 공정에 의해 데이터 도전층(60)은 데이터 배선이 형성된다. 다만, 채널부(C)가 식각되지 않아 데이터 배선은 소스 전극과 드레인 전극으로 분리되지 않는다.
다음으로 도 6 및 도 7을 참조하면, 포토 레지스트 패턴(112, 114)을 식각 마스크로 하여 오믹 콘택 물질층(50)과 반도체층(40)을 건식 식각 방법으로 패터닝한다. 이때, 오믹 콘택 물질층(50) 및 반도체층(40)은 동시에 식각되지만 게이트 절연막(30)은 식각되지 않도록 패터닝한다.
다음으로 도 7 및 도 8을 참조하면, 포토 레지스트 패턴(112, 114)을 에치백(etch-back)하여 채널부의 포토 레지스트 패턴(114)을 제거한다. 이어서, 애슁(ashing)을 통하여 채널부의 소스/드레인용 도전막 패턴(64) 표면에 남아 있는 포토 레지스트를 제거한다.
다음으로 도 9에 도시된 바와 같이, 채널부의 소스/드레인용 도전막 패턴(64)을 건식 식각의 방법으로 제거한다. 이때, 식각 가스로는 염소 계열의 식각 가스를 사용할 수 있다.
이어서, 채널부의 오믹 콘택 물질층(50)을 건식 식각 방법으로 제거한다. 이와 같은 방법으로 제2 소스 전극(65b) 및 제2 드레인 전극(66b)이 분리되면서 데이터 배선과 그 하부의 오믹 콘택층(55b, 56b)이 완성된다.
다음으로 도 9 및 도 10을 참조하면, 데이터 배선 상에 남아 있는 포토 레지스트 패턴(112)을 제거한다.
다음으로 도 10 및 도 11을 참조하면, 도 10의 결과물 상에 보호막(70)을 형성한다.
다음으로 도 12를 참조하면, 보호막(70)을 식각하여 콘택홀(76b)을 형성한다.
마지막으로 도 2를 참조하면, 보호막(70) 상에 ITO 또는 IZO와 같은 투명 도전체를 증착하고 사진 식각하여 제1 부화소 전극(82a) 및 제2 부화소 전극(82b)을 형성한다.
본 발명에 따른 박막 트랜지스터 표시판(100)의 제조 방법은 상술한 실시예 이외에도 컬러 필터 위에 박막 트랜지스터 어레이를 형성하는 AOC(array on color filter) 구조에도 적용할 수 있다.
이하 도 13을 참조하여 본 발명의 제2 실시예에 의한 박막 트랜지스터 표시판에 대하여 상세히 설명한다. 도 13은 본 발영의 제2 실시예에 따른 박막 트랜지스터 표시판의 배치도이다. 설명의 편의상 상기 제1 실시예와 동일한 구성 요소는 동일한 참조부호를 붙이고 그 설명은 생략한다.
본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판은 상대적으로 높은 전압이 인가되는 제2 부화소 전극(82b)과 제1 데이터선(62a) 및 제2 데이터선(62b) 사이에 디커플링 전극(25a, 25b)이 형성된다.
구체적으로 설명하면, 디커플링 선(24)은 제1 부화소 전극(82a) 및 제2 부화소 전극(82b)을 가로질러 게이트선(22)과 실질적으로 평행하게 형성된다. 디커플링 선(24)은 제1 디커플링 전극(25a) 및 제2 디커플링 전극(25b)에 디커플링 전압을 전달한다. 이때, 디커플링 전압은 공통 전압이 인가될 수 있다.
제1 디커플링 전극(25a) 및 제2 디커플링 전극(25b)은 제2 부화소 전극(82b)과 제1 및 제2 데이터선(62a, 62b) 사이의 커플링을 방지하는 역할을 하는 것으로서, 제2 부화소 전극(82b)과 제1 및 제2 데이터선(62a, 62b) 사이에 제1 및 제2 데이터선(62a, 62b)과 나란히 배치된다.
제2 부화소 전극(82b)은 제1 부화소 전극(82a)에 비해 상대적으로 높은 전압이 인가될 수 있으며, 화소의 고계조 영역을 나타내게 된다. 이때, 고계조 영역은 상대적으로 휘도의 영향이 크기 때문에 제2 부화소 전극(82b)이 제1 및 제2 데이터선(62b)과 커플링되면 휘도의 변화에 영향을 크게 준다. 따라서, 제2 부화소 전극(82b)과 제1 및 제2 데이터선(62a, 62b) 사이의 커플링을 방지하기 위하여 제1 디커플링 전극(25a) 및 제2 디커플링 전극(25b)을 형성한다.
이와 같은 제1 디커플링 전극(25a) 및 제2 디커플링 전극(25b)은 제1 부화소 전극(82a), 제2 부화소 전극(82b), 제1 데이터선(62a) 및 제2 데이터선(62b) 사이에 빛이 새는 것을 방지하는 역할을 함께 할 수 있다.
한편, 제1 디커플링 전극(25a) 및 제2 디커플링 전극(25b)은 제1 부화소 전극(82a), 제2 부화소 전극(82b), 제1 데이터선(62a) 또는 제2 데이터선(62b)과 일부가 중첩될 수 있다. 예를 들면, 제1 데이터선(62a) 및 제2 데이터선(62b)과 제1 절연 기판(10) 사이에는 반도체 패턴(42)이 형성되어 있으므로 빛에 의해 반도체 패턴(42)이 도체화하는 것을 방지하기 위해 제1 데이터선(62a) 및 제2 데이터선(62b)에 중첩되도록 제1 디커플링 전극(25a)과 제2 디커플링 전극(25b)을 형성할 수 있다. 이러한 제1 디커플링 전극(25a) 및 제2 디커플링 전극(25b)은 게이트 전극(22)과 동일층에 함께 형성될 수 있다.
제1 디커플링 전극(25a) 및 제2 디커플링 전극(25b)은 제2 부화소 전극(82b)과 제1 데이터선(62a)의 커플링 커패시턴스와 제2 부화소 전극(82b)과 제2 데이터선(62b)의 커플링 커패시턴스의 차이를 줄일 수 있다.
이하 도 14를 참조하여 본 발명의 제3 실시예에 의한 박막 트랜지스터 표시판에 대하여 상세히 설명한다. 도 14는 본 발영의 제3 실시예에 따른 박막 트랜지스터 표시판의 배치도이다. 설명의 편의상 상기 제1 실시예와 동일한 구성 요소는 동일한 참조부호를 붙이고 그 설명은 생략한다.
본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판은 제1 부화소 전극(82a) 및 제2 부화소 전극(82b)이 서로 용량 결합한다.
구체적으로 설명하면, 투명한 유리 등으로 이루어진 제1 절연 기판 상에 주로 가로 방향으로 연장된 게이트선(122)이 형성되어 있다. 그리고 게이트선(122)은 하나의 화소에 대하여 하나씩 할당되어 있으며, 게이트선(122)에는 돌출한 게이트 전극(126)이 형성되어 있다.
데이터선(162)은 게이트선(122)과 절연되어 주로 세로 방향으로 연장된다. 이러한 게이트선(122)과 데이터선(162)에는 박막 트랜지스터(Q)가 형성되어 있다.
한편, 박막 트랜지스터(Q)는 게이트 전극(126), 소스 전극(165) 및 드레인 전극(166)을 삼단자로 하며, 드레인 전극(166)은 제1 콘택홀(176a)을 통하여 제2 부화소 전극(82b)에 연결된다.
제1 부화소 전극(82a) 및 제2 부화소 전극(82b)은 소정의 도메인 분할 수단인 절개 패턴(84)으로 이격되어 전기적으로 절연되며, 소정의 형태로 서로 맞물려 화소 영역을 이루게 된다. 여기서 제2 부화소 전극(82b)은 박막 트랜지스터에 연결되어 데이터 전압을 직접 인가 받으며, 제1 부화소 전극(82a)은 제2 부화소 전극(82b)과 연결 전극(67)의 결합 축전기에 의하여 제2 부화소 전극(82b) 보다 다소 낮은 전압이 인가된다.
제1 부화소 전극(82a) 및 제2 부화소 전극(82b)은 서로 커플링되어 작용한다. 즉, 제1 부화소 전극(82a)에 연결된 연결 전극(67)과 제2 부화소 전극(82b)은 사이에 유전체를 매개로 절연되고 서로 중첩되어 "결합 축전기"를 이루게 된다. 이로인해, 제2 부화소 전극(82b)에 데이터 전압이 인가되면, 제1 부화소 전극(82a)에는 제2 부화소 전극(82b)에 비해 낮은 전압이 인가된다.
또한, 연결 전극(67)은 반드시 제2 부화소 전극(82b)에 연결되는 것으로 한정할 것은 아니며, 제1 부화소 전극(82a)에 연결될 수 있다. 즉, 제1 부화소 전극에 연결된 결합 전극과 제2 부화소 전극이 서로 중첩되어 "결합 축전기"를 이루게 되면, 제1 부화소 전극에 데이터 전압이 인가될 때 제2 부화소 전극에는 이보다 낮은 전압이 인가될 수 있다.
한편, 연결 전극(67) 및 데이터 배선의 하부에는 반도체 패턴(미도시)이 형성되어 있다. 따라서, 상술한 바와같이 반도체 패턴에 의한 영향을 제거하기 위하여 연결 전극(67) 및 드레인 전극(166)과 중첩되는 반도체층 하부에 차광 패턴(127a, 127b)을 형성할 수 있다. 차광 패턴(127a, 127b)은 제1 부화소 전극(82a) 과 중첩하는 드레인 전극(166)의 하부와 연결 전극(67)의 하부에 형성될 수 있다.
이하 도 15 를 참조하여 본 발명의 제4 실시예에 의한 박막 트랜지스터 표시판에 대하여 상세히 설명한다. 도 15는 본 발명의 제4 실시예에 따른 박막 트랜지스터 표시판의 배치도이다. 설명의 편의상 상기 제1 실시예와 동일한 구성 요소는 동일한 참조부호를 붙이고 그 설명은 생략한다.
본 발명의 제4 실시예에 따른 박막 트랜지스터 표시판은 3개의 박막 트랜지스터(Q1, Q2, Q3)와 2개의 부화소 전극(282a, 282b)을 포함한다. 제1 박막 트랜지스터(Q1)는 제1 부화소 전극(282a)을 구동하고, 제2 박막 트랜지스터(Q2)는 제2 부화소 전극(282b)을 구동하고, 제3 박막 트랜지스터(Q3)는 제2 부화소 전극(282b)과 제어 전극(267)에 연결되어 제2 부화소 전극(282b)의 인가 전압을 변화시킨다.
박막 트랜지스터 표시판은 제1 절연 기판 위에 가로 방향으로 평행하게 배열된 제1 게이트선(222a) 및 제2 게이트선(222b)을 포함하며, 제1 게이트선(222a) 및 제2 게이트선(222b)과 교차하는 데이터선(262)을 포함한다. 제1 게이트선(222a) 및 제2 게이트선(222b)에는 제1 게이트 전극(222a) 및 제2 게이트 전극(222b)이 각각 형성되어 있다.
제1 소스 전극(265)은 제1 박막 트랜지스터(Q1) 및 제2 박막 트랜지스터(Q2)의 입력단에 해당되며, 데이터선(262)으로부터 분지되어 게이트 전극(226) 상부에 위치한다. 이와 같은 제1 박막 트랜지스터(Q1) 및 제2 박막 트랜지스터(Q2)는 제1 게이트선(222a)에 의해 스위칭 동작을 하게 된다.
제2 소스 전극(265c)은 제3 박막 트랜지스터(Q3)의 입력단에 해당되며, 제2 게이트 선(222b) 상부에 위치하고 제2 부화소 전극(282b)과 제3 콘택홀(276c)로 연결되어 있다.
한편, 제1 드레인 전극(266a)은 제1 부화소 전극(282a)과 제1 콘택홀(276a)을 통하여 전기적으로 연결되고, 제2 드레인 전극(266b)은 제2 부화소 전극(282b)과 제2 콘택홀(276b)을 통하여 전기적으로 연결되고, 제3 드레인 전극(266c)은 제어 전극(267)과 연결된다.
제어 전극(267)은 스토리지 선(228)과 중첩하여 제어 커패시터를 형성한다. 여기서, 스토리지 선(228)은 제1 게이트선(222a) 및 제2 게이트선(222b)과 나란히 형성된다. 제어 전극(267) 및 스토리지 선(228)은 블랙 매트릭스(미도시)와 중첩될 수 있다. 제어 전극(267)은 제1 드레인 전극(266a) 및 제2 드레인 전극(266b)과 동일한 층으로 함께 형성될 수 있으며, 스토리지 선(228)은 제1 게이트선(222a) 및 제2 게이트선(222b)과 동일한 층으로 함께 형성될 수 있다.
제1 부화소 전극(282a) 및 제2 부화소 전극(282b)은 도메인 형성 수단으로서 절개 패턴(273)에 의하여 분리되어 있다. 이러한 도메인 형성 수단은 절개 패턴(273)에 한정될 것은 아니며, 돌기 패턴으로 형성될 수 있을 것이다.
하나의 화소는 나란하게 연장되어 있는 제1 게이트선(222a) 및 제2 게이트선(222b)과, 제1게이트선(222a) 및 제2게이트선(222b)과 교차하는 데이터선(262)을 포함한다. 또한, 화소는 세 개의 박막 트랜지스터(Q1, Q2, Q3)를 포함하며, 제1 박막 트랜지스터(Q1)와 제2 박막 트랜지스터(Q2)의 게이트 전극(226)은 제1 게이트선(222a)에 연결되어 있으며, 제3 박막 트랜지스터(Q3)는 제2 게이트선(222b) 상에 형성되어 있다. 경우에 따라, 제2 게이트선(222b)은 별개의 독립된 선이거나 인접한 화소의 제1 박막트랜지스터(미도시)와 제2 박막트랜지스터(미도시)의 게이트 전극과 연결된 선일 수 있다.
제1 박막 트랜지스터(Q1)와 제2 박막 트랜지스터(Q2)의 입력단은 데이터선(262)에 연결되어 있으나, 제3 박막 트랜지스터(Q3)의 입력단은 제2 박막 트랜지스터(Q2)의 출력단과 연결되어 있다. 제1 박막 트랜지스터(Q1)와 제2 박막 트랜지스터(Q2)의 출력단은 각각 액정층에 특정 전압을 인가하기 위해 제1 부화소 전극(282a) 및 제2 부화소 전극(282b)에 연결된다. 즉, 제1 박막 트랜지스터(Q1)는 제1 부화소 전극(282a)에 연결되어 제1 액정 커패시터를 형성하고, 제2 박막 트랜지스터(Q2)는 제2 부화소 전극(282b)에 연결되어 제2 액정 커패시터를 형성한다.
제3 박막 트랜지스터(Q3)의 입력단은 제2 박막 트랜지스터(Q2)의 출력단인 제2 부화소 전극(282b)에 연결되고, 출력단은 제어 전극(267)에 연결되어 스토리지 선(228)과 함께 제어 커패시터를 형성한다. 스토리지 선(228)에는 공통 전압이 인가될 수 있다.
제1 부화소 전극(282a) 또는 제2 부화소 전극(282b)과 데이터선(262) 사이의 커플링을 방지하는 디커플링 전극(223)을 포함할 수 있다. 이와 같은 디커플링 전극(223)은 제1 부화소 전극(282a) 또는 제2 부화소 전극(282b)과 일부 중첩되어 스토리지 전극으로서의 역할을 할 수도 있다.
제2 드레인 전극(266b) 및 제2 소스 전극(265c) 하부에는 차광 패턴(227a, 227b)이 형성될 수 있다. 차광 패턴(227a, 227b)은 제1 게이트선(222a) 및 제2 게 이트선(222b)과 동일층에 형성되며 빛을 차단하는 역할을 하게 된다. 차광 패턴(227a)은 제2 드레인 전극(266b)과 제1 부화소 전극(282a)이 중첩되는 영역에 형성되며, 제2 소스 전극(265c)과 제1 부화소 전극(282a)이 중첩되는 영역에도 형성된다. 이와 같은 차광 패턴(227b)은 스토리지 전극(228)에 연결될 수 있으며, 플로팅 될 수도 있다.
제1 부화소 전극(282a) 및 제2 부화소 전극(282b)의 전압 충전과정을 설명하면, 제1 박막 트랜지스터(Q1)와 제2 박막 트랜지스터(Q2)가 턴 온 되어, 제1 부화소 전극(282a) 및 제2 부화소 전극(282b)과 공통 전극(미도시) 사이에 제1 액정 커패시터 및 제2 액정 커패시터가 발생한다. 그 다음에 제3 박막 트랜지스터(Q3)가 턴 온 되면, 제어 커패시터에 의해 제2 액정 커패시터에 인가되는 전압차가 변하게 된다. 따라서, 제1 액정 커패시터 및 제2 액정 커패시터는 충전되는 전압의 차가 발생하게 된다.
이하 도 16을 참조하여 본 발명의 제5실시예에 의한 박막 트랜지스터 표시판에 대하여 상세히 설명한다. 도 16는 본 발명의 제5 실시예에 따른 박막 트랜지스터 표시판의 배치도이다. 설명의 편의상 상기 제1 실시예와 동일한 구성 요소는 동일한 참조부호를 붙이고 그 설명은 생략한다.
본 발명의 제5 실시예에 따른 박막 트랜지스터 표시판은 하나의 화소에 하나의 박막 트랜지스터(Q1)와 하나의 화소 전극(82)을 포함한다.
박막 트랜지스터 표시판은 제1 절연 기판 위에 가로 방향으로 평행하게 배열된 게이트선(122)을 포함하며, 게이트선(122)과 교차하는 데이터선(162)을 포함한 다. 게이트선(122)에는 게이트 전극(126)이 형성되어 있다.
소스 전극(165)은 박막 트랜지스터(Q1)의 입력단에 해당되며, 데이터선(162)으로부터 분지되어 게이트 전극(126) 상부에 위치한다.
한편, 드레인 전극(166)은 화소 전극(82)과 콘택홀(376)을 통하여 전기적으로 연결된다.
드레인 전극(166) 하부에는 차광 패턴(327)이 형성될 수 있다. 차광 패턴(327)은 게이트선(122)과 동일층에 형성되며 게이트선(122)과 동일 공정으로 형성될 수 있다. 이러한 차광 패턴(327)은 빛을 차단하는 역할을 하게 된다.
차광 패턴(327)은 드레인 전극(166)과 화소 전극(82)이 중첩되는 영역에 형성된다. 차광 패턴(327)은 플로팅되거나 직류 전압이 인가될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판을 포함하는 표시 장치의 배치도이다.
도 2는 도 1의 표시 장치를 II-II' 선으로 절단한 단면도이다.
도 3 내지 도 12는 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 공정을 설명하기 위한 단면도들이다.
도 13은 본 발영의 제2 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 14는 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 15는 본 발명의 제4 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 16는 본 발명의 제5 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 제1 절연 기판 22: 게이트선
26a: 제1 게이트 전극 26b: 제2 게이트 전극
27: 차광 패턴 30: 게이트 절연막
41b: 제2 액티브층 42: 반도체 패턴
55b, 56b: 오믹 콘택층 62a: 제1 데이터선
62b: 제2 데이터선 65a: 제1 소스 전극
65b: 제2 소스 전극 66a: 제1 드레인 전극
66b: 제2 드레인 전극 70: 보호막
82a: 제1 부화소 전극 82b: 제1 부화소 전극
84: 절개 패턴 90: 제2 절연 기판
91: 공통 전극 92: 컬러 필터
94: 블랙 매트릭스 95: 오버코트층

Claims (22)

  1. 절연 기판;
    상기 절연 기판 상에 서로 절연되어 교차 형성된 제1 게이트선 및 제1 데이터선;
    상기 제1 데이터선과 나란하게 형성된 제2 데이터선;
    상기 절연 기판 상에 형성된 제1 부화소 전극;
    상기 절연 기판 상에 형성되며 상기 제1 부화소 전극에 이격되어 배치된 제2 부화소 전극;
    상기 절연 기판 상에 형성되고 상기 제1 데이터선, 상기 제1 게이트선 및 상기 제1 부화소 전극에 연결된 제1 박막 트랜지스터;
    상기 절연 기판 상에 형성되고 상기 제2 데이터선, 상기 제1 게이트선 및 상기 제2 부화소 전극에 연결된 제2 박막 트랜지스터;
    상기 제1 부화소 전극과 중첩되어 용량 결합하고, 상기 제2 부화소 전극에 직접 연결된 연결 전극;
    상기 연결 전극과 상기 절연 기판 사이에 형성된 반도체 패턴; 및
    상기 반도체 패턴과 상기 절연 기판 사이에 형성되고 상기 연결 전극과 중첩되어 빛을 차단하고, 상기 제1 부화소 전극과 상기 연결 전극이 중첩되는 영역에만 형성되는 차광 패턴을 포함하고,
    상기 제2 부화소 전극에는 상기 제1 부화소 전극에 인가되는 전압보다 상대적으로 높은 전압이 인가되는 박막 트랜지스터 표시판.
  2. 삭제
  3. 제1항에 있어서,
    상기 연결 전극은 상기 제2 부화소 전극에 연결된 상기 제2 박막 트랜지스터의 드레인 전극인 박막 트랜지스터 표시판.
  4. 제3항에 있어서,
    상기 제2 부화소 전극과 상기 제1 데이터선 및 상기 제2 데이터선 사이에 디커플링 전극을 더 포함하는 박막 트랜지스터 표시판.
  5. 제4항에 있어서,
    상기 디커플링 전극은 상기 제1 데이터선 및 상기 제2 데이터선과 적어도 일부가 중첩된 박막 트랜지스터 표시판.
  6. 삭제
  7. 제1항에 있어서,
    상기 차광 패턴은 플로팅되거나 직류 전압이 인가되는 박막 트랜지스터 표시판.
  8. 제1항에 있어서,
    상기 제1 게이트선에 나란히 형성된 제2 게이트선;
    상기 제1 게이트선 및 상기 제2 부화소 전극에 연결된 제2 박막 트랜지스터;
    상기 제1 게이트선 및 상기 제2 게이트선과 나란히 형성된 스토리지 선;
    상기 스토리지선과 적어도 일부가 중첩된 제어 전극; 및
    게이트 전극이 상기 제2 게이트선에 연결되고 소스 전극이 상기 제2 부화소 전극에 연결되고 드레인 전극이 상기 제어 전극에 연결된 제3 박막 트랜지스터; 를 더 포함하는 박막 트랜지스터 표시판.
  9. 제8항에 있어서,
    상기 연결 전극은 상기 제2 박막 트랜지스터의 드레인 전극에 연결된 박막 트랜지스터 표시판.
  10. 제8항에 있어서,
    상기 연결 전극은 상기 제3 박막 트랜지스터의 상기 소스 전극에 연결된 박막 트랜지스터 표시판
  11. 제1항에 있어서,
    상기 차광 패턴의 폭은 상기 반도체 패턴의 폭보다 0~10㎛ 크게 형성된 박막 트랜지스터 표시판.
  12. 제1항에 있어서,
    상기 차광 패턴은,
    상기 연결전극의 하부에 형성된 박막 트랜지스터 표시판.
  13. 삭제
  14. 제1항에 있어서,
    상기 차광 패턴은 상기 제1 게이트선과 동일 물질로 형성된 박막 트랜지스터 표시판.
  15. 제1항에 있어서,
    상기 차광 패턴은 상기 제1 게이트선과 동일한 공정 중에 형성된 박막 트랜지스터 표시판.
  16. 제1항에 있어서,
    상기 제1 부화소 전극은 상기 제2 부화소 전극을 감싸도록 형성된 박막 트랜지스터 표시판.
  17. 제1항에 있어서,
    상기 제2 부화소 전극은 V자 형상을 가지고 있고, 상기 제1 부화소 전극은 화소 내에서 상기 제2 부화소 전극 이외의 영역에 형성된 박막 트랜지스터 표시판.
  18. 제1항에 있어서,
    상기 제2 부화소 전극은 상기 제1 데이터선과 두 곳에서 인접하고, 상기 제2 데이터선과 한곳에서 만나는 것을 특징으로 하는 박막 트랜지스터 표시판.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101626029B1 (ko) * 2009-02-18 2016-06-01 삼성디스플레이 주식회사 박막 트랜지스터 표시판
DE102012223162B4 (de) * 2012-12-14 2022-08-25 Pictiva Displays International Limited Flächenlichtsystem
KR102141557B1 (ko) * 2013-12-26 2020-08-05 엘지디스플레이 주식회사 어레이 기판
CN203870366U (zh) * 2014-06-12 2014-10-08 京东方科技集团股份有限公司 一种阵列基板及显示装置
TWI551928B (zh) * 2015-03-05 2016-10-01 群創光電股份有限公司 顯示面板及顯示裝置
KR102326555B1 (ko) * 2015-04-29 2021-11-17 삼성디스플레이 주식회사 표시장치
CN104880852B (zh) * 2015-06-16 2019-02-15 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示面板和显示装置
CN112034656B (zh) * 2020-09-11 2022-08-26 合肥鑫晟光电科技有限公司 阵列基板和显示装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001075171A (ja) * 1999-09-07 2001-03-23 Minolta Co Ltd 映像表示装置
JP4551049B2 (ja) * 2002-03-19 2010-09-22 三菱電機株式会社 表示装置
TWI234043B (en) * 2003-11-26 2005-06-11 Hannstar Display Corp Method of manufacturing liquid crystal display
JP2005201982A (ja) * 2004-01-13 2005-07-28 Nec Lcd Technologies Ltd 液晶表示装置及びその製造方法
KR20060001662A (ko) * 2004-06-30 2006-01-06 엘지.필립스 엘시디 주식회사 수평전계방식 액정표시소자 및 그 제조방법
JP5090620B2 (ja) * 2004-12-27 2012-12-05 シャープ株式会社 液晶表示装置
TWI319110B (en) * 2005-05-02 2010-01-01 Au Optronics Corp Liquid crystal display device and forming method of the same
KR101320020B1 (ko) * 2005-07-09 2013-10-29 삼성디스플레이 주식회사 액정 표시 장치
KR101237011B1 (ko) * 2005-08-02 2013-02-26 삼성디스플레이 주식회사 액정 표시 장치
KR101267496B1 (ko) * 2006-08-09 2013-05-31 삼성디스플레이 주식회사 액정 표시 장치
KR20080038590A (ko) * 2006-10-30 2008-05-07 삼성전자주식회사 박막트랜지스터 기판 및 그 제조방법
KR20080045961A (ko) * 2006-11-21 2008-05-26 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
CN101517469B (zh) * 2006-11-30 2011-01-26 夏普株式会社 有源矩阵基板、液晶显示面板、液晶显示元件、液晶显示装置和液晶显示面板用基板
KR101327795B1 (ko) * 2006-12-12 2013-11-11 삼성디스플레이 주식회사 액정표시장치
KR20080056493A (ko) * 2006-12-18 2008-06-23 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
US20100013785A1 (en) * 2007-03-01 2010-01-21 Atsuhito Murai Display panel substrate, display panel, display appratus, and method for manufacturing display panel substrate
KR101319595B1 (ko) 2007-03-13 2013-10-16 삼성디스플레이 주식회사 액정 표시 장치
CN101617268A (zh) * 2007-05-30 2009-12-30 夏普株式会社 有源矩阵基板、液晶面板、液晶显示单元、液晶显示装置和电视接收机
TWI359303B (en) * 2007-09-28 2012-03-01 Au Optronics Corp Liquid crystal display panel
KR101443856B1 (ko) * 2008-01-21 2014-09-25 삼성디스플레이 주식회사 액정 표시 장치 및 그에 포함되는 액정 조성물
TWI381230B (zh) * 2008-01-31 2013-01-01 Hannstar Display Corp 液晶顯示器之畫素結構
US8604579B2 (en) * 2008-12-05 2013-12-10 Sharp Kabushiki Kaisha Semiconductor device, and method for manufacturing same
KR101626029B1 (ko) * 2009-02-18 2016-06-01 삼성디스플레이 주식회사 박막 트랜지스터 표시판
KR101681234B1 (ko) * 2009-11-09 2016-12-01 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
CN102269900B (zh) * 2010-06-03 2013-04-24 北京京东方光电科技有限公司 Tft阵列基板及其制造方法
TWI540372B (zh) * 2015-06-25 2016-07-01 友達光電股份有限公司 畫素結構

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