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KR101577659B1 - 표시장치용 어레이 기판의 리워크 방법 및 어레이 기판 - Google Patents

표시장치용 어레이 기판의 리워크 방법 및 어레이 기판 Download PDF

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KR101577659B1
KR101577659B1 KR1020140051477A KR20140051477A KR101577659B1 KR 101577659 B1 KR101577659 B1 KR 101577659B1 KR 1020140051477 A KR1020140051477 A KR 1020140051477A KR 20140051477 A KR20140051477 A KR 20140051477A KR 101577659 B1 KR101577659 B1 KR 101577659B1
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protective layer
pixel electrode
jumping
pattern
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조철희
신기택
임동근
강지원
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엘지디스플레이 주식회사
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Abstract

본 발명은 게이트 금속층, 게이트 절연층(GI), 반도체층, 소스/드레인 금속층, 하부 보호층, 공통 전극층, 상부 보호층 및 화소 전극층이 순차적으로 형성되는 어레이 기판에서, 최상위 화소전극 리워크 공정시 점핑용 보호층 개구홀 영역을 보호하는 리워크 마스크를 이용함으로써, 최상위 화소전극층 리워크 공정 이후에도 점핑용 보호층 개구홀 영역에서 공통전극패턴과 리워크용 화소전극패턴의 전기적 연결상태를 유지하여 리워크 공정에 따른 불량 발생과 수율 감소 현상을 감소시킬 수 있다.

Description

표시장치용 어레이 기판의 리워크 방법 및 어레이 기판 {Rework Method of Array Substrate for Display Device and Array Substrate thereby}
본 발명은 표시장치용 어레이 기판의 리워크 방법 및 그에 의한 어레이 기판에 관한 것으로서, 특히 어레이 기판의 불량에 따른 리워크(Rework) 공정시 비표시 영역의 공통전압(Vcom) 금속배선과 공통전극층(Vcom ITO)을 연결하기 위한 점핑용 보호층 개구홀(Passivation Hole; PAS Hole) 영역에서의 공통전극층 손상을 방지할 수 있는 어레이 기판의 리워크 방법 등에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기전계발광표시장치(OLED: Organic Light Emitting Diode Display Device)와 같은 여러 가지 표시장치가 활용되고 있다.
이러한 표시장치 중 액정 표시장치(LCD)는 화소영역 각각을 온(on)/오프(off) 제어하기 위한 스위칭 소자인 박막 트랜지스터를 포함하는 어레이 기판과, 컬러필터 및/또는 블랙매트릭스 등을 구비한 상부기판과, 그 사이에 형성되는 액정물질층을 포함하는 표시패널과, 박막 트랜지스터를 제어하기 위한 구동부를 포함하여 구성되며, 화소 영역에 구비된 화소(Pixel; PXL) 전극 및 공통전압(Vcom) 전극 사이에 인가되는 전계에 따라 액정층의 배열 상태가 조절되고 그에 따라 광의 투과도가 조절되어 화상이 표시되는 장치이다.
어레이 기판에는 화상을 표시하는 하나 이상의 화소 또는 픽셀이 포함된 표시영역(AA)과 비표시영역(NA)이 정의되며, 통상 하부기판이라 불리는 어레이기판의 표시영역(AA) 내면에는 다수의 게이트배선(GL)과 데이터배선(DL)이 교차하여 화소(pixel: P)가 정의되고, 각각의 교차점마다 박막트랜지스터(Thin Film Transistor: T)가 구비되어 각 화소(P)에 형성된 투명 화소전극(미도시)과 일대일 대응 연결되어 있다.
어레이 기판에는 이러한 박막 트랜지스터, 배선 등을 형성하기 위하여 게이트 금속층, 반도체층, 소스/드레인 금속층, 화소 전극층, 공통 전극층 등의 다수의 레이어가 형성되며, 각 층 사이의 절연 또는 보호를 위한 층간 절연층 또는 보호층 등이 형성될 수 있다.
한편, 화소전극이 형성된 어레이 기판과 공통 전압 전극이 형성된 상부 기판이 구분되고 그 사이에 액정재료가 주입되어, 네마틱상의 액정분자를 기판에 대해 수직 방향으로 구동시키는 트위스티드 네마틱(Twisted Nematic; TN)방식이 있으나, 이러한 트위스티드 네마틱방식의 액정표시장치는 시야각이 90도 정도로 좁다는 단점을 가지고 있다.
이에 액정분자를 기판에 대해 수평한 방향으로 구동시켜 시야각을 170도 이상으로 향상시킨 횡전계(In Plane Switching; IPS)방식 액정표시장치가 있으며, 횡전계 방식의 액정표시장치는 기본적으로 하부기판 또는 어레이 기판상에 화소전극과 공통전압 전극을 동시에 형성하되, 양 전극이 동일한 레이어에 형성되는 방식과, 양 전극이 1 이상의 절연층을 사이에 두고 수평방향으로 떨어져 형성되되 하나의 전극은 핑거(Finger) 형상을 가지는 프린지 필드 스위칭(Fringe Field Switching; FFS) 타입이 있다.
또한, 어레이 기판 중 표시영역(AA) 외곽부의 비표시 영역(NA) 일부에는 기판 내외부에 있는 구동부에 연결하기 위한 연결패드, 기준 전압 또는 기준 신호들을 인가하기 위한 신호 인가 패드, 각종 측정용 패드 등이 형성될 수 있다.
한편, 어레이 기판의 비표시 영역에는 공통전압을 인가하기 위한 공통전압(Vcom) 금속배선이 형성되어 있으며, 이러한 공통전압 금속배선은 표시영역에 있는 공통전극과 전기적으로 연결되어야 한다.
이와 같이, 비표시 영역의 공통전압 금속배선과 공통전극층을 전기적으로 연결하기 위한 점핑용 보호층 개구홀(Passivation Hole; PAS Hole)이 형성되어 있으며, 이러한 점핑용 보호층 개구홀 영역에는 공통전극 및 화소전극이 접촉하여 적층되어 있다.
한편, 어레이 기판의 최상위 전극층인 화소전극층에 불량이 발생하는 경우 최상위 화소전극층을 제거한 후 다시 형성하는 리워크(Rework) 공정이 이루어지는데, 리워크 공정시 전술한 점핑용 보호층 개구홀 영역에 있는 공통전극 및 화소전극이 동시에 제거되어서 재형성(리워크)된 화소전극층과 공통전극층의 접촉 불량이 발생하는 문제가 있었다.
이러한 배경에서, 본 발명의 목적은, 화소전극층이 최상위 층으로 형성되는 표시장치용 어레이 기판에서, 화소전극층의 리워크 공정에서 발생될 수 있는 불량을 방지할 수 있는 어레이 기판 리워크 방법 및 그에 의한 어레이 기판을 제공하는 것이다.
본 발명의 다른 목적은 표시패널의 비표시영역에 형성된 공통전압 금속배선과 공통전극층을 전기적으로 연결하기 위한 점핑용 보호층 개구홀 영역에서, 리워크 공정 중에 점핑용 보호층 개구홀 영역의 공통전극패턴과 점핑용 화소전극 패턴의 제거를 방지함으로써, 화소전극 리워크 공정에 따른 불량을 최소화하는 어레이 기판 리워크 방법 및 그에 의한 어레이 기판을 제공하는 것이다.
본 발명의 다른 목적은, 어레이 기판의 최상위 화소전극층을 리워크하는 공정에서, 점핑용 보호층 개구홀 영역에 대응되는 차광 패턴을 가지는 리워크 마스크를 사용함으로써, 리워크 공정 이후 점핑용 보호층 개구홀 영역에 있는 공통전극 패턴과 점핑용 화소 전극패턴의 전기적 접속을 유지할 수 있는 어레이 기판 리워크 방법 및 그에 의한 어레이 기판을 제공하는 것이다.
전술한 목적을 달성하기 위하여, 본 발명의 일실시예는, 표시영역의 박막 트랜지스터 영역에 게이트 금속층, 게이트 절연층(GI), 반도체층, 소스/드레인 금속층, 하부 보호층, 공통 전극층, 상부 보호층 및 화소 전극층이 순차적으로 형성되며, 비표시 영역의 공통전압 금속배선과 상기 공통 전극층을 전기적으로 연결하기 위한 점핑용 보호층 개구홀을 포함하는 어레이 기판의 리워크 방법으로서, 상기 점핑용 보호층 개구홀 영역에는 상기 하부 보호층 상부에 공통 전극패턴 및 점핑용 화소전극 패턴이 형성되며, 상기 화소 전극층의 전면 식각시, 상기 점핑용 보호층 개구홀 영역의 공통 전극패턴 및 점핑용 화소전극패턴이 식각되지 않도록 하는 리워크 마스크를 이용하여, 상기 점핑용 보호층 개구홀 영역의 상기 공통 전극패턴 및 점핑용 화소전극 패턴을 제외한 화소 전극층 전체를 제거하는 제1단계와, 리워크용 화소 전극층을 전면에 형성하는 제2단계를 포함하는 표시장치용 어레이 기판의 리워크 방법을 제공한다.
본 발명의 다른 실시예는, 표시영역의 박막 트랜지스터 영역에 게이트 금속층, 게이트 절연층(GI), 반도체층, 소스/드레인(S/D) 금속층, 하부 보호층, 공통 전극층, 상부 보호층 및 화소 전극층이 순차적으로 형성되며, 비표시 영역의 공통전압 금속배선과 상기 공통 전극층을 전기적으로 연결하기 위한 점핑용 보호층 개구홀을 포함하는 어레이 기판으로서, 상기 화소 전극층의 불량에 따른 리워크 공정에 의하여, 상기 점핑용 보호층 개구홀 영역에는 상기 하부 보호층 상부에 공통 전극 패턴, 잔존 화소전극 패턴 및 리워크용 화소 전극패턴이 순차적으로 형성된 것을 특징으로 하는 표시장치용 어레이 기판을 제공한다.
본 발명의 일실시예에 의하면, 화소전극층이 최상위 층으로 형성되는 표시장치용 어레이 기판에서, 화소전극층의 리워크 공정에서의 불량을 방지할 수 있는 효과가 있다.
더 구체적으로는, 어레이 기판의 최상위 화소전극 리워크 공정 중에서, 표시패널의 비표시영역에 형성된 공통전압 금속배선과 공통전극층을 전기적으로 연결하기 위한 점핑용 보호층 개구홀 영역의 공통전극패턴과 점핑용 화소전극 패턴의 제거를 방지함으로써, 화소전극 리워크 공정에 따른 불량을 최소화할 수 있다.
또한, 어레이 기판의 최상위 화소전극층을 리워크하는 공정에서, 점핑용 보호층 개구홀 영역에 대응되는 차광 패턴을 가지는 리워크 마스크를 사용함으로써, 리워크 공정 이후 점핑용 보호층 개구홀 영역에 있는 공통전극 패턴과 점핑용 화소 전극패턴의 전기적 연결을 유지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예가 적용되는 표시 패널의 어레이 기판을 도시하는 것으로서, 도 1의 (a)는 평면도, 도 1의 (b)는 도 1의 (a)의 I-I'에 따른 단면도이다.
도 2는 7개의 마스크가 사용되는 7-마스크 기판 제조 공정의 흐름도 및 그에 의하여 형성된 어레이 기판의 일부 단면도이다.
도 3은 6개의 마스크가 사용되는 6-마스크 기판 제조 공정의 흐름도 및 그에 의하여 형성된 어레이 기판의 일부 단면도이다.
도 4는 도 1의 좌측 부분을 확대한 도면으로서, 게이트 금속층으로 형성되는 공통전압 금속배선과 투명 공통전극층(Vcom ITO)의 점핑 구조를 도시한다.
도 5는 도 1의 우측 부분을 확대한 도면으로서, 소스/드레인 금속층 또는 데이터 금속층으로 형성되는 공통전압 금속배선과 투명 공통전극층(Vcom ITO)의 점핑 구조를 도시한다.
도 6은 본 발명의 일 실시예가 적용될 수 있는 어레이 기판에서 일반적인 화소 전극층 리워크 공정에서의 기판 단면도이다.
도 7은 본 발명의 일 실시예에 의한 리워크 방법의 전체 흐름도이다.
도 8은 본 발명의 일 실시예에서 사용되는 리워크 마스크의 일 예들을 도시한다.
도 9는 본 발명의 일 실시예에 의한 리워크 공정이 진행되는 과정에서의 기판 단면을 도시한다.
도 10은 본 발명의 일 실시예에 의하여 리워크된 어레이 기판의 단면도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 일 실시예가 적용되는 표시 패널의 어레이 기판을 도시하는 것으로서, 도 1의 (a)는 평면도, 도 1의 (b)는 도 1의 (a)의 I-I'에 따른 단면도이다.
본 발명의 일 실시예가 적용될 수 있는 액정표시장치의 어레이 기판은 다수의 게이트 라인(13)과 다수의 데이터 라인(14) 각각이 교차하는 영역에 형성되는 화소(15)를 포함하는 표시 영역(Active Area; AA; 11)과, 표시 영역 외곽의 비표시 영역(NA; 12)를 포함한다.
각 화소(15)에는 1 이상의 박막 트랜지스터(15’)가 형성되어 있고, 박막 트랜지스터에 포함된 드레인 전극에 연결되는 투명 전도성 재료의 화소 전극을 포함한다.
한편, 앞에서 대략 설명한 바와 같이, 액정 표시 장치는 액정층의 배열을 조절하는 방식에 따라 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 등이 있으며, 그 중에서, IPS 모드와 FFS 모드는 하부 기판 상에 화소 전극과 공통 전극을 배치하여 화소 전극과 공통 전극 사이의 전계에 의해 액정층의 배열을 조절하는 방식이다.
IPS 모드는 화소 전극과 공통 전극을 평행하게 교대로 배열함으로써 양 전극 사이에서 횡 전계를 일으켜 액정층의 배열을 조절하는 방식인데, 이러한 IPS 모드는 화소 전극과 공통 전극 상측 부분에서 액정층의 배열이 조절되지 않아 그 영역에서 광의 투과도가 저하되는 단점이 있다.
IPS 모드의 단점을 해결하기 위해 고안된 것이 FFS 모드이며, FFS 모드는 화소 전극과 공통 전극을 절연층을 사이에 두고 이격되도록 형성시키되, 하나의 전극은 판(plate) 형상 또는 패턴으로 구성하고 다른 하나의 전극은 핑거(finger) 형상으로 구성하여 양 전극 사이에서 발생되는 프린지 필드(Fringe Field)를 통해 액정층의 배열을 조절하는 방식이다.
본 발명의 일 실시예가 적용되는 표시장치는 이와 같은 FFS 모드의 액정표시장치인 것이 바람직하지만, 그에 한정되는 것은 아니다.
또한, 본 발명의 일 실시예가 적용되는 표시 장치는 상기 어레이 기판 이외에 액정 패널에 광을 공급하는 백라이트 유닛(Back Light Unit) 및 구동 회로부를 포함하여 구성되며, 구동 회로부는 타이밍 컨트롤러(T-con), 데이터 드라이버(D-IC), 게이트 드라이버(G-IC), 백라이트 구동부, 구동 회로들에 구동 전원을 공급하는 전원 공급부를 포함한다. 또한, 구동 회로부의 전체 또는 일부는 COG(Chip On Glass) 또는 COF(Chip On Flexible Printe Circuit, Chip On Film) 방식으로 액정 패널 상에 형성될 수 있으며, 이러한 백라이트 유닛, 구동 회로부 등에 대한 세부 구성은 생략한다.
한편, 본 발명의 일 실시예가 적용되는 표시장치의 어레이 기판의 비표시 영역(NA)에는 공통전압(Vcom)을 인가하기 위한 공통전극 금속배선이 형성되며, 공통전극 금속배선은 게이트 금속층 또는 소스/드레인 금속층 중 하나의 레이어로 형성될 수 있다.
도 1의 (a)에서는 패널 좌측에는 게이트 금속층에서의 공통전압 금속배선(420)이, 패널 우측에서는 소스/드레인 금속층 또는 데이터 금속층에서의 공통전압 금속배선(550)이 형성되는 것으로 도시하였으나 그에 한정되는 것은 아니다.
한편, 이러한 비표시영역의 공통전압 금속배선은 표시영역에 형성된 공통전압 전극 또는 공통전극(Vcom ITO)과 전기적으로 연결되어야 하며, 이를 위해서 1 이상의 점핑용 보호층 개구홀(PAS Hole)이 형성될 수 있다.
이와 같이, 본 명세서에서의 점핑용 보호층 개구홀은 공통전압 금속배선과 공통전극을 전기적으로 연결하기 위하여 형성되는 모든 개구부 또는 컨택홀을 포함하는 것으로 정의될 수 있으며, 좀 더 좁게는 공통전압 금속배선 또는 공통전극 상부의 보호층 일부가 오픈되는 개구홀 부분을 의미한다.
도 1의 (b)에 도시된 단면도에서는, 본 발명의 일 실시예가 적용될 수 있는 액정표시 장치로서 FFS 타입 중에서도 화소전극 또는 픽셀(PXL) 전극이 어레이 기판 또는 하부 기판의 최상부에 위치하는 소위 화소전극-온-탑(Pixel-On-Top; POT)을 예시한다.
그러나, 본 발명의 실시예가 이러한 화소전극-온-탑(Pixel-On-Top; POT) 타입의 FFS 형식의 액정표시장치에만 국한되는 것은 아니며, 이에 대해서는 아래에서 더 상세하게 설명한다.
또한, 본 발명의 일 실시예가 적용될 수 있는 어레이 기판에서는 보호층(Passivation)으로서 소스/드레인 금속층과 공통전압 전극패턴을 전기적으로 절연시키는 하부 보호층(PAS1)과, 공통전압 전극패턴과 최상위 화소전극패턴 사이를 절연시키는 상부 보호층(PAS2)을 포함할 수 있다.
이하에서는, 하부 보호층이 제1 무기 보호층(PAS1), 상부 보호층의 제2 무기 보호층(PAS2)로 이루어지는 경우를 도시하지만, 하부 보호층은 제1 무기 보호층(PAS1)과 그 상부에 형성되는 유기 보호층(PAC)의 다층 구조일 수도 있다.
무기 보호층은 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 등과 같은 무기 절연재료로 형성되며, 유기 보호층은 포토-아크릴(Photo-Acryl), 아크릴레이트(Acrylate), 폴리아미드(Pilyamide) 등과 같은 재료로 형성될 수 있으나 그에 한정되는 것은 아니다.
본 발명의 일 실시예가 적용될 수 있는 어레이 기판의 단면을 더 세부적으로 살펴보면, 우선 유기 기판과 같은 기판상에 게이트 금속층이 형성되고, 그를 게이트 마스크를 이용한 포토 리소그래픽 공정을 포함하는 패터닝 공정에 의하여 게이트 전극(120)를 포함하는 게이트 금속층 또는 게이트 금속패턴을 형성한다.
한편, 이러한 게이트 금속층 형성 과정에서 표시영역에는 게이트 전극(120)이 형성되며, 비표시 영역에는 공통전압(Vcom)을 인가하기 위한 공통전압 금속배선(420)이 형성될 수 있다. 물론, 공통전압 금속배선은 게이트 금속층이 아닌 소스/드레인 금속층 또는 데이터 금속층과 동일한 레이어로 형성될 수도 있다.
그 게이트 금속층 상부에 게이트 절연층(Gate Insulator; GI; 130)가 형성되고, 그 상부에 박막 트랜지스터의 채널을 이루는 반도체층(140)가 형성되고, 그 상부에 소스 전극(152) 및 드레인 전극(154)을 포함하는 소스/드레인 금속층(150) 또는 소스/드레인(S/D) 금속패턴이 형성된다.
이 상태에서 그 상부에 하부 보호층인 제1 무기 보호층(PAS1; 160)이 적층되며, 그 상부에 공통전압 전극층 또는 공통전극층이 증착된 후 패터닝되어 공통전극 패턴(170)이 형성된다.
공통전극 패턴(170) 상부에 상부 보호층으로서의 제2 무기 보호층(PAS2; 180)을 증착한 후, 제 2 보호층 마스크(PAS2 mask)를 이용하여 드레인 전극(154) 상부에 드레인 컨택홀(Drain Contact Hole) 등을 포함하는 패턴을 형성하며, 그 상부에 최상위 화소전극층(190)이 형성된다.
도 2는 7개의 마스크가 사용되는 7-마스크 기판 제조 공정의 흐름도 및 그에 의하여 형성된 어레이 기판의 일부 단면도이다.
7-마스크 공정은 기판 상에 게이트 금속패턴을 패터닝하는 공정(S210)을 포함하며, 이 공정에서 제1 마스크인 게이트 마스크가 사용된다.
게이트 금속패턴 형성공정(S210)을 더 상세하게 설명하면, 유리기판 상에 게이트 금속층을 전체적으로 증착한 후 게이트 마스크 등을 이용한 포토 리소그래피 공정 및 식각 공정에 의하여 게이트 전극 등을 포함하는 게이트 금속패턴을 패터닝한다.
포토 리소그래피 공정은 증착된 레이어를 일정 형상의 패턴으로 패터닝하기 이용하는 공정으로서, 증착층 상에 감광특성을 가지는 포토 레지스터(Photo-Resistor)를 도포한 후 일정하게 패터닝된 마스크를 배치한 상태에서 자외광 등으로 노광(포토 공정)하고, 포토 레지스터를 현상하면 마스크 패턴에 대응되는 포토 레지스터 층만 잔존하게 되며, 이 상태에서 건식 식각(Dry Etching) 또는 습식 식각(Wet Etching) 등의 공정에 의하여 포토 레지스터가 없는 부분의 레이어 재료를 제거함으로써, 포토 레지스터가 남아있었던 레이어의 부분만이 잔존하게 된다.
이러한 공정을 통해서 해당 마스크의 패턴과 대응되는 패턴이 해당 레이어에 형성될 수 있으며, 마스크에 의하여 노광이 안된 부분(자외광 차단 부분)이 패턴으로 형성되는 타입을 포지티브 방식, 노광이 된 부분(광이 투과된 부분)이 패턴으로 형성되는 타입을 네거티브 방식이 된다.
이하에서는 이러한 포토 리소그래픽 공정에 의하여 일정한 레이어의 특정 패턴을 형성하는 것을 증착, 노광 및 에칭 공정 또는 통칭하여 패터닝(Patterning) 공정으로 칭하기로 한다.
이러한 게이트 금속패턴의 패터닝 공정(S210)에 의하여 도 1의 게이트 전극(120) 이외에, 게이트 라인(13), 비표시 영역의 공통전압 금속배선(420), 게이트 패드(미도시) 등이 동시에 형성될 수 있다.
게이트 금속패턴은 저저항 특성을 갖는 금속물질, 예를 들어 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 선택된 하나 또는 둘 이상의 물질로 형성될 수 있으나 그에 제한되는 것은 아니다.
다음 공정으로서, 게이트 금속패턴 상부에 게이트 절연층(GI; 130)을 형성한다. 게이트 절연층(130)은 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 등의 물질로서, 수천 Å의 두께로 형성될 수 있으며, TEOS(Tetra Ethyl Ortho Silicate) 또는 MTO(Middle Temperature Oxide)를 CVD(Chemical Vapor Deposition)로 증착하여 형성될 수도 있다.(S220)
게이트 절연층 상부에는 반도체층이 패터닝된다.(S230) 반도체층은 소스 전극(152) 및 드레인 전극(154) 사이의 채널을 형성하기 위한 것으로서, 액티브층 또는 활성층이라 표현되기도 하며, 비정질 실리콘(a-Si)과 N+ 도핑층으로 구성되거나, 또는 몰리브덴 티타늄(MoTi)과 N+ 도핑층으로 구성될 수 있다. 한편, 반도체층 패터닝을 위하여 제2 마스크인 반도체 마스크가 이용될 수 있다.
반도체층 패턴(140) 위에 소스/드레인 금속층이 증착되고, 제3 마스크인 소스 마스크 또는 데이터 마스크를 이용한 포토 리소그래피 공정 및 습식 식각(Wet Etching) 공정에 의하여 일정한 패턴의 소스/드레인 금속패턴이 형성된다.(S240)
소스/드레인 금속패턴(150)은 표시영역에서는 도 1에서와 같이 소스 전극(152) 및 드레인 전극(154)을 포함할 수 있으며, 비표시 영역에서는 도 1의 (a)와 같은 공통전압 금속배선(550)을 포함할 수 있으며, 도시하지는 않았지만 표시영역의 데이터 라인, 비표시영역에서의 데이터 패드 등을 포함할 수 있다.
소스/드레인 금속층의 재료는 게이트 금속층과 같이 저저항 특성을 갖는 금속물질, 예를 들어 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 선택된 하나 또는 둘 이상의 물질로 형성될 수 있으나 그에 제한되는 것은 아니다.
다음으로, 하부 보호층으로서의 제1 무기 보호층(PAS1)이 패터닝되며, 이 때 제4 마스크인 제1 보호층 마스크(PAS1 마스크)가 사용된다. 즉, 제1 무기 보호층(PAS1) 재료를 증착한 후에 제4 마스크인 PAS1 마스크를 이용한 포토 리소그래피 공정과 식각을 통해서 일정한 패턴의 제 1 무기 보호층(PAS1; 160)의 패턴을 형성한다.
전술한 바와 같이, 하부 보호층으로서 제 1 무기 보호층 이외에 유기 보호층이 더 포함될 수 있으며, 이런 경우 제 1 무기 보호층(PAS1) 및 유기 보호층(PAC)을 증착한 후에 PAS1 마스크를 이용한 패터닝 공정이 수행될 수 있다.
제1 무기 보호층(PAS1)은 질화실리콘(SiNx)과 같은 무기 절연물질로 수천 Å 정도의 두께로 형성될 수 있으며, 경우에 따라서 실리콘(Si), 산소(O) 및 탄소(C)를 포함하는 가용성 물질(Soluble Material), 규소 화합물, 실록산(siloxane) 또는 폴리오가노 실록산(polyorgano siloxane) 등과 같은 물질로 형성될 수도 있다.
유기 보호층은 감광경화 특성을 가지는 포토아크릴(Photo-Acryl; PAC) 또는 벤조사이클로부텐(BCB) 등과 같은 유기 절연물질로 이루어질 수 있고, 유기 보호층의 두께는 약1~2μm 일 수 있으나 그에 한정되는 것은 아니다.
통상적으로 제1 무기 보호층(PAS1) 보다 유기 보호층(PAC)의 두께가 더 두꺼우며, 제1 무기 보호층 재료의 경우 전기 저항이 크고 따라서 상하부 금속패턴에 의하여 형성되는 기생 커패시턴스 등과 같은 용량성분이 큰 반면, 유기 보호층 재료인 포토 아크릴 등은 기생 캐패시턴스의 발생이 적다는 장점이 있다.
즉, 유기 보호층(PAC)을 사용하는 이유로는, 포토 아크릴과 같은 유기 절연재료의 경우 무기 보호층 또는 무기 절연막(PAS)에 비해서 두껍께 하더라도 전기적 저항이 크지 않고, 유전율이 커서 기생 캐패시턴스 발생이 최소화되고, 공정상 유리한 점이 있다는 것이다. 공정상의 장점은, 무기 보호층(PAS)은 패터닝하기 위하여 그 위에 포토 레지스터 증착, 노광, 현상, (식각), 잔여 포토레지스터 제거 등을 통해서 포토 레지스터를 모두 제거해야 다음 공정으로 넘어갈 수 있지만, 유기 절연재료는 감광 및 경화 특성을 가지므로 별도의 포토 레지스트의 증착이 필요없이 바로 노광, 현상 또는 식각 후 잔존하는 유기 절연막을 바로 유기 보호막으로 사용할 수 있으므로 공정상 유리하다는 것이다.
하지만, 유기 보호층(PAC)의 경우 하부에 있는 금속층(소스/드레인 금속층) 및 반도체층과의 접합력이 떨어지고 유기절연물질이 반도체층 재료와 접촉함으로서 발생할 수 있는 채널 오염 및 박막 트랜지스터의 특성 저하를 방지하기 위하여 제1 무기 보호층(PAS1)을 더 사용하는 것이 바람직하다.
즉, 본 발명의 일 실시예에 사용되는 하부 보호층은 제1 무기 보호층(PAS1)만으로 이루어진 경우는 물론, 제 1 무기 보호층(PAS1)과 유기 보호층(PAC)을 포함하는 다층 구조인 경우까지 포함한다.
다음으로, 하부 보호층 패턴 상부에 하위 투명전극층인 공통전극층이 증착된 후 제5마스크인 공통전극(Vcom) 마스크를 이용하여 패터닝된다.(S260) 이 때, 공통전극 재료는 일함수 값이 비교적 크며 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 등일 수 있으나 그에 한정되는 것은 아니다. 편의상, 본 명세서에서는 투명 전극 재료 또는 투명 전극층을 ITO로 대표하여 설명하며, 투명도전 재료의 공통전극 또는 공통전압전극은 Vcom ITO로 표현될 수 있다.
한편, 도 2와 같은 7-마스크 공정에서는 하부 보호층(PAS1) 마스크를 이용하여 하부 보호층이 별도로 패터닝되기 때문에, 도 2의 (b)와 같이 비표시 영역의 공통전압 금속배선(420)과 공통전극(Vcom ITO)을 바로 연결할 수 있다.
즉, 하부 보호층(PAS1) 패터닝 과정에서 공통전압 금속배선(420) 상부의 보호층(PAS1)을 개구하여 컨택홀(160’)을 형성하고, 그 상부에 공통전극(Vcom ITO; 170’)을 패터닝하면 도 2의 (b)와 같이 공통전압 금속배선(420)과 공통 투명전극(Vcom ITO)가 직접 연결될 수 있다.
아래에서 다시 설명하겠지만, 이러한 점이 도 3에 도시된 6-마스크 공정과 다른 점이며, 도 3과 같이 하부 보호층(PAS1) 마스크가 없는 6-마스크 공정에서는 공통전압 금속배선과 공통전극층(Vcom ITO)을 연결하기 위한 점핑 구조가 필요한 반면, 상기와 같이 하부 보호층(PAS1) 마스크가 있는 7-마스크 공정에서는 도 2의 (b)와 같이 별도의 점핑 구조 없이도 공통전압 금속배선(420)과 공통 투명전극(Vcom ITO)가 직접 연결될 수 있다.
다음으로 상부 보호층으로서의 제2 무기 보호층(PAS2)이 증착된 후, 제6마스크로서의 PAS2 마스크를 이용하여 패터닝된다.(S270)
마지막으로, 최상위층으로서 화소 전극층이 증착된 후 제7마스크로서의 화소전극 마스크(PXL 마스크)를 이용하여, 화소 전극 패턴이 패터닝된다.(S280)
화소전극 재료는 공통전극과 유사하게 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 등일 수 있으나 그에 한정되는 것은 아니다. 편의상, 본 명세서에서는 투명 전극 재료 또는 투명 전극층을 ITO로 대표하여 설명하며, 투명도전 재료의 화소전극은 PXL ITO로 표현될 수 있다.
도 3은 6개의 마스크가 사용되는 6-마스크 기판 제조 공정의 흐름도 및 그에 의하여 형성된 어레이 기판의 일부 단면도이다.
도 2와 같은 7-마스크 공정에 비하여, 6-마스크 기판 제조 공정에서는 하부 보호층 마스크를 사용하지 않는다.
도 2와 중복되는 부분을 제외하고, 도 3과 같은 6-마스크 기판 제조 공정을 설명하면 다음과 같다.
우선, 제1마스크인 게이트 마스크를 이용한 게이트 금속층의 패터닝 공정(S310)과, 게이트 절연층 형성(S320), 제2마스크인 반도체 마스크를 이용한 반도체층 패터닝 공정(S330) 및 제3마스크인 데이터 마스크(소스 마스크)를 이용한 소스/드레인 금속패턴의 패터닝 공정(S340)은 도 2의 7-마스크 공정과 동일하다.
다음으로, 하부 보호층(PAS1)이 증착되며, 이 하부 보호층은 별도로 패터닝되지 않는다.(S350) 즉, 도 2와 같은 PAS1 마스크가 없으며 하부 보호층은 기판 전면에 증착된 후, 그 상부에 바로 공통전극(Vcom ITO) 층이 증착되고 제4마스크인 공통전극 마스크(Vcom 마스크)를 이용하여 패터닝된다.(S360)
다음으로, 상부 보호층인 제 2 무기 보호층(PAS2)이 증착되고, 제5마스크인 PAS2 마스크를 이용하여 상부 보호층이 패터닝되고(S370), 그 상부에 화소 전극층이 증착된 후 제6마스크인 화소전극 마스크를 이용하여 화소전극 패턴(PXL ITO)이 패터닝된다.(S380)
한편, 하부 보호층(PAS1)은 별도로 패터닝되지는 않지만, 그 상부에 형성되는 공통전극층 및 상부 보호층(PAS2)의 패터닝 과정에서 함께 식각 또는 제거될 수 있다.
이와 같이, 하부 보호층(PAS1) 만을 위한 마스크 또는 패터닝 공정이 없는 6-마스크 공정에서는, 비표시 영역의 공통전압 금속배선과 표시 영역의 공통전극(Vcom ITO)가 도 2와 같이 바로 연결될 수 없는 구조이다. 왜냐하면, 하부 보호층(PAS1) 만을 위한 개구홀 형성이 불가능하고 상부 보호층(PAS2) 또는 공통전극(Vcom ITO)의 패터닝 과정에서 그들 레이어와 동시에 식각 또는 제거될 수 있을 뿐이기 때문이다.
따라서, 하부 보호층(PAS1) 만을 위한 마스크 또는 패터닝 공정이 없는 기판 제조 공정에서는, 도 3의 (b)와 같이 점핑 구조로서의 점핑용 화소전극 패턴(190’)이 사용된다.
즉, 도 3의 (b)와 같이 점핑용 화소 투명전극 패턴은 하부 보호층(PAS1) 및 상부 보호층(PAS2)을 일부 개구하여 형성된 제1컨택홀(181)에 의하여 노출된 공통전압 금속배선(420)과, 점핑용 보호층 개구홀 영역(200)에서 상부 보호층(PAS2)을 일부 개구하여 형성된 제2컨택홀(182)에 의하여 노출되는 상기 공통전압 투명전극 패턴(Vcom ITO) 사이를 전기적으로 연결하게 되는 것이다.
공정상으로 다시 설명하면, 상부 보호층(PAS2)을 증착한 후 패터닝할 때, 공통전극 또는 공통전압 투명전극 상에는 제2컨택홀(182)을 형성하고, 공통전압 금속배선(420) 상부에는 상부 보호층과 하부 보호층이 모두 일부 제거된 제1 컨택홀(181)을 형성한 후, 그 위에 화소 전극층을 형성하여 패터닝함으로써 공통전극 금속배선과 투명 공통전극층(Vcom ITO)을 전기적으로 연결하는 점핑용 화소전극 패턴(190’)을 형성하는 것이다.
도 4는 도 1의 좌측 부분을 확대한 도면으로서, 게이트 금속층으로 형성되는 공통전압 금속배선과 공통전극(Vcom ITO)의 점핑 구조를 도시한다.
도 4와 같이, 표시영역에는 화소부분을 덮는 투명전극으로서의 공통전극(Vcom ITO; 470)이 형성되고, 비표시 영역에는 게이트 금속층에서 공통전압 금속배선(420)이 형성되며, 그 사이에는 둘을 전기적으로 연결하기 위한 점핑용 화소전극 패턴(490)이 형성된다.
더 구체적으로는, 비표시 영역의 공통전압 금속배선(420)의 상부에는 게이트 절연층(430), 하부 보호층(PAS1; 460) 및 상부 보호층(PAS2; 480)이 모두 오픈되는 제1 컨택홀(492)이 형성되고, 투명한 공통전극(Vcom ITO)의 연결부위인 점핑용 보호층 개구홀 영역(200)에는 상부 보호층(PAS2; 480)이 오픈되는 제2컨택홀(494)을 형성하며, 그 위에 점핑용 화소전극 패턴(490)을 형성한다.
도 5는 도 1의 우측 부분을 확대한 도면으로서, 소스/드레인 금속층 또는 데이터 금속층으로 형성되는 공통전압 금속배선과 투명 공통전극층(Vcom ITO)의 점핑 구조를 도시한다.
도 5와 같이, 표시영역에는 화소부분을 덮는 투명전극으로서의 공통전극(Vcom ITO; 570)이 형성되고, 비표시 영역에는 소스/드레인 금속층에서 공통전압 금속배선(550)이 형성되며, 그 사이에는 둘을 전기적으로 연결하기 위한 점핑용 화소전극 패턴(590)이 형성된다.
더 구체적으로는, 비표시 영역의 공통전압 금속배선(550)의 상부에는 하부 보호층(PAS1; 560) 및 상부 보호층(PAS2; 580)이 모두 오픈되는 제1 컨택홀(592)이 형성되고, 투명한 공통전극(Vcom ITO)의 연결부위인 점핑용 보호층 개구홀 영역(200)에는 상부 보호층(PAS2; 580)이 오픈되는 제2컨택홀(594)을 형성하며, 그 위에 점핑용 화소전극 패턴(590)을 형성한다.
이와 같이, 본 명세서에서 정의하는 점핑용 보호층 개구부 영역(200)에서는 공통전극(Vcom ITO) 패턴과 점핑용 화소전극 (PXL ITO)이 상하로 직접 접촉하여 형성되며, 공통전극(Vcom ITO) 패턴과 점핑용 화소전극 (PXL ITO)은 둘다 투명한 도전 재료인 ITO 또는 IZO 등으로 구성되어 있다.
도 6은 본 발명의 일 실시예가 적용될 수 있는 어레이 기판에서 일반적인 화소 전극층 리워크 공정에서의 기판 단면도이다.
한편, 도 2 및 도 3과 같은 공정에 의하여 어레이 기판이 제조된 이후, 최상위층을 형성하는 화소전극층 또는 화소전극패턴 일부에 불량이 발생되는 경우가 있다.
이 경우 화소전극층은 최상위 층이기 때문에 불량이 발생한 화소전극층을 전부 제거하고 새롭게 화소전극층을 패터닝하는 공정을 수행할 수 있는데, 이러한 공정을 화소전극층 리워크(Rework) 공정, ITO 리워크 공정 또는 넓게 리워크 공정으로 표현할 수 있으며, 본 명세서에서는 편의상 리워크 공정으로 표현하기로 한다.
물론, 리워크(Rework)라는 용어에 한정되는 것은 아니며, 최상위에 형성된 화소전극층 또는 투명전극층을 전면 제거한 후 새롭게 패터닝하는 공정을 모두 포함하는 것으로 해석되어야 한다.
이러한 리워크 공정에서는 불량이 발생한 화소전극층을 전면 식각(Etching)하여 제거한다. 예를 들면, 기판 전면을 습식 식각(Wet Etching)하여 화소전극층을 모두 제거한다.
한편, 도 4 및 도 5 등에서 설명한 바와 같이, 점핑용 보호층 개구부 영역(200)에서는 공통전극(Vcom ITO) 패턴과 점핑용 화소전극 (PXL ITO)이 상하로 직접 접촉하여 형성되며, 공통전극(Vcom ITO) 패턴과 점핑용 화소전극 (PXL ITO)은 둘다 투명한 도전 재료인 ITO 또는 IZO 등으로 구성되어 있다.
따라서, 리워크 공정에서 최상의 화소전극층 제거를 위하여 기판 전면에 대해서 습식 식각 등을 수행하는 경우, 점핑용 보호층 개구부 영역(200)에서는 상위의 화소전극층(PXL ITO) 뿐 아니라, 그 아래 바로 접촉되어 있는 동일/유사한 재료의 공통전극층(Vcom ITO)까지 함께 제거될 수 있다.
이러한 현상을 도 6을 참고하여 설명하면, 도 6의 (a)와 같이 본 발명의 일 실시예에 의한 점핑용 보호층 개구홀 영역(200)에는 하부 보호층인 제1 무기 보호층(PAS1; 660) 상부에 투명 공통전극(Vcom ITO; 570)이 형성되어 있고, 그 투명 공통전극(Vcom ITO; 570) 상부에는 미도시된 비표시 영역의 공통전압 금속배선과의 점핑 구조체로서의 점핑용 화소전극패턴(PXL ITO; 690)이 형성되어 있다.
이 상태에서 리워크 공정을 위한 기판 전면 식각을 수행하면, 도 6의 (b)와 같이 점핑용 보호층 개구부 영역(200)에서는 최상위의 화소전극층은 모두 제거되지만, 그와 동시에 하부에 있던 투명 공통전극(Vcom ITO) 패턴 중 일부도 함께 제거된다. 왜냐하면, 화소전극층을 제거하기 위한 공정, 예를 들면 습식 에칭(Wet Etching)이 수행되면 화소전극층이 제거된 이후, 그와 동일/유사한 재료로 형성된 하부의 공통전극층까지 식각될 수 있기 때문이다.
이 때, 도 6의 (b)와 같이 점핑용 보호층 개구홀 영역(200)의 공통전극층(Vcom ITO)에는 공통전극 유실부(672)가 형성되며, 이러한 공통전극 유실부(672)는 오버 에칭(Over Etching) 등의 영향으로 인하여 보호층 개구홀 영역(200)을 형성하는 제2컨택홀(694) 보다 더 안쪽으로 들어가도록 형성될 수 있다.
이 상태에서 새로운 화소전극층 형성을 위하여, 리워크용 화소전극패턴(690’)을 형성하게 되면, 도 6의 (c)와 같이 점핑용 보호층 개구홀 영역(200) 에서는 리워크용 화소전극패턴(690’)이 공통전극 패턴(670)과 연결되지 않는 현상이 발생한다. 즉, 리워크 공정의 전면 식각 과정에서 형성된 공통전극 유실부(672)에 의하여 점핑용 보호층 개구부 영역(200)에서 잔존하는 공통전극 패턴(670)과 리워크용 화소전극패턴(690’)이 서로 연결되지 않을 수 있다.
따라서, 최상위 화소전극 리워크 공정을 수행한 이후, 공통전압 금속배선과 공통전극(Vcom ITO)가 서로 연결되지 않고, 따라서 기준전압으로서의 공통전압이 인가되지 못한다. 이에 따라, 표시장치의 구동불량, 예를 들면, 구동시 화면이 떨리는 플리커링(Flickering) 현상, 데이터 패드 오픈(Data Pad Open)불량 등이 발생할 수 있고, 전반적인 어레이 기판 수율(Throughput)이 감소할 수 있다.
따라서, 본 발명의 일 실시예에서는, 최상위 화소전극 리워크 공정시 점핑용 보호층 개구홀 영역을 보호하는 리워크 마스크를 이용함으로써, 점핑용 보호층 개구홀 영역에 있는 투명 전극층(공통전극패턴 및 화소전극패턴)을 잔존시킨 상태에서 리워크용 화소전극층을 형성하는 리워크 방법을 제안한다.
이러한 본 발명의 일 실시예에 의한 리워크 방법을 이용하면, 최상위 화소전극층 리워크 공정 이후에도, 점핑용 보호층 개구홀 영역에서 공통전극패턴과 리워크용 화소전극패턴의 전기적 연결상태를 유지함으로써, 리워크 공정에 따른 불량 발생과 수율 감소 현상을 감소시킬 수 있다.
도 7은 본 발명의 일 실시예에 의한 리워크 방법의 전체 흐름도이다.
본 발명의 일 실시예에 의한 리워크 방법이 적용되는 대상은 표시장치용 기판 또는 어레이 기판으로서, 표시영역의 박막 트랜지스터 영역에 게이트 금속층, 게이트 절연층(GI), 반도체층, 소스/드레인(S/D) 금속층, 하부 보호층, 공통전압 투명전극층, 상부 보호층 및 화소 투명전극층이 순차적으로 형성되는 소위 화소전극-온-탑(Pixel-On-Top; POT) 형식의 프린지 필드 스위칭(Fringe Field Switching; FFS) 구조일 수 있으나, 그에 한정되는 것은 아니다.
또한, 어레이 기판의 비표시 영역에는 공통전압 금속배선이 형성되어 있고, 이러한 비표시 영역의 공통전압 금속배선과 공통전압 투명전극층을 전기적으로 연결하기 위한 점핑용 보호층 개구홀을 포함하며, 점핑용 보호층 개구홀 영역에는 하부 보호층 상부에 공통전압 투명전극패턴 및 점핑용 화소 투명전극패턴이 형성되어 있다.
도 7에 의한 본 발명의 실시예는, 이러한 어레이 기판의 리워크 방법으로서, 화소 투명전극층의 전면 식각시, 점핑용 보호층 개구홀 영역의 투명전극 패턴들이 식각되지 않도록 하는 리워크 마스크를 이용하여, 점핑용 보호층 개구홀 영역의 상기 공통전압 투명전극패턴 및 점핑용 화소 투명전극패턴을 제외한 화소 투명전극층 전체를 제거하는 제1단계(S710)와, 리워크용 화소 투명전극층을 전면에 형성하는 제2단계(S720)을 포함할 수 있다.
본 명세서에서 공통전압 전극, 공통전극은 동일한 의미로 사용된다.
한편, 도 7의 (b)는 상기 제1단계(S720)에 대한 세부 흐름을 도시하는 것으로서, 리워크 대상이 되는 기판 전면에 포토 레지스터를 도포하는 도포 단계(S722)와, 점핑용 보호층 개구홀 영역에 대응되는 리워크 패턴을 가지는 리워크 마스크를 기판 상에 배치한 후 광을 조사하는 노광 단계(S724)와, 노광된 포토 레지스트를 현상한 후, 식각을 함으로써 점핑용 보호층 개구홀 영역의 상기 공통전압 투명전극패턴 및 점핑용 화소 투명전극패턴을 제외한 화소 투명전극층을 제거하는 식각 단계(S726)를 포함할 수 있다.
이 때, 상기 리워크 마스크의 리워크 패턴은 점핑용 보호층 개구홀 영역이 노광되는 것을 차단하는 차단 패턴이거나, 반대로 점핑용 보호층 개구홀 영역이 노광되는 투과 패턴일 수 있다. 즉, 노광된 포토 레지스터가 현상에 의하여 제거되는 포지티브 포토 레지스트(Positive Photo Resistor)가 사용되는 경우에는 리워크 패턴은 점핑용 보호층 개구홀 영역의 광을 차단하는 차광 패턴이고, 반대로 노광되지 않은 포토 레지스터가 현상에 의하여 제거되는 네거티브 포토 레지스트(Negative Photo Resistor)인 경우에는 상기 리워크 패턴은 점핑용 보호층 개구홀 영역의 광을 투과하는 투과 패턴일 수 있다.
한편, 본 발명의 실시예가 적용되는 어레이 기판은 하부 보호층의 패터닝을 위한 마스크가 사용되지 않는 공정으로 제조된 것으로서, 이러한 하부 보호층 마스크(PAS1 마스크)가 사용되지 않는 공정은 6-마스크 공정일 수 있다.
통상 6-마스크 공정이라 함은, 게이트 마스크, 반도체층 마스크, 소스 마스크, 공통전극 마스크, 상부 보호층(PAS2) 마스크, 화소전극 마스크의 6개 마스크가 사용되는 공정을 의미한다.
그러나, 본 발명의 실시예가 반드시 6-마스크 공정에 한정되는 것은 아니며, 만일 반도체층 및 소스/드레인 전극층의 패터닝을 위하여 1개의 하프톤(Half-Tone) 마스크 또는 회절마스크가 사용되는 경우에는 5-마스크 공정이 될 수도 있을 것이다.
따라서, 본 발명의 실시예가 적용되는 어레이 기판의 제조공정은 하부 보호층만을 위한 마스크가 사용되지 않는 모든 공정을 포함하는 것으로 해석되어야 할 것이다.
도 8은 본 발명의 일 실시예에서 사용되는 리워크 마스크의 일 예들을 도시한다.
본 발명의 실시예에서 사용되는 리워크 마스크(800)는 기판 전면을 덮는 마스크로서 특히 점핑용 보호층 개구부에 대응되는 리워크 패턴이 형성되어 있다.
즉, 리워크 마스크는 기판의 표시영역(AA)에는 리워크용 자외광이 완전히 투과할 수 있도록 개구되어 있는 반면, 점핑용 보호층 개구홀 영역에는 광을 차단할 수 있는 리워크 패턴(810)이 형성될 수 있다.
리워크 패턴(810)는 도 8의 (a)와 같이 점핑용 보호층 개구홀 영역 들을 한꺼번에 덮을 수 있도록 길게 연장 형성된 대형 패턴일 수도 있지만, 도 8의 (b)와 같이 개별적인 점핑용 보호층 개구홀 영역을 각각 차광할 수 있는 섬형상(Island-shaped) 패턴일 수도 있을 것이다.
물론, 도 8에서는 리워크 패턴이 점핑용 보호층 개구홀 영역으로의 노광을 차단하는 차광 패턴인 것으로 도시하였으나, 반대로 점핑용 보호층 개구홀 영역으로 광을 투과하는 투과 패턴일 수도 있을 것이다.
또한, 리워크 마스크(800)는 표시 영역(AA)에는 완전히 개구된 형태로 설명하였으나, 기형성된 최상위 화소전극층에 대응되는 패턴이 형성되어 있을 수도 있고, 특히 불량이 발생된 일부분만을 제거하기 위하여 표시영역의 일부분에만 광을 투과하는 패턴이 형성되어 있을 수도 있다.
도 9는 본 발명의 일 실시예에 의한 리워크 공정이 진행되는 과정에서의 기판 단면을 도시한다.
우선, 본 발명의 실시예에 의한 리워크 공정이 적용되는 어레이 기판은 유리 기판(910) 상부에 게이트 절연층(930), 하부 보호층인 제1 무기 보호층(PAS1; 960), 공통 전극패턴(Vcom ITO; 970), 상부 보호층인 제2 무기 보호층(PAS2; 980) 및 점핑용 화소 전극패턴(PXL ITO; 990)이 형성되어 있다.
특히, 점핑용 보호층 개구홀 영역(200)에는 상부 보호층이 일부 개구된 제2컨택홀(994)이 형성되어, 보호층 개구홀 영역에서 공통 전극패턴(Vcom ITO; 970)과 점핑용 화소 전극패턴(PXL ITO; 990)이 서로 접촉되어 있다.
이러한 어레이 기판의 제조 공정은 하부 보호층의 패터닝을 위한 하부 보호층 마스크가 사용되지 않는 공정으로서, 세부적으로 설명하면 다음과 같다,
유리 기판(910) 상에 게이트 금속층을 증착한 후, 제1 마스크인 게이트 마스크를 이용하여 게이트 금속패턴을 패터닝한다. 이 때, 비표시 영역에는 공통전압 금속배선(도 10의 920)이 형성될 수 있으며, 점핑용 보호층 개구홀 영역(200)에는 게이트 금속패턴이 형성되지 않을 수 있다.
다음으로, 게이트 절연층(930)을 전면에 증착하며, 게이트 절연층(130)은 질화실리콘(SiNx) 또는 산화실리콘(SiO2) 등의 물질로서, 수천 Å의 두께로 형성될 수 있다.
이후, 반도체층을 증착하고 제2 마스크인 반도체층 마스크를 이용하여 반도체층 패턴을 패터닝한다. 반도체층은 소스와 드레인 전극 사이의 채널을 형성하기 위한 것으로서, 비정질 실리콘(a-Si)과 N+ 도핑층으로 구성되거나, 또는 몰리브덴 티타늄(MoTi)과 N+ 도핑층으로 구성될 수 있다
다음으로 소스/드레인 금속층을 증착한 후 제3마스크인 소스 마스크 또는 데이터 마스크를 이용하여 소스/드레인 금속패턴을 패터닝한다. 이 과정에서 비표시 영역에는 도 10의 950으로 표시되는 공통전압 금속배선(950)도 형성될 수 있다.
게이트 금속층 및 소스/드레인 금속층의 재료는 저저항 특성을 갖는 금속물질, 예를 들어 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 선택된 하나 또는 둘 이상의 물질로 형성될 수 있으나 그에 제한되는 것은 아니다.
한편, 상기 반도체층 패터닝 및 소스/드레인 금속패턴의 패터닝은 별도의 마스크가 아닌 단일의 하프톤 마스크 또는 회절 마스크를 이용할 수도 있을 것이다. 즉, 반도체층과 소스/드레인 금속층을 모두 증착한 후 하프톤 마스크를 이용하여 투과, 반투과, 미투과의 3단계 노광을 하고, 소스/드레인 금속패턴 및 반도체층을 2단계에 걸쳐 패터닝할 수도 있을 것이다.
다음으로, 하부 보호층으로서의 제 1 무기 보호층(PAS1; 960)을 기판 전면에 증착한다. 이 때, 제1 무기 보호층만의 패터닝은 진행하지 않으며, 따라서 하부 보호층을 위한 마스크는 이용하지 않는다.
한편, 하부 보호층은 제 1 무기 보호층(960) 이외에 포토 아크릴층 등과 같은 유기 보호층(PAC)이 포함되는 다층 구조일 수도 있을 것이다.
제1 무기 보호층(PAS1)은 질화실리콘(SiNx)과 같은 무기 절연물질로 수천 Å 정도의 두께로 형성될 수 있으며, 유기 보호층은 감광경화 특성을 가지는 포토아크릴(Photo-Acryl; PAC) 또는 벤조사이클로부텐(BCB) 등과 같은 유기 절연물질로 이루어질 수 있고, 유기 보호층의 두께는 약1~2μm 일 수 있으나 그에 한정되는 것은 아니다.
다음으로, 투명 도전성 재료로서 공통전극층을 증착한 후 제4마스크로서의 공통전극 마스크를 이용하여 공통전극 패턴(970)을 패터닝한다.
공통전극 패턴(Vcom ITO; 970) 상부에 상부 보호층으로서의 제2 무기 보호층(PAS2; 980)을 증착하고, 제5 마스크인 PAS2 마스크를 이용하여 상부 보호층을 패터닝한다.
이러한 상부 보호층 패터닝 과정에서, 도 9 및 도 10에 도시된 바와 같이, 점핑용 보호층 개구홀 영역의 상부 보호층 일부를 제거하여 하부의 공통전극층을 노출시키는 제2컨택홀(994)이 형성된다.
또한, 도 10에 도시된 바와 같이, 비표시 영역의 공통전압 금속배선(920) 상부의 하부 보호층 및 상부 보호층이 모두 제거됨으로써 공통전압 금속배선(920)을 노출하기 위한 제1컨택홀(992)이 형성된다.
다음으로, 최상위에 화소 전극층을 증착하고, 제6마스크인 화소전극 마스크를 이용하여 화소전극 패턴을 패터닝한다. 이 과정에서, 전술한 제1컨택홀(992)과 제2컨택홀(994)을 통해서 공통전압 금속배선(920 또는 950) 및 공통전극 패턴(970)을 전기적으로 연결하는 점핑용 화소전극 패턴(990)이 형성된다.
이 때, 공통전극 패턴(970), 점핑용 화소전극 패턴(990) 등은 일함수 값이 비교적 크며 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 등으로 이루어질 수 있으나 그에 한정되는 것은 아니다.
이렇게 제조된 어레이 기판의 최상위 화소전극층에 불량이 발생하는 경우, 화소전극층 재형성을 위한 리워크 공정이 수행된다.
본 발명의 일 실시예에 의한 리워크 공정에서는, 도 9의 (a)와 같이, 기판 전면에 포토 레지스트(1100)을 도포한다.
점핑용 보호층 개구홀 영역(200)을 차폐하는 리워크 패턴(1010)을 포함하는 리워크 마스크(1000)을 기판 상부에 배치한 상태에서, 노광한다.
다음으로 현상 과정을 거치면, 도 9의 (b)와 같이, 점핑용 보호층 개구홀 영역(200) 상부의 잔여 포토 레지스트(1100’)만이 남으며, 이 잔여 포토 레지스터(1100’)을 보호층으로 하여 습식 식각(Wet Etching)을 진행한다.
그러면, 점핑용 보호층 개구홀 영역(200)의 점핑용 화소전극 패턴만이 잔존하고 나머지 화소 전극층은 모두 제거된다. 이 때, 남아있는 화소전극 패턴을 잔존 화소전극 패턴(990’)이라 표현하기로 한다. 또한, 이 과정에서는 도 6에서와 달리, 공통전극 패턴(970)은 전혀 손상되지 않는다.
즉, 리워크 마스크를 이용하지 않는 리워크 공정에서는 도 6과 같이 점핑용 보호층 개구홀 영역(200)의 공통전극 패턴(670)의 일부가 함께 제거되는 공통전극 유실부(672)가 형성되는 반면, 본 발명의 실시예에 의한 리워크 마스크를 이용하면, 도 9와 같이 공통전극 패턴(970)이 전혀 손상되지 않는다.
다음으로 잔여 포토 레지스트(1100’)를 제거한 후, 리워크용 화소전극층을 다시 증착하고, 최초 화소 전극층의 패터닝과정과 동일한 패터닝 과정을 수행한다.
그러면, 도 9의 (c)와 같이, 점핑용 보호층 개구홀 영역(200)에는 공통전극 패턴(970) 상부에, 잔존 화소전극 패턴(990’) 및 리워크용 화소전극패턴(1200)이 서로 접촉하여 형성된다.
도 10은 본 발명의 일 실시예에 의하여 리워크된 어레이 기판의 단면도이다.
도 7 내지 도 9에서 설명한 바와 같은 실시예에 따라서 어레이 기판이 리워크 되면, 도 10과 같이 점핑용 보호층 개구홀 영역(200)에는 공통전극 패턴(970) 상부에, 잔존 화소전극 패턴(990’) 및 리워크용 화소전극패턴(1200)이 서로 접촉하여 형성되고, 리워크용 화소전극 패턴(1200)이 비표시 영역의 공통전압 금속배선(920 또는 950)으로 연결됨으로써, 결과적으로 공통전압 금속배선(920 또는 950)과 공통전극 패턴(970)의 전기적 연결이 유지될 수 있다.
즉, 본 발명의 실시예에 의한 리워크 공정 이후, 최상위의 리워크용 화소전극 패턴(1200)은 하부 보호층 및 상부 보호층을 일부 개구하여 형성된 제1컨택홀(992)에 의하여 노출된 공통전압 금속배선(920 또는 950)과, 점핑용 보호층 개구홀 영역에서 상부 보호층을 일부 개구하여 형성된 제2컨택홀(994)에 의하여 노출되는 공통전극 패턴(970) 및 잔존 화소전극 패턴(990’) 사이를 전기적으로 연결하게 된다.
이 때, 공통전압 금속배선은 도 10의 (a)와 같이 게이트 금속층과 동일한 레이어에 형성되거나, 도 10의 (b)와 같이 소스/드레인 금속층과 동일한 레이어에 형성될 수 있다.
이상과 같은 본 발명의 각 실시예는 반드시 액정 표시 장치(LCD)용 어레이 기판에만 적용되는 것은 아니며, 공통전압 금속배선과 공통전극층을 연결하기 위한 점핑용 보호층 개구홀(PAS Hole)이 형성되는 모든 형태의 표시장치용 기판에 적용될 수 있을 것이다. 예를 들면, 유기 전계 발광 표시장치(OLED), 플라즈마 패널 표시장치(PDP) 등을 위한 어레이 기판 모두에 적용될 수 있을 것이다.
이상과 같이, 본 발명의 실시예에 의하면, 화소전극층이 최상위 층으로 형성되는 표시장치용 어레이 기판에서, 화소전극층의 리워크 공정에서 발생될 수 있는 불량을 방지할 수 있다.
더 구체적으로, 표시패널의 비표시영역에 형성된 공통전압 금속배선과 투명 공통전극층(Vcom ITO)을 전기적으로 연결하기 위한 점핑용 보호층 개구홀 영역에서, 리워크 공정 중에 리워크 마스크를 이용하여 점핑용 보호층 개구홀 영역의 투명 공통전극패턴과 점핑용 화소전극 패턴의 제거를 방지함으로써, 리워크 공정 이후 점핑용 보호층 개구홀 영역에 있는 공통전극 패턴과 점핑용 화소 전극패턴의 전기적 접속을 유지하는 효과가 있다.
이로써, 화소전극 리워크 공정에 따른 구동 불량, 플리커링 불량 등을 방지하여, 결과적으로 리워크 공정에 따른 기판 제조 수율을 향상시키는 효과가 있다.
실제로 본 발명의 실시예가 적용된 어레이 기판의 리워크 이후의 불량 상태를 테스트한 결과, 아래 표와 같이, 도 6와 같이 리워크 마스크를 이용하지 않는 리워크 공정에서는 1800여개의 대상 중에서 50~60개의 구동불량 또는 패드불량이 발생하였으나, 도 7 이하의 본 발명 실시예에 따라 리워크 마스크를 이용하여 리워크 공정을 진행한 결과, 1557개의 테스트 대상 중에서 1개만이 불량이 발생함으로써, 리워크에 따른 불량율이 대폭 감소되었다.
Without Rework Mast (도 6) With Rework Mast (도 7~10)
검사 패널수 1872ea 1557ea
구동불량 64ea 0ea
PAD 불량 54ea 1ea
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
910 : 기판 920 : 공통전압 금속배선(Gate)
930 : 게이트 절연층(GI) 950 : 공통전압 금속배선(Data)
960: 하부 보호층 (PAS1) 970 : 공통전극 패턴(Vcom ITO)
980 : 상부 보호층 (PAS2) 990 : 점핑용 화소전극패턴 (PXL ITO)
990’ : 잔존 화소전극패턴 992, 994 : 제1, 2컨택홀
1000 : 리워크 마스크 1010 : 리워크 패턴 (차광 패턴)
1200 : 리워크용 화소전극 패턴

Claims (15)

  1. 표시영역의 박막 트랜지스터 영역에 게이트 금속층, 게이트 절연층(GI), 반도체층, 소스/드레인 금속층, 하부 보호층, 공통 전극층, 상부 보호층 및 화소 전극층이 순차적으로 형성되며, 비표시 영역의 공통전압 금속배선과 상기 공통 전극층을 전기적으로 연결하기 위한 점핑용 보호층 개구홀을 포함하는 어레이 기판의 리워크 방법으로서,
    상기 점핑용 보호층 개구홀 영역에는 상기 하부 보호층 상부에 공통 전극패턴 및 점핑용 화소전극 패턴이 형성되며,
    상기 화소 전극층의 전면 식각시, 상기 점핑용 보호층 개구홀 영역의 공통 전극패턴 및 점핑용 화소전극패턴이 식각되지 않도록 하는 리워크 마스크를 이용하여, 상기 점핑용 보호층 개구홀 영역의 상기 공통 전극패턴 및 점핑용 화소전극 패턴을 제외한 화소 전극층 전체를 제거하는 제1단계;
    리워크용 화소 전극층을 전면에 형성하는 제2단계;를 포함하는 것을 특징으로 하는 표시장치용 어레이 기판의 리워크 방법.
  2. 제1항에 있어서, 상기 제1단계는,
    상기 기판 전면에 포토 레지스터를 도포하는 도포 단계;
    상기 점핑용 보호층 개구홀 영역에 대응되는 리워크 패턴을 가지는 리워크 마스크를 기판 상에 배치한 후 광을 조사하는 노광 단계;
    노광된 포토 레지스트를 현상한 후, 식각을 함으로써 상기 점핑용 보호층 개구홀 영역의 상기 공통 전극 패턴 및 점핑용 화소전극 패턴을 제외한 화소 전극층을 제거하는 식각 단계;
    를 포함하는 것을 특징으로 하는 표시장치용 어레이 기판의 리워크 방법.
  3. 제2항에 있어서,
    상기 리워크 마스크의 상기 리워크 패턴은 상기 점핑용 보호층 개구홀 영역의 광 투과를 차단하는 차광 패턴인 것을 특징으로 하는 표시장치용 어레이 기판의 리워크 방법.
  4. 제1항에 있어서,
    상기 점핑용 화소전극 패턴은 상기 하부 보호층 및 상부 보호층을 일부 개구하여 형성된 제1컨택홀에 의하여 노출된 상기 공통전압 금속배선과, 상기 점핑용 보호층 개구홀 영역에서 상부 보호층을 일부 개구하여 형성된 제2컨택홀에 의하여 노출되는 상기 공통 전극 패턴 사이를 전기적으로 연결하도록 형성된 것을 특징으로 하는 표시장치용 어레이 기판의 리워크 방법.
  5. 제4항에 있어서,
    상기 공통전압 금속배선은 상기 게이트 금속층과 동일한 레이어에 형성되며, 상기 제1컨택홀은 상기 하부 보호층, 상부 보호층 및 게이트 절연층을 모두 개구하여 형성된 것을 특징으로 하는 표시장치용 어레이 기판의 리워크 방법.
  6. 제4항에 있어서,
    상기 공통전압 금속배선 상기 소스/드레인 금속층과 동일한 레이어에 형성된 것을 특징으로 하는 표시장치용 어레이 기판의 리워크 방법.
  7. 제1항에 있어서,
    리워크의 대상이 되는 상기 어레이 기판은 상기 하부 보호층의 패터닝을 위한 하부 보호층(PAS1) 마스크가 없는 공정에 의하여 제조된 것임을 특징으로 하는 표시장치용 어레이 기판의 리워크 방법.
  8. 제1항에 있어서,
    상기 하부 보호층은 제1 무기 보호층(PAS1)과 유기 보호층(PAC)을 포함하는 다층 구조인 것을 특징으로 하는 표시장치용 어레이 기판의 리워크 방법.
  9. 표시영역의 박막 트랜지스터 영역에 게이트 금속층, 게이트 절연층(GI), 반도체층, 소스/드레인(S/D) 금속층, 하부 보호층, 공통 전극층, 상부 보호층 및 화소 전극층이 순차적으로 형성되며, 비표시 영역의 공통전압 금속배선과 상기 공통 전극층을 전기적으로 연결하기 위한 점핑용 보호층 개구홀을 포함하는 어레이 기판으로서,
    상기 화소 전극층의 불량에 따른 리워크 공정에 의하여, 상기 점핑용 보호층 개구홀 영역에는 상기 하부 보호층 상부에 공통 전극 패턴, 잔존 화소전극 패턴 및 리워크용 화소 전극패턴이 순차적으로 형성된 것을 특징으로 하는 표시장치용 어레이 기판.
  10. 제9항에 있어서,
    상기 잔존 화소전극 패턴은 상기 리워크 공정시 상기 점핑용 보호층 개구홀 영역의 전극층이 식각되지 않도록 하는 리워크 마스크에 의하여 형성되는 것을 특징으로 하는 표시장치용 어레이 기판.
  11. 제9항에 있어서,
    상기 리워크용 화소전극 패턴은 상기 하부 보호층 및 상부 보호층을 일부 개구하여 형성된 제1컨택홀에 의하여 노출된 상기 공통전압 금속배선과, 상기 점핑용 보호층 개구홀 영역에서 상부 보호층을 일부 개구하여 형성된 제2컨택홀에 의하여 노출되는 상기 공통전극 패턴 및 상기 잔존 화소전극 패턴 사이를 전기적으로 연결하도록 형성된 것을 특징으로 하는 표시장치용 어레이 기판.
  12. 제11항에 있어서,
    상기 공통전압 금속배선은 상기 게이트 금속층과 동일한 레이어에 형성되며, 상기 제1컨택홀은 상기 하부 보호층, 상부 보호층 및 게이트 절연층을 모두 개구하여 형성된 것을 특징으로 하는 표시장치용 어레이 기판.
  13. 제11항에 있어서,
    상기 공통전압 금속배선은 상기 소스/드레인 금속층과 동일한 레이어에 형성된 것을 특징으로 하는 표시장치용 어레이 기판.
  14. 제9항에 있어서,
    리워크의 대상이 되는 상기 어레이 기판은 상기 하부 보호층의 패터닝을 위한 마스크가 없는 공정에 의하여 제조된 것임을 특징으로 하는 표시장치용 어레이 기판.
  15. 제9항에 있어서,
    상기 하부 보호층은 제1 무기 보호층(PAS1)과 유기 보호층(PAC)을 포함하는 다층 구조인 것을 특징으로 하는 표시장치용 어레이 기판.
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