JP2023176359A - アレイ基板、表示パネル、及びアレイ基板の製造方法 - Google Patents

Abstract

【課題】アレイ基板の不良をより確実に抑制できる。【解決手段】アレイ基板３０は、絶縁性基板３１の主面と交わる方向に沿う突出部８０を有する第１導電膜３２Ｇと、第１導電膜３２Ｇの上層側に設けられる第１絶縁膜３８と、第１絶縁膜３８の上層側に設けられる第２導電膜３２Ｓと、を備え、突出部８０の側面は、絶縁性基板３１の主面方向に沿う膨出部８１を有しており、膨出部８１と突出部８０の基端元８２との間に充填される第２絶縁膜３５をさらに備える。【選択図】図６

Description

本技術は、アレイ基板、表示パネル、及びアレイ基板の製造方法に関する。

液晶パネルは、多数の画素がマトリクス状に配列されており、各画素の画素電極に印加される電圧によって液晶分子の配向を制御することで、所望の画像を表示している。画素電極の印加電圧は、画素毎に設けられたスイッチング素子（ＴＦＴ、薄膜トランジスタ）により切り替えられる。ＴＦＴは、液晶パネルを構成する２つの基板のうち一方の基板（アレイ基板、アクティブマトリクス基板、ＴＦＴ基板）において各種薄膜を積層して形成される。特許文献１には、ＴＦＴの製造方法の一例が開示されている。

特開昭６１－２０４９７６号公報

特許文献１に記載のＴＦＴは、ソース電極及びドレイン電極が絶縁基板上に形成されており、ソース電極及びドレイン電極は第１導電膜と低抵抗半導体膜とからなる積層膜によって構成されている。ソース電極とドレイン電極との間にはこれらの側面間を被覆する絶縁膜が形成されており、絶縁膜上に半導体膜が形成されている。このような層構成とすることで、ソース電極及びドレイン電極の一部である低抵抗半導体膜と、半導体膜との間の逆リーク電流を軽減できるとされている。また、ソース電極及びドレイン電極の側面を絶縁膜で被覆することで側面の段差を緩和し、上に積層される膜（半導体膜、ゲート絶縁膜、及びゲート電極等）の段差被覆性を改善できるとされている。また、段差被覆性が不十分であると、ゲート電極と半導体膜との短絡、及び耐圧不良が生じてしまうことが指摘されている。

ところで液晶パネルでアレイ基板を製造する際、異物の混入を完全に防ぐことは極めて難しい。異物が付着すると、異物による予期しない段差が積層膜に発生してしまい、耐圧不良やリーク電流の原因となり、アレイ基板の不良を引き起こしてしまう。このような段差に対して、特許文献１に記載の技術を適用し段差被覆性を改善することは困難である。特許文献１に記載のＴＦＴにおいて段差の緩和に用いられる絶縁層は、ソース電極とドレイン電極の側面間を埋めるように予め決められた位置に形成される。このため、予期しない異物によって生じる段差を緩和するように当該絶縁層を形成することは難しい実情がある。

本願明細書に記載の技術は、上記のような実情に基づいて完成されたものであって、アレイ基板の不良をより確実に抑制することを目的とする。

（１）本願明細書に記載の技術に関わるアレイ基板は、絶縁性基板と、前記絶縁性基板の上層側に設けられ、前記絶縁性基板の主面と交わる方向に沿う突出部を有する第１導電膜と、前記第１導電膜の上層側に設けられる第１絶縁膜と、前記第１絶縁膜の上層側に設けられる第２導電膜と、を備え、前記突出部の側面は、前記絶縁性基板の主面方向に沿う膨出部を有しており、前記膨出部と前記突出部の基端元との間に充填される第２絶縁膜をさらに備える。

（２）また、上記アレイ基板は、上記（１）に加え、前記突出部内には、異物が含まれていてもよい。

（３）また、上記アレイ基板は、上記（１）または（２）に加え、複数の画素電極及び複数の薄膜トランジスタがマトリクス状に配列されており、前記第１導電膜は、前記薄膜トランジスタのゲート電極、及び前記ゲート電極と連なるゲート配線を構成するゲート金属膜であり、前記第１絶縁膜は、ゲート絶縁膜であり、前記第２導電膜は、前記薄膜トランジスタのソース電極、ドレイン電極、及び前記ソース電極と連なるソース配線を構成するソース金属膜であり、前記突出部は突出端側が先太であってもよい。

（４）また、上記アレイ基板は、上記（１）から（３）のいずれか１つに加え、前記第２絶縁膜は、感光性樹脂材料からなっていてもよい。

（５）本願明細書に記載の技術に関わる表示パネルは、上記（１）から（４）のいずれか１つのアレイ基板と、前記アレイ基板との間に内部空間を有する形で対向して配される対向基板と、前記内部空間に配され機能性有機分子を含む媒質層と、を備える。

（６）また、上記表示パネルは、上記（５）に加え、前記媒質層が液晶分子を含む液晶層であってもよい。

（７）本願明細書に記載の技術に関わるアレイ基板の製造方法は、複数の画素電極及び複数の薄膜トランジスタがマトリクス状に配列されたアレイ基板の製造方法であって、絶縁性基板の上層側に第１導電膜を成膜し、前記第１導電膜の上に第１レジスト膜を成膜し、前記第１レジスト膜を露光し現像して、前記薄膜トランジスタのゲート電極、及び前記ゲート電極と連なるゲート配線のレイアウトパターンに対応する第１レジストパターンを形成し、前記第１導電膜を前記第１レジストパターンをマスクとしてウエットエッチングして前記ゲート電極、及び前記ゲート配線を形成し、前記ゲート電極及び前記ゲート配線の上に感光性樹脂材料を塗布し、前記感光性樹脂材料を前記絶縁性基板の反対側から露光し現像して、前記ゲート電極及び前記ゲート配線の形状を補正するための補正用絶縁膜を形成し、前記ゲート電極及び前記ゲート配線の上層側にゲート絶縁膜を成膜し、前記ゲート絶縁膜の上層側に第２導電膜を成膜し、前記第２導電膜の上に第２レジスト膜を成膜し、前記第１レジスト膜を露光し現像して、前記薄膜トランジスタのソース電極、ドレイン電極、及び前記ソース電極と連なるソース配線のレイアウトパターンに対応する第２レジストパターンを形成し、前記第２導電膜を前記第２レジストパターンをマスクとしてエッチングして前記ソース電極、前記ドレイン電極、及び前記ソース配線を形成する。

（８）また、上記アレイ基板の製造方法は、上記（７）に加え、前記感光性樹脂材料は、前記第１レジスト膜、または前記第２レジスト膜の少なくとも一つと同一材料であってもよい。

（９）また、上記アレイ基板の製造方法は、上記（７）に加え、前記ソース電極、前記ドレイン電極、及び前記ソース電極の上層側に保護膜を塗布し、前記感光性樹脂材料は、前記保護膜と同一材料であってもよい。

本願明細書に記載の技術によれば、アレイ基板、及びこれを備える表示パネルの不良をより確実に抑制することができる。

液晶パネルの断面図 アレイ基板の表示領域の拡大平面図 図２のＩＩＩ－ＩＩＩ線断面図 図２のＩＶ－ＩＶ線断面図 図２のＶ－Ｖ線断面図 図２のＶI－ＶI線断面図 図３に示すアレイ基板の製造過程を示す図 図３に示すアレイ基板の製造過程を示す図 図３に示すアレイ基板の製造過程を示す図 図３に示すアレイ基板の製造過程を示す図 図３に示すアレイ基板の製造過程を示す図 図３に示すアレイ基板の製造過程を示す図 図３に示すアレイ基板の製造過程を示す図 図３に示すアレイ基板の製造過程を示す図 図３に示すアレイ基板の製造過程を示す図 図５に示すアレイ基板の製造過程を示す図 図５に示すアレイ基板の製造過程を示す図 図５に示すアレイ基板の製造過程を示す図 図５に示すアレイ基板の製造過程を示す図 図５に示すアレイ基板の製造過程を示す図 図５に示すアレイ基板の製造過程を示す図 図５に示すアレイ基板の製造過程を示す図 図５に示すアレイ基板の製造過程を示す図 図５に示すアレイ基板の製造過程を示す図 図６に示すアレイ基板の製造過程を示す図 図６に示すアレイ基板の製造過程を示す図 図６に示すアレイ基板の製造過程を示す図 図６に示すアレイ基板の製造過程を示す図 図６に示すアレイ基板の製造過程を示す図 図６に示すアレイ基板の製造過程を示す図 図６に示すアレイ基板の製造過程を示す図 図６に示すアレイ基板の製造過程を示す図 図６に示すアレイ基板の製造過程を示す図 比較例１に係るアレイ基板の断面顕微鏡写真 比較例１に係るアレイ基板の製造工程を示す図 比較例１に係るアレイ基板の製造工程を示す図 比較例１に係るアレイ基板の製造工程を示す図 比較例１に係るアレイ基板の製造工程を示す図 比較例１に係るアレイ基板の製造工程を示す図

＜実施形態１＞
第１実施形態に関わるアレイ基板３０の構成及び製造方法について、図１から図９Ｉを参照して説明する。なお、各図面の一部にはＸ軸、Ｙ軸及びＺ軸を示しており、各軸方向が各図面で共通する方向となるように描かれている。また、Ｚ軸方向については、図の上側を表側とし、下側を裏側とする。

アレイ基板３０は、液晶パネル１０（表示パネルの一例）に用いられる。液晶パネル１０は、図１に示すように、２つの基板２０、３０と、液晶層１８と、シール部４０と、を少なくとも備える。２つの基板２０、３０のうち液晶パネル１０の表示面側（表側）がＣＦ基板（対向基板、カラーフィルター基板）２０とされ、その反対側（裏側）がアレイ基板３０とされる。液晶層１８は、両基板２０、３０間の内部空間に挟持され、電界印加に伴って光学特性が変化する物質である液晶分子を含んでいる。シール部４０は、液晶層１８を取り囲む形で両基板２０、３０間に介在し、液晶層１８を封入している。また両基板２０、３０の外面側には、それぞれ偏光板１０Ｃ、１０Ｄが貼り付けられている。液晶パネル１０の面内は、画像を表示可能で且つ中央側に配される表示領域（アクティブエリア）ＡＡと、表示領域ＡＡを取り囲み平面に視て枠状（額縁状）をなす非表示領域（ノンアクティブエリア）ＮＡＡと、に区画されている。

ＣＦ基板２０は、図１に示すように、ガラス基板２１と、ガラス基板２１上に積層形成された複数の薄膜２０Ａと、を有する。複数の薄膜２０Ａには、Ｒ（赤色）、Ｇ（緑色）、Ｂ（青色）等の各着色部が所定配列で配置されたカラーフィルタや対向電極が含まれている。

アレイ基板３０は、図１に示すように、ガラス基板３１（絶縁性基板の一例）と、ガラス基板３１上に積層形成された複数の薄膜３０Ａと、を有する。アレイ基板３０は、表示領域ＡＡにおいて、図２に示すように、平面視で略矩形状をなす複数の画素電極３４と、各画素電極３４に１つずつ接続された複数のＴＦＴ３２（スイッチング素子の一例）と、複数のゲート配線（走査線）３６Ｇと、複数のソース配線（データ線、信号線）３６Ｓと、を備える。ＴＦＴ３２に対してゲート配線３６Ｇを通じてゲート電圧が印加され、ソース配線３６Ｓを通じてデータ電圧が印加されると、画素電極３４とＣＦ基板２０の対向電極（共通電極）との電位差が変化する。この電位差によって液晶層１８に印加される電界が制御され、液晶分子の配向状態が適切にスイッチングされて、液晶パネル１０が駆動される。なお、液晶パネル１０は、ＩＰＳ（In-Plane Switching）やＦＦＳ（Fringe Field Switching）等の動作方式であっても構わない。ＩＰＳ方式やＦＦＳ方式の場合、共通電極はアレイ基板３０に設けられることが一般的である。

複数の画素電極３４は、マトリックス状に配列されている。各画素電極３４は、平面に視て矩形状の本体部３４Ａと、接続部３４Ｂと、を有する。本体部３４Ａは、接続部３４Ｂに比して十分大きく、画素電極３４のほぼ全体を占める大きさを有するが、図２では、接続部３４Ｂを明示するために接続部３４Ｂを実際より大きく図示している。本体部３４Ａは、ＣＦ基板２０の対向電極との間で電界を発生する。接続部３４Ｂは、本体部３４Ａの一部からＴＦＴ３２に向かって面内方向に突出し、本体部３４ＡとＴＦＴ３２（後述するドレイン電極３２Ｄ）とを接続する。

ゲート配線３６Ｇ及びソース配線３６Ｓは、互いに直交しており、各画素電極３４を取り囲むように、格子状に設けられている。ゲート配線３６Ｇとソース配線３６Ｓとが平面に視て重畳する部分には、ＴＦＴ３２が設けられている。ゲート配線３６Ｇの一部は、ＴＦＴ３２を構成するゲート電極３２Ｇをなし、ソース配線３６Ｓの一部は、ＴＦＴ３２を構成するソース電極３２Ｓをなしている。ゲート配線３６Ｇはゲート電極３２Ｇに連なり、ソース配線３６Ｓはソース電極３２Ｓに連なっている。

次に、アレイ基板３０の層構成について図３から図５を参照して説明する。ゲート電極３２Ｇ、及びゲート配線３６Ｇは、ガラス基板３１上に積層されたゲート金属膜（第１導電膜の一例）からなる。ソース電極３２Ｓ、ドレイン電極３２Ｄ、及びソース配線３６Ｓは、ソース金属膜（第２導電膜の一例）からなる。ソース金属層は、ゲート金属膜の上層側にゲート絶縁膜３８（第１絶縁膜の一例）を介して積層される。ＴＦＴ３２は、ボトムゲート型のＴＦＴとされ、これらの形成領域には、ゲート絶縁膜３８とソース金属膜との間に、ＴＦＴ３２のチャネル領域となる半導体膜３３が積層される。ソース金属膜の上には、層間絶縁膜３９が積層され、その上には透明電極膜からなる画素電極３４が形成される。画素電極３４の上には、複数の薄膜３０Ａを保護すると共に、表面を平坦化するための保護膜３７（パシベーション膜、平坦化膜）が積層される。

ゲート電極３２Ｇ及びゲート配線３６Ｇは、後述する製造工程にて説明するように、ゲート金属膜をウエットエッチングすることでパターン形成される。ゲート電極３２Ｇ及びゲート配線３６Ｇは、ガラス基板３１の主面と交わる方向（Ｚ軸方向）に沿って突出する突出部となる。液体を腐食剤とするウエットエッチングは、気体を腐食剤とするドライエッチングに比べてエッチング方向に異方性が生じやすい。その結果、ガラス基板３１側（突出部の基端元側）のエッチング度合いがガラス基板３１と反対側（突出部の突出端側）に比べて大きくなり、ゲート電極３２Ｇ及びゲート配線３６Ｇは、図３及び図５に示すように、突出端側が先太となる断面逆テーパー形状に形成される。これにより、ゲート電極３２Ｇ、及びゲート配線３６Ｇの側面はそれぞれ、ガラス基板３１の主面方向（Ｘ－Ｙ面方向）に沿う膨出部３２Ｇ１、３６Ｇ１（断面逆テーパー形状の先端部）を有するものとなる。

また、ゲート金属膜の一部には、例えば図６のゲート電極３２Ｇに示すように、予期しない異物９０が混入しているものとする。異物９０はゲート金属膜とは異なる材料からなる場合だけでなく、ゲート金属膜と同一材料からなる場合もある（成膜ダスト等）。異物９０は、例えばゲート金属膜を蒸着によって成膜している際、成膜中のゲート金属膜の表面に付着することで混入する。付着した異物９０上にゲート金属膜が引き続き蒸着されると、ゲート金属膜にはガラス基板３１の主面と交わる方向に沿って突出する突出部８０が生じてしまう。突出部８０の形状は内部の異物９０の形状に倣うものとなるが、本実施形態では突出部８０は丸みを帯びた形状をなしており、突出部８０の側面はガラス基板３１の主面方向に沿う膨出部８１を有する。

ゲート電極３２Ｇ、ゲート配線３６Ｇ、及び突出部８０のガラス基板３１側にはそれぞれ、図３、図５及び図６に示すように、これらの形状を補正するための補正用絶縁膜３５（第２絶縁膜の一例）が形成されている。補正用絶縁膜３５は、ゲート電極３２Ｇ（突出部）の膨出部３２Ｇ１とゲート電極３２Ｇの基端元（ガラス基板３１との接続部）との間（図３）、及びゲート配線３６Ｇ（突出部）の膨出部３６Ｇ１とゲート配線３６Ｇの基端元との間に充填形成されている（図５）。また補正用絶縁膜３５は、突出部８０の膨出部８１と基端元８２との間に充填形成されている（図６）。

ゲート金属膜及びソース金属膜は、銅（Cu）等の金属、合金の単層膜又はこれらの積層膜からなる。ゲート金属膜及びソース金属膜の材料は、同一であっても、異なっていても構わない。ゲート絶縁膜３８、及び層間絶縁膜３９は、酸化シリコン（SiOx）、酸窒化ケイ素（SiON）、窒化ケイ素（SiNx）等の単層又はその積層である透明な無機絶縁材料からなる。半導体膜３３は、酸化物半導体、アモルファスシリコン等からなる。透明電極膜は、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）等の透明電極材料からなる。保護膜３７は、例えばアクリル樹脂（ＰＭＭＡ等）やポリイミド樹脂等の透明な有機絶縁材料からなる。補正用絶縁膜３５は感光性樹脂材料からなり、露光可能な樹脂材料であればその種類は限定されない。本実施形態では、補正用絶縁膜３５は保護膜３７と同一材料からなるが、後述する製造工程で使用されるレジスト膜Ｌ２、Ｌ５と同一材料であっても良い。

続いて、アレイ基板３０の製造方法について図７Ａから図９Ｉを参照して説明する。まずガラス基板３１上にスパッタリング法や蒸着法等を用いてゲート金属膜Ｌ１を成膜し、ゲート金属膜Ｌ１の上に第１レジスト膜Ｌ２を塗布する（図７Ａ、図８Ａ、図９Ａ）。図９Ａに示すように、ゲート金属膜Ｌ１の一部には異物９０が混入しており、突出部８０が生じている。第１レジスト膜Ｌ２は、フォトリソグラフィー法で用いられる既知のフォトレジスト材料が適宜用いられる。次に、第１レジスト膜Ｌ２を露光、及び現像して、ゲート電極３２Ｇ、及びゲート配線３６Ｇのレイアウトパターンに対応する第１レジストパターンを形成する。そして、第１レジストパターンをマスクとしてゲート金属膜Ｌ１をウエットエッチングして、ゲート電極３２Ｇ及びゲート配線３６Ｇを形成する（図７Ｂ、図８Ｂ、図９Ｂ）。既述したように、ウエットエッチングによってゲート電極３２Ｇ及びゲート配線３６Ｇは、断面逆テーパー形状となり、膨出部３２Ｇ１、３６Ｇ１を有するものとなる。ウエットエッチングの腐食剤には、フォトリソグラフィー法で用いられる既知の腐食剤（例えば蓚酸）が適宜用いられる。

ゲート電極３２Ｇ及びゲート配線３６Ｇの形成後、これらの上に補正用絶縁膜３５の原材料である感光性樹脂材料Ｌ３を塗布する（図７Ｃ、図８Ｃ、図９Ｃ）。塗布された感光性樹脂材料Ｌ３は、ゲート電極３２Ｇ、ゲート配線３６Ｇ、及び突出部８０のガラス基板３１側にも流入する。塗布した感光性樹脂材料Ｌ３をガラス基板３１と反対側から露光すると、ゲート電極３２Ｇ、ゲート配線３６Ｇ、及び突出部８０がマスクのような役割を担い、ゲート電極３２Ｇ、ゲート配線３６Ｇ、及び突出部８０のガラス基板３１側の感光性樹脂材料Ｌ３が残存する。残存量は、主に露光量で調整可能であり、追加のマスクは必要とされない。残存した感光性樹脂材料Ｌ３を焼結して硬化すると、補正用絶縁膜３５が形成される（図７Ｄ、図８Ｄ、図９Ｄ）。

補正用絶縁膜３５の形成後、ゲート絶縁膜３８、及び半導体膜３３をフォトリソグラフィー法により順次形成する（図７Ｅ、図８Ｅ、図９Ｅ）。次に、スパッタリング法や蒸着法等を用いてソース金属膜Ｌ４を成膜する（図７Ｆ、図８Ｆ、図９Ｆ）。成膜したソース金属膜Ｌ４の上に第２レジスト膜Ｌ５を塗布、露光、及び現像して（図７Ｇ、図８Ｇ、図９Ｇ）、ソース電極３２Ｓ、ドレイン電極３２Ｄ、及びソース配線３６Ｓのレイアウトパターンに対応する第２レジストパターンを形成する（図７Ｈ、図８Ｈ、図９Ｈ）。第２レジスト膜Ｌ５には、フォトリソグラフィー法で用いられる既知のフォトレジスト材料が適宜用いられる。第２レジスト膜Ｌ５は、第１レジスト膜Ｌ２と同一材料であっても、異なる材料であっても構わない。

形成した第２レジストパターンをマスクとしてソース金属膜Ｌ４をウエットエッチングして、ソース電極３２Ｓ、ドレイン電極３２Ｄ、及びソース配線３６Ｓを形成する（図７Ｉ、図８Ｉ、図９Ｉ）。これらの上に、層間絶縁膜３９、及び画素電極３４をフォトリソグラフィー法により形成し、その後、表面全体に保護膜３７を塗布すると、図３、図５、図６に示すアレイ基板３０となる。液晶層１８に面する最上層として配向膜がさらに塗布されるが、図３から図６では保護膜３７より上層の図示は省略されている。

ソース金属膜Ｌ４のエッチング方法はドライエッチングを用いても構わない。ウエットエッチングを用いると、ソース電極３２Ｓ、ドレイン電極３２Ｄ、及びソース配線３６Ｓも断面逆テーパー形状となる。しかしながら、これらの上層側に積層される膜の数は、ゲート電極３２Ｇ、及びゲート配線３６Ｇより少なく、これらが断面逆テーパー形状であっても、アレイ基板３０への悪影響は小さい。このため、各図においてはソース電極３２Ｓ、ドレイン電極３２Ｄ、及びソース配線３６Ｓは断面逆テーパー形状には図示していない。

続いて、上記したアレイ基板３０及びその製造方法の作用効果について説明する。アレイ基板３０は、ゲート金属膜からなる突出部（ゲート電極３２Ｇ、ゲート配線３６Ｇ、及び突出部８０）の形状を補正するための補正用絶縁膜３５を備える。補正用絶縁膜３５を設けることで、例え予期しない異物９０上にゲート金属膜が積層されて突出部８０が形成された場合であっても、段差被覆性を改善できる。その結果、ゲート金属膜（ゲート電極３２Ｇ、ゲート配線３６Ｇ、及び突出部８０）とソース金属膜（ソース電極３２Ｓ、ドレイン電極３２Ｄ、及びソース配線３６Ｓ）との間の耐圧不良、ひいてはリーク電流の発生を抑制できる。

仮に補正用絶縁膜３５が設けられていない場合（比較例１に係るアレイ基板）、図１０に示すように、異物９０上にゲート金属膜が積層されて突出部８０が形成されると、ゲート絶縁膜３８の膜厚が不均一になり、ゲート絶縁膜３８が過度に薄膜化する部分が生じてしまう。その結果、耐圧不良によるリーク電流が発生してしまう。また、ゲート絶縁膜３８だけでなく、その上層に設けられるソース金属膜等の膜厚も不均一になってしまう。

また比較例１に係るアレイ基板の場合、既述したアレイ基板３０の図８Ｂ、図８Ｆから図８Ｉに対応する製造工程を示す図は、図１１Ｂ、図１１Ｆから図１１Ｉの各図に示すようになる。断面逆テーパー形状をなすゲート電極３２Ｇ、ゲート配線３６Ｇの膨出部３２Ｇ１、３６Ｇ１は、製造工程において欠落しやすい（図１１Ｂ）。欠落した膜片はゲート金属膜からなり、これによってリーク電流が発生することがある。またゲート絶縁膜３８の形状は、ゲート配線３６Ｇの断面逆テーパー形状に倣うものとなる（図１１Ｆから図１１Ｉ）。これによりゲート絶縁膜３８の膜厚は不均一になり、ゲート絶縁膜３８の一部は過度に薄膜化し、ゲート配線３６Ｇ（ゲート金属膜の段差部分）の被覆性（段差被覆性）が不十分となってしまう。その結果、耐圧不良、及びリーク電流が発生してしまう。また、ゲート絶縁膜３８だけでなく、その上層に設けられるソース金属膜等の膜厚も不均一になってしまう。

また比較例１に係るアレイ基板の場合、第２レジスト膜Ｌ５を露光する際（図１１Ｇ）、照射された光が逆テーパー形状部分に遮られてしまい、第２レジスト膜Ｌ５の除去不良が生じてしまうことがある（例えば図１１Ｈ）。また、この第２レジスト膜Ｌ５の除去不良によって、ソース金属膜Ｌ４のエッチング不良による膜残りが生じてしまうことがある（図１１Ｉ）。これによってもリーク電流が発生してしまう。

その点、本実施形態では補正用絶縁膜３５によってゲート金属膜の段差被覆性を改善できるため、上記したアレイ基板の不良を抑制できる。補正用絶縁膜３５は、保護膜３７と同一材料、または製造工程で使用されるレジスト膜Ｌ２、Ｌ５と同一材料からなることが好ましい。このようにすれば追加のマスクを用いることなく、既存設備を用いて補正用絶縁膜３５を形成できる。補正用絶縁膜３５の原材料となる感光性樹脂材料Ｌ３を露光する際、照射された光は、ゲート金属膜からなる突出部（ゲート電極３２Ｇ、ゲート配線３６Ｇ、及び突出部８０）の膨出部３２Ｇ１、３６Ｇ１、８１によって遮られる。このため、異物９０上にゲート金属膜が積層されて突出部８０が形成された場合であっても、突出部８０のガラス基板３１側に感光性樹脂材料Ｌ３を残存可能である。その結果、予期しない位置に突出部８０が生じた場合であっても、突出部８０の発生位置に対応して補正用絶縁膜３５を設けることができ、アレイ基板３０の不良をより確実に抑制できる。

＜他の実施形態＞
本願明細書に記載の技術は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。

（１）アレイ基板３０の層構成及びレイアウトパターンは、図示したものに限られない。例えば、ＴＦＴ３２はトップデート型やデュアルゲート型のＴＦＴであっても構わない。その場合、補正用絶縁膜３５は、ＴＦＴを構成する導電膜のうち、少なくとも最も下層側（ガラス基板３１側）の導電膜における突出部に対して設けられる。アレイ基板３０の不良は、下層側の導電膜における突出部によって生じやすい。このため、補正用絶縁膜３５は、下層側の導電膜の突出部の形状を補正するように設けることが効果的である。

（２）本願明細書に記載の技術は、液晶パネル１０以外の表示パネルにも適用可能である。例えば２つの基板２０,３０間に液晶層１８以外の機能性有機分子（媒質層）を挟持した表示パネルや、有機ＥＬ（electro-luminescence）パネル等の自発光型の表示パネルにも適用できる。

１０…液晶パネル（表示パネル）、３０…アレイ基板、３１…ガラス基板（絶縁性基板）、３２…ＴＦＴ（薄膜トランジスタ）、３２Ｇ…ゲート電極（第１導電膜）、３２Ｓ…ソース電極（第２導電膜）、３２Ｄ…ドレイン電極（第２導電膜）、３５…補正用絶縁膜（第２絶縁膜）、３６Ｇ…ゲート配線（第１導電膜、突出部）、３６Ｇ１…膨出部、３６Ｓ…ソース配線（第２導電膜）、３７…保護膜、３８…ゲート絶縁膜（第１絶縁膜）、８０…突出部、８１…膨出部、８２…基端元、９０…異物、Ｌ１…ゲート金属膜（第１導電膜）、Ｌ２…第１レジスト膜、Ｌ４…ソース金属膜（第２導電膜）、Ｌ５…第２レジスト膜

Claims (9)

1. 絶縁性基板と、
   前記絶縁性基板の上層側に設けられ、前記絶縁性基板の主面と交わる方向に沿う突出部を有する第１導電膜と、
   前記第１導電膜の上層側に設けられる第１絶縁膜と、
   前記第１絶縁膜の上層側に設けられる第２導電膜と、を備え、
   前記突出部の側面は、前記絶縁性基板の主面方向に沿う膨出部を有しており、
   前記膨出部と前記突出部の基端元との間に充填される第２絶縁膜をさらに備えるアレイ基板。
2. 前記突出部内には、異物が含まれている請求項１に記載のアレイ基板。
3. 複数の画素電極及び複数の薄膜トランジスタがマトリクス状に配列されており、
   前記第１導電膜は、前記薄膜トランジスタのゲート電極、及び前記ゲート電極と連なるゲート配線を構成するゲート金属膜であり、
   前記第１絶縁膜は、ゲート絶縁膜であり、
   前記第２導電膜は、前記薄膜トランジスタのソース電極、ドレイン電極、及び前記ソース電極と連なるソース配線を構成するソース金属膜であり、
   前記突出部は突出端側が先太である請求項１または請求項２に記載のアレイ基板。
4. 前記第２絶縁膜は、感光性樹脂材料からなる請求項１又は請求項２に記載のアレイ基板。
5. 請求項１又は請求項２に記載のアレイ基板と、
   前記アレイ基板との間に内部空間を有する形で対向して配される対向基板と、
   前記内部空間に配され機能性有機分子を含む媒質層と、を備える表示パネル。
6. 前記媒質層は液晶分子を含む液晶層である請求項５に記載の表示パネル。
7. 複数の画素電極及び複数の薄膜トランジスタがマトリクス状に配列されたアレイ基板の製造方法であって、
   絶縁性基板の上層側に第１導電膜を成膜し、
   前記第１導電膜の上に第１レジスト膜を成膜し、
   前記第１レジスト膜を露光し現像して、前記薄膜トランジスタのゲート電極、及び前記ゲート電極と連なるゲート配線のレイアウトパターンに対応する第１レジストパターンを形成し、
   前記第１導電膜を前記第１レジストパターンをマスクとしてウエットエッチングして前記ゲート電極、及び前記ゲート配線を形成し、
   前記ゲート電極及び前記ゲート配線の上に感光性樹脂材料を塗布し、
   前記感光性樹脂材料を前記絶縁性基板の反対側から露光し現像して、前記ゲート電極及び前記ゲート配線の形状を補正するための補正用絶縁膜を形成し、
   前記ゲート電極及び前記ゲート配線の上層側にゲート絶縁膜を成膜し、
   前記ゲート絶縁膜の上層側に第２導電膜を成膜し、
   前記第２導電膜の上に第２レジスト膜を成膜し、
   前記第１レジスト膜を露光し現像して、前記薄膜トランジスタのソース電極、ドレイン電極、及び前記ソース電極と連なるソース配線のレイアウトパターンに対応する第２レジストパターンを形成し、
   前記第２導電膜を前記第２レジストパターンをマスクとしてエッチングして前記ソース電極、前記ドレイン電極、及び前記ソース配線を形成するアレイ基板の製造方法。
8. 前記感光性樹脂材料は、前記第１レジスト膜、または前記第２レジスト膜の少なくとも一つと同一材料である請求項７に記載のアレイ基板の製造方法。
9. 前記ソース電極、前記ドレイン電極、及び前記ソース電極の上層側に保護膜を塗布し、
   前記感光性樹脂材料は、前記保護膜と同一材料である請求項７に記載のアレイ基板の製造方法。

Images