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KR101541054B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR101541054B1
KR101541054B1 KR1020080067370A KR20080067370A KR101541054B1 KR 101541054 B1 KR101541054 B1 KR 101541054B1 KR 1020080067370 A KR1020080067370 A KR 1020080067370A KR 20080067370 A KR20080067370 A KR 20080067370A KR 101541054 B1 KR101541054 B1 KR 101541054B1
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electrode terminal
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semiconductor
tapered
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게이 무라야마
시게루 미즈노
다카시 구리하라
아키노리 시라이시
미츠토시 히가시
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신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명에 의하면, 복수의 사각 형상의 반도체 소자가 회로 기판의 일면에 적층된다. 반도체 소자의 각 전극 단자와 회로 기판에 형성된 패드 사이를 전기적으로 접속하는 측면 배선이 도전성 입자를 함유하는 도전성 페이스트를 도포하여 형성된다. 그 일단이 전극 단자와 접속되는 금속 와이어는 반도체 소자의 각 측면을 따라 형성된 에지 중에서 전극 단자가 형성된 전극 단자 형성면의 에지를 절단하여 형성된 테이퍼 면을 따라 연장된다. 반도체 소자의 각 전극 단자로부터 테이퍼 면으로 연장되는 금속 와이어의 적어도 일부는 측면 배선과 전기적으로 접속된다.
반도체 장치, 반도체 소자, 측면 배선, 전극 단자, 패드, 금속 와이어

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR APPARATUS AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 더 상세하게는, 본 발명은 복수의 사각 형상의 반도체 소자가 회로 기판의 일면에 적층되고 또한 상기 반도체 소자의 각 전극과 회로 기판에 형성된 패드 사이를 전기적으로 접속하는 측면 배선이 형성된 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 반도체 장치의 대용량화 및 고밀도화에 따라, 도 11에 나타낸 반도체 장치에서 묘사한 바와 같이, 반도체 소자(100, 100)를 3차원으로 배열하여 고밀도화를 달성하고 있다. 도 11에 나타낸 반도체 장치에서, 반도체 소자(100, 100)는 접착층(104, 104)을 통해 배선 기판(102)의 일면에 적층된다. 배선 기판(102)의 패드와 반도체 소자(100, 100)의 각 주변 에지(edge) 근방에 배치된 전극 단자 사이의 와이어 본딩은 금 와이어(106, 106, …)에 의해 수행되어 패드는 전극 단자와 전기적으로 접속한다.
그러나, 도 11에 나타낸 바와 같이, 배선 기판(102)의 패드는 와이어 본딩에 의해 반도체 소자(100, 100)의 각 주변 에지 근방에 배치된 전극 단자와 전기적으 로 접속된다. 그러므로, 금(gold) 와이어(106, 106, …)를 보호하기 위해 수지로 금 와이어(106, 106, …) 등을 밀봉할 필요가 있게 되어, 최종적으로 획득된 반도체 장치는 대형화된다.
그 결과, 복수의 반도체 소자가 3차원으로 배열된 반도체 장치를 소형화하기 위해, 하기 특허 문헌 1에서는 도 12에 나타낸 반도체 장치(200)를 제안하고 있다.
도 12에 나타낸 반도체 장치(200)에서는, 측면 배선(206, 206, …)이 배선 기판(202)의 일면에 적층된 복수의 반도체 소자(204, 204, …)의 측면에 형성된다. 측면 배선(206, 206, …)은 배선 기판(202)의 패드와 각 반도체 소자(204, 204, …)의 각 전극 단자를 전기적으로 접속한다.
[특허 문헌 1] 일본특허공개 제2002-76167호 공보
도 12에 나타낸 반도체 장치(200)에 의하면, 도 11에 나타낸 반도체 장치와 비교하여 소형화를 달성할 수 있다.
그러나, 도 12에 나타낸 반도체 장치(200)를 구성하는 반도체 소자(204, 204, …)로서, 전극 단자가 그 측면에 형성된 반도체 소자를 사용해야 하며, 전극 단자가 반도체 소자의 일면에 형성된 통상의 반도체 소자를 사용할 수 없다.
또한, 도 12에 나타낸 반도체 장치(200)의 측면 배선(206, 206, …)은 반도체 소자(204, 204, …)를 리프트오프(liftoff)법 및 증착법을 사용하여 회로 기판(202)의 일면에 적층한 후 반도체 소자(204, 204, …)의 측면에 형성된다. 그러므로 반도체 장치(200)의 제조 공정을 어렵게 한다.
그런데, 반도체 소자(204, 204, …)로서 그 일면에 전극 단자가 형성된 반도체 소자를 사용하는 경우, 반도체 소자의 측면으로 그 일단이 전극 단자와 접속되는 재배선을 연장할 필요가 있다. 그러므로, 반도체 장치(200)의 제조 공정을 더욱 어렵게 한다.
또한, 재배선 대신에 반도체 소자의 전극 단자와 그 일단이 접속되는 금 와이어를 측면을 따라 연장되도록 시도하는 경우라도, 금 와이어가 반도체 소자의 에지에서 절단되는 것으로 판명되었다. 이는 아마도 금 와이어의 반도체 소자의 에지에 대응하는 부분에 응력이 집중되는 경향이 있기 때문이다.
그러므로 복수의 반도체 소자가 적층되는 종래의 반도체 장치에서는, 그 일 면에 전극 단자가 형성된 통상의 반도체 소자를 사용할 수 없으므로 반도체 장치의 제조 공정이 복잡해 진다.
본 발명의 예시적인 실시예는 반도체 장치의 제조 공정의 복잡화를 방지하고 그 일면에 전극 단자가 형성되는 통상의 반도체 소자를 사용할 수 있는 반도체 장치, 및 그 반도체 장치의 제조 방법을 제공한다.
본 발명자 등은 통상의 반도체 소자를 사용하여 반도체 장치를 용이하게 형성할 수 있고 또한 상기 획득된 반도체 장치를 다음의 구성에 의해 소형화 가능하다는 점을 알게 되었다. 즉, 그 일면에 전극 단자가 형성된 통상의 사각 형상의 반도체 소자를 반도체 소자로서 사용한다. 반도체 소자의 각 측면을 따라 형성된 에지 중에서 전극 단자가 형성된 면(이하, 전극 단자 형성면이라 함)의 에지를 절단하여 테이퍼 면을 형성한다. 금속 와이어를 그 일단에서 전극 단자와 접속하고 반도체 소자의 테이퍼 면을 따라 연장한다. 이와 같은 복수의 반도체 소자를 회로 기판의 일면에 적층한다. 반도체 소자의 각 전극 단자와 회로 기판에 형성된 패드 사이를 전기적으로 접속하는 측면 배선을 각 금속 와이어의 적어도 일부와 접촉하도록 금속 입자를 함유하는 도전성 페이스트를 도포하여 형성한다.
즉, 본 발명의 예시적인 실시예는,
회로 기판;
전극 단자를 각각 갖고, 측면을 따라 형성된 에지 중에서 적어도 상기 전극 단자가 형성된 전극 단자 형성면의 에지를 절단하여 형성된 테이퍼 면을 각각 갖는 동시에, 상기 회로 기판에 적층된 복수의 사각 형상의 반도체 소자;
상기 반도체 소자의 각 전극 단자와 상기 회로 기판에 형성된 패드 사이를 전기적으로 접속하는 측면 배선; 및
일단이 상기 반도체 소자의 각 전극 단자와 접속되고 상기 각 반도체 소자의 상기 테이퍼 면을 따라 연장되는 금속 와이어를 포함하고,
상기 테이퍼 면을 따라 상기 반도체 소자의 각 전극 단자로부터 연장되는 상기 금속 와이어의 적어도 일부는 상기 측면 배선과 접촉 및 전기적으로 접속되는 반도체 장치이다.
또한, 본 발명의 예시적인 실시예는,
전극 단자를 각각 갖고, 측면을 따라 형성된 에지 중에서 적어도 상기 전극 단자가 형성된 전극 단자 형성면의 에지를 절단하여 형성된 테이퍼 면을 각각 갖는 복수의 사각 형상의 반도체 소자를 준비하는 공정;
금속 와이어의 각각을 그 일단에서 상기 반도체 소자의 각 전극 단자와 접속하고 상기 각 반도체 소자의 상기 테이퍼 면을 따라 연장하는 공정;
상기 반도체 소자를 회로 기판에 적층하는 공정; 및
상기 반도체 소자의 각 전극 단자와 상기 회로 기판에 형성된 패드 사이를 전기적으로 접속하도록, 상기 테이퍼 면을 따라 상기 반도체 소자의 각 전극 단자로부터 연장되는 상기 금속 와이어의 적어도 일부와 접촉되는 측면 배선을 형성하는 공정을 포함하는 반도체 장치의 제조 방법이다.
이와 같은 본 발명의 예시적인 실시예에서는, 금속 와이어를 반도체 소자의 테이퍼 면을 지나서 반도체 소자의 측면으로 연장함으로써, 금속 와이어와 측면 배선 사이의 접합을 향상시킬 수 있다.
또한, 반도체 소자는 전극 단자 형성면의 에지를 절단하여 형성된 테이퍼 면, 및 전극 단자 형성면의 반대 면의 에지를 절단하여 형성된 테이퍼 면을 가질 수도 있다. 복수의 적층된 반도체 소자의 측면에 도포되는 도전성 페이스트는 인접하는 반도체 소자들 사이의 갭에 들어가 테이퍼 면 상에 제공된다. 따라서, 금 와이어와 측면 배선 사이의 접촉을 향상시킬 수 있다. 특히, 금속 와이어를 양쪽 테이퍼 면으로 연장함으로써 금속 와이어와 측면 배선 사이의 접합을 더욱 향상시킬 수 있다.
본 발명에 의한 반도체 장치에서는, 그 일단이 전극 단자와 접속되고 반도체 소자의 전극 단자가 형성된 전극 단자 형성면의 에지를 절단하여 형성된 테이퍼 면을 따라 연장되는 금속 와이어의 적어도 일부는 금속 입자를 함유하는 도전성 페이스트를 도포하여 형성되는 측면 배선과 접촉한다.
본 발명에 의한 반도체 장치에서는, 그 일단이 반도체 소자의 전극 단자와 접속되는 금속 와이어는 반도체 소자의 테이퍼 면을 따라 연장되므로, 전극 단자가 반도체 소자의 일면에 형성되는 통상의 반도체 소자를 사용할 수 있다.
또한, 본 발명에 의한 반도체 장치에서는, 측면 배선이 도전성 입자를 함유하는 도전성 페이스트를 도포하여 형성되므로, 증착법 및 리프트오프법을 사용하여 측면 배선을 형성하는 종래의 반도체 장치와 비교하여 측면 배선을 용이하게 형성 할 수 있다.
따라서, 금속 와이어와 도전성 페이스트 사이를 접촉하는 경우, 금속 와이어와 도전성 페이스트 사이의 젖음성이 양호하므로, 도전성 페이스트는 대응하는 금속 와이어의 주위 면에 집중되는 경향이 있고 인접하는 측면 배선과의 접촉을 방지할 수 있다. 따라서, 최종적으로 획득된 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 복수의 적층된 반도체 소자의 측면에 도포되는 도전성 페이스트의 일부는 인접하는 반도체 소자들 사이의 갭에 용이하게 들어갈 수 있고 테이퍼 면 상에 형성되므로, 테이퍼 면을 따라 연장되는 금속 와이어와 접촉한다. 그 결과, 그 일단이 반도체 소자의 전극 단자와 접속하는 금속 와이어는 측면 배선과 확실히 접촉할 수 있고 반도체 장치의 신뢰성을 더욱 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명에 의한 반도체 장치의 일례를 나타내고 있다. 도 1a는 반도체 장치(10)의 개략 단면도이고, 도 1b는 반도체 장치(10)의 개략 평면도이다. 도 1에 나타낸 반도체 장치(10)에서, 반도체 소자(16, 16)는 회로 기판(12)의 일면에 접착층(14, 14)를 통해 적층되어 있다.
이러한 반도체 소자(16, 16)의 각각은 반도체 소자의 일면(전극 단자 형성면이라 함)에 전극 단자(18, 18, …)가 형성되는 사각 형상의 반도체 소자이다. 테이퍼 면(20)은 이 반도체 소자(16)의 각 측면을 따라 형성된 에지 중에서 전극 단자(18, 18, …)가 형성되는 전극 단자 형성면의 에지를 절단하여 형성된다. 이 실 시예에서, 테이퍼 면(20)은 전극 단자 형성면의 에지 중에서 전극 단자(18, 18, …)에 더 가까운 에지를 절단하여 형성된다.
또한, 금속 와이어로서의 금(gold) 와이어(22)가 그 일단에서 전극 단자(18)와 접속되고 반도체 소자(16)의 테이퍼 면(20)을 따라 연장된다.
테이퍼 면(20)을 따라 연장된 금 와이어(22)는 측면 배선(24)과 접촉한다. 회로 기판(12)의 일면에 적층된 반도체 소자(16, 16)의 측면에 은 입자, 동 입자 또는 탄소 입자 등의 도전성 입자를 함유하는 도전성 페이스트를 도포하여 측면 배선(24)을 형성한다. 측면 배선(24)은 회로 기판(12)의 일면에 형성된 패드(26)와 또한 접촉한다.
도 1a에 나타낸 바와 같이, 복수의 적층된 반도체 소자(16, 16)의 측면에 형성된 측면 배선(24)의 일부는 인접하는 반도체 소자(16, 16) 사이의 갭에 들어가 테이퍼 면(20) 상에 형성되므로 테이퍼 면(20)을 따라 연장된 금 와이어(22)와 접촉한다. 그 결과, 반도체 소자(16, 16)의 각 전극 단자(18)와 그 일단이 접속되는 금 와이어(22)는 측면 배선(24)과 확실히 접촉할 수 있다.
도 1에 나타낸 반도체 장치(10)에 사용되는 테이퍼 면(20)을 갖는 반도체 소자(16)는 다음과 같이 제조된다. 즉, 복수의 반도체 소자로 이루어진 웨이퍼(30)를 다이싱(dicing)하는 경우, 도 2a에 나타낸 바와 같이 베벨(bevel) 절단용 블레이드(32)를 사용하여 웨이퍼(30)에서 베벨 절단을 수행하여, 도 2b에 나타낸 바와 같이 웨이퍼(30)의 일면에 V-자 홈(33)을 형성한다. V-자 홈(33)이 형성된 웨이퍼(30)의 일면은 반도체 소자(16)의 전극 단자(18, 18, …)가 형성된 전극 단자 형 성면이다.
다음, 웨이퍼(30)의 일면에 수직이고 도 2b에 나타낸 V-자 홈(33)의 가장 깊은 부분을 통과하는 직선 상의 부분(점선(34)으로 표시)을 다이싱 블레이드로 절단한다. 그러므로, 그 일면의 에지에 테이퍼 면(20)이 형성된 반도체 소자(16)를 획득할 수 있다.
전극 단자(18, 18, …)가 그 일면에 형성된 사각 형상의 반도체 소자(16)에서는, 전극 단자(18)와 그 일단이 접속되는 금 와이어(22)가 도 3a 내지 도 3d에 나타낸 바와 같이 테이퍼 면(20)을 따라 연장된다.
이와 같은 금 와이어(22)와 반도체 소자(16)의 전극 단자(18)와의 접속 및 금 와이어(22)의 연장은 와이어 본더(wire bonder)를 사용하여 이루어진다.
먼저, 도 3a에 나타낸 바와 같이, 와이어 본더의 모세관(40)의 선단으로부터 인출된 금 와이어(22)의 선단을 토치(torch)로 용융하여 볼(22a)을 형성하고, 전극 단자(18) 상에 볼(22a)을 압착한다.
또한, 모세관(40)을 테이퍼 면(20)의 반대 방향으로 이동하여 모세관(40)으로부터 소정 길이의 금 와이어(22)를 인출한 후, 도 3b에 나타낸 바와 같이 테이퍼 면(20)의 방향으로 모세관(40)의 이동을 시작한다.
이어서, 도 3c에 나타낸 바와 같이, 모세관(40)을 테이퍼 면(20)을 따라 테이퍼 면(20)의 한쪽 에지 측에서 다른 쪽 에지 측의 방향으로 이동하고, 전극 단자(18)와 그 일단이 접속되는 금 와이어(22)의 타단을 테이퍼 면(20)의 다른 쪽 에지까지 연장되는 경우, 도 3d에 나타낸 바와 같이 모세관(40)에 의해 금 와이 어(22)를 분리한다.
다음, 전극 단자 형성면에 형성된 전극 단자(18)와 그 일단이 접속되는 금 와이어(22)가 테이퍼 면(20)을 따라 연장되는 반도체 소자(16, 16)는, 도 4에 나타낸 바와 같이, 회로 기판(12)의 일면(패드(26)가 형성된 면)에 접착층(14, 14)을 통해 적층된다. 이 경우, 회로 기판(12)에 직접 탑재되는 반도체 소자(16)의 전극 단자 형성면은 또 다른 반도체 소자(16)가 접착되는 접착면이 된다. 반도체 소자(16)에 적층된 또 다른 반도체 소자(16)의 전극 단자 형성면은 노출면이 된다.
도 4에 나타낸 바와 같이, 이와 같은 방식으로 회로 기판(12)의 일면에 적층된 반도체 소자(16, 16)의 측면에 은 입자, 동 입자 또는 탄소 입자 등의 도전성 입자를 함유하는 도전성 페이스트(25)를 도포한다. 이러한 도전성 페이스트(25)는 도포 장치(42)를 구성하는 도전성 페이스트로 충전된 충전조(filling bath)(42b)로부터 질소 압력 등의 가스 압력에 의해 노즐(42a)로부터 적층된 반도체 소자(16, 16)의 측면으로 토출함으로써 도포된다. 이 경우, 도포 장치(42)를 적층된 반도체 소자(16, 16)의 하부에서 상부로(도 4에 나타낸 화살표 방향) 이동하여 스트립 형상으로 반도체 소자(16, 16)의 측면에 도전성 페이스트(25)를 형성할 수 있다. 이러한 스트립 형상의 도전성 페이스트(25)의 일단은 회로 기판(12)의 패드(26)와 접촉한다.
또한, 도전성 페이스트(25)는 인접하는 반도체 소자(16, 16) 사이의 갭으로 용이하게 들어가므로 도전성 페이스트(25)의 일부는 테이퍼 면(20) 상에 제공된다. 그러므로, 도전성 페이스트(25)는 테이퍼 면(20)을 따라 연장된 금 와이어(22)와 접촉된다.
다음, 회로 기판 및 반도체 소자(16, 16)를 가열로에 삽입하여 열처리한다. 그러므로, 측면 배선(24)을 반도체 소자(16, 16)의 측면에 형성할 수 있고 반도체 소자(16, 16)의 각 전극 단자(18)와 그 일단이 접속되는 금 와이어(22)는 측면 배선(24)에 의해 회로 기판(12)의 패드(26)와 전기적으로 접속될 수 있다.
여기서, 도전성 페이스트(25)와 금 와이어(22) 사이의 젖음성은 양호하다. 그러므로, 도전성 페이스트(25)는 대응하는 금 와이어(22)의 주위 면에 집중되는 경향이 있고 인접하는 금 와이어(22)에 도포된 도전성 페이스트(25)와 접촉되는 것을 방지할 수 있다. 따라서 도전성 페이스트(25)와 반도체 소자(16, 16)와의 전기적 접속의 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 4에 나타낸 반도체 장치(10)에서, 반도체 소자(16)의 전극 단자(18)와 그 일단이 접속되는 금 와이어(22)의 타단은 테이퍼 면(20)을 따라 연장된다. 그러나, 금 와이어(22)의 타단은 도 5에 나타낸 바와 같이 금 와이어(22)의 테이퍼 면(20)을 지나서 측면을 따라 연장될 수도 있다.
이 경우, 반도체 소자(16)의 전극 단자(18)와 그 일단이 접속되는 금 와이어(22)는 도 3d에 나타낸 바와 같이 와이어 본더의 모세관(40)을 사용하여 연장된다. 이 경우, 금 와이어(22)는 반도체 소자(16)의 측면의 중간에서 분리될 수도 있으나, 도 5에 나타낸 바와 같이 금 와이어(22)는 반도체 소자(16)의 하면(전극 단자 형성면의 반대 면)의 에지를 사용하여 분리될 수 있다.
여기서, 금 와이어(22)는 클램프 등에 의해 금 와이어(22)의 소정의 위치를 미리 스크래치하여 소정의 위치에서 용이하게 분리될 수 있다.
도 1a 내지 도 5에 나타낸 반도체 장치(10)에서는, 전극 단자 형성면의 에지에 테이퍼 면(20)이 형성된 반도체 소자를 반도체 소자(16)로 사용한다. 그러나 도 6에 나타낸 바와 같이, 전극 단자 형성면의 에지와 전극 단자 형성면의 반대 면의 에지 각각을 절단하여 테이퍼 면(20, 20)을 형성하는 반도체 소자(16)를 사용할 수 있다.
이와 같은 도 6에 나타낸 반도체 소자(16)를 사용하는 경우, 전극 단자(18)와 그 일단이 접속되는 금 와이어(22)는 테이퍼 면(20, 20)을 횡단하도록 연장된다. 그러므로, 회로 기판(12)의 일면에 적층된 반도체 소자(16, 16)의 측면에 형성된 측면 배선(24)의 일부는 인접하는 반도체 소자(16, 16) 사이의 갭에 들어가 테이퍼 면(20, 20) 상에 형성되고 측면 배선(24)과 금 와이어(22) 사이의 접촉을 더욱 향상시킬 수 있다.
전극 단자 형성면의 에지와 전극 단자 형성면의 반대 면의 에지의 각각에 테이퍼 면(20, 20)이 형성된 도 6에 나타낸 반도체 소자(16)는 다음과 같이 제조된다. 즉, 복수의 반도체 소자로 이루어진 웨이퍼(30)를 다이싱하는 경우, 도 7a에 나타낸 바와 같이, 베벨 절단용 블레이드(32)를 사용하여 베벨 절단을 수행하여 웨이퍼(30)의 일면에 V-자 홈(33)을 형성한다.
또한, 도 7b에 나타낸 바와 같이, 베벨 절단용 블레이드(32)를 사용하여, 그 일면에 형성된 V-자 홈(33)에 대응하는 위치의 웨이퍼(30)의 타면에 V-자 홈(33)을 형성한다.
다음, 다이싱 블레이드에 의해 웨이퍼(30)의 양쪽 측면에 형성된 V-자 홈(33)을 절단하여, 전극 단자 형성면의 에지와 전극 단자 형성면의 반대 면의 에지 각각에 테이퍼 면(20, 20)이 형성된 반도체 소자(16)를 형성할 수 있다.
반도체 소자(16)에 형성된 테이퍼 면(20, 20)을 횡단하도록 전극 단자(18)와 그 일단이 접속되는 금 와이어(22)를 연장하는 경우, 도 8 및 도 9a 내지 도 9c에 나타낸 방법이 용이하다.
먼저, 도 8에 나타낸 바와 같이, 흡착판(50) 상에 알루미늄박(aluminum foil) 등의 금속박(52)이 위치하고 또한 금속박(52)에 형성된 관통홀(54) 상에 반도체 소자(16)가 위치한다. 금속박(52) 상에 위치된 반도체 소자(16)는 반도체 소자의 전극 단자(18)가 형성되는 전극 단자 형성면이 상면을 향하도록 위치된다.
이러한 금속박(52) 및 반도체 소자(16)는 각각 흡착판(50)의 흡착력의 발현에 의해 흡착판(50)의 소정의 위치에 흡착 및 고정된다. 이 경우, 반도체 소자(16)는 금속박(52)의 관통홀(54)을 통해 흡착판(50)의 소정의 위치에 흡착 및 고정된다.
이러한 방식으로, 와이어 본더에 의해 흡착판(50)의 흡착력으로 고정된 금속박(52)의 반도체 소자(16) 근방에 금 와이어(22)의 일단을 접속한 후, 금 와이어(22)를 모세관(40)으로부터 인출하여 금 와이어(22)의 타단을 반도체 소자(16)의 전극 단자(18)와 접속하고 분리한다.
다음, 도 9a에 나타낸 바와 같이, 흡착판(50)의 흡착을 해제하고, 반도체 소자(16) 및 금속박(52)을 흡착판(50)으로부터 꺼낸다. 흡착판(50)의 흡착을 해제하 는 경우, 반도체 소자(16)는 이동 가능하게 된다.
그 결과, 도 9b에 나타낸 바와 같이, 반도체 소자(16)를 금 와이어(22)의 방향(도 9b의 화살표 방향)으로 이동하고, 금 와이어(22)가 반도체 소자(16)의 테이퍼 면(20, 20)을 횡단하도록, 반도체 소자(16)의 측면을 금 와이어(22)에 인접시킨다.
그 후, 도 9c에 나타낸 바와 같이, 금속박(52)의 일부를 구부려서 반도체 소자(16)의 전극 단자 형성면의 반대 면을 따라 연장되는 금 와이어(22)를 노출시킨다. 전극 단자 형성면의 반대 면에 형성된 테이퍼 면(20)을 지나서 연장되는 금 와이어(22)의 부분(도 9c의 화살표로 나타낸 부분)을 절단기 등에 의해 절단한다. 그러므로, 전극 단자(18)와 그 일단이 접속되는 금 와이어(22)가 테이퍼 면(20, 20)을 횡단하도록 연장되는 반도체 소자(16)를 획득할 수 있다.
이러한 방식으로 형성된, 전극 단자 형성면 및 그 반대 면의 각 에지에 형성된 테이퍼 면(20, 20)을 횡단하도록 전극 단자(18)와 그 일단이 접속되는 금 와이어(22)가 연장되는 복수의 반도체 소자(16, 16)는, 도 4에 나타낸 바와 같이 접착층(14, 14)을 통해 회로 기판(12)의 일면에 적층된다. 다음, 반도체 소자의 측면에 도포 장치(42)를 사용하여 은 입자, 동 입자 또는 탄소 입자 등의 도전성 입자를 함유하는 도전성 페이스트(25)를 도포한다. 그러므로, 도 6에 나타낸 측면 배선(24)을 형성할 수 있다.
도 6 내지 도 9c에 나타낸 반도체 소자(16)에서는, 양쪽 테이퍼 면(20, 20)을 횡단하도록 전극 단자(18)와 그 일단이 접속되는 금 와이어(22)가 연장되어 전 극 단자 형성면의 반대 면을 따라 연장된다. 그러나, 금 와이어(22)는 전극 단자 형성면의 테이퍼 면(20)을 지나서 측면의 중간 또는 하단을 따라 연장될 수도 있다(이 경우, 금 와이어(22)는 전극 단자 형성면의 반대 면의 테이퍼 면(20)을 따라 연장되지 않는다).
또한, 반도체 장치는 전극 단자 형성면에만 테이퍼 면(20)이 형성된 반도체 소자(16)를 갖는 반도체 장치 일 수도 있으며, 도 10에 나타낸 바와 같이, 반도체 소자(16)의 전극 단자(18)와 그 일단이 접속되는 금 와이어(22)는 테이퍼 면(20)을 횡단하도록 전극 단자 형성면의 반대 면을 따라 연장된다.
도 10에 나타낸 반도체 장치에서는, 측면 배선(24)의 일부가 인접한 반도체 소자(16, 16) 사이의 갭에 들어가 테이퍼 면(20) 상에 형성되고 테이퍼 면(20)을 횡단하는 금 와이어(22)는 측면 배선(24)과 접촉하여 금 와이어(22)와 측면 배선(24)의 접속을 확실히 할 수 있다.
도 6 및 도 10에 나타낸 반도체 장치를 구성하는 반도체 소자(16)에 설명된 바와 같이, 반도체 소자(16)의 전극 단자(18)와 그 일단이 접속되는 금 와이어(22)가 전극 단자(18)가 형성되는 전극 단자 형성면의 반대 면을 따라 연장되는 경우, 금 와이어(22)는 도 3a에 나타낸 바와 같이 와이어 본더의 모세관(40)을 사용하여 연장될 수도 있다. 이 경우, 금 와이어(22)는 반도체 소자(16)의 전극 단자(18)와 그 일단이 접속되는 금 와이어(22)의 절단위치를 클램프 등에 의해 미리 스크래치하여 소정의 절단 위치에서 용이하게 분리할 수 있다.
또한 도 1a 및 도 10에 나타낸 반도체 장치에서는, 반도체 소자(16, 16)의 전극 단자 형성면이 같은 방향으로 향하도록 반도체 소자가 적층되어 있지만, 전극 단자 형성면이 서로 반대가 되도록 반도체 소자(16, 16)를 적층할 수도 있다.
도 1a는 본 발명에 의한 반도체 장치의 일례를 설명하는 개략 단면도.
도 1b는 본 발명에 의한 반도체 장치의 일례를 설명하는 개략 평면도.
도 2a 내지 도 2c는 도 1a에 나타낸 반도체 장치를 형성하는 반도체 소자의 테이퍼 면을 형성하는 방법을 설명하는 공정도.
도 3a 내지 도 3d는 도 1a에 나타낸 반도체 장치를 형성하는 반도체 소자의 전극 단자와 그 일단이 접속되는 금속 와이어를 테이퍼 면으로 연장하는 방법을 설명하는 공정도.
도 4는 회로 기판의 일면 측에 적층된 복수의 반도체 소자의 측면에 측면 배선을 형성하는 형성 방법을 설명하는 설명도.
도 5는 본 발명에 의한 반도체 장치에 사용되는 반도체 소자의 또 다른 예를 설명하는 단면도.
도 6은 본 발명에 의한 반도체 장치의 또 다른 예를 설명하는 개략 단면도.
도 7a 및 도 7b는 도 6에 나타낸 반도체 장치를 형성하는 반도체 소자의 테이퍼 면을 형성하는 방법을 설명하는 공정도.
도 8은 도 6에 나타낸 반도체 장치를 형성하는 반도체 소자의 전극 단자와 그 일단이 접속되는 금속 와이어를 양쪽 테이퍼 면으로 연장하는 방법의 제 1 공정을 설명하는 부분 공정도.
도 9a 내지 도 9c는 도 6에 나타낸 반도체 장치를 형성하는 반도체 소자의 전극 단자와 그 일단이 접속되는 금속 와이어를 양쪽 테이퍼 면으로 연장하는 방법 의 다른 공정을 설명하는 공정도.
도 10은 본 발명에 의한 반도체 장치의 다른 예를 설명하는 개략 단면도.
도 11은 종래의 반도체 장치를 설명하는 개략도.
도 12는 향상된 반도체 장치를 설명하는 사시도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 반도체 장치 12 : 회로 기판
14 : 접착층 16 : 반도체 소자
18 : 전극 단자 20 : 테이퍼 면
22 : 금 와이어 24 : 측면 배선
25 : 도전성 페이스트 26 : 패드
30 : 웨이퍼 32 : 블레이드
33 : V-자 홈 40 : 모세관
52 : 금속박 54 : 관통홀

Claims (11)

  1. 회로 기판;
    전극 단자가 형성된 전극 단자 형성면, 측면, 및 상기 전극 단자 형성면과 상기 측면 사이의 테이퍼 면을 각각 갖는 동시에, 상기 회로 기판에 적층된 복수의 사각 형상의 반도체 소자로서, 상기 테이퍼 면이 상기 전극 단자 형성면의 에지를 절단하여 형성되고, 상기 테이퍼 면과 상기 측면의 상기 회로 기판에 대한 기울기는 서로 상이한, 복수의 사각 형상의 반도체 소자;
    각각의 상기 테이퍼 면 및 각각의 상기 측면에 설치되는 동시에, 상기 반도체 소자의 각 전극 단자와 상기 회로 기판에 형성된 패드 사이를 전기적으로 접속하는 측면 배선;
    금 와이어로 형성되고, 일단이 상기 반도체 소자의 각 전극 단자와 접속되고 상기 각 반도체 소자의 상기 테이퍼 면을 따라 접촉하면서 연장되며 와이어 본딩에 의해 형성된 금속 와이어; 및
    상기 복수의 반도체 소자가 적층되도록 상기 복수의 반도체 소자 사이에 개재함과 동시에, 상기 복수의 반도체 소자 사이에 상기 금속 와이어가 형성되는 공간을 확보하도록 배치되는 접착층을 포함하고,
    상기 테이퍼 면을 따라 상기 반도체 소자의 각 전극 단자로부터 연장되는 상기 금속 와이어의 적어도 일부는 상기 측면 배선과 접촉 및 전기적으로 접속되며,
    상기 측면 배선은 도전성 입자를 함유하는 도전성 페이스트에 의해 형성되고,
    상기 반도체 소자의 테이퍼 면과 인접하는 반도체 소자로 이루어지는 오목 홈에 상기 도전성 페이스트가 침입하여 상기 금속 와이어와 접촉하며,
    상기 금속 와이어는 상기 반도체 소자의 테이퍼 면을 지나서 상기 반도체 소자의 측면을 따라 접촉하면서 연장되는 것을 특징으로 하는 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 반도체 소자는 상기 전극 단자 형성면의 상기 에지를 절단하여 형성된 상기 테이퍼 면, 및 상기 전극 단자 형성면의 반대 면의 에지를 절단하여 형성된 테이퍼 면을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 금속 와이어는 양쪽의 상기 테이퍼 면을 따라 연장되는 것을 특징으로 하는 반도체 장치.
  6. 전극 단자가 형성된 전극 단자 형성면, 측면, 및 상기 전극 단자 형성면과 상기 측면 사이의 테이퍼 면을 각각 갖고, 상기 테이퍼 면이 상기 전극 단자 형성면의 에지를 절단하여 형성되는 복수의 사각 형상의 반도체 소자를 준비하는 공정;
    와이어 본딩에 의해 형성된 금 와이어로서의 금속 와이어의 각각을 그 일단에서 상기 반도체 소자의 각 전극 단자와 접속하고 상기 금속 와이어를 상기 각 반도체 소자의 상기 테이퍼 면을 따라 접촉하면서 연장하는 공정;
    상기 복수의 반도체 소자 사이에 상기 금속 와이어가 형성되는 공간을 확보하도록 상기 복수의 반도체 소자 사이에 접착층을 개재시켜 상기 반도체 소자를 회로 기판에 적층하는 공정; 및
    상기 반도체 소자의 각 전극 단자와 상기 회로 기판에 형성된 패드 사이를 전기적으로 접속하도록, 상기 테이퍼 면을 따라 상기 반도체 소자의 각 전극 단자로부터 연장되는 상기 금속 와이어의 적어도 일부와 접촉되는 동시에, 각각의 상기 테이퍼 면 및 각각의 상기 측면에 설치되는 측면 배선을 형성하는 공정을 포함하며,
    상기 측면 배선은 상기 적층된 반도체 소자의 측면에 도전성 입자를 함유하는 도전성 페이스트를 도포함으로써 형성되고,
    상기 반도체 소자의 테이퍼 면과 인접하는 반도체 소자로 이루어지는 오목 홈에 상기 도전성 페이스트가 침입하여 상기 금속 와이어와 접촉하며,
    상기 금속 와이어는 상기 반도체 소자의 테이퍼 면을 지나서 상기 반도체 소자의 측면을 따라 접촉하면서 연장되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 반도체 소자로서는, 상기 전극 단자 형성면의 상기 에지를 절단하여 형성된 상기 테이퍼 면을 갖고, 상기 전극 단자 형성면의 반대 면의 에지를 절단하여 형성된 테이퍼 면을 갖는 반도체 소자가 사용되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 금속 와이어는 양쪽의 상기 테이퍼 면을 따라 연장되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 삭제
  11. 회로 기판;
    전극 단자가 형성된 전극 단자 형성면, 측면, 및 상기 전극 단자 형성면과 상기 측면 사이의 테이퍼 면을 각각 갖는 동시에, 상기 회로 기판에 적층된 복수의 사각 형상의 반도체 소자로서, 상기 테이퍼 면이 상기 전극 단자 형성면의 에지를 절단하여 형성되고, 상기 테이퍼 면과 상기 측면의 상기 회로 기판에 대한 기울기는 서로 상이한, 복수의 사각 형상의 반도체 소자;
    각각의 상기 테이퍼 면 및 각각의 상기 측면에 설치되는 동시에, 상기 반도체 소자의 각 전극 단자와 상기 회로 기판에 형성된 패드 사이를 전기적으로 접속하는 측면 배선;
    금 와이어로 형성되고, 일단이 상기 반도체 소자의 각 전극 단자와 접속되고 상기 각 반도체 소자의 상기 테이퍼 면을 따라 접촉하면서 연장되며 와이어 본딩에 의해 형성된 금속 와이어; 및
    상기 복수의 반도체 소자가 적층되도록 상기 복수의 반도체 소자 사이에 개재함과 동시에, 상기 복수의 반도체 소자 사이에 상기 금속 와이어가 형성되는 공간을 확보하도록 배치되는 접착층을 포함하고,
    상기 테이퍼 면을 따라 상기 반도체 소자의 각 전극 단자로부터 연장되는 상기 금속 와이어의 적어도 일부는 상기 측면 배선과 접촉 및 전기적으로 접속되며,
    상기 측면 배선은 상기 적층된 반도체 소자의 측면에 도전성 입자를 함유하는 도전성 페이스트를 도포함으로써 형성되고,
    상기 반도체 소자의 테이퍼 면과 인접하는 반도체 소자로 이루어지는 오목 홈에 상기 도전성 페이스트가 침입하여 상기 금속 와이어와 접촉하는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
JP5110995B2 (ja) * 2007-07-20 2012-12-26 新光電気工業株式会社 積層型半導体装置及びその製造方法
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
WO2009114670A2 (en) 2008-03-12 2009-09-17 Vertical Circuits, Inc. Support mounted electrically interconnected die assembly
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US7863159B2 (en) 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
JP5112275B2 (ja) * 2008-12-16 2013-01-09 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
JP5215244B2 (ja) * 2009-06-18 2013-06-19 新光電気工業株式会社 半導体装置
WO2010151578A2 (en) * 2009-06-26 2010-12-29 Vertical Circuits, Inc. Electrical interconnect for die stacked in zig-zag configuration
TWI520213B (zh) 2009-10-27 2016-02-01 英維瑟斯公司 加成法製程之選擇性晶粒電絕緣
US7902677B1 (en) * 2009-10-28 2011-03-08 Headway Technologies, Inc. Composite layered chip package and method of manufacturing same
TWI544604B (zh) 2009-11-04 2016-08-01 英維瑟斯公司 具有降低應力電互連的堆疊晶粒總成
US8421243B2 (en) 2010-06-24 2013-04-16 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8203215B2 (en) 2010-07-13 2012-06-19 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8203216B2 (en) 2010-07-13 2012-06-19 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US8362602B2 (en) * 2010-08-09 2013-01-29 Headway Technologies, Inc. Layered chip package and method of manufacturing same
US20120091575A1 (en) * 2010-10-15 2012-04-19 Yi-Shao Lai Semiconductor Package And Method For Making The Same
US8426981B2 (en) * 2011-09-22 2013-04-23 Headway Technologies, Inc. Composite layered chip package
KR102099878B1 (ko) * 2013-07-11 2020-04-10 삼성전자 주식회사 반도체 패키지
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
CN107567206B (zh) * 2017-08-11 2020-11-10 惠州市超频三全周光智能照明科技有限公司 双面导通构造加工方法、线性电路板加工方法及线光源
GB2575038B (en) * 2018-06-25 2023-04-19 Lumentum Tech Uk Limited A Semiconductor Separation Device
CN111081687B (zh) * 2019-12-16 2022-02-01 东莞记忆存储科技有限公司 一种堆叠式芯片封装结构及其封装方法
GB202003417D0 (en) 2020-03-09 2020-04-22 Lynch Jane Luggage attachment means
US11515271B2 (en) * 2021-01-27 2022-11-29 Innolux Corporation Electronic device including wire on side surface of substrate and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001156250A (ja) * 1999-11-24 2001-06-08 Seiko Epson Corp 半導体チップ、マルチチップパッケージ，および半導体装置と、並びに、それを用いた電子機器
JP2001210782A (ja) * 2000-01-27 2001-08-03 Seiko Epson Corp 半導体チップ、マルチチップパッケージ、および半導体装置と、並びに、それを用いた電子機器
US20060008974A1 (en) * 2002-09-24 2006-01-12 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04247632A (ja) * 1991-02-01 1992-09-03 Fujitsu Ltd 半導体装置
US5888884A (en) * 1998-01-02 1999-03-30 General Electric Company Electronic device pad relocation, precision placement, and packaging in arrays
JP3476383B2 (ja) * 1999-05-27 2003-12-10 シャープ株式会社 半導体積層パッケージ
JP2001223323A (ja) * 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
JP3879816B2 (ja) * 2000-06-02 2007-02-14 セイコーエプソン株式会社 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
JP2002076167A (ja) 2000-08-29 2002-03-15 Sony Corp 半導体チップ、積層型半導体パッケージ、及びそれらの作製方法
DE10120408B4 (de) * 2001-04-25 2006-02-02 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip, elektronische Baugruppe aus gestapelten Halbleiterchips und Verfahren zu deren Herstellung
JP2003142518A (ja) * 2001-11-02 2003-05-16 Nec Electronics Corp 半導体製造装置、半導体製造方法、半導体装置及び電子装置
TWI232560B (en) * 2002-04-23 2005-05-11 Sanyo Electric Co Semiconductor device and its manufacture
JP2004303884A (ja) * 2003-03-31 2004-10-28 Seiko Epson Corp 三次元実装モジュールの製造方法とその方法で得られる三次元実装モジュール
JP3858854B2 (ja) * 2003-06-24 2006-12-20 富士通株式会社 積層型半導体装置
TWI274373B (en) * 2005-07-01 2007-02-21 Advanced Semiconductor Eng Stacked wafer structure and forming method thereof
US20070158807A1 (en) * 2005-12-29 2007-07-12 Daoqiang Lu Edge interconnects for die stacking
US8723332B2 (en) * 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
US20090096076A1 (en) * 2007-10-16 2009-04-16 Jung Young Hy Stacked semiconductor package without reduction in stata storage capacity and method for manufacturing the same
US8039302B2 (en) * 2007-12-07 2011-10-18 Stats Chippac, Ltd. Semiconductor package and method of forming similar structure for top and bottom bonding pads
TWI352412B (en) * 2008-03-03 2011-11-11 Advanced Semiconductor Eng Multi-chip package structure and method of fabrica
WO2009114670A2 (en) * 2008-03-12 2009-09-17 Vertical Circuits, Inc. Support mounted electrically interconnected die assembly

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001156250A (ja) * 1999-11-24 2001-06-08 Seiko Epson Corp 半導体チップ、マルチチップパッケージ，および半導体装置と、並びに、それを用いた電子機器
JP2001210782A (ja) * 2000-01-27 2001-08-03 Seiko Epson Corp 半導体チップ、マルチチップパッケージ、および半導体装置と、並びに、それを用いた電子機器
US20060008974A1 (en) * 2002-09-24 2006-01-12 Seiko Epson Corporation Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
US7180168B2 (en) * 2002-09-24 2007-02-20 Seiko Epson Corporation Stacked semiconductor chips

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