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KR101457204B1 - 발광 다이오드 및 그 제조방법 - Google Patents

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KR101457204B1 KR1020080010784A KR20080010784A KR101457204B1 KR 101457204 B1 KR101457204 B1 KR 101457204B1 KR 1020080010784 A KR1020080010784 A KR 1020080010784A KR 20080010784 A KR20080010784 A KR 20080010784A KR 101457204 B1 KR101457204 B1 KR 101457204B1
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Abstract

본 발명은 인위적으로 누설전류 통로를 설치한 발광 다이오드(light emitting diode)에 관한 것으로, 더 상세하게는 발광 다이오드에 과도하게 인가되는 정전기 방전(electrostatic discharge: ESD)으로부터 발광 다이오드를 보호하기 위해 발광 다이오드와 병렬 접속되는 누설전류 통로를 인위적으로 설치한 것을 특징으로 한다.
발광 다이오드, 누설전류, 정전기, ESD

Description

발광 다이오드 및 그 제조방법{Light emitting device and method for manufacturing thereof}
본 발명은 높은 정전기 방전 충격에 대한 보호 기능이 강화된 발광 다이오드에 관한 것으로, 발광 다이오드의 활성층과 전기적으로 병렬 접속되는 누설전류 통로를 설치하여, 정전기가 발광 다이오드에 인가시 병렬 접속된 누설전류 통로를 통해 정전기를 바이 패싱(bypassing)시킴으로써, 발광 다이오드 활성층을 보호하여, 정전기로부터 높은 신뢰성을 갖는 발광 다이오드에 관한 것이다.
발광 다이오드는 활성층에 순방향으로 주입되는 전류를 광으로 변환하는 소자이다. 인듐포스파이드(InP), 갈륨비소(GaAs), 갈륨포스파이드(GaP)등의 화합물 반도체가 적외선, 적색등의 광을 방출하는 발광 다이오드의 재료로써 사용되어 왔으며, 자외선 및 청색, 녹색의 광을 방출하는 발광 다이오드의 재료로써 질화갈륨(GaN)계열의 화합물 반도체가 개발되어 사용되어 오고 있다.
일반적으로, GaN 계열의 화합물 반도체는 결정결함의 발생을 줄이기 위해 결정구조 및 격자상수가 유사한 사파이어 기판 상에 에피택셜 성장된다. 사파이어는 절연물질이므로, 발광 다이오드의 전극패드들은 에피층의 성장면 상에 형성된다. 그러나 사파이어와 같은 절연물질의 기판을 사용할 경우, 외부로부터 유입된 정전기에 의한 정전 방전(electrostatic discharge)을 방지하기 어려우며, 따라서 다이오드의 손상이 유발되기 쉬워 소자의 신뢰성을 저하시킨다. 따라서 발광 다이오드를 패키지할 때, 정전 방전을 방지하기 위해 별개의 제너 다이오드를 발광 다이오드와 함께 장착하여 사용한다.
도 1a은 ESD 손상을 방지하기 위하여 서브 마운트 내에 제너 다이오드를 형성한 플립 칩 LED의 구성을 개략적으로 나타낸 단면도이고 이에 대한 등가 회로도가 도1b에 도시되어 있다. 도 1a를 참조하면, 반도체 발광 소자는 LED(125)와, LED(125)에 병렬 연결 관계이면서, 서브 마운트(151)에 형성되는 제너 다이오드(155)를 포함한다. LED(125)는 사파이어 기판(101) 상위에 순차적으로 적층된 n형 반도체층(예를 들어 n-GaN)(103), 활성층(105), p형 반도체층(예를 들어, p-GaN)(107), n형 반도체층(103) 상위에 적층되는 n형 전극(111), p형 반도체층(107) 상위에 적층되는 p형 전극(109)을 포함한다. 제너 다이오드(155)는 예를 들어 n형 실리콘 기판과 같은 서브 마운트(151)의 일부분에 p형 실리콘 영역(153)을 형성하기 위하여 예를 들어 p형 이온이 주입됨으로써 형성될 수 있다. LED(125)의 n형 전극(111)은 제1 도전성 범프(113)를 통하여 p형 실리콘 영역(153)에 연결되고, p형 전극(109)은 제2 도전성 범프(115)를 통하여 n형 실리콘 기판과 같은 서브 마운트(151)에 연결됨으로써 플립 칩 본딩이 된다. 도 1a에 도시된 반도체 발광 소자의 입출력 단자(미도시)를 통하여 ESD 전압이 인가되면, 대부분의 방전 전류는 LED(125)에 병렬 연결되는 제너 다이오드(155)를 통하여 흐른다. 이러한 구조에 의 하여 예기치 못한 ESD 전압의 인가로부터 LED(125)가 보호될 수 있다.
도 1a에 도시한 반도체 발광 소자의 경우, 서브 마운트에 제너 다이오드를 제작하기 위해 고가의 이온 주입 공정을 실시하거나, 또는 제어의 어려움이 있는 확산 공정을 포함하게 되어, 서브마운트 제조공정이 복잡할 뿐만 아니라, 그에 따른 비용이 증가하는 문제점이 있다.
상기의 문제점은 플립 칩LED에 대해 기술하였으나, 일반적인 표면 방출 LED에 제너 다이오드를 결합하여 패키징하는 경우에 있어서도, 가격 제너 다이오드를 실장하는 공정들의 추가로 인해 발광 다이오드 패키지 공정수 및 제조 비용의 증가뿐 아니라, 패키징 내의 LED와 제너 다이오드의 공간 배치 문제가 발생할 수 있다.
본 발명은 제너 다이오드의 이용 없이도 외부로부터 유입될 수 있는 정전기로부터 발광다이오드를 보호하고자 안출한 것으로, 발광 다이오드의 활성층과 병렬 접속되는 전류 통로를 제공하는 데 있다.
본 발명의 다른 목적은 발광 다이오드의 제조시 전극 위치를 변경함으로써 간단하게 발광 다이오드의 활성층과 병렬 접속되는 전류 통로를 제공하고, 전극이 형성되는 부분의 반도체 표면 저항과 접촉 면적을 변경시킴으로써 발광 다이오드의 최적 구동 조건과 대정전기 신뢰성을 동시에 확보하는데 있다.
상기와 같은 기술적 과제를 해결하기 위한 본 발명은 n형 질화물층, 활성층, p형 질화물층으로 차례로 적층된 발광 다이오드의 구조에 있어, 식각에 의해 오픈된 n형 질화물층 위에 형성되는 n형 전극이 p형 질화물층 일부분 위로 연장되어 형성됨으로써 발광 다이오드의 활성층과 병렬관계의 전류 통로를 형성시키는 것을 특징으로 한다.
발광 다이오드 동작과 정전기 신뢰성을 동시에 유지하기 위하여, 플라즈마 표면 처리를 통해 상기 p형 질화물층 일부분의 표면 저항을 변경시키고 상기 n형 전극과 접촉되는 p형 질화물층의 면적을 변경시킴으로써 발광 다이오드의 활성층과 병렬관계로 형성되는 전류 통로의 전기저항을 제어하는 것을 특징으로 한다.
본 발명은 별도의 제너 다이오드를 사용하지 않고서 전류 통로를 발광 다이오드의 활성층과 병렬관계로 설치함으로써 발광 소자를 제작하기 위한 패키지 공정수 및 제조 비용을 줄일 수 있을 뿐 아니라, 외부로부터 유입된 정전기에 의한 정전 방전을 방지하여 역전류에 의한 다이오드의 손상을 막을 수 있음에 따라 발광 소자의 신뢰성을 향상시킬 수 있다.
또한 플라즈마 표면 처리 및 컨택 면적을 변경함으로써 상기 전류 통로의 전기저항을 변경할 수 있어 높은 정전기 방전 특성을 갖게 됨과 동시에 정상적인 발광 다이오드의 동작이 가능하게 된다.
이러한 기술적 과제를 달성하기 위한 본 발명의 일측면에 의하면, 사파이어 기판 위에 n형 반도체 층을 형성하는 단계, n형 반도체층 위에 활성층을 형성하는 단계, 활성층 위에 p형 반도체층을 형성하는 단계, 식각에 의해 n형 반도체층의 일부를 제거하여 오픈하는 단계, p형 반도체 상에 p형 전극을 형성하는 단계, 오픈된 n형 반도체와 상기 p형 전극이 형성되지 않은 p형 반도체층 일부에 걸쳐 n형 전극을 형성하는 단계로 구성되는 활성층과 병렬 접속되는 전류 통로를 갖는 발광 다이오드의 제조방법을 제공한다.
상기 식각에 의해 n형 반도체층의 일부를 제거하여 오픈하는 단계는, 포토레지스트에 의해 패턴을 형성하는 단계, 가열에 의해 포토레지스트를 재형성화 시키는 단계(thermal reflow), 원형으로 재형성화된 포토레지스트 패턴을 식각 마스크로 이용하여 건식식각에 의해 n형 반도체층의 일부를 제거하여 활성층을 포함한 식각면이 경사면으로 형성하는 단계를 더 포함할 수 있다.
상기 식각에 의해 n형 반도체층의 일부를 제거한 후, 오픈된 n형 반도체층, 식각면에 의해 노출된 측면 활성층, p형 전극이 형성되지 않은 p형 반도체층 상에 플라즈마 처리를 실시하는 단계를 더 포함할 수 있다.
상기 n형 전극을 형성하는 단계는, n형 전극과 접촉되는 n형 반도체층과 접촉하는 면적 크기를 변경하는 단계와 n형 전극과 접촉되는 p형 반도체층의 접촉 면적 크기를 변경하는 단계를 더 포함할 수 있다.
또한 사파이어 기판 위에 n형 반도체 층을 형성하는 단계, n형 반도체층 위에 활성층을 형성하는 단계, 활성층 위에 p형 반도체층을 형성하는 단계, 식각에 의해 n형 반도체층의 일부를 제거하여 오픈하는 단계, p형 반도체 상에 p형 전극을 형성하는 단계, p형 전극 위에 반사판을 형성하는 단계, 오픈된 n형 반도체와 상기 p형 전극이 형성되지 않은 p형 반도체층 일부에 걸쳐 n형 전극을 형성하는 단계를 거쳐 완성된 발광 다이오드의 n형 전극과 p형 전극을 서브 마운트에 부착하여 플립칩형태의 발광 다이오드로 제작할 수 있다.
본 발명의 다른 측면에 의하면, 사파이어 기판 위에 p형 반도체 층을 형성하는 단계, p형 반도체층 위에 활성층을 형성하는 단계, 활성층 위에 n형 반도체층을 형성하는 단계, 식각에 의해 p형 반도체층의 일부를 제거하여 오픈하는 단계, n형 반도체 상에 n형 전극을 형성하는 단계, 오픈된 p형 반도체와 상기 n형 전극이 형성되지 않은 n형 반도체층 일부에 걸쳐 p형 전극을 형성하는 단계로 구성되는 활성층과 병렬 접속되는 전류 통로를 갖는 발광 다이오드의 제조방법을 제공한다.
상기 식각에 의해 p형 반도체층의 일부를 제거하여 오픈하는 단계는, 포토레지스트에 의해 패턴을 형성하는 단계, 가열에 의해 포토레지스트를 재형성화 시키는 단계(thermal reflow), 원형으로 재형성화된 포토레지스트 패턴을 식각 마스크로 이용하여 건식식각에 의해 p형 반도체층의 일부를 제거하여 활성층을 포함한 식각면이 경사면으로 형성하는 단계를 더 포함할 수 있다.
상기 식각에 의해 p형 반도체층의 일부를 제거한 후, 오픈된 p형 반도체층, 식각면에 의해 노출된 측면 활성층, n형 전극이 형성되지 않은 n형 반도체층 상에 플라즈마 처리를 실시하는 단계를 더 포함할 수 있다.
상기 p형 전극을 형성하는 단계는, p형 전극과 접촉되는 p형 반도체층과 접촉하는 면적 크기를 변경하는 단계와 p형 전극과 접촉되는 n형 반도체층의 접촉 면 적 크기를 변경하는 단계를 더 포함할 수 있다.
또한 사파이어 기판 위에 p형 반도체 층을 형성하는 단계, p형 반도체층 위에 활성층을 형성하는 단계, 활성층 위에 n형 반도체층을 형성하는 단계, 식각에 의해 p형 반도체층의 일부를 제거하여 오픈하는 단계, n형 반도체 상에 n형 전극을 형성하는 단계, n형 전극 위에 반사판을 형성하는 단계, 오픈된 p형 반도체와 상기 n형 전극이 형성되지 않은 n형 반도체층 일부에 걸쳐 p형 전극을 형성하는 단계를 거쳐 완성된 발광 다이오드의 n형 전극과 p형 전극을 서브 마운트에 부착하여 플립칩형태의 발광 다이오드로 제작할 수 있다.
본 발명의 다른 측면에 의하면, 사파이어 기판 위에 n형 반도체 층을 형성되고, n형 반도체층 위에 활성층을 형성되고, 활성층 위에 p형 반도체층을 형성하고 p형 반도체 위에 p형 전극이 형성된 발광 다이오드에 있어, 식각에 의해 오픈된 n형 반도체층과 p형 전극이 형성되지 않은 p형 반도체층에 걸쳐 n형 전극이 형성되어, 활성층과 병렬 접속되는 전류 통로를 갖는 발광 다이오드를 제공한다.
상기 n형 전극은 n형 반도체층과 p형 반도체층 사이의 경사진 식각면을 포함하여, n형 반도체층과 p형 전극이 형성되지 않은 p형 반도체층에 걸쳐 형성될 수 있다.
상기 n형 전극은 n형 반도체층, 식각면에 의해 노출된 측면 활성층, p형 전극이 형성되지 않은 p형 반도체층 상에 플라즈마 처리에 의해 접촉면의 전기저항을 변형하여 n형 전극을 형성할 수 있다.
상기 n형 전극은 n형 전극과 접촉되는 n형 반도체층과 접촉하는 면적 크기를 변경하고 n형 전극과 접촉되는 p형 반도체층의 접촉 면적 크기를 변경하여 접촉 저항을 변형하여 n형 전극을 형성할 수 있다.
상기 활성층과 병렬 접속되는 전류통로를 갖는 발광 다이오드의 n형 및 p형 전극을 서브마운트에 부착하여 플립칩 형태의 발광 다이오드를 제공할 수 있다.
본 발명의 다른 측면에 의하면, 사파이어 기판 위에 p형 반도체 층을 형성되고, p형 반도체층 위에 활성층을 형성되고, 활성층 위에 n형 반도체층을 형성하고 n형 반도체 위에 n형 전극이 형성된 발광 다이오드에 있어, 식각에 의해 오픈된 p형 반도체층과 n형 전극이 형성되지 않은 n형 반도체층에 걸쳐 p형 전극이 형성되어, 활성층과 병렬 접속되는 전류 통로를 갖는 발광 다이오드를 제공한다.
상기 p형 전극은 p형 반도체층과 n형 반도체층 사이의 경사진 식각면을 포함하여, p형 반도체층과 n형 전극이 형성되지 않은 n형 반도체층에 걸쳐 형성될 수 있다.
상기 p형 전극은 p형 반도체층, 식각면에 의해 노출된 측면 활성층, n형 전극이 형성되지 않은 n형 반도체층 상에 플라즈마 처리에 의해 접촉면의 전기저항을 변형하여 p형 전극을 형성할 수 있다.
상기 p형 전극은 p형 전극과 접촉되는 p형 반도체층과 접촉하는 면적 크기를 변경하고 p형 전극과 접촉되는 n형 반도체층의 접촉 면적 크기를 변경하여 접촉 저항을 변형하여 p형 전극을 형성할 수 있다.
상기 활성층과 병렬 접속되는 전류통로를 갖는 발광 다이오드의 n형 및 p형 전극을 서브마운트에 부착하여 플립칩 형태의 발광 다이오드를 제공할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 다음에 소개되는 실시예는 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도2는 본 발명의 일 실시예를 따른 발광 다이오드를 설명하기 위한 단면도이다.
도2를 참조하면, 사파이어 기판(201) 위에 n형 질화물층(203), 활성층(205), p형 질화물층(207), p형 전극(209)로 구성된 발광 다이오드에 있어, 노출된 n형 질화물층과 p형 전극이 형성되지 않은 p형 질화물층상에 걸쳐 n형 전극(211)이 형성된다(p형 패드는 도시되지 않음).
상기 n형 전극(211)은 n형 질화물층(203)과 p형 질화물층(207)의 일부에 걸쳐 형성됨으로써, 발광 다이오드의 활성층(205)과 전기적으로 병렬 접속된 전류 통로를 갖게 된다.
발광 다이오드에 역방향으로 정전기가 인가된 경우, 발광 다이오드의 접촉전위차에 의해 형성되는 내부 저항보다 병렬 접속된 전류 통로의 전기저항이 작게 설계되어 있어, 인가된 정전기는 병렬 접속된 전류 통로를 통해 흐르게 되어 발광 다이오드의 활성층을 효과적으로 보호할 수 있게 된다.
n형 전극(211) 형성 전, 플라즈마 표면처리를 통해 n형 전극이 형성될 질화물층에 대한 전기저항을 변형할 수 있고, 특히 p형 질화물층에 대한 플라즈마 표면처리는 전기저항을 급속하게 증가시킬 수 있다.
플라즈마 표면처리는 RIE, ICP, ECR과 같이 플라즈마를 발생시킬 수 있는 모든 진공 챔버에서 가능하며, 플라즈마 가스로는 N, NO, NH, He, Ne, Ar로 구성되는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합으로 구성되고, 플라즈마 발생을 위해 1W 내지 200W범위의 파워가 인가되어, 10분 이하의 시간에서 질화물층을 플라즈마 처리할 수 있다.
특히 활성층을 하부에 두고 있는 p형 질화물층(207)의 표면 플라즈마 처리에 있어서는, 플라즈마 처리에 의한 활성층의 손상을 방지하기 위하여, 질소 플라즈마를 25W의 파워에서 60초 미만으로 처리하여 p형 질화물층(207) 표면에만 플라즈마 처리를 실시하는 것이 바람직하다.
플라즈마 처리시 플라즈마 발생 파워와 시간에 비례하여 질화물 반도체의 전기저항이 증가되는 것이 확인 되었고, 플라즈마 처리된 질화물층위에 접촉되는 상기 n형 전극(211)은 질화물 반도체 접촉면에서 접촉 저항이 증가되므로, 노출된 n형 질화물층(203)과 p형 전극이 형성되지 않은 p형 질화물층(207)상에 걸쳐 형성된 n형 전극(211)에 의해 발생되는 전류 통로의 전기 특성을 제어할 수 있게 된다.
이는 발광 다이오드의 활성층과 병렬관계로 접속되는 전류 통로를 통해 흐르게 되는 누설전류를 방지하면서 소자의 전기적 구동 특성을 정상적으로 유지시키면서도, 외부에서 유입될 수 있는 정전기에 대해 바이 패스(bypass)를 제공하게 됨으로써, 정전기에 대해 높은 신뢰성을 갖는 발광 다이오드를 제공하게 된다.
질화물 반도체에 대한 플라즈마 처리를 대신하여, n형 전극과 접촉되는 n형 질화물층, 활성층을 포함하는 메사측면, p형 질화물층 상에 SiO2막 또는 SiN막 등과 같은 절연체를 삽입하여서도 질화물층에 접촉되는 n형 전극의 접촉저항을 변화시킬 수 있다.
플라즈마 처리 후에, n형 전극과 접촉되는 n형 질화물층, 활성층을 포함하는 메사측면, p형 질화물층 상에 SiO2막 또는 SiN막 등과 같은 절연체를 추가적으로 삽입하여서도 질화물층에 접촉되는 n형 전극의 접촉저항을 변화시킬 수 있다.
또한, n형 전극이 형성되는 접촉면에 대한 플라즈마 처리와 함께, 질화물층과 접촉하는 n형 전극의 면적을 변화시켜 접촉 저항을 변형할 수 있으며, 특히 p형 질화물과 접촉되는 접촉면적의 변화가 접촉 저항 변화에 많은 영향을 미치게 된다.
질화물층과 접촉되는 n형 전극의 면적을 감소시킴으로써 전극의 접촉 저항이 증가되므로, 노출된 n형 질화물층(203)과 p형 전극이 형성되지 않은 p형 질화물층(207)상에 걸쳐 형성된 n형 전극(211)에 의해 발생되는 전류 통로의 전기 특성을 제어할 수 있게 된다.
상기 p형 전극(209)은 산화 전도막 또는 Ni/Au와 같은 투명 금속막으로 형성될 수 있고, n형 전극(211)은 Ti, Al, Pt, Pd, Au, Cr, Fe, Cu, Mo를 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합으로 구현될 수 있다.
도3은 본 발명의 일실시예에 따른 발광 다이오드를 설명하기 위한 단면도이다.
도3을 참조하면, 사파이어 기판(201) 위에 n형 질화물층(203), 활성층(205), p형 질화물층(207), p형 전극(209)으로 구성된 발광 다이오드 구조가 개시되어 있고(p형 패드는 도시되지 않음), 식각에 의해 n형 질화물층(203)을 노출시키는데 있어, 가열에 의해 원형으로 재형성(thermal reflow)된 포토레지스트를 식각마스크로 이용하여 건식시각시킴으로써 도3에서와 같이 경사형 메사 구조를 갖는 발광 다이오드를 제작할 수 있게 된다.
노출된 n형 질화물층(203)과 p형 전극이 형성되지 않은 p형 질화물층(207)상에 걸쳐 n형 전극(221)이 형성된다.
상기 p형 전극(209)은 산화 전도막 또는 Ni/Au와 같은 투명 금속막으로 형성될 수 있고, n형 전극(221)은 Ti, Al, Pt, Pd, Au, Cr, Fe, Cu, Mo를 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합으로 구현될 수 있다.
상기 n형 전극(221)은 n형 질화물층(203)과 p형 질화물층(207)의 일부에 걸쳐 형성됨으로써, 발광 다이오드의 활성층(205)과 전기적으로 병렬 접속된 전류 통로를 갖게 된다.
n형 전극(221) 형성 전, 플라즈마 표면처리를 통해 n형 전극이 형성될 질화 물층에 대한 전기저항을 변형할 수 있고, 특히 p형 질화물층에 대한 플라즈마 표면처리는 전기저항을 급속하게 증가시킬 수 있다.
플라즈마 표면처리는 RIE, ICP, ECR과 같이 플라즈마를 발생시킬 수 있는 모든 진공 챔버에서 가능하며, 플라즈마 가스로는 N, NO, NH, He, Ne, Ar로 구성되는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합으로 구성되고, 플라즈마 발생을 위해 1W 내지 200W범위의 파워가 인가되어, 10분 이하의 시간에서 질화물층을 플라즈마 처리할 수 있다.
특히 활성층을 하부에 두고 있는 p형 질화물층(207)의 표면 플라즈마 처리에 있어서는, 플라즈마 처리에 의한 활성층의 손상을 방지하기 위하여, 질소 플라즈마를 25W의 파워에서 60초 미만으로 처리하여 p형 질화물층(207) 표면에만 플라즈마 처리를 실시하는 것이 바람직하다.
플라즈마 처리시 플라즈마 발생 파워와 시간에 비례하여 질화물 반도체의 전기저항이 증가되는 것이 확인 되었고, 플라즈마 처리된 질화물층위에 접촉되는 상기 n형 전극(221)은 질화물 반도체 접촉면에서 접촉 저항이 증가되므로, 노출된 n형 질화물층(203)과 p형 전극이 형성되지 않은 p형 질화물층(207)상에 걸쳐 형성된 n형 전극(221)에 의해 발생되는 전류 통로의 전기 특성을 제어할 수 있게 된다.
이는 발광 다이오드의 활성층과 병렬관계로 접속되는 전류 통로를 통해 흐르게 되는 누설전류를 방지하면서 소자의 전기적 구동 특성을 정상적으로 유지시키면서도, 외부에서 유입될 수 있는 정전기에 대해 바이 패스(bypass)을 제공하게 됨으로써, 정전기에 대해 높은 신뢰성을 갖는 발광 다이오드를 제공하게 된다.
질화물 반도체에 대한 플라즈마 처리를 대신하여, n형 전극과 접촉되는 n형 질화물층, 활성층을 포함하는 메사측면, p형 질화물층 상에 SiO2막 또는 SiN막 등과 같은 절연체를 삽입하여서도 질화물층에 접촉되는 n형 전극의 접촉저항을 변화시킬 수 있다.
플라즈마 처리 후에, n형 전극과 접촉되는 n형 질화물층, 활성층을 포함하는 메사측면, p형 질화물층 상에 SiO2막 또는 SiN막 등과 같은 절연체를 추가적으로 삽입하여서도 질화물층에 접촉되는 n형 전극의 접촉저항을 변화시킬 수 있다.
또한, n형 전극이 형성되는 접촉면에 대한 플라즈마 처리와 함께, 질화물층과 접촉하는 n형 전극의 면적을 변화시켜 접촉 저항을 변형할 수 있으며, 특히 p형 질화물과 접촉되는 접촉면적의 변화가 접촉 저항 변화에 많은 영향을 미치게 된다.
질화물층과 접촉되는 n형 전극의 면적을 감소시킴으로써 전극의 접촉 저항이 증가되므로, 노출된 n형 질화물층(203)과 p형 전극이 형성되지 않은 p형 질화물층(207)상에 걸쳐 형성된 n형 전극(221)에 의해 발생되는 전류 통로의 전기 특성을 제어할 수 있게 된다.
특히 도3과 같이 경사형 메사구조 발광 다이오드는 활성층이 소자 상면으로 노출되어 있어, 플라즈마 처리시 수직형 메사구조에 비해 보다 효과적으로 활성층의 노출면을 절연화시켜, n형 전극과의 직접적인 전기적 접촉을 방지할 수 있어, 장시간 소자 구동시 소자의 신뢰성을 증진시킬 수 있으며, 노출된 n형 질화물층(203)과 p형 전극이 형성되지 않은 p형 질화물층(207)상에 걸쳐 형성된 n형 전극(221)이 완만한 경사도를 갖는 식각면상에 형성됨으로써 전극 형성시 스텝 커버리지 문제를 해소할 수 있고, 플립칩 형태로 소자를 제작하는 경우에 광추출 효율(extraction efficiency)을 증가시켜 발광 효율을 더욱 개선시킬 수 있다.
도4는 도 2 및 도 3의 발광 다이오드의 등가 회로도이다.
도 4를 참조하면, 발광 다이오드(225)에 직렬로 접속된 저항(235)은 발광다이오드 활성층의 접합 전위차를 포함한 내부 저항과 반도체-금속간의 접촉 저항을 모두 포함한 저항 성분을 나타낸 것이고, 발광 다이오드(225)와 병렬관계로 접속된 저항(255)은 노출된 n형 질화물층(203)과 p형 전극이 형성되지 않은 p형 질화물층(207)상에 걸쳐 접촉된 n형 전극(211 또는 221)에 의해 형성되는 전류통로의 저 항에 해당된다.
상기 전류 통로의 저항(255)은 질화물 반도체층에 대한 플라즈마 처리와 접촉되는 전극면 크기에 의해 결정될 수 있으며, 상기 전류 통로 저항(255)의 크기 변화에 의해 제작된 발광 다이오드 구동의 전기적 특성과 정전기 방전 한계가 결정된다.
도2 및 도3에 개시된 발광 다이오드는 n형 전극이 소자 좌측면에만 형성된 것을 기재하고 있으나, 소자 좌측 뿐 아니라, 우측에도 대칭 구조로 n형 전극을 형성할 수 있고, 소자를 완전히 둘려 싸는 형태로도 n형 전극을 형성할 수 있으며, 도2 및 도3에는 사파이어 위에 n형 질화물층, 활성층, p형 질화물층이 차례로 형성된 질화물 발광 다이오드에 대해 설명하였으나, 사파이어 위에 p형 질화물층, 활성층, n형 질화물층이 적층된 질화물 발광 다이오드에 있어서도 본 발명의 동일한 기술적 사상을 바탕으로 구체화될 수 있음은 자명한 것이다.
도1a는 일반적인 플립칩 형태의 발광 다이오드의 단면도.
도1b는 도1a의 플립칩 형태의 발광 다이오드의 등가 회로도.
도2는 본 발명의 일실시예에 따른 발광 다이오드의 단면도.
도3은 본 발명의 다른 실시예에 따른 발광 다이오드의 단면도.
도4는 도 2 및 도 3의 발광 다이오드의 등가 회로도.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 기판
103, 203 : n형 반도체층
105, 205 : 활성층
107, 207 : p형 반도체층
109, 209 : p형 전극
111, 211, 221 : n형 전극
125, 225 : 발광 다이오드
155 : 제너 다이오드
235, 255 : 저항

Claims (27)

  1. 기판 위에 n형 반도체 층을 형성하는 단계;
    상기 n형 반도체층 위에 활성층을 형성하는 단계;
    활성층 위에 p형 반도체층을 형성하는 단계;
    상기 n형 반도체층을 식각하는 단계;
    상기 p형 반도체층 위에 p형 전극을 형성하는 단계;
    플라즈마 처리를 통해 반도체층의 전기적 특성을 변화시키는 플라즈마 처리 단계; 및
    식각된 상기 n형 반도체층과 p형 전극이 형성되지 않은 상기 p형 반도체층의 일부에 걸쳐 n형 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 발광 다이오드의 제조방법.
  2. 청구항 1에 있어서, 상기 식각 단계는 가열에 의해 원형으로 재형성화(thermal reflow)된 포토레지스트를 식각 마스크로 이용하여 건식 식각함으로써, 식각면이 경사면으로 형성되는 것을 특징으로 하는 발광 다이오드의 제조방법.
  3. 삭제
  4. 삭제
  5. 청구항 1에 있어서, 상기 플라즈마 처리하는 단계후, 상기 n형 전극이 형성될 n형 반도체층, 활성층을 포함하는 경사면, p형 반도체층 일부에 절연막을 형성시키는 단계를 더 포함하는 발광 다이오드의 제조방법.
  6. 청구항 1에 있어서, 상기 n형 반도체층, 상기 활성층, 상기 p형 반도체층은 질화물계 반도체로 구성되는 것을 특징으로 하는 발광 다이오드의 제조방법.
  7. 청구항 1에 있어서, 상기 플라즈마 처리 단계의 가스는 N, NO, NH, He, Ne, Ar로 구성되는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합으로 구성된 것을 특징으로 하는 발광 다이오드의 제조방법.
  8. 청구항 1에 있어서, 상기 플라즈마 처리 단계중 인가되는 플라즈마 파워에 의해 표면 처리된 질화물층의 전기 특성이 변하는 것을 특징으로 하는 발광 다이오드의 제조방법.
  9. 청구항 1에 있어서, 상기 플라즈마 처리 단계중 플라즈마 처리 시간에 의해 표면 처리된 질화물층의 전기 특성이 변하는 것을 특징으로 하는 발광 다이오드의 제조방법.
  10. 청구항 1에 있어서, 상기 플라즈마 처리 단계중 인가되는 플라즈마 파워와 처리 시간에 의해 표면 처리된 질화물층의 전기 특성이 변하는 것을 특징으로 하는 발광 다이오드의 제조방법.
  11. 청구항 1에 있어서, 상기 n형 전극은 Ti, Al, Pt, Pd, Au, Cr, Fe, Cu, Mo를 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합인 것을 특징으로 하는 발광 다이오드의 제조방법.
  12. 청구항 1에 있어서, 상기 n형 전극의 형성에 의해 상기 활성층과 병렬 접속되는 전류 통로를 형성하게 되는 것을 특징으로 하는 발광 다이오드의 제조방법.
  13. 청구항 1에 있어서, 상기 n형 전극을 형성하는 단계이후, 상기 p형 전극 위에 반사판을 형성하고, 상기 반사판과 상기 n형 전극을 서브 마운트에 부착하여 플립칩 형태로 구성하는 것을 특징으로 하는 발광 다이오드의 제조방법.
  14. 청구항 1 또는 2에 있어서, 반도체층과 접촉되는 상기 n형 전극의 접촉 면적의 크기를 변화시켜 상기 n형 전극과 반도체층과의 접촉 저항을 변화시키는 단계를 더 포함하는 것을 특징으로 하는 발광 다이오드의 제조방법.
  15. 기판;
    상기 기판 위에 형성된 n형 반도체층;
    상기 n형 반도체층 위에 형성된 활성층;
    상기 활성층 위에 형성된 p형 반도체층;
    상기 p형 반도체층 위에 형성된 p형 전극;
    식각으로 노출된 상기 n형 반도체층과 상기 p형 반도체층의 일부에 걸쳐 형성된 n형 전극; 을 포함하고,
    상기 n형 전극은 플라즈마 처리되어 전기적 특성이 변화된 반도체층 상에 형성된 것을 특징으로 하는 발광 다이오드.
  16. 청구항 15에 있어서,
    상기 노출된 n형 반도체층과 상기 p형 반도체층은 식각 경사면을 갖고, 상기 경사면으로 활성층이 노출된 것을 특징으로 하는 발광 다이오드.
  17. 삭제
  18. 삭제
  19. 청구항 15에 있어서, 상기 n형 반도체층, 상기 활성층, 상기 p형 반도체층은 질화물계 반도체인 것을 특징으로 하는 발광 다이오드.
  20. 청구항 15에 있어서, 상기 플라즈마 처리의 가스는 N, NO, NH, He, Ne, Ar로 구성되는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합인 것을 특징으로 하는 발광 다이오드.
  21. 청구항 15에 있어서, 상기 플라즈마 처리는 플라즈마 파워에 의해 표면 처리된 질화물층의 전기 특성이 변하는 것을 특징으로 하는 발광 다이오드.
  22. 청구항 15에 있어서, 상기 플라즈마 처리는 플라즈마 처리 시간에 의해 표면 처리된 질화물층의 전기 특성이 변하는 것을 특징으로 하는 발광 다이오드.
  23. 청구항 15에 있어서, 상기 플라즈마 처리는 플라즈마 파워와 처리 시간에 의해 표면 처리된 질화물층의 전기 특성이 변하는 것을 특징으로 하는 발광 다이오드.
  24. 청구항 15에 있어서, 상기 n형 전극은 Ti, Al, Pt, Pd, Au, Cr, Fe, Cu, Mo를 포함하는 그룹 중에서 선택된 어느 하나 또는 2 이상의 조합으로 구성되는 것을 특징으로 하는 발광 다이오드.
  25. 청구항 15에 있어서, 상기 n형 전극의 형성에 의해 상기 활성층과 병렬 접속되는 전류 통로를 포함하는 것을 특징으로 하는 발광 다이오드.
  26. 청구항 15에 있어서, 상기 p형 전극 위에 반사판을 더 포함하고, 상기 반사판과 상기 n형 전극을 서브마운트에 부착하는 것을 특징으로 하는 발광 다이오드.
  27. 청구항 15 또는 16에 있어서, 반도체층과 접촉되는 상기 n형 전극의 접촉 면적 크기에 의해 상기 n형 전극과 반도체층과의 접촉 저항이 결정되는 것을 특징으로 하는 발광 다이오드.
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