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KR101419105B1 - 발광 다이오드, 발광 다이오드 램프 및 조명 장치 - Google Patents

발광 다이오드, 발광 다이오드 램프 및 조명 장치 Download PDF

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KR101419105B1
KR101419105B1 KR1020117022869A KR20117022869A KR101419105B1 KR 101419105 B1 KR101419105 B1 KR 101419105B1 KR 1020117022869 A KR1020117022869 A KR 1020117022869A KR 20117022869 A KR20117022869 A KR 20117022869A KR 101419105 B1 KR101419105 B1 KR 101419105B1
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light
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노리요시 세오
아쯔시 마쯔무라
료오이찌 다께우찌
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쇼와 덴코 가부시키가이샤
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Abstract

본 발명은, pn 접합형의 발광부와, 상기 발광부에 적층된 왜곡 조정층을 적어도 포함하는 화합물 반도체층을 구비하고, 상기 발광부는, 조성식이 (AlXGa1 -X)YIn1 -YP(여기서, X 및 Y는, 각각 0≤X≤0.1 및 0.39≤Y≤0.45를 만족시키는 수치임)인 왜곡 발광층과 배리어층의 적층 구조를 갖고 있고, 상기 왜곡 조정층은, 발광 파장에 대하여 투명함과 함께 상기 왜곡 발광층 및 상기 배리어층의 격자 상수보다도 작은 격자 상수를 갖는 것을 특징으로 하는 발광 다이오드 등에 관한 것이다．　본 발명에 따르면, 655㎚ 이상의 발광 파장을 갖고, 단색성이 우수함과 함께, 고출력 및/또는 고효율이며 응답 속도가 빠른 발광 다이오드를 제공할 수 있다.

Description

발광 다이오드, 발광 다이오드 램프 및 조명 장치{LIGHT EMITTING DIODE, LIGHT EMITTING DIODE LAMP AND ILLUMINATING DEVICE}
본 발명은, 발광 다이오드, 발광 다이오드 램프 및 조명 장치에 관한 것으로, 특히 고출력의 적색 발광 다이오드, 그것을 이용한 발광 다이오드 램프 및 조명 장치 에 관한 것이다．
본원은, 2009년 3월 10일에, 일본에 출원된 일본 특원 2009-056780호 및 2009년 4월 1일에, 일본에 출원된 일본 특원 2009-089300호에 기초하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
최근, 인공 광원에 의한 식물 육성이 연구되고 있다. 특히, 단색성이 우수하고, 에너지 절약, 장수명 및 소형화가 가능한 발광 다이오드(LED)에 의한 조명을 이용한 재배 방법이 주목받고 있다. 또한, 지금까지의 연구 결과로부터, 식물 육성(광합성)용의 광원에 적합한 발광 파장의 하나로써, 파장 600∼700㎚의 영역의, 적색광의 효과가 확인되어 있다. 특히, 광합성에 대하여 파장 660∼670㎚ 부근의 광은, 반응 효율이 높아 바람직한 광원이다. 이 파장에 대하여, 종래의 적색 발광 다이오드에서는, AlGaAs 및 InGaNP 등으로 이루어지는 발광층의 적용이 검토되고 있었지만, 아직 고출력화를 달성하지 못하였다(예를 들면 특허 문헌 1∼3).
한편, 인화 알루미늄·갈륨·인듐(조성식(AlXGa1 -X)YIn1- YP;0≤X≤1, 0<Y≤1)으로 이루어지는 발광층을 구비한 화합물 반도체 LED가 알려져 있다. 이 LED에 있어서, Ga0.5In0.5P의 조성을 갖는 발광층의 파장이 가장 길고, 이 발광층에서 얻어지는 피크 파장은, 650㎚ 부근이다. 이 때문에, 655㎚보다도 장파장의 영역에서는, 화합물 반도체 LED의 실용화 및 고휘도화가 곤란하였다.
또한, (AlXGa1 -X)YIn1 -YP(0≤X≤1, 0<Y≤1)로 이루어지는 발광층을 구비한 발광부는, 일반적으로, 발광층으로부터 출사되는 발광에 대하여 광학적으로 불투명하고, 기계적으로도 강도가 그다지 없는 비소화 갈륨(GaAs) 단결정 기판 상에 형성되어 있다.
그래서, 보다 고휘도의 가시 LED를 얻는 것을 목적으로 해서, 또한, 한층 더한 소자의 기계적 강도의 향상을 목적으로 해서 연구가 진행되고 있다. 즉, GaAs와 같은 불투명한 기판 재료를 제거한 후, 발광을 투과할 수 있음과 함께 종래의 재료보다도 기계적 강도가 우수한 투명한 재료로 이루어지는 지지체층을 다시 접합시킨, 소위 접합형 LED를 구성하는 기술이 개시되어 있다(예를 들면, 특허 문헌 4 참조). 한편, 발광 메카니즘이 상이한 레이저 소자에 있어서는, 왜곡이 있는 발광층에 대해서 검토되어 있지만, 발광 다이오드에 있어서는, 왜곡이 있는 발광층에 대해서 실용화되어 있지 않은 것이 실상이다(예를 들면, 특허 문헌 5 참조).
또한, 양자웰 구조를 적용한 발광 다이오드의 발광부의 검토가 이루어져 있다. 그러나, 양자웰 구조의 적용에 의해 얻어지는 양자 효과는, 발광 파장을 단파장화시키기 때문에, 장파장화의 기술에는 적용할 수 없다고 하는 문제가 있다(예를 들면, 특허 문헌 6 참조).
특허 문헌 1 : 일본 특허 공개 평성 9-37648호 공보 특허 문헌 2 : 특허 공개 2002-27831호 공보 특허 문헌 3 : 특허 공개 2004-221042호 공보 특허 문헌 4 : 일본 특허 제3230638호 공보 특허 문헌 5 : 특허 공개 2000-151024호 공보 특허 문헌 6 : 일본 특허 제3373561호 공보
그런데, 식물 육성용의 조명의 광원으로서 실용화하기 위해서는, 에너지 절약 및 코스트면에서, 발광 효율이 높은 LED를 이용해서 사용 전력 및 LED의 사용 수량을 삭감할 필요가 있다．
특히, 식물 육성용 LED 조명의 실용화를 위해서는, 사용 전력의 저감, 컴팩트화 및 코스트 다운이 강하게 요구되고 있고, 종래의 660㎚의 파장대의 발광 다이오드인 AlGaAs계의 LED에 대하여, 고출력화, 고효율화, 파장의 변동 저감 및/또는 고속화 등의 특성 향상이 기대되고 있다.
또한, 점등 방법에 대해서는, 고속 펄스 방식을 이용해서 사용 전력을 삭감하는 것도 검토되고 있고, 응답 속도가 빠른 발광 다이오드가 필요하다. 최근의 연구에 의해, 식물 육성용의 조명은, 광을 조사 후, 광합성의 반응 시간 중에 소등함으로써 에너지 절약화가 가능한 것이 확인되었다. 그러나, 고속의 펄스 통전에 대응할 수 있는 응답 속도를 갖는 발광 다이오드가 필요하다. 구체적으로는, 발광 다이오드의 응답 속도는, 1000㎱ 이하, 바람직하게는, 100㎱ 이하가 적합하다.
그런데, 발광 효율이 높은 (AlXGa1 -X)YIn1 -YP(0≤X≤1, 0<Y≤1)로 이루어지는 발광층에 있어서, 에피택셜 성장에 사용하는 GaAs 기판의 격자 상수에 정합하는 가장 장파장(밴드갭이 작음)의 발광층의 조성은, Ga0 .5In0 .5P이다. 이 발광층의 발광 파장은, 650㎚이며, 650㎚ 이상의 장파장화를 달성할 수 없다. 이와 같이, 발광층이 650㎚ 이상인 장파장화에는 기술적 과제가 존재하기 때문에, 실용화 및/또는 고효율화를 할 수 없었다. 특히 655㎚ 이상의 장파장을 갖는 LED에서는, 고출력화의 기술이 확립되어 있지 않다.
또한, 식물 육성용의 조명에 있어서는, 발광 파장 700㎚ 이상의 광이, 식물 육성을 억제하는 효과가 있는 경우가 있다. 이 때문에, 발광 파장 660㎚ 부근의 단색성이 우수한 적색광이 기대되고 있다. 따라서, 식물 육성용의 조명으로서는, 700㎚에 있어서의 발광 강도가, 피크 발광 파장의 강도에 대하여 10% 미만인 발광 스펙트럼을 갖는 것이 바람직하다.
본 발명은, 상기 사정을 감안하여 이루어진 것으로, 655㎚ 이상의 발광 파장을 갖고, 단색성이 우수함과 함께, 고출력 및/또는 고효율이며 응답 속도가 빠른 발광 다이오드를 제공하는 것을 목적으로 한다. 또한, 식물 육성용의 조명에 적합한 발광 다이오드 램프나 해당 발광 다이오드 램프를 탑재한 조명 장치를 제공하는 것을 목적으로 한다.
즉, 본 발명은 이하에 관한 것이다．
(1) pn 접합형의 발광부와, 상기 발광부에 적층된 왜곡 조정층을 적어도 포함하는 화합물 반도체층을 구비하고, 상기 발광부는, 조성식이 (AlXGa1 -X)YIn1 - YP(여기서, X 및 Y는, 각각 0≤X≤0.1 및 0.39≤Y≤0.45를 만족시키는 수치임)인 왜곡 발광층과 배리어층의 적층 구조를 갖고 있고, 상기 왜곡 조정층은, 발광 파장에 대하여 투명함과 함께 상기 왜곡 발광층 및 상기 배리어층의 격자 상수보다도 작은 격자 상수를 갖는 것을 특징으로 하는 발광 다이오드.
(2) 상기 왜곡 발광층의 조성식이, GaYIn1 - YP(여기서, Y는 0.39≤Y≤0.45를 만족시키는 수치임)인 것을 특징으로 하는 전항 1에 기재된 발광 다이오드.
(3) 상기 왜곡 발광층의 두께가, 8∼30㎚의 범위인 것을 특징으로 하는 전항 1 또는 2에 기재된 발광 다이오드.
(4) 상기 왜곡 발광층이 8∼40층 포함되어 있는 것을 특징으로 하는 전항 1 내지 3 중 어느 한 항에 기재된 발광 다이오드.
(5) 상기 배리어층의 조성식이, (AlXGa1 -X)YIn1 -YP(여기서, X 및 Y는, 각각 0.3≤X≤0.7 및 0.48≤Y≤0.52를 만족시키는 수치임)인 것을 특징으로 하는 전항 1 내지 4 중 어느 한 항에 기재된 발광 다이오드.
(6) 상기 발광부는, 상기 왜곡 발광층의 상면 및 하면의 한쪽 또는 양방에 클래드층을 갖고, 상기 클래드층의 조성식이 (AlXGa1 -X)YIn1 - YP(여기서, X 및 Y는, 각각 0.5≤X≤1 및 0.48≤Y≤0.52를 만족시키는 수치임)인 것을 특징으로 하는 전항 1 내지 5 중 어느 한 항에 기재된 발광 다이오드.
(7) 상기 왜곡 조정층의 조성식이, (AlXGa1 -X)YIn1 - YP(여기서, X 및 Y는, 각각 0≤X≤1 및 0.6≤Y≤1을 만족시키는 수치임)인 것을 특징으로 하는 전항 1 내지 6 중 어느 한 항에 기재된 발광 다이오드.
(8) 상기 왜곡 조정층의 조성식이, AlXGa1 - XAs1 - YPY(여기서, X 및 Y는, 각각 0≤X≤1 및 0.6≤Y≤1을 만족시키는 수치임)인 것을 특징으로 하는 전항 1 내지 6 중 어느 한 항에 기재된 발광 다이오드.
(9) 상기 왜곡 조정층의 재질이, GaP인 것을 특징으로 하는 전항 1 내지 6 중 어느 한 항에 기재된 발광 다이오드.
(10) 상기 왜곡 조정층의 두께가, 0.5∼20㎛의 범위인 것을 특징으로 하는 전항 1 내지 9 중 어느 한 항에 기재된 발광 다이오드.
(11) 상기 화합물 반도체층의 광 취출면의 반대측의 면에, 기능성 기판이 접합되어 있는 것을 특징으로 하는 전항 1 내지 10 중 어느 한 항에 기재된 발광 다이오드.
(12) 상기 기능성 기판이, 투명한 것을 특징으로 하는 전항 11에 기재된 발광 다이오드.
(13) 상기 기능성 기판의 재질이 GaP인 것을 특징으로 하는 전항 11 또는 12에 기재된 발광 다이오드.
(14) 상기 기능성 기판의 측면이, 상기 화합물 반도체층에 가까운 측에 있어서 상기 광 취출면에 대하여 대략 수직인 수직면과, 상기 화합물 반도체층에서 먼 측에 있어서 상기 광 취출면에 대하여 내측으로 경사진 경사면을 갖는 것을 특징으로 하는 전항 11 내지 13 중 어느 한 항에 기재된 발광 다이오드.
(15) 상기 화합물 반도체층의 상기 광 취출면측에 설치된 제1 및 제2 전극과,
상기 기능성 기판의 이면에 설치된 접속용의 제3 전극을 더 구비하는 것을 특징으로 하는 전항 11 내지 14 중 어느 한 항에 기재된 발광 다이오드.
(16) 상기 제1 및 제2 전극이 오믹 전극인 것을 특징으로 하는 전항 15에 기재된 발광 다이오드.
(17) 상기 광 취출면은, 거친 면을 포함하는 것을 특징으로 하는 전항 11 내지 16 중 어느 한 항에 기재된 발광 다이오드.
(18) 식물 육성의 광합성의 촉진에 사용하기 위한 발광 다이오드로서, 상기 발광부의 발광 스펙트럼의 피크 발광 파장이, 655∼675㎚의 범위인 것을 특징으로 하는 전항 1 내지 17 중 어느 한 항에 기재된 발광 다이오드.
(19) 상기 발광 스펙트럼의 반값폭이, 10∼40㎚의 범위인 것을 특징으로 하는 전항 18에 기재된 발광 다이오드.
(20) 상기 발광 스펙트럼의 발광 파장 700㎚에 있어서의 발광 강도가, 상기 피크 발광 파장에 있어서의 발광 강도의 10% 미만인 것을 특징으로 하는 전항 18 또는 19에 기재된 발광 다이오드.
(21) 상기 발광부의 응답 속도(Tr)가, 100㎱ 이하인 것을 특징으로 하는 전항 1내지 20 중 어느 한 항에 기재된 발광 다이오드.
(22) 전항 1 내지 21 중 어느 한 항에 기재된 발광 다이오드를 구비하는 것을 특징으로 하는 발광 다이오드 램프.
(23) 상기 발광 다이오드의 상기 광 취출면측에 설치된 상기 제1 또는 제2 전극과, 상기 제3 전극이, 대략 동전위로 접속되어 있는 것을 특징으로 하는 전항 22에 기재된 발광 다이오드 램프.
(24) 전항 22 또는 23에 기재된 발광 다이오드 램프를 구비하는 것을 특징으로 하는 조명 장치.
본 발명의 발광 다이오드는, 조성식이 (AlXGa1 -X)YIn1 - YP(여기서, X 및 Y는, 각각 0≤X≤0.1 및 0.39≤Y≤0.45를 만족시키는 수치임)인 왜곡 발광층을 갖는 발광부를 포함하는 화합물 반도체층을 구비하고 있다. 왜곡 발광층의 재질에 AlGaInP를 채용하는 것에 의해, 발광부로부터의 발광 효율 및 응답 속도를 향상할 수 있다. 또한, 왜곡 발광층의 조성을 상기 범위로 규정하는 것에 의해, 655㎚ 이상의 발광 파장을 갖는 발광 다이오드로 할 수 있다.
또한, 본 발명의 발광 다이오드에는, 발광부 상에 왜곡 조정층이 형성되어 있다. 이 왜곡 조정층은, 발광 파장에 대하여 투명하기 때문에, 발광부로부터의 발광을 흡수하지 않고 고출력 및/또는 고효율의 발광 다이오드로 할 수 있다. 또한, 이 왜곡 조정층은, GaAs 기판의 격자 상수보다도 작은 격자 상수를 갖고 있기 때문에, 이 반도체 화합물층의 휘어짐의 발생을 억제할 수 있다. 이에 의해, 왜곡 발광층의 왜곡량의 변동이 저감되기 때문에, 단색성이 우수한 발광 다이오드로 할 수 있다.
따라서, 본 발명에 따르면, 655㎚ 이상의 발광 파장을 갖고, 단색성이 우수함과 함께, 고출력 및/또는 고효율이며 응답 속도가 빠른 발광 다이오드를 제공할 수 있다. 또한, 본 발명에 따르면, 종래의 AlGaAs계의 발광 다이오드와 비교하여, 약 4배 이상의 발광 효율을 갖는 고출력 발광 다이오드를 제공할 수 있다.
또한, 본 발명의 발광 다이오드 램프는, 655㎚ 이상의 발광 파장을 갖고, 단색성이 우수함과 함께, 고출력 및/또는 고효율이며 응답 속도가 빠른 상기 발광 다이오드를 구비하고 있다. 따라서, 식물 육성용의 조명에 적합한 발광 다이오드 램프나 발광 다이오드 램프를 구비하는 조명 장치를 제공할 수 있다.
도 1은 본 발명의 일 실시 형태인 발광 다이오드를 이용한 발광 다이오드 램프의 평면도.
도 2는 본 발명의 일 실시 형태인 발광 다이오드를 이용한 발광 다이오드 램프의, 도 1 중에 나타내는 A-A’선을 따른 단면 모식도.
도 3은 본 발명의 일 실시 형태인 발광 다이오드의 평면도.
도 4는 본 발명의 일 실시 형태인 발광 다이오드의, 도 3 중에 나타내는 B-B’선을 따른 단면 모식도.
도 5는 본 발명의 일 실시 형태인 발광 다이오드의 발광부의 구성을 설명하기 위한 확대 단면도.
도 6은 본 발명의 일 실시 형태인 발광 다이오드를 구성하는 왜곡 조정층의 왜곡을 완화하는 메카니즘을 설명하기 위한 도면.
도 7은 본 발명의 일 실시 형태인 발광 다이오드에 이용하는 에피택셜 웨이퍼의 단면 모식도.
도 8은 본 발명의 일 실시 형태인 발광 다이오드에 이용하는 접합 웨이퍼의 단면 모식도.
도 9는 본 발명의 실시예의 발광 다이오드 램프의 발광 스펙트럼을 도시하는 도면．
도 10은 본 발명의 일 실시 형태인 조명 장치를 도시하는 사시도.
도 11은 본 발명의 다른 실시 형태인 조명 장치를 도시하는 사시도.
이하, 본 발명을 적용한 일 실시 형태인 발광 다이오드에 대해서, 이것을 이용한 발광 다이오드 램프와 함께 도면을 이용해서 상세하게 설명한다. 또한, 이하의 설명에서 이용하는 도면은, 특징을 알기 쉽게 하기 위해서, 편의상 특징이 되는 부분을 확대해서 나타내고 있는 경우가 있어, 각 구성 요소의 치수 비율 등이 실제와 동일하다고는 할 수 없다.
<발광 다이오드 램프>
도 1 및 도 2는, 본 발명을 적용한 일 실시 형태인 발광 다이오드를 이용한 발광 다이오드 램프를 설명하기 위한 도면으로서, 도 1은 평면도, 도 2는 도 1 중에 나타내는 A-A’선을 따른 단면도이다.
도 1 및 도 2에 도시하는 바와 같이, 본 실시 형태의 발광 다이오드(1)를 이용한 발광 다이오드 램프(41)는, 마운트 기판(42)의 표면에 1 이상의 발광 다이오드(1)가 실장되어 있다. 보다 구체적으로는, 마운트 기판(42)의 표면에는, n전극 단자(43)와 p전극 단자(44)가 설치되어 있다. 또한, 발광 다이오드(1)의 제1 전극인 n형 오믹 전극(4)과 마운트 기판(42)의 n전극 단자(43)가 금선(45)을 이용해서 접속되어 있다(와이어 본딩). 한편, 발광 다이오드(1)의 제2 전극인 p형 오믹 전극(5)과 마운트 기판(42)의 p전극 단자(44)가 금선(46)을 이용해서 접속되어 있다. 또한, 도 2에 도시하는 바와 같이, 발광 다이오드(1)의 n형 및 p형 오믹 전극(4, 5)이 설치된 면의 반대측의 면에는, 제3 전극(6)이 설치되어 있고, 이 제3 전극(6)에 의해 발광 다이오드(1)가 n전극 단자(43) 상에 접속되어 마운트 기판(42)에 고정되어 있다. 여기서, n형 오믹 전극(4)과 제3 전극(6)은, n극 전극 단자(43)에 의해 등전위 또는 대략 등전위로 되도록 전기적으로 접속되어 있다. 그리고, 마운트 기판(42)의 발광 다이오드(1)가 실장된 표면은, 일반적인 에폭시 수지(47)에 의해 밀봉되어 있다.
<발광 다이오드>
도 3 및 도 4는, 본 발명을 적용한 일 실시 형태인 발광 다이오드를 설명하기 위한 도면으로서, 도 3은 평면도, 도 4는 도 3 중에 나타내는 B-B’선을 따른 단면도이다. 도 3 및 도 4에 도시하는 바와 같이, 본 실시 형태의 발광 다이오드(1)는, 화합물 반도체층(2)과 기능성 기판(3)이 접합된 발광 다이오드이다. 그리고, 발광 다이오드(1)는, 주된 광 취출면에 설치된 n형 오믹 전극(제1 전극)(4) 및 p형 오믹 전극(제2 전극)(5)과, 기능성 기판(3)의 화합물 반도체층(2)과의 접합면과 반대측에 설치된 제3 전극(6)을 구비해서 개략적으로 구성되어 있다. 또한, 본 실시 형태에 있어서의 주된 광 취출면이란, 화합물 반도체층(2)에 있어서, 기능성 기판(3)을 부착한 면의 반대측의 면이다.
화합물 반도체층(에피택셜 성장층이라고도 함)(2)은, 도 4에 도시하는 바와 같이, pn 접합형의 발광부(7)와, 왜곡 조정층(8)이 순차적으로 적층된 구조를 갖고 있다. 이 화합물 반도체층(2)의 구조에는, 공지의 기능층을 적절히 부가할 수 있다. 예를 들면, 오믹(Ohmic) 전극의 접촉 저항을 낮추기 위한 컨택트층, 소자 구동 전류를 발광부의 전반에 평면적으로 확산시키기 위한 전류 확산층, 반대로 소자 구동 전류가 통류하는 영역을 제한하기 위한 전류 저지층이나 전류 협착층 등 공지의 층 구조를 설치할 수 있다. 또한, 화합물 반도체층(2)은, GaAs 기판 상에 에피택셜 성장시켜 형성된 것인 것이 바람직하다.
발광부(7)는, 도 4에 도시하는 바와 같이, 왜곡 조정층(8) 상에, 적어도 p형의 하부 클래드층(9), 발광층(10) 및 n형의 상부 클래드층(11)이 순차적으로 적층되어 구성되어 있다. 즉, 발광부(7)는, 방사 재결합을 가져오는 캐리어(담체;carrier) 및 발광을 발광층(10)에 「폐쇄하기」 위해서, 발광층(10)의 하측 및 상측에 대치해서 배치된 하부 클래드(clad)층(9) 및 상부 클래드층(11)을 포함하는, 소위, 더블 헤테로(약칭:DH) 구조로 하는 것이 고강도의 발광을 얻는 데에 있어서 바람직하다.
발광층(10)은, 도 5에 도시하는 바와 같이, 발광 다이오드(LED)의 발광 파장을 제어하기 위해서, 웰 구조를 구성하는 것이 바람직하다. 즉, 발광층(10)은, 왜곡 발광층(웰층, 또는 웰(well)층이라고도 함)(12)을 양단에 갖는, 왜곡 발광층(12)과 배리어층(장벽층이라고도 함)(13)의 다층 구조인 것이 바람직하다.
발광층(10)의 층 두께는, 0.02∼2㎛의 범위인 것이 바람직하다. 또한, 발광층(10)의 전도형은 특별히 한정되는 것이 아니라, 언도프, p형 및 n형의 어느 것이나 선택할 수 있다. 발광 효율을 높이기 위해서는, 결정성이 양호한 언도프 또는 3×1017cm-3 미만의 캐리어 농도로 하는 것이 바람직하다.
왜곡 발광층(12)은, (AlXGa1 -X)YIn1 -YP(여기서, X 및 Y는, 각각 0≤X≤1 및 0<Y≤1을 만족시키는 수치임)의 조성을 갖고 있다. 상기 X는, 0.1 이하인 것이 바람직하고, 0인 것이 보다 바람직하다. 또한, 상기 Y는, 0.37∼0.46의 범위가 바람직하고, 0.39∼0.45의 범위가 보다 바람직하다. 왜곡 발광층(12)의 재질을 상기 범위로 규정하는 것에 의해, 발광 파장을 655∼675㎚의 범위로 할 수 있다. 그러나, 이 경우에 왜곡 발광층(12)은, 그 이외의 구조 부분과 격자 상수가 상이한 구성으로 되고, 화합물 반도체층(2)에 왜곡이 발생한다. 이 때문에, 결정 결함의 발생이라고 하는 폐해가 발생할 우려가 있다.
왜곡 발광층(12)의 층 두께는, 8∼30㎚의 범위가 적합하다. 여기서, 왜곡 발광층(12)의 층 두께가 약 6㎚ 미만의 박막인 경우에서는, 웰 구조의 양자 효과에 의해 발광 파장이 짧아지고, 원하는 655㎚ 이상이 얻어지지 않게 된다. 따라서, 왜곡 발광층(12)의 층 두께는, 층 두께의 변동을 가미해서 양자 효과가 발현되지 않는 8㎚ 이상인 것이 바람직하다. 또한, 층 두께의 제어의 용이함을 고려하면, 10㎚ 이상이 적합하다. 한편, 왜곡 발광층(12)의 층 두께가 30㎚을 초과하면, 왜곡량이 지나치게 커지기 때문에, 결정 결함이나 표면의 이상이 발생하기 쉬워지기 때문에 바람직하지 못하다.
배리어층(13)은, (AlXGa1 -X)YIn1 -YP(0≤X≤1, 0<Y≤1)의 조성을 갖고 있다. 상기 X는, 0.3∼0.7의 범위가 바람직하고, 0.4∼0.6의 범위가 보다 바람직하다. 또한, 상기 Y는, 0.48∼0.52의 범위가 바람직하고, 0.49∼0.51의 범위가 보다 바람직하다. 또한, 배리어층(13)의 격자 상수는, GaAs 기판과 동등 또는 작게 할 수 있다.
배리어층(13)의 층 두께는, 왜곡 발광층(12)의 층 두께보다도 두꺼운 것이 바람직하다. 이에 의해, 왜곡 발광층(12)의 발광 효율을 높게 할 수 있다. 또한, 배리어층(13)에 의해 발광 효율을 최적화함과 함께 왜곡 발광층(12)에 발생한 왜곡을 완화할 필요가 있다． 따라서, 배리어층(13)은, 적어도, 15㎚ 이상의 층 두께로 하는 것이 바람직하고, 20㎚ 이상의 층 두께가 보다 바람직하다. 한편, 배리어층(13)의 층 두께가, 50㎚을 초과하면 발광 파장의 파장에 가까워져, 광의 간섭, 브래그 반사 등, 광학적인 영향이 생긴다. 따라서, 배리어층(13)은, 50㎚ 이하의 층 두께로 하는 것이 바람직하고, 40㎚ 이하의 층 두께가 보다 바람직하다.
상술한 바와 같이, 왜곡 발광층(12)의 층 두께가 얇고, 배리어층(13)의 층 두께가 두꺼운 쪽이, 왜곡 발광층(12)의 왜곡을 배리어층(13)에 의해 흡수함과 함께, 왜곡 발광층(12)에 결정 결함이 발생하기 어렵다.
왜곡 발광층(12)과 배리어층(13)의 다층 구조에 있어서, 왜곡 발광층(12)과 배리어층(13)을 교대로 적층하는 쌍의 수는 특별히 한정되는 것은 아니지만, 8쌍 이상 40쌍 이하인 것이 바람직하다. 즉, 발광층(10)에는, 왜곡 발광층(12)이 8∼40층 포함되어 있는 것이 바람직하다. 여기서, 발광층(10)의 발광 효율이 적절한 범위로서는, 왜곡 발광층(12)이 8층 이상이다. 한편, 왜곡 발광층(12) 및 배리어층(13)은, 캐리어 농도가 낮기 때문에, 많은 쌍으로 하면 순방향 전압(VF)이 증대한다. 이 때문에, 40쌍 이하인 것이 바람직하고, 30쌍 이하인 것이 보다 바람직하다. 또한, 왜곡 발광층(12)이 갖는 왜곡은, 에피택셜 성장 기판과 발광부(7)의 격자 상수가 다르기 때문에, 발광층(10) 중에 발생하는 스트레스이다. 이 때문에, 왜곡 발광층(12)과 배리어층(13)을 교대로 적층하는 쌍의 수, 즉, 발광층(10)에 포함되는 왜곡 발광층(12)의 층의 수가 상기 범위를 초과하면, 발광층(10)이 왜곡에 완전히 견딜 수 없어 결정 결함이 발생하고, 표면 상태의 악화나 발광 효율 저하 등의 문제가 발생한다.
발광층(10)(발광부(7))은, 왜곡 발광층(12)의 재질을 상기 범위로 규정하는 것에 의해, 그 발광 스펙트럼의 피크 발광 파장이 655∼675㎚의 범위인 것이 바람직하고, 660∼670㎚의 범위인 것이 보다 바람직하다. 상기 범위의 발광 파장은, 식물 육성(광합성)용의 광원에 적합한 발광 파장의 하나이며, 광합성에 대하여 반응 효율이 높기 때문이다.
한편,700㎚ 이상의 장파장 영역의 광을 이용하면, 식물의 육성을 억제하는 반응이 일어나기 때문에, 장파장역의 광량은 적은 쪽이 바람직하다. 따라서, 효율적으로 식물 육성하기 위해서는, 광합성 반응에 대하여 최적인 655∼675㎚의 파장 영역의 광이 강하고, 700㎚ 이상의 초파장 영역의 광을 포함하지 않는 적색 광원이 가장 바람직하다.
또한, 상기의 바람직한 적색 광원으로 하기 위해서는, 반값폭은, 좁을 필요가 있다. 한편, 파장 변동이 커질 가능성이 있는 양자화 조건에 가까우면 반값폭이 좁아지기 때문에, 결과적으로 발광 스펙트럼의 반값폭이, 10∼40㎚의 범위인 것이 바람직하다. 또한, 상기 발광 스펙트럼의 발광 파장 700㎚에 있어서의 발광 강도가, 상기 피크 발광 파장에 있어서의 발광 강도의 10% 미만인 것이 바람직하다. 또한, 발광층(10)의 응답 속도(상승 시간:Tr)가 100㎱ 이하인 것이 바람직하다.
이러한 특성의 발광층(10)을 갖는 발광 다이오드(1)는, 식물 육성의 광합성의 촉진에 사용하는 조명(발광 다이오드 램프나 발광 다이오드 램프를 구비한 조명 장치)으로서 적합하게 이용할 수 있다.
또한, 조명 장치란, 배선이나 쓰루홀 등이 형성된 기판과, 기판 표면에 부착된 복수의 발광 다이오드 램프와, 오목자 형상의 단면 형상을 갖고, 오목부 내측의 저부에 발광 다이오드 램프가 부착되도록 구성된 리플렉터 또는 셰이드를 적어도 구비한 조명 장치를 말한다.
「조명 장치의 일례」
도 10에, 본 실시 형태의 조명 장치의 일례를 사시도로 나타낸다.
도 10에 도시하는 조명 장치(100)는, 회로 기판(200)과, 회로 기판(200)에 실장된 발광 다이오드 램프(41)와, 회로 기판(200) 상에 설치된 리플렉터(400)로 개략적으로 구성되어 있다.
회로 기판(200)은, 알루미늄으로 이루어지는 기판 본체와, 상기 기판 본체 상에 적층된 절연층과, 상기 절연층 상에 형성된 Cu 등의 도체로 이루어지는 배선 패턴으로 개략적으로 구성되어 있다. 또한, 이 회로 기판(200)은, 그 1변(200a) 측이 리플렉터(400)로부터 돌출되어 있고, 이에 의해 회로 기판(200)의 표면의 일부가 노출되어 있다.
또한, 상기 배선 패턴은, 한 쌍의 취출 전극 패턴과, 상기한 각 취출 전극 패턴의 일단측으로부터 회로 기판(200)의 대략 중앙을 향해서 연장하는 6개의 단자 전극 패턴으로 구성되어 있다. 상기한 각 단자 전극 패턴에는, 3개의 발광 다이오드 램프(41)가 각각 접속되어 있고, 이에 의해 각 발광 다이오드 램프(41)가 서로 병렬로 접속되어 있다. 또한, 상기한 각 취출 전극 패턴의 타단측은, 회로 기판(200)의 1변(200a) 측으로 연장해서 노출되어 있고, 이 노출 부분이 외부 단자(230c)로 되어 있다.
다음에 발광 다이오드 램프(41)는, 도 10에 도시하는 바와 같이, 본 실시 형태의 예에서는 전부 3개의 발광 다이오드 램프(41)가 회로 기판(200)의 대략 중앙에 실장되어 있고, 각 발광 다이오드 램프(41)는 등간격을 두고 일직선상에 배치되어 있다. 발광 다이오드 램프(41)의 플러스 전극 및 마이너스 전극은, 상기 단자 전극 패턴에 전기적으로 접속되어 있다.
다음으로, 리플렉터(400)는, 도 10에 도시하는 바와 같이, 예를 들면 알루미늄 또는 알루미늄 합금으로 이루어지는 대략 입방체 형상의 리플렉터 본체(410)에, 반사면(420)이 설치되어 개략적으로 구성되어 있다.
반사면(420)은, 도 10에 도시하는 바와 같이, 한 쌍의 반회전 포물면(420a)과, 반회전 포물면(420a)끼리의 사이에 배치된 포물 기둥면(420b)으로 구성되어 있다.
또한, 리플렉터 본체(410)의 두께는, 환언하면 광의 출사 방향을 따르는 반사면(420)의 높이는, 발광 다이오드 램프(41)의 사이즈 및 발광 다이오드 램프(41)끼리의 간격에 의해 적절히 설정된지만, 예를 들면 5.0㎜∼20.0㎜의 범위로 설정하는 것이 바람직하다.
「조명 장치의 다른 예」
도 11에는, 본 실시 형태의 조명 장치의 다른 예를 사시도로 나타낸다.
도 11에 도시하는 조명 장치(101)는, 회로 기판(102)과, 회로 기판(102)에 실장된 발광 다이오드 램프(41)와, 회로 기판(102) 상에 설치된 리플렉터(104)로 개략적으로 구성되어 있다. 본 예의 조명 장치(101)에는, 10열×3열의 합계 30개의 반사면(142)을 갖는 리플렉터(104)가 구비되어 있다. 그리고, 각 반사면(142)의 내측에는, 하나의 반사면에 대해서 3개의 발광 다이오드 램프(41)가 구비되어 있다. 조명 장치(101) 전체에서는 합계 90개의 발광 다이오드 램프(41)가 구비되어 있다.
반사면(142)의 상세한 형상은, 앞의 조명 장치(100)의 경우와 거의 마찬가지이며, 한 쌍의 반회전 포물면과, 이 반회전 포물면끼리의 사이에 배치된 포물 기둥면으로 구성되어 있다.
또한, 발광층(10)의 구성은, 상기 특성을 충족하도록 조성, 층 두께, 및 층수를 적절히 선택할 수 있다.
하부 클래드층(9) 및 상부 클래드층(11)은, 도 4에 도시하는 바와 같이, 발광층(10)의 하면 및 상면에 각각 설치되어 있다. 구체적으로는, 발광층(10)의 하면에 하부 클래드층(9)이 형성되고, 발광층(10)의 상면에 상부 클래드층(11)이 형성되어 있다.
하부 클래드층(9) 및 상부 클래드층(11)의 재질로서는, 발광층(10)의 왜곡 발광층(12)보다도 밴드갭이 큰 재질이 바람직하고, 배리어층(13)보다도 밴드갭이 큰 재질이 보다 바람직하다. 상기 재질로서는, 예를 들면, AlXGa1 - XAs의 조성을 갖는 화합물이나, (AlXGa1-X)YIn1-YP(여기서, X 및 Y는, 각각 0≤X≤1 및 0<Y≤1을 만족시키는 수치임)의 조성을 갖는 화합물을 들 수 있다. 상기 X의 값은, 하한값이 0.3 이상인 것이 바람직하고, 0.5 이상인 것이 보다 바람직하다. 또한, 상기 Y의 값은, 0.48∼0.52의 범위가 바람직하고, 0.49∼0.51의 범위가 보다 바람직하다.
하부 클래드층(9)과 상부 클래드층(11)은, 극성이 상이하게 구성되어 있다. 또한, 하부 클래드층(9) 및 상부 클래드층(11)의 캐리어 농도 및 두께는, 공지의 적합한 범위로 할 수 있고, 발광층(10)의 발광 효율이 높아지도록 조건을 최적화하는 것이 바람직하다. 또한, 하부 클래드층(9) 및 상부 클래드층(11)의 조성을 제어함으로써, 화합물 반도체층(2)의 휘어짐을 저감시킬 수 있다.
구체적으로, 하부 클래드층(9)으로서는, 예를 들면, Mg를 도프한 p형의 (AlXGa1 -X)YIn1-YP(여기서, X 및 Y는, 각각 0.3≤X≤1 및 0<Y≤1을 만족시키는 수치임)의 조성을 갖는 반도체 재료를 이용하는 것이 바람직하다. 또한, 캐리어 농도는 2×1017∼2×1018cm-3의 범위가 바람직하고, 층 두께는 0.5∼5㎛의 범위가 바람직하다.
한편, 상부 클래드층(11)으로서는, 예를 들면, Si를 도프한 n형의 (AlXGa1 -X)YIn1 -YP(여기서, X 및 Y는, 각각 0.3≤X≤1 및 0<Y≤1을 만족시키는 수치임)의 조성을 갖는 반도체 재료를 이용하는 것이 바람직하다. 또한, 캐리어 농도는 1×1017∼1×1018cm-3의 범위가 바람직하고, 층 두께는 0.5∼2㎛의 범위가 바람직하다. 또한, 하부 클래드층(9) 및 상부 클래드층(11)의 극성은, 화합물 반도체층(2)의 소자 구조를 고려해서 선택할 수 있다.
또한, 하부 클래드층(9)과 발광층(10) 사이, 발광층(10)과 상부 클래드층(11) 사이 및 상부 클래드층(11)과 왜곡 조정층(8) 사이에, 양쪽 층간에 있어서의 밴드(band) 불연속성을 완만하게 변화시키기 위한 중간층을 설치해도 된다. 이 경우, 각 중간층은, 상기 양층의 중간의 금지대폭을 갖는 반도체 재료로 각각 구성하는 것이 바람직하다.
또한, 발광부(7)의 구성층의 상방에는, 오믹(Ohmic) 전극의 접촉 저항을 낮추기 위한 컨택트층, 소자 구동 전류를 발광부의 전반에 평면적으로 확산시키기 위한 전류 확산층, 반대로 소자 구동 전류가 통류하는 영역을 제한하기 위한 전류 저지층이나 전류 협착층 등 공지의 층 구조를 설치할 수 있다.
왜곡 조정층(8)은, 도 4에 도시하는 바와 같이, 발광부(7)의 아래쪽에 형성되어 있다. 이 왜곡 조정층(8)은, GaAs 기판 상에 화합물 반도체층(2)을 에피택셜 성장시킬 때에, 왜곡 발광층(12)에 의해 생긴 왜곡을 완화시키기 위해서 형성된 것이다.
또한, 왜곡 조정층(8)은, 발광부(7)(발광층(10))로부터의 발광 파장에 대하여 투명하다.
또한, 왜곡 조정층(8)은, 왜곡 발광층(12) 및 배리어층(13)의 격자 상수보다도 작은 격자 상수를 갖고 있다. 또한, 왜곡 조정층(8)은, 화합물 반도체층(2)의 형성(에피택셜 성장에 의한 형성)에 이용한 GaAs 기판의 격자 상수보다도 작은 격자 상수를 갖고 있다. 보다 구체적으로는, 후술하는 조성으로부터 얻어지는 왜곡 조정층(8)의 격자 상수를 A, 배리어층(13)의 격자 상수를 B, 왜곡 발광층(12)의 격자 상수를 C로 한 경우에, 각 격자 상수는, A<B<C의 관계를 갖고 있다.
왜곡 조정층(8)으로서는, (AlXGa1 -X)YIn1 - YP(여기서, X 및 Y는, 각각 0≤X≤1 및 0.6≤Y≤1을 만족시키는 수치임)의 조성을 갖는 재료를 적용할 수 있다. 상기 X는, 화합물 반도체층(2)의 소자 구조에도 의하지만, Al 농도가 낮은 재료가 화학적으로 안정하기 때문에, 0.5 이하인 것이 바람직하고, 0인 것이 보다 바람직하다. 또한, 상기 Y의 하한값은, 0.6 이상인 것이 바람직하다. 여기서, 발광층(10)(왜곡 발광층(12))이 갖는 왜곡량이 동일한 경우를 비교하면, 상기 Y의 값이 작은 쪽이 왜곡 조정층(8)의 왜곡 조정 효과가 작아진다. 이 때문에, 왜곡 조정층(8)의 층 두께를 두껍게 할 필요가 생겨, 왜곡 조정층(8)의 성막 시의 성장 시간과 코스트가 상승하기 때문에, 상기 Y의 값은 0.6 이상인 것이 바람직하고, 0.8 이상인 것이 보다 바람직하다.
또한, 왜곡 조정층(8)으로서는, 발광 파장에 대하여 투명하고, AlXGa1 - XAs1 - YPY(여기서, X 및 Y는, 각각 0≤X≤1 및 0.6≤Y≤1을 만족시키는 수치임)의 조성을 갖는 III-V속 반도체 재료도 적합하게 이용할 수 있다. 상기 조성을 갖는 왜곡 조정층(8)에서는, Y의 값에 따라 격자 상수가 변화한다. 상기 Y의 값이 큰 쪽이, 격자 상수가 작아진다. 또한, 발광 파장에 대한 투명도는, 상기 X 및 Y의 값의 쌍방에 관련되기 때문에, 투명한 재료로 되도록 X 및 Y의 값을 선택하면 된다.
또한, 왜곡 조정층(8)으로서, GaP, 바람직하게는, 예를 들면 Mg 도프한 p형의 GaP를 이용하는 것이 바람직하다. 이 GaP는, 조성의 조정이 불필요함과 함께 왜곡 조정 효과가 크기 때문에, 생산성 및 안정성의 면으로부터도 왜곡 조정층(8)의 재료로서 가장 적합하다．
왜곡 조정층(8)은, 화합물 반도체층(2)을 에피택셜 성장시킬 때에 이용한 기판인 GaAs 기판의 격자 상수보다도 작은 격자 상수를 갖고 있기 때문에, 왜곡 발광층(12)이 포함하는 왜곡량의 변동을 완화하는 기능을 갖추고 있다. 이 때문에, 왜곡 조정층(8)을 설치함으로써, 발광 파장 등의 특성의 균일화, 크랙 발생 등의 결정 결함의 발생 방지의 효과가 있다. 여기서, 왜곡 조정층(8)의 층 두께는, 0.5∼20㎛의 범위인 것이 바람직하고, 3∼15㎛의 범위인 것이 보다 바람직하다. 층 두께가 0.5㎛ 미만이면, 왜곡 발광층(12)의 왜곡량의 변동을 완화하는 데에 충분하지 않고, 층 두께가 20㎛을 초과하면 성장 시간이 길어져, 제조 코스트가 증가하기 때문에 바람직하지 못하다.
이와 같이, 왜곡 조정층(8)의 조성을 제어함으로써, 화합물 반도체층(2)의 휘어짐을 저감할 수 있기 때문에, 면내 파장 분포가 작은 발광 다이오드(1)의 제작이 가능하다. 또한, 본 실시 형태와 같이, 기능성 기판(3)과 화합물 반도체층(2)의 접합을 행하는 구조를 갖는 경우에도, 화합물 반도체층(2)의 휘어짐이 큰 경우에는 균열 등의 문제가 생기기 때문에, 화합물 반도체층(2)의 휘어짐을 작게 하는 것이 바람직하다.
다음으로, 왜곡 조정층(8)이, 화합물 반도체층(2)의 왜곡을 완화하는 메카니즘(왜곡 조정층(8)과, 화합물 반도체층(2)의 격자 상수의 관계)에 대해서, 도 6을 참조하면서 설명한다.
도 6에 도시하는 바와 같이, 왜곡 조정층(8)의 격자 상수는, 기준으로 되는 GaAs 기판의 격자 상수보다 작은 측에 있다. 이 상태를 -(마이너스) 왜곡이라고 한다. 이것에 대하여, 발광층(10)에 있어서의 왜곡 발광층(12)의 격자 상수는, 기준으로 되는 GaAs 기판의 격자 상수보다도 큰 측에 있다. 이것을 +(플러스) 왜곡이라고 한다. 본 발명에서는, 왜곡 조정층(8)에 기인하는 -왜곡의 존재가, 발광 파장을 장파장화하기 위해서 왜곡 발광층(12)에 도입이 필요한 +왜곡의 변동을 작게 하는 효과가 있다는 것을 발견하였다. 상술한 바와 같이, 왜곡 발광층(12)의 발광 파장은, 왜곡 발광층(12)의 층 두께, 조성 및 왜곡량에 의해 결정된다. 이와 같이, 왜곡 발광층(12)의 발광 파장에 영향을 주는 요소가 많기 때문에, 각 요소의 변동의 상승 효과에 의해 파장의 변동이 커지기 쉬운 경향이 있다.
예를 들면, 왜곡 발광층(12)의 층 두께는 30㎚ 이하의 박막이 바람직하지만, 얇은 막이기 때문에 층 두께를 균일하게 제어하는 것은 곤란하다. 그리고, 층 두께와 도입되는 왜곡량에는 상관이 있기 때문에, 왜곡 발광층(12)의 층 두께가 변동되는 것에 의해 도입되는 왜곡량도 변동되고, 결과적으로 왜곡 발광층(12)의 발광 파장이 변동된다. 그래서, 화합물 반도체층(2)을 형성할 때에, +왜곡을 갖는 왜곡 발광층(12)을 포함하는 발광부(7)의 상방(도 4에서는, 발광부(7)의 하방으로 됨)에 왜곡 조정층(8)을 형성함으로써, 이 왜곡 조정층(8)이 갖는 -왜곡이, 왜곡 발광층(12)의 층 두께의 변동에 의해 +측으로 크게 어긋난 왜곡을 -측으로 끌어당겨, 왜곡 발광층(12)의 왜곡량의 변동이 작아지는 것을 발견하였다. 이 왜곡 조정층(8)의 효과는, 왜곡 발광층(12)의 왜곡량의 변동의 원인이 왜곡 발광층(12)의 조성의 변동에 의한 경우에도 마찬가지이다.
그런데, 왜곡 조정층(8)이 없는 종래의 발광 다이오드에서는, 발광 파장 등의 특성의 변동이 크기 때문에, 요구된 품질을 만족시킬 수 없었다. 이것에 대하여, 본 실시 형태의 발광 다이오드(1)에서는, 발광부(7)의 아래쪽에 왜곡 조정층(8)을 형성한 소자 구조로 하고 있다． 이에 의해, 장파장화를 행하기 위해 필요한 왜곡 발광층(12)의 왜곡량이 발광층(10) 내에 있어서 균일화되어, 발광 파장 및 출력의 특성의 변동이 작아진다. 또한, 화합물 반도체층(2)의 표면 상태도 개선된다.
기능성 기판(3)은, 도 4에 도시하는 바와 같이, 화합물 반도체층(2)을 구성하는 왜곡 조정층(8) 측에 접합되어 있다. 이 기능성 기판(3)은, 발광부(7)를 기계적으로 지지하는 데에 충분한 강도를 갖고, 또한, 발광부(7)로부터 출사되는 발광을 투과할 수 있는 금지대폭이 넓고, 발광층(10)으로부터의 발광 파장에 대하여 광학적으로 투명한 재료로 구성된다. 예를 들면, 인화 갈륨(GaP), 비소화 알루미늄·갈륨(AlGaAs), 질화 갈륨(GaN) 등의 III-V족 화합물 반도체 결정체, 황화아연(ZnS)이나 셀레늄화 아연(ZnSe) 등의 II-VI족 화합물 반도체 결정체, 혹은 육방정 혹은 입방정의 탄화규소(SiC) 등의 IV족 반도체 결정체, 글래스 혹은 사파이어 등의 절연 기판으로 구성할 수 있고, GaP 등이 바람직하다.
한편, 접합면에 반사율이 높은 표면을 갖는 기능성 기판도 선택할 수 있다. 예를 들면, 표면에 은, 금, 구리, 혹은 알루미늄 등의 금속 기판 또는 합금 기판이나, 반도체에 금속 미러 구조를 형성한 복합 기판 등도 선택할 수 있다. 접합에 의한 왜곡의 영향이 없는 왜곡 조정층과 동일한 재질로부터 선택하는 것이 가장 바람직하다.
기능성 기판(3)은, 발광부(7)를 기계적으로 충분한 강도로 지지하기 위해서, 예를 들면 약 50㎛ 이상의 두께로 하는 것이 바람직하다. 또한, 화합물 반도체층(2)에 접합한 후에 기능성 기판(3)에의 기계적인 가공을 실시하기 쉽게 하기 위해서, 약 300㎛의 두께를 초과하지 않는 것으로 하는 것이 바람직하다. 즉, 기능성 기판(3)은, 약 50㎛ 이상 약 300㎛ 이하의 두께를 갖는 n형 GaP 기판으로 구성하는 것이 최적이다.
또한, 도 4에 도시하는 바와 같이, 기능성 기판(3)의 측면은, 화합물 반도체층(2)에 가까운 측에 있어서 주된 광 취출면에 대하여 대략 수직인 수직면(3a)으로 되어 있고, 화합물 반도체층(2)에서 먼 측에 있어서 주된 광 취출면에 대하여 내측으로 경사진 경사면(3b)으로 되어 있다. 이에 의해, 발광층(10)으로부터 기능성 기판(3) 측으로 방출된 광을 효율적으로 외부로 취출할 수 있다. 또한, 발광층(10)으로부터 기능성 기판(3) 측으로 방출된 광 중, 일부는 수직면(3a)에서 반사되어 경사면(3b)에서 취출할 수 있다. 한편, 경사면(3b)에서 반사된 광은 수직면(3a)에서 취출할 수 있다. 이와 같이, 수직면(3a)과 경사면(3b)의 상승 효과에 의해, 광의 취출 효율을 높일 수 있다.
또한, 본 실시 형태에서는, 도 4에 도시하는 바와 같이, 경사면(3b)과 발광면에 대해 평행한 면이 이루는 각도α를, 55도∼80도의 범위 내로 하는 것이 바람직하다. 이러한 범위로 함으로써, 기능성 기판(3)의 저부에서 반사된 광을 효율적으로 외부로 취출할 수 있다.
또한, 수직면(3a)의 폭(두께 방향)을, 30㎛∼100㎛의 범위 내로 하는 것이 바람직하다. 수직면(3a)의 폭을 상기 범위 내로 함으로써, 기능성 기판(3)의 저부에서 반사된 광을 수직면(3a)에 있어서 효율적으로 발광면으로 되돌려보낼 수 있고, 나아가서는, 주된 광 취출면으로부터 방출시키는 것이 가능하게 된다． 이 때문에, 발광 다이오드(1)의 발광 효율을 높일 수 있다.
또한, 기능성 기판(3)의 경사면(3b)은, 조면화되는 것이 바람직하다. 경사면(3b)이 조면화되는 것에 의해, 이 경사면(3b)에서의 광 취출 효율을 높이는 효과가 얻어진다. 즉, 경사면(3b)을 조면화하는 것에 의해, 경사면(3b)에서의 전반사를 억제하여, 광 취출 효율을 높일 수 있다.
화합물 반도체층(2)과 기능성 기판(3)의 접합 계면은, 고저항층이 되는 경우가 있다. 즉, 화합물 반도체층(2)과 기능성 기판(3) 사이에는, 도시 생략의 고저항층이 형성되어 있을 경우가 있다. 이 고저항층은, 기능성 기판(3)보다도 높은 저항값을 나타내고, 고저항층이 형성되어 있을 경우에는 화합물 반도체층(2)의 왜곡 조정층(8) 측으로부터 기능성 기판(3) 측으로의 역방향의 전류를 저감하는 기능을 갖고 있다. 또한, 기능성 기판(3) 측으로부터 왜곡 조정층(8) 측으로 부주의하게 인가되는 역방향의 전압에 대하여 내전압성을 발휘하는 접합 구조를 구성하고 있지만, 그 항복 전압은, pn 접합형의 발광부(7)의 역방향 전압보다 낮은 값이 되도록 구성하는 것이 바람직하다.
n형 오믹 전극(4) 및 p형 오믹 전극(5)은, 발광 다이오드(1)의 주된 광 취출면에 설치된 저저항의 오믹 접촉 전극이다. 여기서, n형 오믹 전극(4)은, 상부 클래드층(11)의 상방에 설치되어 있고, 예를 들면, AuGe, Ni 합금/Au로 이루어지는 합금을 이용할 수 있다. 한편, p형 오믹 전극(5)은, 도 4에 도시하는 바와 같이, 노출시킨 왜곡 조정층(8)의 표면에 AuBe/Au로 이루어지는 합금을 이용할 수 있다.
여기서, 본 실시 형태의 발광 다이오드(1)에서는, 제2 전극으로서 p형 오믹 전극(5)을, 왜곡 조정층(8) 상에 형성하는 것이 바람직하다. 이러한 구성으로 함으로써, 작동 전압을 낮출 수 있다. 또한, p형 오믹 전극(5)을 p형 GaP로 이루어지는 왜곡 조정층(8) 상에 형성하는 것에 의해, 양호한 오믹 컨택트가 얻어지기 때문에, 작동 전압을 낮출 수 있다.
또한, 본 실시 형태에서는, 제1 전극의 극성을 n형으로 하고, 제2 전극의 극성을 p형으로 하는 것이 바람직하다. 이러한 구성으로 함으로써, 발광 다이오드(1)의 고휘도화를 달성할 수 있다. 한편, 제1 전극을 p형으로 하면, 전류 확산이 나빠져, 휘도의 저하를 초래한다. 이것에 대하여, 제1 전극을 n형으로 함으로써, 전류 확산이 좋아져, 발광 다이오드(1)의 고휘도화를 달성할 수 있다.
본 실시 형태의 발광 다이오드(1)에서는, 도 3에 도시하는 바와 같이, n형 오믹 전극(4)과 p형 오믹 전극(5)이 대각의 위치가 되도록 배치하는 것이 바람직하다. 또한, p형 오믹 전극(5)의 주위를, 화합물 반도체층(2)으로 둘러싼 구성으로 하는 것이 가장 바람직하다. 이러한 구성으로 함으로써, 작동 전압을 낮출 수 있다. 또한, p형 오믹 전극(5)의 사방을 n형 오믹 전극(4)으로 둘러싸는 것에 의해, 전류가 사방에 흐르기 쉬워져, 그 결과 작동 전압이 저하한다.
또한, 본 실시 형태의 발광 다이오드(1)에서는, 도 3에 도시하는 바와 같이, n형 오믹 전극(4)을, 벌집형, 격자형상 등 메쉬로 하는 것이 바람직하다. 이러한 구성으로 함으로써, 신뢰성을 향상시킬 수 있다. 또한, 격자 형상으로 함으로써, 발광층(10)에 균일하게 전류를 주입할 수 있고, 그 결과, 신뢰성을 향상시킬 수 있다. 또한, 본 실시 형태의 발광 다이오드(1)에서는, n형 오믹 전극(4)을, 패드 형상의 전극(패드 전극)과 폭 10㎛ 이하의 선 형상의 전극(선 형상 전극)으로 구성하는 것이 바람직하다. 이러한 구성으로 함으로써, 고휘도화를 도모할 수 있다. 또한, 선 형상 전극의 폭을 좁게 하는 것에 의해, 광 취출면의 개구 면적을 높일 수 있어, 고휘도화를 달성할 수 있다.
제3 전극(6)은, 도 4에 도시하는 바와 같이, 기능성 기판(3)의 저면에 설치되어 있고, 고휘도화, 도통성 및 실장 공정의 안정화를 향상시키는 기능을 갖고 있다. 제3 전극(6)의 재질은, 특별히 한정되는 것은 아니지만, 예를 들면, 반사율이 높은 은(Ag) 페이스트를 이용할 수 있다. 또한, 제3 전극(6)에는, 예를 들면 반사층, 배리어층 및 접속층으로 이루어지는 적층 구조체를 이용할 수 있다. 상기 반사층으로서는, 반사율이 높은 금속, 예를 들면, 은, 금, 알루미늄, 백금 및 이들 금속의 합금을 이용할 수 있다. 또한, 기능성 기판(3)과 반사층 사이에, 예를 들면, 산화 인듐 주석(ITO) 및 산화 인듐 아연(IZO) 등의 투명 도전막으로 이루어지는 산화막을 형성할 수 있다. 또한, 배리어층으로서는, 예를 들면, 텅스텐, 몰리브덴, 티탄, 백금, 크롬, 또는 탄탈 등의 고융점 금속을 이용할 수 있다. 또한, 접속층으로서는, 예를 들면, AuSn, AuGe, 또는 AuSi 등의 저융점의 공정 금속을 이용할 수 있다.
또한, 제3 전극(6)은, 오믹 전극이어도 쇼트키 전극이어도 되지만, 제3 전극(6)이 기능성 기판(3)의 저면에 오믹 전극을 형성하면, 발광층(10)으로부터의 광을 흡수하게 되기 때문에, 쇼트키 전극인 것이 바람직하다. 제3 전극(6)의 두께는 특별히 한정되는 것은 아니지만, 0.2∼5㎛의 범위가 바람직하고, 1∼3㎛의 범위가 보다 바람직하고, 1.5∼2.5㎛의 범위가 특히 바람직하다. 여기서, 제3 전극(6)의 두께가 0.2㎛ 미만이면 고도의 막 두께 제어 기술이 필요하기 때문에 바람직하지 못하다. 또한, 제3 전극(6)의 두께가 5㎛을 초과하면 패턴 형성하기 어렵고, 고비용이기 때문에 바람직하지 못하다. 한편, 제3 전극(6)의 두께가 상기 범위이면다라고, 품질의 안정성과 코스트의 양립이 가능하기 때문에 바람직하다.
<발광 다이오드의 제조 방법>
다음으로, 본 실시 형태의 발광 다이오드(1)의 제조 방법에 대해서 설명한다. 도 7은, 본 실시 형태의 발광 다이오드(1)에 이용하는 에피택셜 웨이퍼의 단면도이다. 또한, 도 8은, 본 실시 형태의 발광 다이오드(1)에 이용하는 접합 웨이퍼의 단면도이다.
(화합물 반도체층의 형성 공정)
우선, 도 7에 도시하는 바와 같이, 화합물 반도체층(2)을 제작한다. 화합물 반도체층(2)은, GaAs 기판(14) 상에, GaAs로 이루어지는 완충층(15), 선택 에칭에 이용하기 위해서 설치된 에칭 스톱층(도시 생략), Si를 도프한 n형의 AlGaInP로 이루어지는 컨택트층(16), n형의 상부 클래드층(11), 발광층(10), p형의 하부 클래드층(9) 및 Mg 도프한 p형 GaP로 이루어지는 왜곡 조정층(8)을 순차적으로 적층해서 제작한다.
GaAs 기판(14)으로서는, 공지의 제법으로 제작된 시판품의 단결정 기판을 사용할 수 있다. GaAs 기판(14)의 에피택셜 성장시키는 표면은, 평활한 것이 바람직하다. GaAs 기판(14)의 표면의 면방위는, 에피택셜 성장하기 쉽고, 양산되어 있는 (100)면 및 (100)으로부터 ±20°이내로 오프하고 있는 것이, 품질의 안정성의 면으로부터 바람직하다. 또한, GaAs 기판(14)의 면방위의 범위가, (100)방향으로부터 (0-1-1) 방향으로 15°오프 ±5°인 것이 보다 바람직하다.
GaAs 기판(14)의 전위 밀도는, 화합물 반도체층(2)의 결정성을 좋게 하기 위해서 낮은 쪽이 바람직하다. 구체적으로는, 예를 들면, 10,000개 cm-2 이하, 바람직하게는, 1,000개 cm-2 이하인 것이 적합하다.
GaAs 기판(14)은, n형이어도 p형이어도 된다. GaAs 기판(14)의 캐리어 농도는, 원하는 전기 전도도와 소자 구조로부터 적절히 선택할 수 있다. 예를 들면, GaAs 기판(14)이 실리콘 도프의 n형인 경우에는, 캐리어 농도가 1×1017∼5×1018cm-3의 범위인 것이 바람직하다. 이것에 대하여, GaAs 기판(14)이 아연을 도프한 p형인 경우에는, 캐리어 농도 2×1018∼5×1019cm-3의 범위인 것이 바람직하다.
GaAs 기판(14)의 두께는, 기판의 사이즈에 따라서 적절한 범위가 있다. GaAs 기판(14)의 두께가 적절한 범위보다도 얇으면, 화합물 반도체층(2)의 제조 프로세스 중에 균열될 우려가 있다. 한편, GaAs 기판(14)의 두께가 적절한 범위보다도 두꺼우면 재료 코스트가 증가한다. 이 때문에, GaAs 기판(14)의 기판 사이즈가 큰 경우, 예를 들면, 직경 75㎜인 경우에는, 핸들링 시의 균열을 방지하기 위해서 250∼500㎛의 두께가 바람직하다. 마찬가지로, 직경 50㎜의 경우에는, 200∼400㎛의 두께가 바람직하고, 직경 100㎜의 경우에는, 350∼600㎛의 두께가 바람직하다.
이와 같이, GaAs 기판(14)의 기판 사이즈에 따라서 기판의 두께를 두껍게 하는 것에 의해, 왜곡 발광층(12)에 기인하는 화합물 반도체층(2)의 휘어짐을 저감할 수 있다. 이에 의해, 에피택셜 성장 중의 온도 분포가 균일하게 되기 때문에, 발광층(10)의 면 내의 파장 분포를 작게 할 수 있다. 또한, GaAs 기판(14)의 형상은, 특히 원형에 한정되지 않고, 직사각형 등이어도 된다.
완충층(buffer)(15)은, 반도체 기판(14)과 발광부(7)의 구성층의 격자 미스매치를 완화하기 위해서 형성되어 있다. 이 때문에, 기판의 품질이나 에피택셜 성장 조건을 선택하면, 완충층(15)은, 반드시 필요한 것은 아니다. 또한, 완충층(15)의 재질은, 에피택셜 성장시키는 기판과 동일한 재질로 하는 것이 바람직하다. 따라서, 본 실시 형태에서는, 완충층(15)에는, GaAs 기판(14)과 마찬가지로 GaAs를 이용하는 것이 바람직하다. 또한, 완충층(15)에는, 결함의 전파를 저감하기 위해서 GaAs 기판(14)과 상이한 재질으로 이루어지는 다층막을 이용할 수도 있다. 완충층(15)의 두께는, 0.1㎛ 이상으로 하는 것이 바람직하고, 0.2㎛ 이상으로 하는 것이 보다 바람직하다.
컨택트층(16)은, 전극과의 접촉 저항을 저하시키기 위해서 형성되어 있다. 컨택트층(16)의 재질은, 왜곡 발광층(12)보다 밴드갭이 큰 재질인 것이 바람직하고, AlXGa1 - XAs, 또는 (AlXGa1 -X)YIn1 -YP(여기서, X 및 Y는, 각각 0≤X≤1 및 0<Y≤1을 만족시키는 수치임)의 조성을 갖는 재질이 적합하다. 또한, 컨택트층(16)의 캐리어 농도의 하한값은, 전극과의 접촉 저항을 저하시키기 위해서 5×1017cm-3 이상인 것이 바람직하고, 1×1018cm-3 이상이 보다 바람직하다. 캐리어 농도의 상한값은, 결정성의 저하가 일어나기 쉬워지는 2×1019cm-3 이하가 바람직하다. 컨택트층(16)의 두께는, 0.5㎛ 이상이 바람직하고, 1㎛ 이상이 최적이다. 컨택트층(16)의 두께의 상한값은 특별히 한정 되어 있지는 않지만, 에피택셜 성장에 따른 코스트를 적정 범위로 하기 위해서, 5㎛ 이하로 하는 것이 바람직하다.
본 실시 형태에서는, 분자선 에피택셜법(MBE)이나 감압 유기 금속 화학 기상 퇴적법(MOCVD법) 등의 공지의 성장 방법을 적용할 수 있다. 그중에서도, 양산성이 우수한 MOCVD법을 적용하는 것이 바람직하다. 구체적으로는, 화합물 반도체층(2)의 에피택셜 성장에 사용하는 GaAs 기판(14)은, 성장 전에 세정 공정이나 열처리 등의 전처리를 실시하여, 표면의 오염이나 자연 산화막을 제거하는 것이 바람직하다. 상기 화합물 반도체층(2)을 구성하는 각 층은, 직경 50∼150㎜의 GaAs 기판(14)을 MOCVD 장치 내에 8매 이상 세트하고, 동시에 에피택셜 성장시켜 적층할 수 있다. 또한, MOCVD 장치로서는, 자 공전형, 또는 고속 회전형 등의 시판 중인 대형 장치를 적용할 수 있다.
상기 화합물 반도체층(2)의 각 층을 에피택셜 성장할 때, III족 구성 원소의 원료로서는, 예를 들면, 트리메틸 알루미늄((CH3)3Al), 트리메틸 갈륨((CH3)3Ga) 및 트리메틸 인듐((CH3)3In) 등을 이용할 수 있다. 또한, Mg의 도핑 원료로서는, 예를 들면, 비스시클로펜타디에닐 마그네슘(bis-(C5H5)2Mg) 등을 이용할 수 있다. 또한, Si의 도핑 원료로서는, 예를 들면, 디실란(Si2H6) 등을 이용할 수 있다. 또한, V족 구성 원소의 원료로서는, 포스핀(PH3), 또는 아루신(AsH3) 등을 이용할 수 있다. 또한, 각 층의 성장 온도로서는, 왜곡 조정층(8)으로서 p형 GaP를 이용하는 경우에는, 720∼770℃를 적용할 수 있고, 그 밖의 각 층에서는 600∼700℃를 적용할 수 있다. 또한, 각 층의 캐리어 농도, 층 두께 및 온도 조건 등은 적절히 선택할 수 있다.
이와 같이 하여 제조한 화합물 반도체층(2)은, 왜곡 발광층(12)을 갖는데도 불구하고 결정 결함이 적은 양호한 표면 상태를 갖는다. 또한, 화합물 반도체층(2)은, 소자 구조에 대응해서 연마 등의 표면 가공이 실시되어도 된다.
(투명 기판의 접합 공정)
다음으로, 화합물 반도체층(2)과 기능성 기판(3)을 접합한다. 화합물 반도체층(2)과 기능성 기판(3)의 접합은, 우선, 화합물 반도체층(2)을 구성하는 왜곡 조정층(8)의 표면을 연마하여, 경면 가공한다. 다음으로, 이 경면 연마한 왜곡 조정층(8)의 표면에 부착하는 기능성 기판(3)을 준비한다.
또한, 이 기능성 기판(3)의 표면은, 왜곡 조정층(8)에 접합시키기 이전에 경면으로 연마한다. 다음으로, 일반의 반도체 재료 부착 장치에, 화합물 반도체층(2)과 기능성 기판(3)을 반입하고, 진공 중에서 경면 연마한 쌍방의 표면에 전자를 충돌시켜 중성(뉴트럴)화한 Ar 빔을 조사한다. 그 후, 진공을 유지한 부착 장치 내에서 쌍방의 표면을 서로 겹쳐서 하중을 가함으로써, 실온에서 접합할 수 있다(도 8 참조).
(제1 및 제2 전극의 형성 공정)
다음으로, 제1 전극인 n형 오믹 전극(4) 및 제2 전극인 p형 오믹 전극(5)을 형성한다. n형 오믹 전극(4) 및 p형 오믹 전극(5)의 형성은, 우선, 기능성 기판(3)과 접합한 화합물 반도체층(2)으로부터, GaAs 기판(14) 및 완충층(15)을 암모니아계 에천트에 의해 선택적으로 제거한다. 다음으로, 노출된 컨택트층(16)의 표면에 n형 오믹 전극(4)을 형성한다. 구체적으로는, 예를 들면, AuGe, 또는 Ni 합금/Pt/Au를 임의의 두께가 되도록 진공증착법에 의해 적층한 후, 일반적인 포토리소그래피법을 이용해서 패터닝을 행하여 n형 오믹 전극(4)의 형상을 형성한다.
다음으로, 컨택트층(16), 상부 클래드층(11), 발광층(10) 및 하부 클래드층(9)의 일부의 영역을 선택적으로 제거해서 왜곡 조정층(8)을 노출시키고, 이 노출된 왜곡 조정층(8)의 표면에 p형 오믹 전극(5)을 형성한다. 구체적으로는, 예를 들면, AuBe/Au를 임의의 두께가 되도록 진공증착법에 의해 적층한 후, 일반적인 포토리소그래피법을 이용해서 패터닝을 행하여 p형 오믹 전극(5)의 형상을 형성한다. 그 후, 예를 들면 400∼500℃, 5∼20분간의 조건에서 열처리를 행하여 합금화하는 것에 의해, 저저항의 n형 오믹 전극(4) 및 p형 오믹 전극(5)을 형성할 수 있다.
(제3 전극의 형성 공정)
다음으로, 기능성 기판(3)의 화합물 반도체층(2)과의 접합면과 반대측에 제3 전극(6)을 형성한다. 제3 전극(6)으로서 은 페이스트를 이용하는 경우에는, 기능성 기판의 표면에 은 페이스트를 도포한다. 또한, 제3 전극으로서 적층 구조체를 이용하는 경우에는, 구체적으로는, 예를 들면 기능성 기판(3)의 표면에 스퍼터법에 의해 산화막으로서 투명 도전막인 ITO막을 0.1㎛ 성막한 후에, 은 합금막을 0.1㎛ 성막해서 반사층을 형성한다. 다음으로, 이 반사층 상에 배리어층으로서 예를 들면 텅스텐을 0.1㎛ 성막한다. 다음으로, 이 배리어층 상에 Aμ를 0.5㎛, AuSn(공정:융점 283℃)을 1㎛ 및 Au를 0.1㎛ 순차적으로 성막해서 접속층을 형성한다. 그리고, 통상의 포토리소그래피법에 의해, 임의의 형상으로 패터닝해서 제3 전극(6)을 형성한다. 또한, 기능성 기판(3)과 제3 전극(6)은, 광 흡수가 적은 쇼트키 접촉이다.
(투명 기판의 가공 공정)
다음으로, 기능성 기판(3)의 형상을 가공한다. 기능성 기판(3)의 가공은, 우선, 제3 전극(6)을 형성하지 않고 있는 표면에 V자 형상의 홈 형성을 행한다. 이 때, V자 형상의 홈의 제3 전극(6) 측의 내측면이 발광면에 대해 평행한 면과 이루는 각도α를 갖는 경사면(3b)이 된다. 다음으로, 화합물 반도체층(2) 측으로부터 소정의 간격으로 다이싱을 행하여 칩화한다. 또한, 칩화 시의 다이싱에 의해 기능성 기판(3)의 수직면(3a)이 형성된다.
경사면(3b)의 형성 방법으로서는, 특별히 한정되는 것이 아니라, 웨트 에칭, 드라이 에칭, 스크라이브법, 레이저 가공 등의 종래 방법을 적절히 조합해서 이용할 수 있지만, 형상의 제어성 및 생산성이 높은 다이싱법을 적용하는 것이 가장 바람직하다. 다이싱법을 적용하는 것에 의해, 제조 수율을 향상할 수 있다.
또한, 수직면(3a)의 형성 방법은, 특별히 한정되는 것은 아니지만, 스크라이브 브레이크법 또는 다이싱법으로 형성하는 것이 바람직하다. 스크라이브 브레이크법을 채용하는 것에 의해, 제조 코스트를 저하시킬 수 있다. 즉, 칩 분리 시에 절단 마진을 설정할 필요 없이, 수많은 발광 다이오드를 제조할 수 있기 때문에 제조 코스트를 낮출 수 있다. 한편, 다이싱법에서는, 수직면(3a)으로부터의 광 취출 효율이 높아져, 고휘도화를 달성할 수 있다.
마지막으로, 다이싱에 의한 파쇄층 및 오염을 필요에 따라서 황산-과산화수소 혼합액 등으로 에칭 제거한다. 이와 같이 하여 발광 다이오드(1)를 제조할 수 있다.
<발광 다이오드 램프의 제조 방법>
다음으로, 상기 발광 다이오드(1)를 이용한 발광 다이오드 램프(41)의 제조 방법, 즉, 발광 다이오드(1)의 실장 방법에 대해서 설명한다.
도 1 및 도 2에 도시하는 바와 같이, 마운트 기판(42)의 표면에 소정의 수량의 발광 다이오드(1)를 실장한다. 발광 다이오드(1)의 실장은, 우선, 마운트 기판(42)과 발광 다이오드(1)의 위치 정렬을 행하고, 마운트 기판(42)의 표면의 소정의 위치에 발광 다이오드(1)를 배치한다. 다음으로, 제3 전극(6)을 구성하는 접속층과 마운트 기판(42)의 표면에 설치된 n전극 단자(43)를 공정 금속 접합(공정 금속 다이본드)한다. 이에 의해, 발광 다이오드(1)가 마운트 기판(42)의 표면에 고정된다. 다음으로, 발광 다이오드(1)의 n형 오믹 전극(4)과 마운트 기판(42)의 n전극 단자(43)를 금선(45)을 이용해서 접속한다(와이어 본딩). 다음으로, 발광 다이오드(1)의 p형 오믹 전극(5)과 마운트 기판(42)의 p전극 단자(44)를 금선(46)을 이용해서 접속한다. 마지막으로, 마운트 기판(42)의 발광 다이오드(1)가 실장된 표면을, 일반적인 에폭시 수지(47)에 의해 밀봉한다. 이와 같이 하여, 발광 다이오드(1)를 이용한 발광 다이오드 램프(41)를 제조한다.
이상과 같은 구성을 갖는 발광 다이오드 램프(41)에 대하여, n전극 단자(43) 및 p전극 단자(44)에 전압을 부가한 경우에 대해서 설명한다.
우선, 발광 다이오드 램프(41)에 순방향의 전압이 인가된 경우에 대해서 설명한다.
순방향의 전압이 인가된 경우에 순방향 전류는, 우선, 양극에 접속된 p형 전극 단자(44)로부터 금선(46)을 거쳐서 p형 오믹 전극(5)에 유통한다. 다음으로, p형 오믹 전극(5)으로부터 왜곡 조정층(8), 하부 클래드층(9), 발광층(10), 상부 클래드층(11) 및 n형 오믹 전극(4)에 순차적으로 유통한다. 다음으로, n형 오믹 전극(4)으로부터 금선(45)을 거쳐서 음극에 접속된 n형 전극 단자(43)에 유통한다. 또한, 발광 다이오드(1)에는 고저항층이 형성되어 있기 때문에, 순방향 전류는, 왜곡 조정층(8)으로부터 n형 GaP 기판으로 이루어지는 기능성 기판(3)에 유통하지 않는다． 이와 같이, 순방향 전류가 흐를 때에, 발광층(10)으로부터 발광한다. 또한, 발광층(10)으로부터 발광한 광은, 주된 광 취출면으로부터 방출된다. 한편, 발광층(10)으로부터 기능성 기판(3) 측으로 방출된 광은, 기능성 기판(3)의 형상 및 제3 전극(6)에 의해 반사되기 때문에, 주된 광 취출면으로부터 방출된다. 따라서, 발광 다이오드 램프(41)(발광 다이오드(1))의 고휘도화를 달성할 수 있다(도 2 및 도 4를 참조).
또한, 발광 다이오드 램프(41)의 발광 스펙트럼은, 발광층(10)의 조성이 조정되어 있기 때문에, 피크 발광 파장이 655∼675㎚의 범위가 된다. 또한, 왜곡 조정층(8)에 의해 왜곡 발광층(12)의 왜곡량의 발광층(10) 내에서의 변동이 억제되어 있기 때문에, 발광 스펙트럼의 반값폭이, 10∼40㎚의 범위가 된다. 또한, 발광 파장 700㎚에 있어서의 발광 강도가, 피크 발광 파장에 있어서의 발광 강도의 10% 미만이 된다. 따라서, 발광 다이오드(1)를 이용해서 제작한 발광 다이오드 램프(41)는, 식물 육성의 광합성의 촉진에 사용하는 조명으로서 적합하게 이용할 수 있다.
이상 설명한 바와 같이, 본 실시 형태의 발광 다이오드(1)는, 조성식이 (AlXGa1 -X)YIn1-YP(여기서, X 및 Y는, 각각 0≤X≤0.1 및 0.39≤Y≤0.45를 만족시키는 수치임)인 왜곡 발광층(12)을 갖는 발광부(7)를 포함하는 화합물 반도체층(2)을 구비하고 있다. 왜곡 발광층(12)의 재질에 AlGaInP를 채용하는 것에 의해, 발광부(7)로부터의 발광 효율 및 응답 속도를 향상할 수 있다. 또한, 왜곡 발광층(12)의 조성을 상기 범위로 규정하는 것에 의해, 655㎚ 이상의 발광 파장을 갖는 발광 다이오드(1)를 제조할 수 있다.
또한, 본 실시 형태의 발광 다이오드(1)에는, 발광부(7) 상에 왜곡 조정층(8)이 형성되어 있다. 이 왜곡 조정층(8)은, 발광 파장에 대하여 투명하기 때문에, 발광부(7)로부터의 발광을 흡수하지 않고 고출력 및/또는 고효율의 발광 다이오드(1)를 제조할 수 있다. 또한, 이 왜곡 조정층(8)은, GaAs 기판(14)의 격자 상수보다도 작은 격자 상수를 갖고 있기 때문에, 이 반도체 화합물층(2)의 휘어짐의 발생을 억제할 수 있다. 이에 의해, 왜곡 발광층(12)의 왜곡량의 발광층(10) 내에서의 변동이 저감되기 때문에, 단색성이 우수한 발광 다이오드(1)를 제조할 수 있다.
따라서, 본 실시 형태에 따르면, 655㎚ 이상의 발광 파장을 갖고, 단색성이 우수함과 함께, 고출력 및/또는 고효율이며 응답 속도가 빠른 발광 다이오드(1)를 제공할 수 있다. 또한, 본 실시 형태에 따르면, 종래의 AlGaAs계의 발광 다이오드와 비교하여, 약 4배 이상의 발광 효율을 갖는 고출력 발광 다이오드(1)를 제공할 수 있다.
또한, 본 실시 형태의 발광 다이오드 램프(41)는, 655㎚ 이상의 발광 파장을 갖고, 단색성이 우수함과 함께, 고출력 및/또는 고효율이며 응답 속도가 빠른 상기 발광 다이오드(1)를 구비하고 있다. 이 때문에, 식물 육성용의 조명에 적합한 발광 다이오드 램프(41)를 제공할 수 있다.
<실시예>
이하, 본 발명의 효과를, 실시예를 이용해서 구체적으로 설명한다. 또한, 본 발명은 이들의 실시예에 한정되는 것은 아니다.
본 실시예에서는, 본 발명에 따른 발광 다이오드를 제작한 예를 구체적으로 설명한다. 또한, 본 실시예에서 제작한 발광 다이오드는, AlGaInP 발광부를 갖는 적색 발광 다이오드이다. 본 실시예에서는, GaAs 기판 상에 성장시킨 화합물 반도체층과 GaP로 이루어지는 기능성 기판을 접합시켜 발광 다이오드를 제작하였다. 그리고, 특성평가를 위해 발광 다이오드 칩을 기판 상에 실장한 발광 다이오드 램프를 제작하였다.
(실시예 1)
실시예 1의 발광 다이오드는, 우선, Si를 도프한 n형의 GaAs 단결정으로 이루어지는 GaAs 기판 상에, 화합물 반도체층을 순차적으로 적층해서 에피택셜 웨이퍼를 제작하였다.
GaAs 기판은, (100)면으로부터 (0-1-1) 방향으로 15° 기울어진 면을 성장면으로 하고, 캐리어 농도를 2×1018cm-3으로 하였다. 또한, GaAs 기판의 층 두께는, 약 0.5㎛으로 하였다. 화합물 반도체층이란, Si를 도프한 GaAs로 이루어지는 n형의 완충층, Si를 도프한 (Al0 .7Ga0 .3)0.5In0 .5P로 이루어지는 n형의 컨택트층, Si를 도프한 (Al0.7Ga0.3)0.5In0.5P로 이루어지는 n형의 상부 클래드층, 언도프의 Ga0.44In0.56P/(Al0.53Ga0.47)0.5In0.5P의 쌍으로 이루어지는 왜곡 발광층/배리어층, Mg를 도프한 (Al0 .7Ga0 .3)0.5In0 .5P로 이루어지는 p형의 하부 클래드층, (Al0 .5Ga0 .5)0.5In0 .5P로 이루어지는 박막의 중간층 및 Mg 도프한 p형 GaP로 이루어지는 왜곡 조정층이다.
본 실시예에서는, 감압 유기 금속 화학 기상 퇴적 장치법(MOCVD 장치)을 이용하여, 직경 76㎜ 및 두께 350㎛의 GaAs 기판에 화합물 반도체층을 에피택셜 성장시켜, 에피택셜 웨이퍼를 형성하였다. 에피택셜 성장층을 성장시킬 때, III족 구성 원소의 원료로서는, 트리메틸 알루미늄((CH3)3Al), 트리메틸 갈륨((CH3)3Ga) 및 트리메틸 듐((CH3)3In)을 사용하였다. 또한, Mg의 도핑 원료로서, 비스시클로펜타디에닐 마그네슘(bis-(C5H5)2Mg)을 사용하였다. 또한, Si의 도핑 원료로서, 디실란(Si2H6)을 사용하였다. 또한,V족 구성 원소의 원료로서, 포스핀(PH3) 및 아루신(AsH3)을 사용하였다. 또한, 각 층의 성장 온도로서는, p형 GaP로 이루어지는 왜곡 조정층은, 750℃; 및 그 밖의 각 층에 대해서는 700℃로였다.
GaAs로 이루어지는 완충층은, 캐리어 농도를 약 2×1018cm-3, 층 두께를 약 0.5㎛으로 하였다. 컨택트층은, 캐리어 농도를 약 2×1018cm-3, 층 두께를 약 3.5㎛으로 하였다. 상부 클래드층은, 캐리어 농도를 약 1×1018cm-3, 층 두께를 약 0.5㎛으로 하였다. 왜곡 발광층은, 언도프이고 층 두께가 약 17㎚인 Ga0 .44In0 .56P로 하고, 배리어층은 언도프이고 층 두께가 약 19㎚인 (Al0 .53Ga0 .47)0.5In0 .5P로 하였다. 또한, 왜곡 발광층과 배리어층을 교대로 22쌍 적층하였다. 하부 클래드층은, 캐리어 농도를 약 8×1017cm-3, 층 두께를 약 0.5㎛으로 하였다. 중간층은, 캐리어 농도를 약 8×1017cm-3, 층 두께를 약 0.05㎛으로 하였다. GaP로 이루어지는 왜곡 조정층은, 캐리어 농도를 약 3×1018cm-3, 층 두께를 약 9㎛으로 하였다.
다음으로, 왜곡 조정층을 표면으로부터 약 1㎛의 깊이에 이르는 영역까지 연마하고, 경면 가공하였다. 이 경면 가공에 의해, 왜곡 조정층의 표면의 거칠기를 0.18㎚으로 하였다. 한편, 상기한 왜곡 조정층의 경면 연마한 표면에 부착하는 n형 GaP로 이루어지는 기능성 기판을 준비하였다. 이 부착용의 기능성 기판에는, 캐리어 농도가 약 2×1017cm-3이 되도록 Si를 첨가하고, 면방위를 (111)로 한 단결정을 이용하였다. 또한, 기능성 기판의 직경은 76㎜이고, 두께는 250㎛이었다. 이 기능성 기판의 표면은, 왜곡 조정층에 접합시키기 이전에 경면으로 연마하고, 평방 평균 평방근값(rms)으로써 0.12㎚으로 마무리해 두었다.
다음으로, 일반의 반도체 재료 부착 장치에, 상기한 기능성 기판 및 왜곡 조정층을 갖는 에피택셜 웨이퍼를 반입하고, 3×10-5Pa가 될 때까지 장치 내를 진공으로 배기하였다.
다음으로, 기능성 기판 및 왜곡 조정층의 쌍방의 표면에, 전자를 충돌시켜 중성(뉴트럴)화한 Ar 빔을 3분간에 걸쳐 조사하였다. 그 후, 진공에 유지한 부착 장치 내에서, 기능성 기판 및 왜곡 조정층의 표면을 서로 겹치고, 각각의 표면에서의 압력이 50g/㎠가 되도록 하중을 가하고, 쌍방을 실온에서 접합하였다. 이와 같이 하여 접합 웨이퍼를 형성하였다.
다음으로, 상기 접합 웨이퍼로부터, GaAs 기판 및 GaAs 완충층을 암모니아계 에천트에 의해 선택적으로 제거하였다. 다음으로, 컨택트층의 표면에 제1 전극으로서, AuGe, Ni 합금을 두께가 0.5㎛, Pt를 0.2㎛, Au를 1㎛로 되도록 진공증착법에 의해 성막하였다. 그 후, 일반적인 포토리소그래피법을 이용해서 패터닝을 실시하고, 제1 전극으로서 n형 오믹 전극을 형성하였다. 다음으로, GaAs 기판을 제거한 면인 광 취출면의 표면에 조면화 처리를 실시하였다.
다음으로, 제2 전극으로서 p형 오믹 전극을 형성하는 영역의 에피택셜층을 선택적으로 제거하고, 왜곡 조정층을 노출시켰다. 이 노출된 왜곡 조정층의 표면에, AuBe를 0.2㎛, Au를 1㎛으로 되도록 진공증착법으로 p형 오믹 전극을 형성하였다. 그 후, 450℃에서 10분간 열처리를 행하여 합금화하고, 저저항의 p형 및 n형 오믹 전극을 형성하였다.
다음으로, 기능성 기판의 이면에 두께 0.2㎛의 Au, 두께 0.2㎛의 Pt 및 두께 1.2㎛의 AuSn의 접속용의 제3 전극을 형성하였다.
다음으로, 다이싱 소우를 이용하여, 기능성 기판의 이면으로부터, 제3 전극을 형성하고 있지 않은 영역을 경사면의 각도α가 70°가 됨과 함께 수직면의 두께가 80㎛이 되도록 V자 형상의 홈 형성을 행하였다． 다음으로, 화합물 반도체층 측으로부터 다이싱 소우를 이용하여 350㎛ 간격으로 절단하고, 칩화하였다. 다가싱에 의한 파쇄층 및 오염을 황산-과산화수소 혼합액으로 에칭 제거하여, 실시예 1의 발광 다이오드를 제작하였다.
상기한 바와 같이 해서 제작한 실시예 1의 발광 다이오드 칩을, 마운트 기판 상에 실장한 발광 다이오드 램프를 100개 조립하였다. 이 발광 다이오드 램프는, 상기 발광 다이오드 칩을 마운트 기판 상에, 공정 다이본더로, 가열 접속해서 지지(마운트) 하고, 상기 발광 다이오드의 n형 오믹 전극과 마운트 기판의 표면에 설치한 n전극 단자를 금선으로 와이어 본딩하고, p형 오믹 전극과 p전극 단자를 금선으로 와이어 본딩한 후, 일반적인 에폭시 수지로 밀봉해서 제작하였다.
이 발광 다이오드(발광 다이오드 램프)의 특성을 평가한 결과를 표 1에 나타낸다. 표 1에 나타내는 바와 같이, n형 및 p형 오믹 전극 사이에 전류를 흘린 결과, 피크 파장 660㎚으로 하는 적색광이 출사되었다．순방향으로 20밀리암페어(㎃)의 전류를 통류했을 때의 순방향 전압(Vf)은, 화합물 반도체층을 구성하는 왜곡 조정층과 기능성 기판의 접합 계면에서의 저항의 낮음 및 각 오믹 전극의 양호한 오믹 특성을 반영하여, 약 2.0볼트(V)이었다. 순방향 전류를 20㎃로 했을 때의 발광 출력은, 20mW이었다. 조립한 모든 발광 다이오드 칩에 있어서의 피크 파장의 변동(최대-최소)은, 2.1㎚이었다. 발광의 상승의 응답 속도(Tr)는, 70㎱이었다.
실시예 1의 발광 다이오드 램프의 발광 스펙트럼은, 도 9에 도시하는 바와 같이, 반값폭이 18㎚이며, 파장 700㎚에 있어서의 발광 강도가 거의 0이었다.
(실시예 2)
실시예 2의 발광 다이오드는, 실시예 1의 발광 다이오드에 있어서의 왜곡 발광층 및 배리어층의 구성만을 변경한 것이다. 여기서, 실시예 2의 발광 다이오드는, 상기 실시예 1에 있어서의 왜곡 발광층을 언도프이고 층 두께가 약 10㎚인 Ga0 .42In0 .58P로 변경하고, 상기 실시예 1에 있어서의 배리어층을 언도프이고 층 두께가 약 30㎚인 (Al0.53Ga0.47)0.5In0.5P로 변경하고, 왜곡 발광층과 배리어층을 교대로 22쌍 적층하였다.
실시예 2의 발광 다이오드를 실장한 발광 다이오드 램프의 특성을 평가한 결과를 표 1에 나타낸다. 표 1에 나타내는 바와 같이, n형 및 p형 오믹 전극 사이에 전류를 흘린 결과, 피크 파장을 660.5㎚으로 하는 적색광이 출사되었다． 또한, 순방향으로 20밀리암페어(㎃)의 전류를 통류했을 때의 순방향 전압(Vf)은, 약 2.0볼트(V)이었다.
또한, 순방향 전류를 20㎃로 했을 때의 발광 출력은, 18mW이었다. 조립한 모든 발광 다이오드 램프에 있어서의 피크 파장의 변동은, 2.3㎚이었다. 발광의 상승의 응답 속도(Tr)는, 68㎱이었다.
(실시예 3)
실시예 3의 발광 다이오드는, 실시예 2의 발광 다이오드에 있어서의 왜곡 발광층의 구성만을 변경한 것이다. 여기서, 실시예 3의 발광 다이오드는, 상기 실시예 2에 있어서의 왜곡 발광층을 언도프이고 층 두께가 약 15㎚인 Ga0 .41In0 .59P로 변경하였다.
실시예 3의 발광 다이오드를 실장한 발광 다이오드 램프의 특성을 평가한 결과를 표 1에 나타낸다. 표 1에 나타내는 바와 같이, n형 및 p형 오믹 전극 사이에 전류를 흘린 결과, 피크 파장을 668.0㎚으로 하는 적색광이 출사되었다．또한, 순방향으로 20밀리암페어(㎃)의 전류를 통류했을 때의 순방향 전압(Vf)은, 약 2.0볼트(V)이었다.
또한, 순방향 전류를 20㎃로 했을 때의 발광 출력은, 19mW이었다. 조립한 모든 발광 다이오드 램프에 있어서의 피크 파장의 변동은, 2.5㎚이었다. 발광의 상승의 응답 속도(Tr)는, 71㎱이었다.
(실시예 4)
실시예 4의 발광 다이오드는, 실시예 2의 발광 다이오드에 있어서의 왜곡 발광층의 구성만을 변경한 것이다. 여기서, 실시예 4의 발광 다이오드는, 상기 실시예 2에 있어서의 웰층을 언도프이고 층 두께가 약 25㎚인 Ga0 .45In0 .55P로 변경하였다.
실시예 4의 발광 다이오드를 실장한 발광 다이오드 램프의 특성을 평가한 결과를 표 1에 나타낸다. 표 1에 나타내는 바와 같이, n형 및 p형 오믹 전극 사이에 전류를 흘린 결과, 피크 파장을 656.0㎚으로 하는 적색광이 출사되었다． 또한, 순방향으로 20밀리암페어(㎃)의 전류를 통류했을 때의 순방향 전압(Vf)은, 약 2.0볼트(V)이었다.
또한, 순방향 전류를 20㎃로 했을 때의 발광 출력은, 20mW이었다. 조립한 모든 발광 다이오드 램프에 있어서의 피크 파장의 변동은, 2.1㎚이었다. 발광의 상승의 응답 속도(Tr)는, 66㎱이었다.
(실시예 5)
실시예 5의 발광 다이오드는, 실시예 2의 발광 다이오드에 있어서의 왜곡 발광층의 구성만을 변경한 것이다. 여기서, 실시예 5의 발광 다이오드는, 상기 실시예 2에 있어서의 왜곡 발광층을 언도프이고 층 두께가 약 10㎚인 Ga0 .39In0 .61P로 변경하였다.
실시예 5의 발광 다이오드를 실장한 발광 다이오드 램프의 특성을 평가한 결과를 표 1에 나타낸다. 표 1에 나타내는 바와 같이, n형 및 p형 오믹 전극 사이에 전류를 흘린 결과, 피크 파장을 670.0㎚으로 하는 적색광이 출사되었다．또한, 순방향으로 20밀리암페어(㎃)의 전류를 통류했을 때의 순방향 전압(Vf)은, 약 2.0볼트(V)이었다.
또한, 순방향 전류를 20㎃로 했을 때의 발광 출력은, 18mW이었다. 조립한 모든 발광 다이오드 램프에 있어서의 피크 파장의 변동은, 2.9㎚이었다. 발광의 상승의 응답 속도(Tr)는, 65㎱이었다.
(비교예 1)
비교예 1의 발광 다이오드는, 실시예 2의 발광 다이오드에 있어서의 표면층을 왜곡이 없는 층으로 변경한 것이다. 여기서, 비교예 1의 발광 다이오드는, 상기 실시예 2에 있어서의 왜곡 조정층을 (Al0 .7Ga0 .3)0.5In0 .5P층으로 변경하였다.
비교예 1의 발광 다이오드를 실장한 발광 다이오드 램프의 특성을 평가한 결과를 표1에 나타낸다. 표1에 나타내는 바와 같이, n형 및 p형 오믹 전극 사이에 전류를 흘린 결과, 피크 파장을 660㎚으로 하는 적색광이 출사되었다． 또한, 순방향으로 20밀리암페어(㎃)의 전류를 통류했을 때의 순방향 전압(Vf)은, 약 2.1볼트(V)이었다. 또한, 순방향 전류를 20㎃로 했을 때의 발광 출력은, 13mW이었다. 조립한 모든 발광 다이오드 램프에 있어서의 피크 파장의 변동은, 71㎚이었다. 발광의 상승의 응답 속도(Tr)는, 65㎱이었다. 발광 파장의 분포가 커서, 특성을 만족시킬 수 없었다.
(비교예 2)
비교예 2의 발광 다이오드는, 실시예 2의 발광 다이오드에 있어서의 왜곡 발광층의 구성만을 변경한 것이다. 여기서, 비교예 2의 발광 다이오드는, 상기 실시예 2에 있어서의 왜곡 발광층을 언도프이고 층 두께가 약 5㎚인 Ga0 .38In0 .62P로 변경하였다.
비교예 2의 발광 다이오드를 실장한 발광 다이오드 램프의 특성을 평가한 결과를 표 1에 나타낸다. 표 1에 나타내는 바와 같이, n형 및 p형 오믹 전극 사이에 전류를 흘린 결과, 피크 파장을 651.5㎚으로 하는 적색광이 출사되었다． 또한, 순방향으로 20밀리암페어(㎃)의 전류를 통류했을 때의 순방향 전압(Vf)은, 약 2.0볼트(V)이었다.
또한, 순방향 전류를 20㎃로 했을 때의 발광 출력은, 16mW이었다. 조립한 모든 발광 다이오드 램프에 있어서의 피크 파장의 변동은, 5.1㎚이었다. 발광의 상승의 응답 속도(Tr)는, 42㎱이었다. 양자 효과에 의해 발광 파장이 655㎚ 미만으로 되어, 특성을 만족할 수 없었다.
(비교예 3)
비교예 3의 발광 다이오드는, 실시예 2의 발광 다이오드에 있어서의 왜곡 발광층의 구성만을 변경한 것이다. 여기서, 비교예 3의 발광 다이오드는, 상기 실시예 2에 있어서의 왜곡 발광층의 조성을 Ga0 .37In0 .63P로 변경하였다.
비교예 3에서 제작한 에피택셜 웨이퍼에 있어서, p형 GaP로 이루어지는 왜곡 조정층의 표면에는 왜곡 발광층의 조성에 기인하는 결정 결함(해칭)이 발생하고 있었다.
비교예 3의 발광 다이오드를 실장한 발광 다이오드 램프의 특성을 평가한 결과를 표 1에 나타낸다. 표 1에 나타내는 바와 같이, n형 및 p형 오믹 전극 사이에 전류를 흘린 결과, 피크 파장을 677.7㎚으로 하는 적색광이 출사되었다． 또한, 순방향에 20밀리암페어(㎃)의 전류를 통류했을 때의 순방향 전압(Vf)은, 약 2.2볼트(V)이었다.
또한, 순방향 전류를 20㎃로 했을 때의 발광 출력은, 5mW이었다. 조립한 모든 발광 다이오드 램프에 있어서의 피크 파장의 변동은, 3.8㎚이었다. 발광의 상승의 응답 속도(Tr)는, 45㎱이었다. 전술한 왜곡 조정층의 결함의 발생에 의해 발광 출력이 낮아, 특성을 만족할 수 없었다.
(비교예 4)
비교예 4의 발광 다이오드는, 실시예 1의 발광 다이오드에 있어서의 왜곡 발광층의 구성만을 변경한 것이다. 여기서, 비교예 4의 발광 다이오드는, 상기 실시예 1에 있어서의 왜곡 발광층의 조성을 Ga0 .48In0 .52P로 변경하였다.
비교예 4의 발광 다이오드를 실장한 발광 다이오드 램프의 특성을 평가한 결과를 표 1에 나타낸다. 표1에 나타내는 바와 같이, n형 및 p형 오믹 전극 사이에 전류를 흘린 결과, 피크 파장을 647.7㎚으로 하는 적색광이 출사되었다． 또한, 순방향으로 20밀리암페어(㎃)의 전류를 통류했을 때의 순방향 전압(Vf)은, 약 2.0볼트(V)이었다.
또한, 순방향 전류를 20㎃로 했을 때의 발광 출력은, 16mW이었다. 조립한 모든 발광 다이오드 램프에 있어서의 피크 파장의 변동은, 2.7㎚이었다. 발광의 상승의 응답 속도(Tr)는, 62㎱이었다. 발광 파장이 655㎚ 미만으로 되어, 특성을 만족할 수 없었다.
(비교예 5)
비교예 5의 발광 다이오드는, 실시예 2의 발광 다이오드에 있어서의 왜곡 발광층 및 배리어층의 구성만을 변경한 것이다. 여기서, 비교예 5의 발광 다이오드는, 상기 실시예 2에 있어서의 왜곡 발광층을 언도프이고 층 두께가 약 30㎚인 Ga0 .44In0 .56P로 변경하고, 상기 실시예 1에 있어서의 배리어층을 언도프이고 층 두께가 약 30㎚인 (Al0.53Ga0.47)0.5In0.5P로 변경하고, 왜곡 발광층과 배리어층을 교대로 12쌍 적층하였다.
비교예 5에서 제작한 에피택셜 웨이퍼에 있어서, p형 GaP로 이루어지는 왜곡 조정층의 표면에는 왜곡 발광층의 조성에 기인하는 결정 결함(해칭)이 발생하고 있었다.
비교예 5의 발광 다이오드를 실장한 발광 다이오드 램프의 특성을 평가한 결과를 표 1에 나타낸다. 표 1에 나타내는 바와 같이, n형 및 p형 오믹 전극 사이에 전류를 흘린 결과, 피크 파장을 668.9㎚으로 하는 적색광이 출사되었다． 또한, 순방향으로 20밀리암페어(㎃)의 전류를 통류했을 때의 순방향 전압(Vf)은, 약 2.3볼트(V)이었다.
또한, 순방향 전류를 20㎃로 했을 때의 발광 출력은, 3mW이었다. 조립한 모든 발광 다이오드 램프에 있어서의 피크 파장의 변동은, 4.1㎚이었다. 발광의 상승의 응답 속도(Tr)는, 43㎱이었다. 결함의 발생에 의해 발광 출력이 낮아, 특성을 만족할 수 없었다.
(비교예 6)
비교예 6의 발광 다이오드는, 종래 기술인 액체 상태 에피택셜법으로 형성하였다. GaAs 기판에 Al0 .35Ga0 .65As 발광층으로 하는 더블 헤테로 구조의 발광부를 갖는 발광 다이오드으로 변경한 것이다.
비교예 6의 발광 다이오드의 제작은, 구체적으로는, n형의 (100)면의 GaAs 단결정 기판에, Al0 .7Ga0 .3As로 이루어지는 n형의 상부 클래드층을 20㎛, Al0 .35Ga0 .65As로 이루어지는 언도프의 발광층을 2㎛, Al0 .7Ga0 .3As로 이루어지는 p형의 하부 클래드층을 20㎛, 발광 파장에 대하여 투명한 Al0 .6Ga0 .4As로 이루어지는 p형의 후막층을 120㎛으로 되도록 액체 상태 에피택셜 방법에 의해 제작하였다. 이 에피택셜 성장 후에 GaAs 기판을 제거하였다. 다음으로, n형 AlGaAs의 표면에 직경 100㎛의 n형 오믹 전극을 형성하였다. 다음으로, p형 AlGaAs의 이면에 직경 20㎛의 p형 오믹 전극을 80㎛ 간격으로 형성하였다. 다음으로, 다이싱 소우에 의해 350㎛ 간격으로 절단한 후, 파쇄층을 에칭 제거해서 비교예 6의 발광 다이오드 칩을 제작하였다.
비교예 6의 발광 다이오드를 실장한 발광 다이오드 램프의 특성을 평가한 결과를 표 1에 나타낸다. 표 1에 나타내는 바와 같이, n형 및 p형 오믹 전극 사이에 전류를 흘린 결과, 피크 파장을 661.1㎚으로 하는 적색광이 출사되었다． 또한, 순방향으로 20밀리암페어(㎃)의 전류를 통류했을 때의 순방향 전압(Vf)은, 약 1.9볼트(V)이었다.
또한, 순방향 전류를 20㎃로 했을 때의 발광 출력은, 4mW이었다. 조립한 모든 발광 다이오드 램프에 있어서의 피크 파장의 변동은, 6.7㎚이었다. 출력이 낮고, 또한, 응답 속도(Tr)는, 150㎱로, 특성을 만족할 수 없었다.
(조명 장치의 제작)
상기 실시예 1∼5에 기재된 발광 다이오드 램프 중, 상기 실시예 1에 기재된 발광 다이오드 램프를 선택하고, 해당 램프를 일본 특허 공개 2008-16412호 공보에 기재된 내용에 준해서 조명 장치용 리플렉터 내에 고정하고, 복수의 해당 리플렉터를 구비한 조명 장치(전원 배선이나 쓰루홀 등이 형성된 기판 등을 포함함)를 제작하였다. 여기에 일본 특허 공개 2008-16412호 공보를 인용하여, 본 명세서의 일부로 한다.
왜곡 조정층 발광층×
GaxIn(1-x)P		 왜곡 발광 두께㎚ 발광층 수 배리어층 두께㎚ 배리어층 수 표면 결함 VF＠20㎃
V		 출력＠20㎃
V		 피크 파장
㎚		 면내의 피크 파장 편차㎚ 응답 속도(Tr)
㎱
실시예1 GaP 0.44 17 23 19 22 ○ 2.0 20 660.0 2.1 70
실시예2 GaP 0.42 10 21 30 20 ○ 2.0 18 660.5 2.3 68
실시예3 GaP 0.41 15 21 30 20 ○ 2.0 19 668.0 2.5 71
실시예4 GaP 0.45 25 21 30 20 ○ 2.0 20 656.0 2.1 66
실시예5 GaP 0.39 10 21 30 20 ○ 2.0 18 670.0 2.9 65
비교예1 Al0.7GaInP 0.42 10 21 30 20 ○ 2.1 13 660.0 7.1 65
비교예2 GaP 0.38 5 21 30 20 ○ 2.0 16 651.5 5.1 42
비교예3 GaP 0.37 10 21 30 20 × 2.2 5 677.7 3.8 45
비교예4 GaP 0.48 17 23 19 22 ○ 2.0 16 647.7 2.7 62
비교예5 GaP 0.44 30 13 30 12 × 2.3 3 668.9 4.1 43
비교예6 AlGaAs - - - - - ○ 1.9 4 661.1 6.7 150
[산업상의 이용 가능성]
본 발명의 발광 다이오드는 660㎚의 적색, 고효율 발광을 달성하고, 식물 육성 용도의 광원 등, 종래 AlGaAs의 LED에서 얻어지지 않은 고출력 발광 다이오드 제품으로서 이용할 수 있다. 또한, 종래의 AlGaAs 발광층 LED의 고출력품으로서, 대체할 가능성이 있다.
1 : 발광 다이오드
2 : 화합물 반도체층
3 : 기능성 기판
3a : 수직면
3b : 경사면
4 : n형 오믹 전극(제1 전극)
5 : p형 오믹 전극(제2 전극)
6 : 제3 전극
7 : 발광부
8 : 왜곡 조정층
9 : 하부 클래드층
10 : 발광층
11 : 상부 클래드층
12 : 왜곡 발광층
13 : 배리어층
14 : GaAs 기판
15 : 완충층
16 : 컨택트층
41 : 발광 다이오드 램프
42 : 마운트 기판
43 : n전극 단자
44 : p전극 단자
45, 46 : 금선
47 : 에폭시 수지
α : 경사면과 발광면에 대해 평행한 면이 이루는 각도
100, 101 : 조명 장치

Claims (24)

  1. pn 접합형의 발광부와, 상기 발광부에 적층된 왜곡 조정층을 포함하는 화합물 반도체층을 구비하고,
    상기 발광부는, 조성식이 GaYIn1-YP(여기서, Y는 0.39≤Y≤0.45를 만족시키는 수치임)인 왜곡 발광층과, 조성식이 (AlXGa1-X)YIn1-YP(여기서, X 및 Y는, 각각 0.3≤X≤0.7 및 0.48≤Y≤0.52를 만족시키는 수치임)인 배리어층의 적층 구조를 갖고,
    상기 왜곡 발광층과 상기 배리어층은 교대로 적층되며,
    상기 왜곡 조정층은, 발광 파장에 대하여 투명함과 함께 상기 왜곡 발광층 및 상기 배리어층의 격자 상수보다도 작은 격자 상수를 갖고,
    상기 왜곡 발광층이 +왜곡을 가지고, 상기 왜곡 조정층이 -왜곡을 가지며,
    상기 왜곡 조정층의 두께가, 3∼15㎛의 범위이고,
    상기 왜곡 발광층의 두께가, 8∼30㎚의 범위이며,
    상기 왜곡 발광층이 8∼40층 포함되며,
    상기 배리어층의 두께가, 15∼50㎚의 범위이며,
    상기 발광부의 발광 스펙트럼의 피크 발광 파장이, 655∼675㎚의 범위인 것을 특징으로 하는 발광 다이오드.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 발광부는, 상기 왜곡 발광층의 상면 및 하면의 한쪽 또는 양방에 클래드층을 갖고,
    상기 클래드층의 조성식이 (AlXGa1-X)YIn1-YP(여기서, X 및 Y는, 각각 0.5≤X≤1 및 0.48≤Y≤0.52를 만족시키는 수치임)인 것을 특징으로 하는 발광 다이오드.
  7. 제1항에 있어서,
    상기 왜곡 조정층의 조성식이, (AlXGa1-X)YIn1-YP(여기서, X 및 Y는, 각각 0≤X≤1 및 0.6≤Y≤1을 만족시키는 수치임)인 것을 특징으로 하는 발광 다이오드.
  8. 제1항에 있어서,
    상기 왜곡 조정층의 조성식이, AlXGa1-XAs1-YPY(여기서, X 및 Y는, 각각 0≤X≤1 및 0.6≤Y≤1을 만족시키는 수치임)인 것을 특징으로 하는 발광 다이오드.
  9. 제1항에 있어서,
    상기 왜곡 조정층의 재질이, GaP인 것을 특징으로 하는 발광 다이오드.
  10. 삭제
  11. 제1항에 있어서,
    상기 화합물 반도체층의 광 취출면의 반대측의 면에, 상기 화합물 반도체층을 지지하는 지지 기판이 접합되어 있는 것을 특징으로 하는 발광 다이오드.
  12. 제11항에 있어서,
    상기 기판이, 투명한 것을 특징으로 하는 발광 다이오드.
  13. 제11항에 있어서,
    상기 기판의 재질이 GaP인 것을 특징으로 하는 발광 다이오드.
  14. 제11항에 있어서,
    상기 기판의 측면이, 상기 화합물 반도체층에 가까운 측에 있어서 상기 광 취출면에 대하여 수직인 수직면과, 상기 화합물 반도체층에서 먼 측에 있어서 상기 광 취출면에 대하여 내측으로 경사진 경사면을 갖는 것을 특징으로 하는 발광 다이오드.
  15. 제11항에 있어서,
    상기 화합물 반도체층의 상기 광 취출면측에 설치된 제1 및 제2 전극과,
    상기 기판의 이면에 설치되어, 상기 발광 다이오드를 다른 소자에 접속시키는 접속용의 제3 전극을 더 구비하는 것을 특징으로 하는 발광 다이오드.
  16. 제15항에 있어서,
    상기 제1 및 제2 전극이 오믹 전극인 것을 특징으로 하는 발광 다이오드.
  17. 제11항에 있어서,
    상기 광 취출면은, 거친 면을 포함하는 것을 특징으로 하는 발광 다이오드.
  18. 제1항에 있어서,
    식물 육성의 광합성의 촉진에 사용하기 위한 발광 다이오드인 것을 특징으로 하는 발광 다이오드.
  19. 제18항에 있어서,
    상기 발광 스펙트럼의 반값폭이, 10∼40㎚의 범위인 것을 특징으로 하는 발광 다이오드.
  20. 제18항에 있어서,
    상기 발광 스펙트럼의 발광 파장 700㎚에 있어서의 발광 강도가, 상기 피크 발광 파장에 있어서의 발광 강도의 10% 미만인 것을 특징으로 하는 발광 다이오드.
  21. 제1항에 있어서,
    상기 발광부의 응답 속도(Tr)가, 100㎱ 이하인 것을 특징으로 하는 발광 다이오드.
  22. 제1항에 기재된 발광 다이오드를 구비하는 것을 특징으로 하는 발광 다이오드 램프.
  23. 제15항에 기재된 발광 다이오드를 구비하고, 상기 발광 다이오드의 상기 광 취출면측에 설치된 상기 제1 또는 제2 전극과, 상기 제3 전극이, 동 전위로 접속되어 있는 것을 특징으로 하는 발광 다이오드 램프.
  24. 제22항에 기재된 발광 다이오드 램프를 구비하는 것을 특징으로 하는 조명 장치.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2462797B1 (en) * 2009-08-07 2019-02-27 Showa Denko K.K. Multicolor LED lamp for use in plant cultivation, illumination appratus and plant cultivation method
JP5801542B2 (ja) * 2010-07-13 2015-10-28 昭和電工株式会社 発光ダイオード及び発光ダイオードランプ
WO2012124191A1 (ja) * 2011-03-14 2012-09-20 富士電機株式会社 半導体装置
TW201350738A (zh) * 2012-06-04 2013-12-16 Ultimate Image Corp 照明面板
US20130327378A1 (en) * 2012-06-07 2013-12-12 Emcore Solar Power, Inc. Radiation resistant inverted metamorphic multijunction solar cell
US20130327382A1 (en) * 2012-06-07 2013-12-12 Emcore Solar Power, Inc. Radiation resistant inverted metamorphic multijunction solar cell
WO2014011623A2 (en) 2012-07-10 2014-01-16 Zdenko Grajcar Light sources adapted to spectral sensitivity of plant
US10028448B2 (en) 2012-07-10 2018-07-24 Once Innovations, Inc. Light sources adapted to spectral sensitivity of plants
KR20150001881A (ko) * 2013-06-26 2015-01-07 캠프모바일 주식회사 동영상 멀티미디어 링톤을 제공하기 위한 방법 및 시스템
JP2015056648A (ja) * 2013-09-13 2015-03-23 株式会社東芝 半導体発光素子およびそれを用いた発光装置
US10244595B2 (en) 2014-07-21 2019-03-26 Once Innovations, Inc. Photonic engine system for actuating the photosynthetic electron transport chain
JP6101303B2 (ja) * 2015-04-30 2017-03-22 昭和電工株式会社 発光ダイオード、発光ダイオードランプ及び照明装置
US12249667B2 (en) 2017-08-18 2025-03-11 Solaero Technologies Corp. Space vehicles including multijunction metamorphic solar cells
KR101999196B1 (ko) * 2017-04-17 2019-07-11 선전 구딕스 테크놀로지 컴퍼니, 리미티드 전자장치 및 검출 방법
US20190181289A1 (en) 2017-12-11 2019-06-13 Solaero Technologies Corp. Multijunction solar cells

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000023055A (ko) * 1998-09-11 2000-04-25 디. 크레이그 노룬드 발광 소자 및 그 접점 패턴화 방법
JP2002027831A (ja) * 2000-05-11 2002-01-29 Kansai Tlo Kk 植物育成用ｌｅｄ光源
JP2007019057A (ja) * 2005-07-05 2007-01-25 Showa Denko Kk 発光ダイオード
JP2007096168A (ja) * 2005-09-30 2007-04-12 Hitachi Cable Ltd 半導体発光素子

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2618677B2 (ja) * 1988-03-24 1997-06-11 三菱電線工業株式会社 半導体発光装置
US5012609A (en) * 1988-12-12 1991-05-07 Automated Agriculture Associates, Inc. Method and apparatus for irradiation of plants using optoelectronic devices
EP0528439B1 (en) * 1991-08-21 1995-01-25 Nec Corporation Semiconductor laser
EP0540799A1 (en) * 1991-11-04 1993-05-12 International Business Machines Corporation Improved AlGaInP diodes emitting visible light
JP3373561B2 (ja) 1992-09-30 2003-02-04 株式会社東芝 発光ダイオード
JP3230638B2 (ja) 1993-02-10 2001-11-19 シャープ株式会社 発光ダイオードの製造方法
JPH0937648A (ja) 1995-07-28 1997-02-10 Mitsubishi Chem Corp 光半導体を光源とした植物栽培方法
JPH09106946A (ja) 1995-10-11 1997-04-22 Mitsubishi Electric Corp 半導体装置，及び半導体レーザ，並びに高電子移動度トランジスタ装置
JPH11509047A (ja) * 1996-04-24 1999-08-03 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 放射放出半導体ダイオード及びその製造方法
WO1997050133A1 (en) * 1996-06-24 1997-12-31 Philips Electronics N.V. Radiation-emitting semiconductor diode, and method of manufacturing such a diode
JPH1187764A (ja) 1997-09-01 1999-03-30 Sony Corp 半導体発光装置とその製造方法
US5923689A (en) * 1998-01-22 1999-07-13 National Science Council Red semiconductor laser of low beam divergence
JP3660144B2 (ja) 1998-11-12 2005-06-15 シャープ株式会社 半導体発光素子
GB9912583D0 (en) * 1999-05-28 1999-07-28 Arima Optoelectronics Corp A light emitting diode having a two well system with asymmetric tunneling
GB2351841A (en) * 1999-07-06 2001-01-10 Sharp Kk A semiconductor laser device
GB2353899A (en) * 1999-09-01 2001-03-07 Sharp Kk A quantum well semiconductor device with strained barrier layer
JP2002111053A (ja) * 2000-10-02 2002-04-12 Sharp Corp 半導体発光素子
JP2004000093A (ja) * 2002-05-31 2004-01-08 Toshiba Lighting & Technology Corp 発光装置および照明装置
JP4038136B2 (ja) 2003-01-13 2008-01-23 シーシーエス株式会社 パワーｌｅｄを利用したスポット照明装置
JP2006310534A (ja) 2005-04-28 2006-11-09 Nec Corp 半導体積層構造および半導体光素子
JP4950557B2 (ja) 2005-05-31 2012-06-13 三洋電機株式会社 半導体発光装置
JP4225510B2 (ja) * 2005-07-06 2009-02-18 昭和電工株式会社 化合物半導体発光ダイオードおよびその製造方法
JP4367393B2 (ja) * 2005-09-30 2009-11-18 日立電線株式会社 透明導電膜を備えた半導体発光素子
US7368759B2 (en) 2005-09-30 2008-05-06 Hitachi Cable, Ltd. Semiconductor light-emitting device
JP4320653B2 (ja) * 2005-09-30 2009-08-26 日立電線株式会社 半導体発光素子
JP2007173551A (ja) * 2005-12-22 2007-07-05 Showa Denko Kk 発光ダイオード及びその製造方法
JP2007173575A (ja) 2005-12-22 2007-07-05 Showa Denko Kk 発光ダイオード及びその製造方法
JP4942996B2 (ja) * 2005-12-22 2012-05-30 昭和電工株式会社 発光ダイオード
WO2007073001A1 (en) * 2005-12-22 2007-06-28 Showa Denko K.K. Light-emitting diode and method for fabricant thereof
US8269236B2 (en) 2006-02-08 2012-09-18 Showa Denko K.K. Light-emitting diode and fabrication method thereof
US8097892B2 (en) 2006-02-14 2012-01-17 Showa Denko K.K. Light-emitting diode
JP4210690B2 (ja) * 2006-03-31 2009-01-21 Ｄｏｗａエレクトロニクス株式会社 面発光素子
JP2008016412A (ja) 2006-07-10 2008-01-24 Showa Denko Kk 照明装置用のリフレクタ及び照明装置
US7692203B2 (en) * 2006-10-20 2010-04-06 Hitachi Cable, Ltd. Semiconductor light emitting device
JP2008192790A (ja) 2007-02-05 2008-08-21 Showa Denko Kk 発光ダイオード
JP2009032752A (ja) 2007-07-24 2009-02-12 Daido Steel Co Ltd Ｌｅｄ発光素子
JP2009056780A (ja) 2007-09-03 2009-03-19 Canon Inc Ｈｄｄ搭載プリンタ及びその制御方法
JP2009089300A (ja) 2007-10-03 2009-04-23 Panasonic Corp アンテナ装置及び無線通信装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000023055A (ko) * 1998-09-11 2000-04-25 디. 크레이그 노룬드 발광 소자 및 그 접점 패턴화 방법
JP2002027831A (ja) * 2000-05-11 2002-01-29 Kansai Tlo Kk 植物育成用ｌｅｄ光源
JP2007019057A (ja) * 2005-07-05 2007-01-25 Showa Denko Kk 発光ダイオード
JP2007096168A (ja) * 2005-09-30 2007-04-12 Hitachi Cable Ltd 半導体発光素子

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