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KR101414485B1 - 개선된 고용량 저비용 다중-상태 자기 메모리 - Google Patents

개선된 고용량 저비용 다중-상태 자기 메모리 Download PDF

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KR101414485B1
KR101414485B1 KR1020097019004A KR20097019004A KR101414485B1 KR 101414485 B1 KR101414485 B1 KR 101414485B1 KR 1020097019004 A KR1020097019004 A KR 1020097019004A KR 20097019004 A KR20097019004 A KR 20097019004A KR 101414485 B1 KR101414485 B1 KR 101414485B1
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라지브 야다브 란잔
파비즈 케쉬트바드
로저 클라스 맘홀
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아발란치 테크놀러지, 인코포레이티드.
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Abstract

본 발명의 일 실시예는 2개 이상의 자기 터널링 접합(MTJ)들의 스택을 포함하는 다중-상태 전류-스위칭 자기 메모리 소자를 포함하고, 각각의 MTJ는 자유 층을 가지며 분리 층 상에 형성된 시딩 층에 의해 상기 스택 내의 다른 MTJ들로부터 분리되며, 상기 스택은 1비트 이상의 정보를 저장하고, 상기 메모리 소자에 인가된 상이한 레벨들의 전류가 상이한 상태들로의 스위칭을 발생시킨다.
다중-상태 자기 메모리, 자기 터널링 접합, 자유 층, 시딩 층, 전류.

Description

개선된 고용량 저비용 다중-상태 자기 메모리{AN IMPROVED HIGH CAPACITY LOW COST MULTI-STATE MAGNETIC MEMORY}
본 발명은 일반적으로 비휘발성 자기 메모리에 관한 것이며, 특히 다중-상태 자기 메모리에 관한 것이다.
컴퓨터(computer)들은 통상적으로 데이터 저장을 위하여 하드 디스크 드라이브(hard disk drive: HDD)들과 같은 회전하는 자기 매체들을 사용한다. 광범위하게 사용되고 통상적으로 수용될지라도, 이와 같은 매체들은 액세스 지연(access latency), 더 높은 전력 소실, 큰 물리적인 크기 및 임의의 물리적인 충격을 견딜 수 없는 것과 같은 다양한 결함들을 겪는다. 따라서, 이와 같은 결점들이 없는 새로운 유형의 저장 디바이스가 필요하다.
다른 지배적인 저장 디바이스들은 휘발성이며 매우 고가이지만 고속 랜덤 판독/기록 액세스 시간(fast random read/write access time)을 가지는 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM) 및 정적 RAM(SRAM)이다. NOR/NAND-기반 플래시 메모리로 이루어진 메모리 구조들을 갖는 고체-상태 비휘발성-메모리(solid-state-nonvolatile-memory: SSNVM)와 같은 고체 상태 저장장치는 고속 액세스 시간, 증가된 입/출력(IOP) 속도, 감소된 전력 소실과 물리적 크기, 그리고 증가된 신뢰성을 제공하지만, 더 높은 비용을 제공하는데, 상기 비용은 일반적으로 하드 디스크 드라이브(HDD)들보다 다수 배 더 높은 경향이 있다.
NAND-기반 플래시 메모리가 HDD보다 더 고가일지라도, NAND-기반 플래시 메모리는 적어도 부분적으로, 전력이 끊겼을 때에도 데이터를 유지할 수 있는 자신의 특성으로 인하여, 디지털 카메라(digital camera)들, MP3-플레이어(player)들, 셀 전화(cell phone)들, 및 휴대용 멀티미디어 디바이스(multimedia device)들과 같은 많은 애플리케이션들에서 자기 하드 드라이브들을 대체하였다. 그러나, 메모리 치수 요건(memory dimension requirement)들이 감소된 크기들을 지시함에 따라, NAND-기반 플래시 메모리 및 DRAM 메모리의 디자인(design)들이 더 작은 치수들로 스케일링(scaling)하기가 어려워지고 있기 때문에 확장성(scalability)이 문제가 되고 있다. 예를 들어, NAND-기반 플래시 메모리는 용량성 결합(capacitive coupling), 적은 전자들/비트, 불량한 에러-레이트 성능 및 감소된 판독-기록 내구성(read-write endurance)으로 인한 감소된 신뢰성에 관한 문제들을 갖는다. 판독-기록 내구성은 주로 프로그램, 소거 사이클들에서 필요한 높은 전압들로 인하여 메모리가 성능이 저하되기 시작하기 이전의 판독, 기록 및 소거 사이클들의 수를 칭한다.
NAND 플래시, 특히 이의 다중-비트 디자인들이 45나노미터 미만으로 스케일링하기가 매우 어렵다고 여겨진다. 마찬가지로, DRAM은 트렌치 커패시터(trench capacitor)들의 스케일링에 관한 문제들을 가져서, 제조하기가 점점 어려워지고 있는 매우 복잡한 디자인을 초래하고, 더 높은 비용을 초래한다.
현재, 애플리케이션들은 통상적으로 시스템 디자인에서 메모리의 일부로서 EEPROM/NOR, NAND, HDD 및 DRAM의 조합들을 채용한다. 제품에서의 상이한 메모리 기술의 디자인이 디자인 복잡성에 마케팅하는 시간 및 증가된 비용들을 추가한다. 예를 들어, NAND 플래시, DRAM 및 EEPROM/NOR 플래시 메모리와 같은 다양한 메모리 기술들을 통합한 휴대용 멀티-미디어 애플리케이션들에서, 디자인의 복잡성이 증가되고, 제조 비용들 및 마케팅하는 시간도 증가된다. 또 다른 단점은 이러한 유형들의 메모리들 모두를 내부에 통합하는 디바이스의 크기의 증가이다.
어떤 형태로 DRAM, SRAM, EEPROM/NOR 플래시, NAND 플래시 및 HDD와 같은 현재의 디자인들에서 사용된 메모리들을 교체하기 위하여 오바닉 RAM(Ovanic RAM)(또는 상-변화 메모리), 강자성 RAM(FeRAM), 자기 RAM(MRAM), 캘리포니아 산호세 소재의 International Business Machines, Inc.로부터의 Millipede와 같은 프로브-기반 저장장치(probe-based storage) 또는 나노칩(Nanochip), 등과 같은 대안적인 기술들의 개발에서 광범위한 노력이 존재하였다. 이러한 다양한 메모리/저장 기술들이 많은 챌린지(challenge)들을 생성하였을지라도, 최근 몇 년에 이 분야에서 많은 진보들이 이루어졌다. MRAM은 보편적인 메모리 솔루션(universal memory solution)으로서 시스템에서 모든 유형들의 메모리들을 대체하기 위하여 과거 몇 년에서 이의 발전에 관하여 앞장선 것처럼 보인다.
종래 기술의 메모리 구조들에 의한 문제점들 중 하나는 기능적인 메모리 디바이스 또는 셀을 제조하기 위한 전류 및 전력 요건들이 너무 높다는 것이다. 이것은 또한 터널링 배리어 층(tunneling barrier layer)의 가능한 유전체 파 손(dielectric breakdown)으로 인한 이와 같은 디바이스들의 신뢰성에 관한 본질적인 근심(key concern)을 제기함으로써, 이것이 비-기능적이도록 한다.
다른 종래 기술들에 의한 챌린지는 스위칭 전류(switching current)가 너무 높아서 메모리의 높은 전력 소모로 인하여 메모리 애플리케이션들에 대한 기능적인 장치의 제조를 허용하지 못한다는 것이었다. 참조문헌들 5 및 6(5,6)으로서 이하에 인용된 것들과 같은 여러 최근의 간행물들은 2개의 반-강자성(AF:anti-ferromagnetic)-결합 층들에 의해 피닝(pinning)되어 스핀 발진(spin oscillation)들 또는 "펌핑(pumping)"을 발생시킴으로써 스위칭 전류를 감소시키는 메모리 소자(memory element)를 가짐으로써 스위칭 전류가 감소될 수 있다는 것을 제시하였다.
추가적으로 공지된 문제점은 2개 이상의 상태들을 그 내에 저장하기 위하여 자기 메모리를 사용하는 것이다. 이 때문에, 1비트 이상의 정보를 저장하는 다중-레벨 또는 다중-상태 자기 메모리 셀들 또는 소자들이 존재하지 않는다.
1비트 이상의 디지털 정보를 저장하는 자기 메모리가 필요하다.
상술된 종래 기술의 한계들을 극복하고, 본 명세서의 판독 및 이해 시에 명백해질 다른 한계들을 극복하기 위하여, 본 발명은 자기 메모리에서 감소된 스위칭 전류를 갖는 전류-유도-자화-스위칭(current-induced-magnetization-switching)을 기반으로 하는 자기 저장 메모리 디바이스에 대한 방법 및 대응하는 구조를 개시한다.
간단히 말해서, 본 발명의 실시예는 2개 이상의 자기 터널링 접합(magnetic tunneling junction: MTJ)들의 스택(stack)을 포함하는 다중-상태 전류-스위칭 자기 메모리 소자를 포함하고, 각각의 MTJ는 자유 층을 가지며 분리 층 상에 형성된 시딩 층(seeding layer)에 의해 상기 스택 내의 다른 MTJ들로부터 분리되며, 상기 스택은 1비트 이상의 정보를 저장하고, 상기 메모리 소자에 인가된 상이한 레벨들의 전류가 상이한 상태들로의 스위칭을 발생시킨다.
본 발명의 이러한 목적들과 장점들, 그리고 다른 목적들과 장점들이 여러 도면들에서 도시된 바람직한 실시예들의 다음의 상세한 설명을 판독한 이후에 당업자들에게 확실히 명백해질 것이다.
도 1은 본 발명의 실시예에 따른, 다중-상태 전류-스위칭 자기 메모리 소자(100)의 관련 층들을 도시한 도면.
도 2는 메모리 소자(100)의 다양한 상태들을 도시한 도면.
도 3은 (y-축에 도시된) 층들(118, 114, 110 및 106) 각각의 저항(R)의 레벨 대 메모리 소자(100)의 상태의 그래프.
도 4는 y-축에 도시된 터널링 마그네토 저항(tunneling magneto resistance: TMR) 대 저항 에어리어(resistance area: RA)의 그래프(250).
도 5는 본 발명의 또 다른 실시예에 따른, 다중-상태 전류-스위칭 자기 메모리 소자(600)의 관련 층들을 도시한 도면.
도 6은 본 발명의 또 다른 실시예에 따른, 다중-상태 전류-스위칭 자기 메모리 소자(700)의 관련 층들을 도시한 도면.
도 7은 본 발명의 또 다른 실시예에 따른, 다중-상태 전류-스위칭 자기 메모리 소자(800)의 관련 층들을 도시한 도면.
도 8은 본 발명의 다양한 실시예들의 메모리 소자들을 프로그래밍 및/또는 소거하는 프로그램/소거 회로를 도시한 도면.
도 9는 본 발명의 다양한 실시예들의 메모리 소자들을 판독하는 판독 회로를 도시한 도면.
도 10은 본 발명의 실시예에 따른, 다중-상태 전류-스위칭 자기 메모리 소자(1100)의 관련 층들을 도시한 도면.
도 11(a) 및 도 11(b)는 미러링(mirroring)된 MTJ들을 갖는 이전의 메모리 소자들의 제조에 내재하는 문제점들을 도시한 도면.
도 12(a) 및 도 12(b)는 본 발명의 실시예의 제조 방법의 제조 효율 이점들을 도시한 도면.
표 1은 도 1, 도 5 및 도 6의 실시예들의 어떤 예시적인 특성들을 제시한다.
표 2는 도 7의 실시예의 어떤 예시적인 특성들을 제시한다.
표 3은 본 발명의 실시예에서 2개의 MTJ들의 가능한 자기 상태들을 제시한다.
표 4는 자기 메모리 소자(1100)의, 산화 마그네슘(MgO) 터널 크기들의 함수로서의, MTJ 저항 값들의 3개의 가능한 구성들, 또는 시나리오들을 제시한다.
표 5는 표 3의 상이한 MgO 터널 배리어 두께 시나리오들, 및 표 4의 메모리 소자(1100)의 상태에 따른 총 저항 값들의 비교를 제시한다.
실시예들의 다음의 설명에서, 실시예들의 일부를 형성하고 본 발명이 실행될 수 있는 특정 실시예들의 설명으로서 도시되는 첨부 도면들이 참조된다. 본 발명의 범위를 벗어남이 없이 구조적인 변화들이 행해질 수 있기 때문에, 다른 실시예들이 사용될 수 있다는 점이 이해되어야 한다.
본 발명의 실시예에서, 다중-상태 메모리 셀이 개시되어 있다. 자기 터널 접합(MTJ)들의 스택이 형성되고, 상기 스택의 각각의 MTJ는 고정 층, 배리어 층, 및 자유 층으로 이루어진다. 고정 층의 자기 극성(magnetic polarity)은 인접한 "피닝 층"에 의해 정적이거나 "고정되는" 반면; 자유 층의 자기 극성은 MTJ를 통해 전류를 통과시킴으로써 2개의 상태들 사이에서 스위칭될 수 있다. 고정 층에 대한 자유 층의 자기 극성 또는 상태에 따라, MTJ는 '0' 또는 '1' 상태 중 하나이다.
개별적인 MTJ들은 서로 상에 적층되고, 분리 층에 의하여 상부 또는 하부에 있는 MTJ들과 분리된다. 최상부 MTJ의 상부, 및 최하부 MTJ의 하부에는 프로그래밍, 소거, 및 판독 동작들 동안 스택을 통해 전류를 통과시키는 역할을 하는 전극들이 있다. MTJ들의 각각의 집단(collective)은 수직 방식으로 지향되고, 스택 또는 메모리 소자로서 공지되어 있다. 모든 이웃하는 스택들은 동일한 프로세스의 동일한 단계들(즉, 층들의 단계식 추가)에 의해 생성되고, 각각의 층의 프랙션(fraction)들이 정확한 이격 간격(spacing interval)들로 물리적으로 제거되어 스택 구조들을 생성하는 제조 프로세스에서의 에칭 단계 이후에만 개별적인 스택이 된다.
본원에 개시된 메모리 소자는 스택 내에서 MTJ들과 관련된 신뢰성 및 일관성을 증가시키면서, 제조 단계들의 수, 제조 시간 및 결과적으로 제조 비용들을 감소시킨다.
다중-상태 자기 메모리 소자들의 종래의 실시예들에서, 각각의 MTJ가 MTJ 1 및 MTJ 2를 나란히 제조하기 위하여 특정한 일련의 다르게 동일한 계층화 단계들(즉, MTJ 1을 형성하기 위한 단계 1, 단계 2, 단계 3; 그러나 MTJ 2를 형성하기 위한 단계 3, 단계 2, 단계 1)을 겪고 나서, 중간-제조 에칭 단계를 시행하므로, 에칭 장비의 2개의 특정 통로들을 필요로 하는 하부 스택들 및 상부 스택들의 미러링된 층 순서가 필요로 되었다(이 점에 대한 더 많은 세부사항에 대해서는 Ranjan 등에 의하여 2007년 2월 23일자로 출원되고 명칭이 "A High Capacity Low Cost Multi-State Magnetic Memory"인 미국 특허 출원 번호 제11/678515호를 참조하라). 이 문제점은 도 11(a) 및 도 11(b)에 더 양호하게 도시되어 있다.
이제 도 1을 참조하면, 본 발명의 실시예에 따른 다중-상태 전류-스위칭 자기 메모리 소자(100)의 관련 층들이 도시되어 있다. 메모리 소자(100)는 하부 전극(122), 상기 하부 전극(122)의 상부에 형성되는 것으로 도시되어 있는 피닝 층(120), 상기 피닝 층(120)의 상부에 형성되는 것으로 도시되어 있는 고정 층(118), 상기 고정 층(118)의 상부에 형성되는 것으로 도시되어 있는 배리어 층(116), 상기 배리어 층(116)의 상부에 형성되는 자유 층(114), 상기 자유 층(114)의 상부에 형성되는 것으로 도시되어 있는 비-자기 층(112), 상기 비-자기 층(112)의 상부에 형성되는 것으로 도시되어 있는 자유 층(110), 상기 자유 층(110)의 상부에 형성되는 것으로 도시되어 있는 배리어 층(108), 상기 배리어 층(108)의 상부에 형성되는 것으로 도시되어 있는 고정 층(106), 상기 고정 층(106)의 상부에 형성되는 것으로 도시되어 있는 피닝 층(104), 및 상기 피닝 층(104)의 상부에 형성되는 것으로 도시되어 있는 상부 전극(102)을 포함하는 것으로 도시되어 있다. 상부 전극(102) 및 하부 전극(122)은 각각 다른 적절한 재료들이 고려될지라도 예시적인 실시예에서 탄탈(Ta)로 이루어진다. 층들(114, 116 및 118)은 층들(106, 108 및 110)로부터 형성되는 MTJ(124)로부터 층(112)에 의해 분리되는 MTJ(126)를 형성하는 것으로 도시되어 있다. MTJ(124 및 126)는 메모리 소자들의 스택들의 관련 파트들을 형성한다. 실제로, 2개의 MTJ들이 도 1의 스택을 형성하는 것으로 도시되어 있지만, 다른 수의 MTJ들이 추가적인 비트의 정보를 저장하기 위하여 적층될 수 있다.
도 1에서, MTJ(126)는 한 비트의 정보 또는 2개의 상태들 '1' 및 '0'를 저장하기 위한 것인 반면, MTJ(124)는 또 다른 비트의 정보를 저장하기 위한 것이며, 각각의 비트가 2개의 이진 상태들, 즉, '1' 및 '0'을 나타내기 때문에, 2비트는 각각 일반적으로 '00', '01', '10', '11' 또는 십진법에서 0, 1, 2 및 3으로서 표현되는 4개의 이진 상태들을 나타낸다. 메모리 소자(100)는 유용하게도 2비트의 정보를 저장함으로써, 메모리에 전용된 리얼 에스테이트(real estate)를 감소시키고 시스템 성능을 더 증가시킨다. 이것은 내장된 메모리 애플리케이션들에 대해 특히 매 력적이다. 추가적으로, 제조가 더 용이하고 더 저가로 행해지며, 확장성이 실현된다.
도 1에서, 층(116)과 같은 MTJ들 각각의 배리어 층들은 상이한 스핀들을 갖는 전자들에 대해 상이한 량들의 터널링 전류를 발생시키는 상이한 스핀들을 갖는 전자들에 대한 필터의 역할을 함으로써, 자유 층의 2개의 상이한 방향들에 대하여 각각의 MTJ와 관련된 2개의 특정 저항 값들을 발생시킨다. 추가적인 MTJ들이 채용되는 경우에, 각각의 MTJ는 유사하게 자신과 연관된 특정 저항 값을 갖는다.
본 발명의 일 실시예에서, 층들(108 및 116)의 두께는 MTJ들(124 및 126)로 하여금 상이한 저항들을 가지도록 하므로, 1비트 이상을 저장할 수 있다.
메모리 소자(100)의 층들 각각을 형성하는데 사용되는 재료들의 예들이 이제 제공될 것이다. 이러한 재료들은 단지 예들이며 다른 유형들의 재료들이 채용될 수 있다는 점이 주의되어야 한다. 층들(104 및 122)은 각각 실질적으로 IrMn 또는 PtMn 또는 NiMn 또는 마그네슘(Mn)을 포함하는 임의의 다른 재료로 형성된다. 층들(106 및 120)은 전형적으로 실질적으로 자기 재료로 형성된다. 이와 같은 자기 재료의 예들은 CoFeB 또는 CoFe/Ru/CoFeB를 포함한다. 층들(108 및 116)은 각각 실질적으로 비-자기 재료로 이루어지며, 비-자기 재료의 예는 산화 마그네슘(MgO)이다. 층(112)은 실질적으로 예를 들어, NiNb, NiP, NiV 또는 CuZr로 이루어진 비-자기 층이다. 층(112)은 2개의 MTJ들(124 및 126)을 서로로부터 분리시키는 역할을 한다. 2개 이상의 MTJ들을 사용하는 실시예에서, 층(112)과 같은 또 다른 층이 층(104)의 상부 및 층(120)의 하부 상에 형성될 것이다. 층들(110 및 114)은 각각 혼합된 산화물들을 포함하는 CoFeB로 이루어진다. 층들(110 및 114)은 증착된 바와 같은 상태에서 실질적으로 비정질이다. 상부 전극(102) 및 하부 전극(122)은 각각 본 발명의 일 실시예에서 탄탈(Ta)로 이루어지지만; 다른 유형들의 도전성 재료가 채용될 수 있다.
층들(120 및 104)은 반-강자성(AF) 결합 층들이다. 더 구체적으로, 예를 들어, 층(104)의 자기 모멘트(magnetic moment)는 층(106)의 자기 모멘트를 피닝하는 것을 돕는다. 유사하게, 층(120)의 자기 모멘트는 층(118)의 자기 모멘트를 피닝하는 역할을 한다. 층들(120 및 104) 각각의 자기 모멘트는 영구적으로 고정된다.
층들(108 및 116)에 대한 재료의 다른 선택들은 산화 알루미늄(Al2O3) 및 산화 티타늄(TiO2)이다. 구성 원소들 중 하나의 얇은-층이 산화 배리어 층의 증착 이전에 증착될 수 있다. 예를 들어, 2-5A 두께의 Mg 층이 층들(108 및 116)의 증착 이전에 증착될 수 있다. 이것은 증착 동안 원소들의 혼합으로부터 자기-자유 층의 임의의 손상을 제한한다. 층(112)은 예를 들어, 니켈 니오브(NiNb), 니켈 인(NiP), 니켈 바나듐(NiV), 니켈 붕소(NiB) 또는 구리-지르코늄(CuZr)으로 실질적으로 비정질로 이루어지는 비-자기 층이다. 이러한 합금들의 조성이 결과적인 합금들이 실질적으로 비정질이 되고, 예를 들어, 니켈 니오브(NiNb)에 대하여 전형적인 Nb 함량이 30 내지 70 원자 퍼센트(atomic percent) 사이에서 유지되고, 니켈 인(NiP)에 대하여 인(P) 함량이 12 및 30 원자 퍼센트 사이에서 유지되도록 하는 방식으로 선택된다는 점이 주의되어야 한다. 층(112)은 2개의 MTJ들(124 및 126)을 서로로부터 분리시키는 역할을 한다. 2개 이상의 MTJ들을 채용하는 본 발명의 실시예에서, 층(112)과 같은 또 다른 층이 층(104)의 상부 및 층(120)의 하부 상에 형성될 것이다. 층들(110 및 114)은 각각 혼합된 산화물들을 포함하는 CoFeB로 이루어진다. 층들(110 및 114)은 증착된 바와 같은 상태에서 실질적으로 비정질이다. 상부 및 하부 전극들은 전형적으로 탄탈(Ta)로 이루어진다.
층들(120 및 104)은 반-강자성(AF) 결합 층들이다. 더 구체적으로, 예를 들어, 층(104)의 자기 모멘트는 층(106)의 자기 모멘트를 피닝하는 것을 돕는다. 유사하게, 층(120)의 자기 모멘트는 층(118)의 자기 모멘트를 피닝하는 역할을 한다. 층들(120 및 104) 각각의 자기 모멘트는 영구적으로 고정된다. 이것은 전형적으로 모든 층들의 증착 다음의 자기 어닐링 프로세스(magnetic annealing process)에 의해 행해지고, 전형적으로 2시간 동안 350℃ 이상의 온도 및 5킬로-에르스텟(oersted) 이상의 실질적으로 단축의 자기 필드(magnetic field)의 인가 하에서 전체 웨이퍼(wafer)를 가열하는 것을 포함한다. 이 어닐링 프로세스는 또한 층들(108 및 116) 및 이들의 각각의 인접한 자유 층들(110 및 114)을 재결정화하는 역할을 한다. 이 프로세스는 고성능 자기 터널 접합을 만드는데 필수적이다.
메모리 소자(100)의 층들 각각에 대한 전형적인 두께가 이제 제공된다. 그러나, 이러한 크기들은 다른 두께들이 예상되기 때문에 단지 예들이다. 상부 전극(102) 및 하부 전극(122) 각각의 전형적인 두께는 30 내지 200nm이다. 바람직한 두께가 전형적으로 50nm이지만, 실제 두께 선택은 금속화 프로세스로부터의 요건들에 따를 수 있다. 층들(104 및 120)은 전형적으로 20 내지 100nm의 두께이며, 바람직한 두께는 25 내지 50nm이다. 층들(106 및 118)은 전형적으로 코발트-철(CoFe)/루테늄(Ru)/코발트-철-붕소(CoFeB)의 3개의 층들로 이루어지며, 상기 CoFe 층이 층들(104 및 120)에 인접하게 배치된다. CoFe 층의 전형적인 두께는 3 내지 10nm이고, Ru 층은 CoFe 및 CoFeB의 2개의 인접한 자기 층들 사이의 반-강자성 결합을 생성하기 위하여 0.6 내지 1.0nm이다. CoFeB 층은 전형적으로 2 내지 10nm의 두께이고, 바람직한 범위는 2.5 내지 5nm이다. 자유 층들(110 및 114)은 전형적으로 2 내지 7nm의 두께이고, 바람직한 범위는 2 내지 5nm이며, 전류 유도 스위칭 동안 낮은 스위칭 전류를 획득하기 위하여 상기 층 내에서 상호-분산된 Co-Fe-산화물의 1 내지 2nm 두께 층을 포함할 수 있다. 배리어 층들(108 및 116)은 전형적으로 0.8 내지 3nm이다. 2개의 배리어 층들이 약간 상이한 두께를 가질 수 있는 확률이 매우 높은데, 예를 들어, 층(116)은 1.5 내지 2.5nm의 두께일 수 있지만, 제 2 배리어 층(108)이 0.8 내지 1.2nm의 두께일 수 있고, 그 역도 또한 마찬가지이다. 추가적으로, 자유 층들(110 및 114)에서의 산화물의 두께 및 량들은 1.5 또는 그보다 높은 팩터(factor)만큼 상이할 수 있다. 비정질 분리 층(112)은 전형적으로 2 내지 50nm의 두께이며, 바람직한 범위는 2 내지 10nm이다. 비-자기 분리 층의 가장 바람직한 선택은 비정질 비-자기 합금들이지만, 결정질 비-자기 합금이 또한 작동할 수 있다는 점이 지적되어야 한다.
제조 동안, 메모리 소자(100)의 층들은 상술된 방식으로 형성된다. 추가적으로, 널리 공지되어 있는 어닐링 프로세스가 수행되어 자기 필드 앞에서 메모리 소자(100)를 가열하고, 그 후에 채널들이 층들(108 및 116) 각각 내에 형성된다. 어닐링 프로세스 다음에, 고정 층들이 특정 방향으로 지향되고, 층들(108 및 116) 뿐 만 아니라, 층들(110 및 114)이 결정질 특성을 띤다.
동작 동안, 화살표(128)로 나타낸 방향 또는 화살표(130)로 나타낸 방향 중 하나로부터 도 1의 종이의 평면에 대한 수직 방향으로 전류가 인가된다. 전류가 인가될 때, 전류의 레벨에 따라서, 층들(110 및 114)의 자기 모멘트는 각각 반대 방향으로 스위칭되거나 스위칭되지 않게 된다. MTJ들(124 및 126)이 상이한 애스펙트 비(aspect ratio)들(또는 이방성(anisotropy))으로 제조되기 때문에, 스위칭 전류는 이러한 2개의 MTJ들에 대하여 상이하다. 예를 들어, 본 발명의 일 실시예에서, MTJ(124)의 애스펙트 비는 대략 1:1.3 내지 1:1.5인 반면, MTJ(126)의 애스펙트 비는 대략 1:2 내지 1:2.5이다. 그러므로, 상기의 실시예에서, MTJ(126)에 대한 스위칭 전류는 MTJ(124)에 대한 스위칭 전류보다 3 내지 5배 더 높다. 높은 전류 레벨들에서는, MTJ들 둘 모두가 자기 방향을 스위칭하는 반면, 낮은 전류 레벨들에서는, 더 작은 애스펙트 비를 갖는 MTJ(124)만이 스위칭한다.
MTJ의 층들 각각의 자기 모멘트의 상태는 메모리 소자(100)의 상태를 규정한다. 층들(104 및 120) 각각이 AF 결합 층의 역할을 하기 때문에, 상기 층들은 자신들의 이웃하는 고정 층의 자기 모멘트를 피닝 또는 스위칭하고, 이는 그 후에, 전류의 인가에 의하여, 이웃하는 자유 층들이 스위칭되거나 스위칭되지 않도록 한다. 더 구체적으로, 층(118)은 하나의 상태를 규정하고, 층(114)은 또 다른 상태를 규정하며, 층(110)은 또 다른 상태를 규정하고, 층(106)은 또 다른 상태를 규정한다. 이해를 위하여, 층들(118, 114, 110 및 106) 각각의 상태들은 상태들 1, 2, 3 및 4로 각각 칭해진다.
도 2는 메모리 소자(100)의 다양한 상태들을 도시한다. 2개의 MTJ들의 사용으로 인하여, 4개의 상이한 상태들 또는 2비트가 저장될 수 있으므로; 상태들 1 내지 4가 도시되어 있다. 각각의 상태에서, 화살표들의 방향들은 자유 층들 및 피닝 층들의 자기 모멘트들의 방향을 나타낸다. 화살표(200)의 방향은 메모리 소자(100)에 인가되는 높은 전류의 방향을 나타내며, 이 경우에, 메모리 소자(100)의 상태는 모두 '1'의 또는 모두 '0'의 상태이다. 화살표(202)의 방향은 상태 1일 때 메모리 소자(100)에 인가된 낮은 전류의 방향을 나타낸다. 화살표(204)의 방향은 메모리 소자가 상태 2일 때 메모리 소자(100)에 인가된 높은 전류의 방향을 나타내고, 화살표(206)의 방향은 상태 3일 때 메모리 소자(100)에 인가된 낮은 전류의 방향이다.
도 3은 (y-축에 도시된) 층들(118, 114, 110 및 106) 각각의 저항(R)의 레벨 대 메모리 소자(100)의 상태의 그래프를 도시한다. 따라서, 예를 들어, 208에서, 메모리 소자(100)는 (도 2의 200에 대응하는) 상태 1을 띠었고, 210에서, 메모리 소자(100)는 (도 2의 202에 대응하는) 상태 2를 띠었고, 212에서, 메모리 소자(100)는 (도 2의 206에 대응하는) 상태 3을 띠었고, 214에서, 메모리 소자(100)는 (도 2의 204에 대응하는) 상태 4를 띠었다. 이러한 상태들 각각에 대한 저항의 레벨이 표 1에서 "총 R"로 라벨링된 컬럼에 제시되어 있다. 예를 들어, 상태 1에서, R은 도 3에서 표 1에 의해 3킬로 오옴(KΩ)인 것으로 제시되어 있다. 상태 2에서, R은 도 3에서 4KΩ인 것으로 표시되어 있는, 등등이 된다. 저항에 사용된 값들은 다른 예들의 역할을 해서, 본 발명의 정신과 범위를 벗어남이 없이 다른 값들이 채용될 수 있게 된다.
Figure 112009055982710-pct00001
상이한 MTJ들(124 및 126)과 연관된 상이한 애스펙트 비 또는 이방성이 MTJ들의 상이한 스위칭을 발생시켜서, 2비트가 메모리 소자(100)에 저장되도록 한다는 점이 주의되어야 한다. 일부가 간략히 제공 및 논의될 다른 실시예들에서, 상이한 저항들을 달성하기 위하여 MTJ들의 배리어 층들의 크기가 변화된다. 또 다른 실시예들에서, MTJ들의 크기가 동일하게 변화된다.
도 4는 y-축에 도시된 터널링 마그네토 저항(TMR) 대 저항 에어리어(RA)의 그래프(250)를 도시한다. TMR은:
TMR = (Rh - Rl)/Rl 식 (1)로서 규정된다.
여기서 Rh는 하이 상태(high state)에서의 저항이고 Rl은 로우 상태(low state)에서의 저항이다.
도 4의 그래프(250)는 RA가 증가함에 따른 TMR 또는 퍼센티지 증가의 차이를 전달하기 위한 단지 일례의 역할을 한다. 예를 들어, 2Ωμm2의 RA에서, TMR은 100%인 반면, 10의 RA에서, TMR은 150%이며, 여기서 MTJ의 배리어 층의 두께는 14 내지 24 옹스트롬이다.
도 5는 본 발명의 또 다른 실시예에 따른 다중-상태 전류-스위칭 자기 메모리 소자(600)의 관련 층들을 도시한다. 메모리 소자(600)는 도 1에 도시된 것과 같이, 하부 전극(122), 상기 하부 전극(122)의 상부에 형성되는 것으로 도시되어 있는 피닝 층(120), 상기 피닝 층(120)의 상부에 형성되는 것으로 도시되어 있는 고정 층(118), 상기 고정 층(118)의 상부에 형성되는 것으로 도시되어 있는 배리어 층(116), 상기 배리어 층(116)의 상부에 형성되는 자유 층(114), 및 상기 자유 층(114)의 상부에 형성되는 것으로 도시되어 있는 비-자기 층(112)을 포함하는 것으로 도시되어 있다. 도 1과 관련하여 상술된 바와 같이, MTJ(126)는 층들(114, 116 및 118)을 포함한다. 그러나, 도 5의 실시예에서, 자유 층(602), 배리어 층(604) 및 고정 층(606)으로 이루어진 MTJ(612)는 도 1의 MTJ(126)보다 자신의 평면 치수가 더 작고, 이는 MTJ(612)가 MTJ(126)와 상이한 저항을 가지도록 한다.
도 5에서, 자유 층(602)이 층(112)의 상부에 형성되는 것으로 도시되어 있고, 상기 층(602)의 상부에는 층(604)이 형성되는 것으로 도시되어 있고, 상기 층(604)의 상부에는 층(606)이 형성되는 것으로 도시되어 있고, 상기 층(606)의 상부에는 피닝 층(608) 및 상부 전극(610)이 형성되는 것으로 도시되어 있다. MTJ들(126 및 612)은 층(112)에 의해 분리되는 것으로 도시되어 있다. MTJ들(126 및 612)은 메모리 소자들의 스택의 관련 파트들을 형성한다. 실제로, 2개의 MTJ들이 도 5의 스택을 형성하는 것으로 도시되어 있지만, 다른 수의 MTJ들이 추가적인 비트의 정보를 저장하기 위하여 적층될 수 있다.
본 발명의 일 실시예에서, MTJ(126)의 평면 치수에 대한 MTJ들(612)의 평면 치수의 차이는 대략 1 내지 10이며, 전형적으로는 1 내지 3이다. 메모리 소자(600)의 층들 각각에 대한 재료는 메모리 소자(100)의 대응 층들과 동일할 수 있다. 예를 들어, 층(602)은 층(110)과 동일한 재료로 이루어지고, 층(604)은 층(108)과 동일한 재료로 이루어지며, 층(606)은 층(106)과 동일한 재료로 이루어지고, 층(608)은 층(104)과 동일한 재료로 이루어진다. 상부 전극들(610 및 102)은 동일한 재료로 이루어진다. 또 다른 실시예에서, MTJ(612)는 동일한 평면 치수에서 MTJ(126)보다 크기가 더 클 수 있다.
도 5의 실시예의 동작은 도 1의 실시예와 동일하다.
도 6은 본 발명의 또 다른 실시예에 따른, 다중-상태 전류-스위칭 자기 메모리 소자(700)의 관련 층들을 도시한다. 메모리 소자(700)는 도 1 및 도 6에 도시된 것과 같이, 하부 전극(122), 상기 하부 전극(122)의 상부에 형성되는 것으로 도시되어 있는 피닝 층(120), 상기 피닝 층(120)의 상부에 형성되는 것으로 도시되어 있는 고정 층(118), 상기 고정 층(118)의 상부에 형성되는 것으로 도시되어 있는 배리어 층(116), 상기 배리어 층(116)의 상부에 형성되는 자유 층(114), 및 상기 자유 층(114)의 상부에 형성되는 것으로 도시되어 있는 비-자기 층(112)을 포함하는 것으로 도시되어 있다. 도 1 및 도 6과 관련하여 상술된 바와 같이, MTJ(126)는 층들(114, 116 및 118)을 포함한다. 그러나, 도 6의 실시예에서, 자유 층(706), 배리어 층(708) 및 고정 층(710)을 포함하는 것으로 도시되어 있는 MTJ(714)는 MTJ(126)보다 자신의 평면 치수가 더 작아서, MTJ(710)로 하여금 MTJ(126)와 상이한 저항을 가지도록 하는 것으로 도시되어 있다.
MTJ들(126 및 714)은 층들(702 및 704)에 의해 분리되는 것으로 도시되어 있다. 층(704)은 층(706)을 피닝하는 역할을 하는 반면, 층(702)은 MTJ(126)를 분리시키는 역할을 하며 층(114)에 대해서만 비정질이다. 층(702)은 본 발명의 일 실시예에서, Ta 및/또는 니켈-니오브(NiNb) 또는 니켈-인(NiP)과 같은 비정질 합금과 같은 2개의 비-자기 층들로 이루어진다. MTJ들(126 및 612)은 메모리 소자들의 스택의 관련 파트들을 형성한다. 실제로, 2개의 MTJ들이 도 5의 스택을 형성하는 것으로 도시되어 있지만, 다른 수의 MTJ들이 추가적인 비트의 정보를 저장하기 위하여 적층될 수 있다.
본 발명의 일 실시예에서, MTJ(126)의 평면 치수에 대한 MTJ들(714)의 평면 치수의 차이는 대략 1 내지 10이며, 전형적으로는 1 내지 3이다. 메모리 소자(700)의 층들 각각에 대한 재료는 메모리 소자(100) 및 메모리 소자(600)의 대응 층들과 동일할 수 있다. 예를 들어, 층(710)은 층(110)과 동일한 재료로 이루어지고, 층(708)은 층(108)과 동일한 재료로 이루어지며, 층(706)은 층(106)과 동일한 재료로 이루어지고, 층(704)은 층(104)과 동일한 재료로 이루어진다. 상부 전극들(712 및 102)은 동일한 재료로 이루어진다. 또 다른 실시예에서, MTJ(714)는 동일한 평면 치수에서 MTJ(126)보다 크기가 더 클 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른, 다중-상태 전류-스위칭 자기 메모리 소자(800)의 관련 층들을 도시한다. 도 7에서, 메모리 소자(800)는 하부 전극(802), 상기 하부 전극(802)의 상부에 형성되는 것으로 도시되어 있는 피닝 층(804), 및 상기 피닝 층(804)의 상부에서 그 양측 상에 형성되는 것으로 도시되어 있는 2개의 고정 층들을 포함하는 것으로 도시되어 있다. 즉, 고정 층(806)은 층(804)의 일측 상에 형성되는 것으로 도시되어 있고, 고정 층(808)은 층(804)의 대향 측 상에 형성되는 것으로 도시되어 있다.
도 7에서, 2개의 MTJ들은 층(804)의 상부 또는 양측 상에 형성되는 것으로 도시되어 있다. 즉, MTJ(820)는 층(804)의 일측 상에 형성되는 것으로 도시되어 있고, 또 다른 MTJ(822)는 층(804)의 대향 측 상에 형성되는 것으로 도시되어 있다. MTJ(820)는 층(804)의 상부에 형성되는 고정 층(806), 상기 층(806)의 상부에 형성되는 것으로 도시되어 있는 배리어 층(810) 및 상기 층(810)의 상부에 형성되는 것으로 도시되어 있는 자유 층(812)을 포함한다. MTJ(822)는 층(704)의 상부에 형성되는 고정 층(808), 상기 층(808)의 상부에 형성되는 것으로 도시되어 있는 배리어 층(814) 및 상기 층(814)의 상부에 형성되는 것으로 도시되어 있는 자유 층(816)을 포함하는 것으로 도시되어 있다. 상부 전극(818)은 MTJ들(820 및 822)의 상부 또는 더 구체적으로는 층들(812 및 816)의 상부에 형성되는 것으로 도시되어 있다. 상부 전극(818)은 전형적으로 Ta 및 도전성 비-자기 재료와 같은 2개의 층들로 이루어진다.
메모리 소자(800)를 형성할 시에, 층(804)이 하부 전극의 상부에 형성되고, MTJ들(820 및 822)의 층들이 상기 층(804)의 상부에 형성되며, 상기 MTJ들(820 및 822)의 상부에는 상부 전극(818)이 형성된다. MTJ들(820 및 822)의 층들은 MTJ들(820 및 822)의 층들을 통한 에칭(etching)에 의하여, 상부 전극(818)을 증착하기 이전에, 기본적으로 빈 공간 또는 홀이 형성되는 트렌치(824) 및 층(804)의 상부에 균일하고 연속적으로 형성된다. 이 방식으로, MTJ들(820 및 822)의 고정 층들은 에칭 이전에 동일한 층이고, MTJ들(820 및 822)의 배리어 층들은 에칭 이전에 동일한 층이며, MTJ들(820 및 822)의 자유 층들은 에칭 이전에 동일한 층이다.
본 발명의 일 실시예에서, 트렌치(824)는 안정성을 강화하기 위하여 이산화 실리콘(SiO2) 및 질화 실리콘(SiNx)과 같은 유전체 재료로 채워진다.
에칭 이후에, 상부 전극(818)이 MTJ들(820 및 822)의 상부에 증착 또는 형성된다. 도 7의 실시예는 도 6, 도 5 및 도 1의 실시예와 같이, 각각의 MTJ의 비트 상에 2비트의 정보를 저장한다. 따라서, MTJ(820)는 1비트를 저장하기 위한 것이며, MTJ(822)는 또 다른 비트의 정보를 저장하기 위한 것이다. 그러나, MTJ들을 추가함으로써 더 많은 비트가 저장될 수 있다. 도 7에서, 추가적인 MTJ들이 MTJ들(820 및 822) 또는 층(804)의 상부에 추가될 수 있다. 도 7에 도시된 것 이상의 MTJ들의 추가에 의하여, MTJ들 사이에 공간 또는 노치(824)와 같은 추가적인 노치들 및 공간들이 형성된다.
표 2는 도 7의 실시예의 어떤 예시적인 특성들을 제시한다. 유사하게, 표 1이 도 1, 도 5 및 도 6의 실시예들의 어떤 예시적인 특성들을 제시한다는 점이 주의되어야 한다.
Figure 112009055982710-pct00002
예를 들어, 표 2에서, "총 R" 컬럼 하에서, 상태 1, 상태 2, 상태 3 및 상태 4와 같은 메모리 소자(800)의 각각의 상태에서 저항들이 제시되어 있다. 상술된 바와 같이, 각각의 상태는 이진값을 나타내어 2비트로 표현된 4개의 상태들이 저장된다. 마이크로 암페어 단위의 프로그래밍 전류, 즉, 메모리 소자(800)를 소정의 상태로 프로그래밍하는데 필요한 전류가 라벨 "Prog I" 하에서 표 2의 최종 컬럼에 표시되어 있다.
본 발명의 대안적인 실시예에서, 2007년 2월 12일자로 출원되고 명칭이 "Non-Uniform Switching Based Non-Volatile Magnetic Base Memory"인 미국 특허 출원 번호 제11/674,124호에서 개시되어 있는 불균일 스위칭 기반 비휘발성 자기 메모리 소자(100)와 같은 불균일 스위칭 기반 비휘발성 자기 메모리 소자가 본원에 도시 및 논의된 다양한 실시예들의 MTJ들을 대체하는데 사용될 수 있다. 예를 들어, MTJ(124) 또는 MTJ(126)는 불균일 스위칭 기반 비휘발성 자기 메모리 소자로 대체될 수 있다. 본원에 논의된 다른 MTJ들이 또한 불균일 스위칭 기반 비휘발성 자기 메모리 소자로 대체될 수 있다. 이것은 유용하게도 시스템 성능을 강화시키는데 필요한 스위칭 전류를 더 감소시킨다.
도 8은 본 발명의 다양한 실시예들의 메모리 소자들을 프로그래밍 및/또는 소거하는 프로그램/소거 회로를 도시한다. 도 8에서, 전류원(902)은 전류 미러 회로(current mirror circuit)(904)에 결합되는 것으로 도시되어 있고, 상기 전류 미러 회로(904)는 스위치(906)에 결합되는 것으로 도시되어 있고, 상기 스위치(906)는 이어서 스위치(908)에 결합되는 것으로 도시되어 있고, 상기 스위치(908)는 다중-상태 전류-스위칭 자기 메모리 셀(914)에 결합되는 것으로 도시되어 있고, 상기 다중-상태 전류-스위칭 자기 메모리 셀(914)은 스위치(916)에 결합되는 것으로 도시되어 있다. 또한, 도 8에서, 전류원(918)은 전류 미러 회로(920)에 결합되는 것으로 도시되어 있고, 이에 대향하는 단부 상에서 Vcc에 결합되는 것으로 또한 도시되어 있다. 회로(920)는 스위치(910)에 결합되는 것으로 또한 도시되어 있다.
회로(904)는 P-형 트랜지스터(922), P-형 트랜지스터(924) 및 P-형 트랜지스터(926)를 포함하는 것으로 도시되어 있다. 트랜지스터들(922, 924 및 926) 각각의 소스는 Vcc에 결합되는 것으로 도시되어 있다. Vcc는 접지보다 더 높은 소정의 전압 레벨이다. 트랜지스터(922)의 게이트는 전류원(902)에 결합되는 것으로 도시되어 있고, 전류원(902)의 대향 측은 접지에 결합되는 것으로 도시되어 있다. 트랜지스터(922)의 드레인은 자신의 게이트 뿐만 아니라, 트랜지스터(924)의 게이트 및 트랜지스터(926)의 게이트에 결합되는 것으로 도시되어 있다. 트랜지스터들(924 및 926)의 드레인들은 스위치(906)에 결합되는 것으로 도시되어 있다. 메모리 셀(914)은 MTJ(910), MTJ(912) 및 액세스 트랜지스터(940)를 포함하는 것으로 도시되어 있다. MTJ(910)는 MTJ(912)에 직렬로 결합되는 것으로 도시되어 있고, 상기 MTJ(912)는 트랜지스터(940)의 드레인에 결합되는 것으로 도시되어 있다. 트랜지스터(940)의 게이트는 워드 라인(word line)(942)에 결합되는 것으로 도시되어 있다. 워드 라인(942)은 메모리 셀을 선택한다. 트랜지스터(940)의 소스는 스위치(916)에 결합되는 것으로 도시되어 있다.
회로(920)는 N-형 트랜지스터(928), N-형 트랜지스터(930) 및 N-형 트랜지스터(932)를 포함하는 것으로 도시되어 있다. 트랜지스터들(928, 930 및 932)의 드레인들은 접지에 결합되는 것으로 도시되어 있다. 트랜지스터(932)의 게이트는 전류원(918)에 결합되고, 자신(932)의 드레인에 또한 결합되며, 트랜지스터(930)의 게이트 뿐만 아니라, 트랜지스터(928)의 게이트에 또한 결합된다. 트랜지스터들(930 및 928)의 드레인은 스위치(910)에 결합되는 것으로 도시되어 있다.
스위치들(908 및 916) 각각은 2개의 상태들, 프로그램 상태 및 소거 상태 사이를 스위칭하도록 동작하는 것으로 도시되어 있다. 스위치들(906 및 910)은 2개의 상태들 사이를 스위칭하도록 동작하는 것으로 도시되어 있다.
MTJ들(910 및 912)은 도 1 및 도 6에 도시된 것들과 같은 이전 도면들의 MTJ들과 유사하다. 대안적인 실시예에서, 병렬로 결합된 MTJ들(910 및 912)은 도 7에 도시된 MTJ들과 유사할 것이다. 각각의 MTJ(910 및 912)는 상이한 또는 특정한 값의 저항을 소유한다. 이들의 저항의 차이는 MTJ들의 애스펙트 비 또는 크기 또는 이방성의 차이에 기인한다.
트랜지스터(926)의 크기는 트랜지스터(922 및 924)의 크기보다 더 크다. 유사하게, 트랜지스터(928)의 크기는 트랜지스터들(930 및 932)의 크기보다 더 크다. 본 발명의 일 실시예에서, 상기 트랜지스터들의 크기 차이는 4 대 1이다. 프로그래밍의 동작을 설명하기 위하여, 예가 고정 값들로 제공되지만, 이러한 값들이 본 발명의 정신과 범위를 벗어남이 없이 변경될 수 있다는 점이 주의되어야 한다.
동작 시에, 메모리 셀(914)을 상태 1로 프로그래밍하기 위하여, 50μA 레벨의 전류가 전류원(902)에 의해 회로(904)에 인가되는데, 이것은 트랜지스터(926)가 이 레벨의 전류를 구동시킬 수 있기 때문에, 표 1에서 제시된 바와 같이, 4×상기 전류 레벨 또는 200μA로 증폭된다. 이것은 스위치(906)로 하여금 944에서 표시된 상태로 스위칭하도록 한다. 스위치(908)는 '프로그램' 상태로 설정되고, 스위치(916) 또한 마찬가지이며, 이는 200μA 전류가 MTJ들(910 및 912)을 통해 흐르도록 하며, 트랜지스터(940)는 워드 라인(942) 상에서 전압을 상승시킴으로써 선택된다. 이것은 상태 1의 프로그래밍을 발생시킨다. MTJ들(910 및 912)의 자유 층들의 자기 모멘트는 자신들의 각각의 고정 층들의 자기 모멘트와 정렬되게 될 것이다. 이것은 표 1에 표시된 바와 같이, 메모리 셀(914)의 최저 저항을 발생시킨다.
메모리 셀(914)을 상태 2로 프로그래밍할 시에, 50μA 레벨의 전류가 전류원(918)에 의해 회로(920)에 인가되는데, 이것은 회로(920)에 의해 발생된 것과 동일한 전류 레벨이다. 상태 2에 대한 전류 레벨은 표 1에 표시되어 있다. 스위치(910)는 948에서 표시된 상태로 스위칭하게 된다. 스위치들(908 및 916) 둘 모두는 '소거' 상태로 설정되고, 이는 50μA 전류가 MTJ들(910 및 912)를 통해 흐르도록 하며, 트랜지스터(940)는 워드 라인(942) 상에서 전압을 상승시킴으로써 선택된다. 이것은 상태 2의 프로그래밍을 발생시킨다. MTJ(910)의 자유 층의 자기 모멘트는 비-평행 상태(anti-parallel state) 또는 자신의 각각의 고정 층과 정렬되는 것에 반대되는 상태로 스위칭되게 된다. MTJ(912)는 자신이 상태 1이었던 상태를 유지한다. 이것에 대한 이유는 본 발명의 일 실시예에서, MTJ(912)의 애스펙트 비가 MTJ(910)의 애스펙트 비보다 더 높아서, 스위칭이 방지되기 때문이다. 이것은 표 1에 표시되어 있는 메모리 셀(914)의 저항을 발생시킨다.
메모리 셀(914)을 상태 3으로 프로그래밍할 시에, 50μA 레벨의 전류가 전류원(918)에 의해 회로(920)에 인가되는데, 이것은 트랜지스터(928)에 의해 발생된 전류 레벨이 전류원의 전류 레벨보다 4배, 즉 200μA이도록 한다. 상태 3에 대한 전류 레벨은 표 1에 표시되어 있다. 스위치(910)는 950에서 표시된 상태로 스위칭되게 된다. 스위치들(908 및 916) 둘 모두는 '소거' 상태로 설정되고, 이는 200μA 전류가 MTJ들(910 및 912)을 통해 흐르도록 하며, 트랜지스터(940)는 워드 라인(942) 상에서 전압을 상승시킴으로써 선택된다. 이것은 상태 3의 프로그래밍을 발생시킨다. MTJ들(910 및 912)의 자유 층들의 자기 모멘트는 이들의 각각의 고정 층들에 대한 비-평행 상태로 스위칭되게 된다. 이것은 표 1에 표시되어 있는 메모리 셀(914)의 저항을 발생시킨다.
메모리 셀(914)을 상태 4로 프로그래밍할 시에, 50μA 레벨의 전류가 전류원(902)에 의해 회로(904)에 인가되는데, 이것은 회로(904)의 전류 레벨 및 상태 4에 대해 표 1에 표시되어 있는 전류 레벨이다. 이것은 스위치(906)가 946에 표시된 상태로 스위칭되도록 한다. 스위치(908)는 '프로그램' 상태로 설정되고, 스위치(916)도 마찬가지이며, 이것은 50μA 전류가 MTJ들(910 및 912)을 통해 흐르도록 하며, 트랜지스터(940)는 워드 라인(942) 상에서 전압을 상승시킴으로써 선택된다. 이것은 상태 4의 프로그래밍을 발생시킨다. MTJ(910)의 자유 층의 자기 모멘트는 자신의 각각의 고정 층의 자기 모멘트와 정렬되게 될 것이다. MTJ(912)는 자신의 비-평행 상태로 유지되는데, 이에 대한 이유는 상술된 바와 같이 2개의 MTJ들의 애스펙트 비들의 차이 때문이다. 이것은 표 1에 표시되어 있는 메모리 셀(914)의 저항을 발생시킨다.
도 9는 본 발명의 다양한 실시예들의 메모리 소자들을 판독하는 판독 회로를 도시한다. 도 9는 레퍼런스 회로(reference circuit)(1006)에 결합되는 것으로 도시되어 있는 감지 증폭기 회로(1004)에 결합되는 메모리 셀(1002)을 포함하는 것으로 도시되어 있다. 메모리 셀(1002)은 액세스 트랜지스터(1008), MTJ(1010) 및 MTJ(1012)를 포함하는 것으로 도시되어 있다. 트랜지스터(1008)는 드레인, 소스 및 게이트를 가지는 것으로 도시되어 있다. 트랜지스터(1008)의 게이트는 워드 라인(1014)에 결합되는 것으로 도시되어 있고, 트랜지스터의 드레인은 접지에 결합되는 것으로 도시되어 있고, 트랜지스터의 소스는 MTJ(1010)에 결합되는 것으로 도시되어 있다.
어떤 값들이 본원에 표시되든지 간에, 상기 값들이 단지 다른 적절한 값들이 예상된다는 이해와 함께 단지 예들의 역할을 한다는 점이 주의되어야 한다. N-형 또는 P-형 트랜지스터가 참조되지만, 상기 실시예들에서 표시된 트랜지스터의 유형이 단지 예들의 역할을 하기 때문에, 어느 한 유형 또는 다른 적절한 유형의 트랜지스터들이 사용될 수 있다는 점이 또한 주의된다.
회로(1006)는 상태 레퍼런스 회로(1020, 1022 및 1024)로서 표시된 다수의 상태 레퍼런스 회로들을 포함하는 것으로 도시되어 있다. 회로들(1020 내지 1024) 각각은 액세스 트랜지스터 및 레퍼런스 레지스터(reference resistor)를 포함한다. 예를 들어, 회로(1020)는 일측 상에서 회로(1004) 및 Vcc, 그리고 타측 상에서 액세스 트랜지스터(1028)의 드레인에 결합되는 레퍼런스 레지스터(1026)를 포함하는 것으로 도시되어 있다. 트랜지스터(1028)의 게이트는 선택 신호, 즉 선택 1 신호(1040)에 결합되는 것으로 도시되어 있다.
유사하게, 회로(1022)는 일측 상에서 회로(1004) 및 Vcc, 그리고 타측 상에서 액세스 트랜지스터(1032)의 드레인에 결합되는 레퍼런스 레지스터(1030)를 포함하는 것으로 도시되어 있다. 트랜지스터(1032)의 게이트는 선택 신호, 즉 선택 2 신호(1042)에 결합되는 것으로 도시되어 있다. 회로(1024)는 일측 상에서 회로(1004) 및 Vcc, 그리고 타측 상에서 액세스 트랜지스터(1036)의 드레인에 결합되는 레퍼런스 레지스터(1034)를 포함하는 것으로 도시되어 있다. 트랜지스터(1044)의 게이트는 선택 신호, 즉 선택 3 신호(1044)에 결합되는 것으로 도시되어 있다.
도 8과 관련하여 언급된 바와 같은 MTJ들(1010 및 1012)은 도 7의 경우에서, 판독 회로의 MTJ들이 도 9에 도시된 직렬이라기보다는 오히려 병렬로 결합될 것이라는 점을 제외하면, 본 발명의 실시예의 MTJ들과 유사하다.
판독 동작 동안, 메모리 셀(1002)은 워드 라인(1014)의 전압을 상승시킴으로써 선택된다. 회로(1004)는 MTJ들(1010 및 1012)의 총 저항을 상태 레퍼런스 회로들의 레퍼런스 레지스터들의 저항들과 비교한다. 예를 들어, (집합적으로 또는 함께 추가된) MTJ들(1010 및 1012)의 저항이 레지스터(1026)의 저항과 비교되고, 더 작다고 결정되는 경우에, 메모리 셀(1002)의 상태는 이진값 '00' 또는 아마도 상태 1로서 공표된다. 그러나, 집합적으로 MTJ들(1010 및 1012)의 저항이 레지스터(1026)의 저항보다 더 높다고 결정되는 경우에, MTJ들(1010 및 1012)의 저항은 레지스터(1030)의 저항과 비교되고, 거기서 다시, MTJ들(1010 및 1012)의 저항이 레지스터(1030)보다 더 작은 경우에, 상태 2 또는 이진값 '01'이 공표된다. MTJ들(1010 및 1012)의 저항이 레지스터(1030)보다 더 크다고 결정되는 경우에, MTJ들(1010 및 1012)의 저항이 레지스터(1034)의 저항과 비교되고, MTJ들(1010 및 1012)의 저항이 더 낮다고 결정되는 경우에, 상태 3 또는 이진값 '10'이 공표(또는 판독)되고, 그렇지 않은 경우에, 상태 4 또는 이진 값 '11'이 공표된다.
회로들(1020 내지 1024) 각각의 선택 신호는 대응하는 회로를 선택하는데 사용된다. 예를 들어, MTJ들의 저항을 레지스터(1026)의 저항과 비교하기 위하여, 신호(1040)가 활성화됨으로써, 트랜지스터(1028)를 턴온시킨다. 그 사이에, 회로(1006)의 나머지 트랜지스터들은 오프된다. 유사하게, MTJ들의 저항을 레지스터(1030)의 저항과 비교하기 위하여, 신호(1042)가 활성화됨으로써, 트랜지스터(1032)를 턴온시킨다. 그 사이에, 회로(1006)의 나머지 트랜지스터들은 오프된다. MTJ들의 저항을 레지스터(1034)의 저항과 비교하기 위하여, 신호(1044)가 활성화됨으로써, 트랜지스터(1036)를 턴온시킨다. 그 사이에, 회로(1006)의 나머지 트랜지스터들은 오프된다.
레퍼런스 레지스터들의 저항 값들의 예들은 MTJ들(1010 및 1012)의 저항들의 평균치들이다. 예를 들어, 레지스터(1026)의 저항은 표 1에 표시된 바와 같이, 상태들 1 및 4에서의 MTJ들(1010 및 1012)의 저항들의 평균치이다. 레지스터(1030)의 저항은 표 1에 표시된 바와 같이, 상태들 2 및 4에서의 MTJ들(1010 및 1012)의 저항들의 평균치이다. 레지스터(1034)의 저항은 표 1에 표시된 바와 같이, 상태들 2 및 3에서의 MTJ들(1010 및 1012)의 저항들의 평균치이다. 예를 들어, 본 발명의 일 실시예에서, 레지스터(1026)는 3 및 4KΩ의 평균치인 3.5KΩ의 저항을 갖는다. 레지스터(1030)의 저항은 5 및 4KΩ의 평균치인 4.5KΩ이고, 레지스터(1034)의 저항은 5 및 6KΩ의 평균치인 5.5KΩ이다.
본 발명의 대안적인 실시예들에서, 2007년 2월 12일자로 출원되고 명칭이 "Non-Uniform Switching Based Non-Volatile Magnetic Base Memory"인 미국 특허 출원 번호 제11/674,124호에 개시되어 있는 MTJ들(또는 메모리 소자들)이 본원의 도 8 및 도 9의 실시예에서 채용될 수 있다.
본원에 논의 및 제공된 도면들의 목적들이 반드시 크기대로 도시되어 있지는 않다는 점이 주의되어야 한다.
이제 도 11(a)를 참조하면, 흐름도는 종래의 다중-상태 자기 메모리 소자 웨이퍼들의 제조 단계를 도시한다. 프로세스는 단계(1182)에서 스테이션 시드 층(station seed layer)으로의 웨이퍼 #1의 이동으로 시작되고 나서, 시드 층이 웨이퍼 #1 상에 형성된다. 여기로부터, 웨이퍼 #1은 단계(1183)에서 스테이션 AFM 층으로 진행하고, 반-강자성(AFM) 층이 웨이퍼 #1 상에 형성된다. 단계(1184)에서, 웨이퍼 #1은 스테이션 고정 층으로 운송되어, 고정 층이 그 상에 형성될 수 있다. 고정 층의 형성 이후에, 단계(1185)는 배리어 층의 형성을 위하여 웨이퍼 #1을 스테이션 배리어 층으로 운송하고; 단계(1186)는 자유 층의 형성을 위하여 웨이퍼 #1을 스테이션 자유 층으로 운송하며, 단계(1187)는 분리 층의 형성을 위하여 웨이퍼 #1을 스테이션 분리 층으로 운송한다. 이 지점에서, 웨이퍼 #1은 그 후에 단계(1188)에서 스테이션 분리 층으로부터 스테이션 자유 층으로 가는 것, 등에 의하여 시작되는, 이전 단계들을 통해 역방향으로 진행한다. 스테이션 고정 층에서 웨이퍼 #1 상에 고정 층을 증착한 이후에, 웨이퍼 #1은 단계(1191)에서 스테이션 반-강자성 층으로 이동하고, 반-강자성 층이 형성되고 나서; 단계(1192)에서 캡 층을 수용하는 것으로 진행한다. 도 11(b)에 더 양호하게 도시된 바와 같이, 웨이퍼 #1은 제조 하드웨어(단계(1187) 이후의 통지 단계(1188))를 통하여 역방향으로 통과해야 하며, 웨이퍼 #2의 제조는 웨이퍼 #1이 단계(1192)에서 웨이퍼 운송 모듈에서 제거될 때까지 지연된다. 궁극적으로, 이것은 단일 웨이퍼가 웨이퍼의 제조가 완료될 때까지 전체 웨이퍼 운송 모듈을 타이업(tie up)하도록 한다.
반대로, 본 발명의 실시예에서, 다수의 웨이퍼들이 항상 웨이퍼 운송 모듈 내에서 제조 단계들을 겪는 것이 가능하고, 이로써 제조의 레이트(rate)가 극적으로 증가된다.
이제 도 12(a)를 참조하면, 흐름도는 본 발명의 실시예의 제조 프로세스를 도시한다. 시드 층이 웨이퍼 #1 상에 형성되고 웨이퍼 #1이 단계(1183)에서 스테이션 AFM 층으로 이동된 후, 웨이퍼 #2가 단계(1205)에서 상부에 시드 층의 형성을 위하여 즉시 스테이션 시드 층 내로 배치될 수 있다. 그 후, 웨이퍼 #2는 단계(1210)에서 스테이션 AFM 층으로 이동하는 동시에, 웨이퍼 #1이 단계(1184)에서 스테이션 AFM 층으로부터 스테이션 고정 층으로 이동되고, 웨이퍼 #3이 단계(1206)에서 스테이션 시드 층으로 이동된다. 이 프로세스는 단계(1186)에서, 웨이퍼 #1이 스테이션 자유 층에 있을 때, 웨이퍼 운송 모듈 내의 5개의 웨이퍼들이 병렬로 제조되고, 웨이퍼 #5가 스테이션 시드 층에 있는 방식으로 계속된다. 도 12(a)에서 단계(1200)로서 도시된 이 지점에서, 웨이퍼 운송 모듈은 제 2 MTJ가 내부에서 웨이퍼 상에 이미 증착되었는지를 결정한다. 제 2 MTJ가 웨이퍼 상에 증착되지 않은 경우에, 웨이퍼, 즉 웨이퍼 #1이 이제 단계(1201)에서 스테이션 시드 층으로 이동하고, 제 2 시간 동안, 웨이퍼 운송 모듈의 스테이션들을 통하여 진행한다. 웨이퍼 #1이 단계(1200)로 리턴할 시에, 제 2 MTJ가 존재하고, 웨이퍼 #1은 단계(1202)에서 스테이션 캡 층으로 진행하고, 캡 층이 그 상에 형성된다.
웨이퍼 #1가 제 2 시딩 층을 형성한 이후에, 웨이퍼 #2가 또한 그러할 것이며, 이것은 웨이퍼 #5까지 계속된다. 각각의 스테이션이 이 시간 동안 웨이퍼들 #1 내지 #5를 포함할 것이기 때문에, 웨이퍼 #5가 제 2 AFM 층의 형성을 위해 스테이션 AFM에 있고 웨이퍼 #1이 웨이퍼 운송 모듈로부터 제거될 때까지 새로운 웨이퍼들이 웨이퍼 운송 모듈에 진입하지 않을 것이다.
본 발명의 다른 실시예들에서, 'n' 수(2개 이상)의 MTJ들이 각각의 웨이퍼 상에서 바람직할 수 있고, 결과적으로, 사이클은 단계(1200) 이전의 스테이션들 각각을 통해 n번 진행될 것이다.
이 제조 방식은 프로세스 적격성(qualification) 및 최적화를 더 빠르게 하며, 웨이퍼 운송 모듈들이 유지보수 및 수선을 위해 셧다운(shut down)되는 빈도 때문에, 결과적으로 제조 가동시간(manufacturing uptime)을 증가시킨다. 이것은 이어서 제조 동안 처리량을 더 높게 하므로(시간 당 더 큰 수의 웨이퍼들), 웨이퍼 당 비용을 더 낮게 함으로써 완성된 메모리 제품들에 대한 비용을 더 낮게 한다. 게다가, 예를 들어, 프로세스 챔버(process chamber)가 하나 이상의 스퍼터링 캐소드(sputtering cathode)를 갖는 경우에, 하나 이상의 프로세스 단계가 하나의 프로세스 챔버 내로 결합될 수 있다.
이제 도 10을 참조하면, 본 발명의 실시예에 따른, 다중-상태 전류-스위칭 자기 메모리 소자(1100)의 관련 층들이 도시되어 있다. 메모리 소자(1100)는 하부 전극(1101), 상기 하부 전극(1101)의 상부에 형성되는 시딩 층(1103), 상기 시딩 층(1103)의 상부에 형성되는 피닝 층(1105), 상기 피닝 층(1105)의 상부에 형성되는 고정 층(1107), 상기 고정 층(1107)의 상부에 형성되는 배리어 층(1109), 상기 배리어 층(1109)의 상부에 형성되는 자유 층(1111), 상기 자유 층(1111)의 상부에 형성되는 분리 층(1113), 상기 분리 층(1113)의 상부에 형성되는 시딩 층(1115), 상기 시딩 층(1115)의 상부에 형성되는 피닝 층(1117), 상기 피닝 층(1117)의 상부에 형성되는 고정 층(1119), 상기 고정 층(1119)의 상부에 형성되는 배리어 층(1121), 상기 배리어 층(1121)의 상부에 형성되는 자유 층(1123), 상기 자유 층(1123)의 상부에 형성되는 캡 층(1124), 및 상기 캡 층(1124)의 상부에 형성되는 상부 전극(1125)을 포함하는 것으로 도시되어 있다.
자유 층(1111), 배리어 층(1109) 및 고정 층(1107)은 함께 MTJ 1, 또는 스택(1100)의 MTJ(1140)를 형성한다. 유사하게, 자유 층(1123), 배리어 층(1121) 및 고정 층(1119)은 MTJ 2, 또는 스택(1100)의 MTJ(1150)를 형성한다.
상부 전극(1125) 및 하부 전극(1101)은 본 발명의 일 실시예에서 탄탈(Ta)로 이루어지지만; MTJ들(1140 및 1150)에 전류를 통과시킬 수 있는 다른 도전성 재료들이 사용될 수 있다. TiW, Ti, CrTa, NiTi, NiZr, AlCu와 같은 재료들이 본 발명의 대안적인 실시예들에서 이상적인 전극 재료들의 기능을 할 수 있다. 하부 전극(1101)은 선택 트랜지스터에 접속되는 금속 라인, 예를 들어, 알루미늄 또는 구리 상에 구성된다. 본 발명의 대안적인 실시예에서, 하부 전극(1101)은 또한 시딩 층(1103)을 가질 필요성을 완전히 부정하는, 시딩 층(1103)의 목적을 충족시킬 수 있고, 피닝 층(1105)의 형성을 안내한다. 이와 같은 실시예에서, 피닝 층(1105)은 하부 전극(1101)의 상부에 직접 형성될 것이다.
시딩 층들(1103 및 1115)은 원자 레벨에서 희망하는 결정질 구조를 획득하는데 있어서 각각 피닝 층들(1105 및 1117)을 돕는다. 시딩 층들(1103 및 1115)은 이후에 도포되는 피닝 층이 특정 원자 패턴을 따르도록 하는 분자 구조를 가지는 재료, 예를 들어, 탄탈로 이루어진다. 이 패턴 또는 결정질 구조는 피닝 층들(1105 및 1117)이 의도된 바와 같이 기능하도록 하는데 필요하다. 추가적으로, NiFe-Cr, NiFe-Si, NiFeZr 또는 NiFeTa와 같은 다른 면심 입방(face-centered-cubic: fcc) 비-자기-합금들이 피닝 층(1105 뿐만 아니라, 1117)의 반강자성 층 아래에 삽입될 수 있다. 이것은 다시 원자 레벨에서 등각 성장(conformal growth)을 더 양호하게 함으로써, 피닝 필드를 더 높게 한다.
피닝 층들(1105 및 1117)은 또한 인접한 강자성 층들, 즉 1107 및 1119과의 합성 반-강자성 층들로서 공지되어 있고, 고정 층(1107) 및 고정 층(1119)의 자기 방향을 각각 정적으로 유지하는 기능을 한다. 본 발명의 실시예에서, 피닝 층들(1105 및 1117)은 각각 부가적으로 3개의 성분들 또는 서브-층들 - 루테늄(Ru) 층(1130), 코발트 철(CoFe) 층(1132), 및 철 망간(IrMn) 층(1134)으로 이루어진다. IrMn 층(1134)은 간략하게 더 상세히 논의될 시딩 층(1115) 또는 하부 전극(1101) 중 하나의 상부에 형성된다. CoFe 층(1132)은 IrMn 층(1134)의 상부에 형성되고, Ru 층(1130)은 CoFe 층(1132)의 상부에 형성된다. 유사하게, 피닝 층(1105)은 본 발명의 일 실시예에서 다수 또는 서브-층들로 이루어진다. 이 경우에, IrMn 층이 시딩 층(1103)의 상부에 형성되고, CoFe 층이 IrMn 층의 상부에 형성되며, Ru 층 IrMn 층의 상부에 형성된다.
CoFe 층(1132)의 전형적인 두께는 2 내지 10nm이고, Ru 층(1130)은 0.6 내지 1.0nm의 두께이며, IrMn 층(1134)은 5 내지 25nm의 두께이다. 이러한 두께 값들은 고정 층의 피닝을 보장할 뿐만 아니라, 낮은 자기소거 필드(demagnetization field)를 보장하여 신뢰성을 높게 할 뿐만 아니라, 고성능 저장 메모리를 제조하도록 하는 정확한 조합을 제공한다.
피닝 층들(1105 및 1117)의 자기 극성은 스택(1100)의 모든 층들의 완전한 증착 다음의 어닐링 프로세스에 의해 영구적으로 고정된다. 상기 프로세스는 연장된 시간 기간 동안 큰 단일 방향 자기 필드의 조건들 하에서 전체 웨이퍼를 가열하는 것을 포함한다. 일 실시예에서, 어닐링 온도는 375℃이며, 외부 단축 필드는 2시간 이상 동안 6kOe이다.
자유 층들(1123 및 1111)의 스위칭 전류들은 각각의 층의 조성, 구조, 크기 및 기하구조를 따른다. MTJ들(1140 및 1150)의 자유 층들(1123 및 1111)의 스위칭 전류는 각각 메모리 소자(1100)에 인가될 때, 자유 층의 자기 모멘트의 역전을 발생시키는 전류량으로서 규정된다. 본 발명의 실시예에서, 각각의 자유 층은 특정 스위칭 전류를 갖는다. 본 발명의 실시예에서, 특정 스위칭 전류들은 자유 층들(1123 및 1111)의 조성의 결과이고; 자유 층들(1123 및 1111)의 조성은 각각의 자유 층을 형성하는데 사용되는 반응성 가스(reactive gas)의 량을 변화시킴으로써 조종된다. 또 다른 실시예에서, 자기 합금을 갖는 SiO2, TiO2와 같은 산화물을 함유하는 타겟(target)(스퍼터링 프로세스)이 자유-층들(1123, 1111)의 상부에 증착되는 반면, 다른 층은 실질적으로 산화물들을 함유하지 않는(또는 적은 량의 산화물을 함유하는) 타겟을 사용하여 증착된다. 따라서, 예를 들어, 자유 층(1123)이 30 내지 60% 산화물로 구성되고, 자유 층(1111)이 10%보다 적은 산화물로 구성되고, 층들(1123 및 1111)이 적층된 구성이어서 동일한 크기 풋프린트(footprint)(이 경우에 100×200나노미터(nm))를 공유하는 경우에, 자유 층(1123)의 스위칭 전류는 대략 600마이크로-암페어(μA)인 반면, 자유 층(1111)의 스위칭 전류는 단지 이의 1/3, 즉 200μA일 것이다.
자유 층들의 특정 스위칭 전류들은 자유 층들 각각에 특정 마이크로구조를 부여하는 산화물들의 결과이며, 상기 마이크로구조는 자유 층이 형성될 때 존재하는 산화물들의 량의 직접적인 함수이다. 자유 층들(1123 및 1111) 둘 모두를 증착한 이후에, 본 발명의 일 실시예에서, 어닐링 프로세스가 수행된다. 어닐링 프로세스는 예를 들어, 2시간 이상 동안 350℃의 온도로 메모리 소자(1100)를 가열하는 것을 포함한다. 어닐링 프로세스는 자유 층들 내에 비-도전성 및 비-자기 마이크로-채널들을 형성시키는데, 이는 그 내용이 완전히 제시된 것처럼 본원에 통합되어 있는, Ranjan, 등에 의해 2007년 2월 12일자로 출원되고 명칭이 "Non-Uniform Switching Based Non-Volatile Magnetic Based Memory"인 미국 특허 출원 번호 제11/674,124호의 도 6(b) 및 도 6(c)의 자유 층(104)과 관련하여 상세히 설명되어 있다. 본 발명의 다른 실시예들에서, 자유 층들(1123 및 1111)의 마이크로-채널들은 Ranjan, 등에 의해 2007년 2월 12일자로 출원되고 명칭이 "Non-Uniform Switching Based Non-Volatile Magnetic Based Memory"인 미국 특허 출원 번호 제11/674,124호에 설명된 바와 같은 반응성 가스들 앞에서 자유-층들 중 하나를 증착함으로써 형성될 수 있다. 또 다른 실시예에서, 자유-층들(1123 또는 1111) 중 하나는 CoFe-X로 이루어지는데, 여기서 X는 크롬(Cr), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 구리(Cu) 중 하나 이상으로부터 선택되고, 두께는 다른 자유-층의 80%보다 더 적어서, 2개의 개별적인 자기 터널 접합(MTJ)들 사이에 2 이상의 스위칭 전류비를 발생시킨다. 또 다른 실시예에서, 자유 층들(1123 또는 1111) 중 하나, 전형적으로 상부 자유 층은 하부 자유 층의 75%보다 더 적은 유효 평균 포화 자화도(effective average saturation magnetization)를 갖는다. 어느 경우든지, 자유 층들은 자신의 스위칭 전류들이 적어도 2의 팩터만큼 상이한 방식으로 디자인된다.
표 3은 또한 스택(1100)에 인가되는 전류의 량 및 방향에 따라 4개의 가능한 상태를 갖는다. 상태 I 또는 '00'의 경우에, 자유 층들(1111 및 1123)의 자기 모멘트들은 스택(1100)에 대략 600μA의 전류를 인가할 시에 자신들의 각각의 고정 층들(1107 및 1119)과 평행한 방향이다. 대략 -600μA의 전류의 인가는 자유 층들(1111 및 1123) 둘 모두의 자기 모멘트가 자신들의 각각의 고정 층들(1107 및 1119)과 비-평행 상태로 스위칭되도록 하여, 상태 '11'이 되도록 한다.
Figure 112009055982710-pct00003
본 발명의 일 실시예에서, 전류(1181)는 일반적으로 하부 전극(1101)에서, 그리고 중간 층들을 통하여 상부 전극(1125)으로 스택(1100)에 인가된다. 본 발명의 또 다른 실시예에서, 전류(1180)는 중간 층들을 통하여 하부 전극(1101)으로 상부 전극(1125)에 인가된다. 전류(1180)의 방향으로 인가되는 전류인 양의 값(즉, 600μA)을 갖는 전류의 인가는 상부 전극(1125)에서 시작하고, 메모리 소자(1100)의 중간 층들을 통과하고, 하부 전극(1101)에서 종료된다. 전류(1181)의 방향으로 인가되는 전류인 음의 값(즉, -600μA)을 갖는 전류의 인가는 하부 전극(1101)에서 시작하고, 메모리 소자(1100)의 중간 층들을 통과하고, 상부 전극(1125)에서 종료된다.
대안적으로, 단지 대략 200μA 및 -200μA의 전류가 스택(1100)에 인가될 때, 하나의 MTJ의 자유 층의 자기 모멘트는 고정 층의 자기 모멘트와 평행하게 되고, 다른 MTJ의 자유 층의 자기 모멘트는 비-평행하게 된다. 더 명확하게 하기 위하여, 예를 들어, 대략 200μA는 MTJ(1150)에서 자기 모멘트들이 평행하도록 하고, MTJ(1140)에서 자기 모멘트들이 비-평행하도록 하는 반면; -200μA는 MTJ(1150)에서 자기 모멘트들이 비-평행하도록 하고 MTJ(1140)에서 자기 모멘트들이 평행하도록 한다 - 각각 상태들 '01' 및 '10'.
스택(1100)에 인가된 스위칭 전류는 MTJ들(1140 및 1150)의 자유 층들의 자기 모멘트들의 상태를 제어하므로, 스택(1100) 내에서 표현된 이진값을 제어한다. 그러므로, 이 스위칭 전류의 인가는 프로그램 동작 및 소거 동작을 발생시키고, 이러한 동작들은 프로그램 및 소거 회로에 의해 제어된다. 프로그램 및 소거 회로의 기능에 관한 부가적인 세부사항들에 대해서는, 그 내용이 완전히 제시된 것처럼 본원에 통합되어 있는, Ranjan, 등에 의해 2007년 2월 23일자로 출원되고 명칭이 "A High Capacity Low Cost Multi-State Magnetic Memory"인 미국 특허 출원 번호 제11/678,515호의 도 8에서 회로(900) 및 관련 논의를 참조하라.
배리어 층들(1109 및 1121)은 상이한 량의 터널링 전류들을 발생시키는 상이한 스핀들을 갖는 전자들에 대한 필터의 역할을 함으로써, 이의 각각의 고정 층의 자유 모멘트에 대한 자유 층의 자유 모멘트의 방향에 따라 각각의 MTJ에 대해 2개의 특정 저항 값들이 존재하도록 한다. 본 발명의 실시예에서, 배리어 층들(1109 및 1121)은 막 평면(film plane)에 실질적으로 평행한 (100)을 표시하는 결정 평면들을 가진 (100) 결정질 구조를 갖는 실질적으로 결정질의 산화 마그네슘(MgO)으로 구성된다. MgO 배리어 층들(1109 및 1121)은 초기에 MgO의 결정질 층들로서 형성되는 반면, 1109 층에 대한 인접 층들(1111 및 1107), 및 배리어 층(1121)에 대한 층들(1123 및 1119)은 실질적으로 CoFeB 합금의 비정질이다. 본원에 상술된 어닐링 프로세스는 (100) 구조를 갖는 것과 같이, 실질적으로 입방 CoFeB 합금의 결정질 층으로의 비정질 층 내의 변환에서의 변화를 발생시킨다. 이것은 자기 스핀들의 터널링을 위한 코히어런트 채널(coherent channel)들을 형성하도록 하여, 높은 TMR(터널링 마그네토-저항) 비를 발생시킨다.
본 발명의 일 실시예에서, 각각의 MTJ의 배리어 층은 상이한 두께를 가지는데, 즉, 배리어 층(1109)의 두께는 배리어 층(1121)의 두께와 상이하다. 두께의 이러한 차이는 MTJ들(1140 및 1150)이 MTJ 당 단지 2개의 특정 저항 값들이 아니라, 서로로부터 완전히 특정한 저항 값들을 가지도록 하므로 스택(1100)이 각각의 MTJ에 대하여 2개씩 4개의 상이한 저항 값들을 가지도록 한다. 예를 들어, 3개의 MTJ들을 갖는 스택은 다른 2개의 MTJ와 상이한 제 3 두께의 제 3 배리어 층을 가져서, 관련된 스택이 그 후에 6개의 상이한 저항 값들을 가지도록 한다 - 저항 값은 언제라도 내부의 MTJ들의 상태들에 따른다.
이제 표 4를 참조하면, MTJ 상태 및 배리어 층 두께에 따른 MTJ들의 저항 값들이 추정된다. 예를 들어, 시나리오 1에서, 스택의 MTJ들 중 하나의 배리어 층의 두께 대 동일한 스택의 또 다른 MTJ의 배리어 층의 두께의 비는 1:1.2인데-즉, 층(1109)에 대한 두께는 대략 1nm이고 배리어 층(1121)에 대한 두께는 대략 1.2nm이다. 상이한 배리어 층 두께의 결과로서, MTJ 1(MTJ 1140)의 저항은 MTJ 1이 상태 0일 때 대략 400Ω이고 MTJ 1가 상태 1일 때 약 800Ω이다. 따라서, MTJ 2(MTJ 1150)에 대한 저항은 MTJ 2가 상태 0일 때 약 600Ω일 것이고 MTJ 2가 상태 1일 때 약 1320Ω일 것이다. 표 4의 시나리오들 2 및 3은 배리어 층들의 두께에 따라, 다른 관련 저항 값들을 추정한다.
Figure 112009055982710-pct00004
MTJ들(1140 및 1150)의 저항은 판독 동작이 발생할 때마다 스택(1100)의 상태(즉, 00, 01, 10 또는 11)를 결정하는데 사용된다. 스택(1100)의 총 저항, 즉 MTJ(1140) 및 MTJ(1150)의 저항의 조합이 판독 회로에 의해 판독되고, 상기 판독 회로는 그 후에 스택(1100)의 저항을 일련의 레퍼런스 회로들과 비교한다. 스택(1100) 내의 각각의 MTJ의 저항은 MTJ들의 상태; 즉, 자유 층 및 고정 층이 그 시간에 평행한지 또는 비-평행한지에 따른다. 스택(1100)의 판독 프로세스의 상세한 설명은 Ranjan, 등에 의하여 2007년 2월 23일자로 출원되고 명칭이 "A High Capacity Low Cost Multi-State Magnetic Memory"인 미국 특허 출원 번호 제11/678,515호에서의 판독 회로(1000)와 관련하여 더 상세히 논의된다.
표 5는 스택(1100)의 총 저항이 내부의 MTJ들(1140 및 1150)의 상태에 따라 변화하는 방법을 제시한다. 표들 4 및 5의 시나리오 1에서, 상술된 바와 같이, 1:1.2 배리어 층 비가 사용되며, 스택(1100)의 총 저항은 MTJ(1140) 및 MTJ(1150) 둘 모두가 자신들의 각각의 고정 층들에 대해 평행한 방향의 자기 모멘트들을 갖는 자유 층들을 가지는 경우에(상태 00) 1000Ω인 것으로 추정된다. 스택(1100)의 총 저항은 상태 01로 스위칭될 때 1400Ω으로 약 400Ω만큼 증가된다. 스택(1100)의 총 저항은 스택(1100)을 상태들 01 또는 11로 스위칭함으로써 각각 약 1720Ω 및 2120Ω의 저항들로 더 증가될 수 있다.
Figure 112009055982710-pct00005
시나리오 1 하에서의 스택(1100)의 저항에서의 각각의 순차적인 증가는 이전 상태의 저항보다 대략 300 내지 400Ω 더 크다. 각각의 순차적인 저항 값의 이러한 대략적으로 동일한 계단식 증가는 더 간단하고 신뢰 가능한 판독 회로 디자인에 적합하기 때문에 이상적인 구성이다.
이제 표 5의 시나리오들 2 및 3을 참조하면, 배리어 두께의 비가 증가함에 따라, 자신의 4개의 가능한 상태들 중 어느 한 상태인 동안 스택(1100)의 총 저항도 또한 증가할 것이다. 시나리오 3에서, MTJ(1151)의 배리어 층(1121)이 MTJ(1140)의 배리어 층(1109)보다 두께가 2배인 경우에, 즉 2nm 및 1nm의 두께인 경우에, MTJ 둘 모두의 자기 모멘트들이 평행한 회로의 총 저항은 MTJ들(1140 및 1150)의 자유 층들이 자신들의 각각의 고정 층들에 대해 비-평행 상태들의 자기 모멘트들을 가질 때에도 1:1.2의 배리어 층 비를 갖는 스택(1100)의 최대 저항보다 상당히 더 높은 2400Ω이다. 2:1 배리어 층 두께 비의 시나리오 하에서의 스택(1100)의 나머지 총 저항 값들은 상태 01에서 2800Ω이고, 그 후에 상태 10에서 6400Ω이며, 상태 11에서 6800Ω이다. 시나리오 1에서 경험된 바와 같은 저항의 상대적으로 일관된 계단식 증가는 시나리오 3에서 상실되고, 그 대신에, 총 저항은 후속 상태들 사이에서 400 내지 3600Ω로부터 단조로울지라도 불규칙적인 방식으로 증가한다. 이와 같은 근본적인 차이는 회로를 더 복잡하게 할 수 있다.
본 발명의 실시예에서, 배리어 층들(1109 및 1121)은 실질적으로 비-자기 재료, 예를 들어, 산화 마그네슘(MgO)으로 구성된다. 본 발명의 대안적인 실시예들에서, 배리어 층들(1109 및 1121)은 다음 화합물들 - 산화 알루미늄(Al2O3), 산화 티타늄(TiO2), 산화 마그네슘(MgOx), 산화 루테늄(RuO), 산화 스트론튬(SrO), 산화 아연(ZnO) 중 하나 이상으로 구성된다.
분리 층(1113)은 전형적으로 2 내지 200nm의 두께이며, 바람직한 두께 범위는 2 내지 50nm이다. 분리 층(1113)은 MTJ(1140)의 자유 층(1111)의 상부에 형성되고, MTJ들(1140 및 1150)을 서로로부터 분리시킨다. MTJ들(1150으로부터 1140)의 분리는 3개의 목적들: (1) 정자기 상호작용(magnetostatic interaction)을 감소시키는 것에 의한 자기 분리, (2) 시딩 효과를 분리하는 것에 의한 마이크로구조 분리, 및 (3) 층 상태들의 분리를 충족시킨다.
추가적인 MTJ들이 스택(1100) 상에 형성되는 경우에, 추가적인 분리 층이 추가적인 MTJ들 각각의 시딩 층 아래 및 각각의 추가적인 MTJ 아래의 MTJ들의 자유 층의 상부에 형성될 것이다. 분리 층(1113)에 대한 재료들의 가장 바람직한 선택은 비정질 비-자기 합금, 예를 들어, 니켈 니오브(NiNb), 니켈 인(NiP), 니켈 바나듐(NiV), 니켈 붕소(NiB), 또는 구리 지르코늄(CuZr)이며; 결정질 비-자기 합금이 또한 사용될 수 있다.
지금까지 본원에 설명된 실시예들이 동일-평면의, 즉, 표면 평면들에 실질적으로 평행한 자신들의 자기 모멘트들을 가졌지만, 본 발명은 자유 및 고정 층들(1107, 1111, 1119 및 1123)의 자기 모멘트들이 실질적으로 막 평면에 수직인 실질적으로 수직인 자기 방향을 갖는 자기 메모리 셀들에도 적용된다. 물론, 이러한 층들 및 인접 층들에 대한 합금들의 선택은 이러한 층들에서 수직인 자기 방향을 유도 및 지원하기 위하여 상이할 것이다.
본 발명이 특정 실시예에 관하여 설명되었을지라도, 이의 변경들 및 변형들이 확실히 당업자들에게 명백할 것이다. 그러므로, 다음의 청구항들이 본 발명의 진정한 정신과 범위 내에 있는 것과 같은 모든 이러한 변경들 및 변형들을 커버하는 것으로 해석되어야 한다.

Claims (23)

  1. 다중-상태 전류-스위칭 자기 메모리 소자에 있어서:
    2개 이상의 자기 터널링 접합(MTJ)들의 스택을 포함하고, 각각의 MTJ는 스위칭가능한 자기 방향성을 가진 자유 층, 배리어 층 및 고정 층을 가지고, 상기 스택의 각각의 MTJ는 자기적으로 분리시키는 층 상에 형성된 시딩 층에 의해 상기 스택 내의 다른 MTJ들과 분리되고, 상기 스택은 1비트의 정보를 저장하는 각각의 MTJ로 1 비트 이상의 정보를 저장하고, 자유 층들의 각각은 그 내의 산화물의 양에 기초하여 상이한 조성을 갖고, 상기 스택의 자유 층들의 각각은 상기 자유 층의 조성에 기초하여 특정 스위칭 전류에 반응하고, 상기 자유 층은 자유 층에 인가되는 상기 스위칭 전류의 레벨에 기초하여 상기 자유 층의 자기 방향성을 스위칭하고, 상기 메모리 소자에 인가되는 전류의 상이한 레벨들은 상이한 상태로의 스위칭을 야기하는, 다중-상태 전류-스위칭 자기 메모리 소자.
  2. 제 1 항에 있어서,
    상기 스택은 복수의 피닝층들을 더 포함하고,
    각각의 피닝층은 시딩 층과 상기 MTJ들 중 하나의 사이에 형성되고, 이리듐 망간(IrMn) 층, 코발트철(CoFe) 층 및 루테늄(Ru) 층을 포함하는 복수의 서브-층들을 포함하는, 다중-상태 전류-스위칭 자기 메모리 소자.
  3. 제 1 항에 있어서,
    상기 MTJ들의 상기 자유 층들은 각각 특정 두께를 가지는, 다중-상태 전류-스위칭 자기 메모리 소자.
  4. 제 1 항에 있어서,
    상기 MTJ들의 상기 배리어 층들은 각각 특정 두께를 가짐에 따라, 각각의 MTJ가 특정 저항값을 가지도록 하는, 다중-상태 전류-스위칭 자기 메모리 소자.
  5. 제 4 항에 있어서,
    상기 MTJ들 각각의 상기 배리어 층은 실질적으로 산화 마그네슘(MgO)으로 이루어지고, 다음 화합물들 - 산화 알루미늄(Al2O3), 산화 티타늄(TiO2), 산화 마그네슘(MgOx), 산화 루테늄(RuO), 산화 스트론튬(SrO), 산화 아연(ZnO) 중 하나 이상을 포함할 수 있는, 다중-상태 전류-스위칭 자기 메모리 소자.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 MTJ들 각각의 상기 고정 층은 실질적으로 자기 재료로 이루어지는, 다중-상태 전류-스위칭 자기 메모리 소자.
  8. 제 7 항에 있어서,
    상기 MTJ들 각각의 상기 고정 층에 인접하여 형성되는 피닝 층을 더 포함하는, 다중-상태 전류-스위칭 자기 메모리 소자.
  9. 제 8 항에 있어서,
    하부 전극을 더 포함하며, 상기 하부 전극의 상부에는 상기 MTJ들 중 하나의 피닝 층이 형성되는, 다중-상태 전류-스위칭 자기 메모리 소자.
  10. 제 9 항에 있어서,
    상기 MTJ들 중 하나의 자유 층의 상부에 형성된 상부 전극을 더 포함하는, 다중-상태 전류-스위칭 자기 메모리 소자.
  11. 제 1 항에 있어서,
    상기 MTJ들의 스택의 제 1 MTJ가 하부 전극의 상부에 형성되고,
    상기 MTJ들의 스택의 제 2 MTJ가 상기 제 1 MTJ의 상부에 형성되고,
    상부 전극은 상기 제 2 MTJ의 상부에 형성되는, 다중-상태 전류-스위칭 자기 메모리 소자.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제 1 항에 있어서,
    상기 스택의 상기 배리어 층들 중 하나의 두께와 상기 스택의 다른 배리어 층의 두께는 1:2 또는 1:1.2인, 다중-상태 전류-스위칭 자기 메모리 소자.
  20. 제 1 항에 있어서,
    제 1 자유 층 및 제 2 자유 층의 두께 및 산화물의 양은 1.5배 또는 그 이상 차이가 나는, 다중-상태 전류-스위칭 자기 메모리 소자.
  21. 제 1 항에 있어서,
    상기 MTJ들의 상기 자유 층들의 각각은 산화물을 포함하는 CoFeB로 만들어지는, 다중-상태 전류-스위칭 자기 메모리 소자.
  22. 제 1 항에 있어서,
    상기 MTJ들의 상기 자유 층들의 각각은 상기 층 내에서 상호확산된 1 내지 2nm 두께의 코발트-철-산화물(Co-Fe-oxide) 층을 포함하는, 다중-상태 전류-스위칭 자기 메모리 소자.
  23. 제 1 항에 있어서,
    상기 MTJ들의 상기 자유 층들의 각각은 2 내지 7nm 두께인, 다중-상태 전류-스위칭 자기 메모리 소자.
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