[go: up one dir, main page]

KR101402261B1 - 박막 트랜지스터의 제조 방법 - Google Patents

박막 트랜지스터의 제조 방법 Download PDF

Info

Publication number
KR101402261B1
KR101402261B1 KR1020070094915A KR20070094915A KR101402261B1 KR 101402261 B1 KR101402261 B1 KR 101402261B1 KR 1020070094915 A KR1020070094915 A KR 1020070094915A KR 20070094915 A KR20070094915 A KR 20070094915A KR 101402261 B1 KR101402261 B1 KR 101402261B1
Authority
KR
South Korea
Prior art keywords
silicon layer
polycrystalline silicon
protrusions
etchant
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020070094915A
Other languages
English (en)
Other versions
KR20090029570A (ko
Inventor
허성권
유춘기
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020070094915A priority Critical patent/KR101402261B1/ko
Priority to US12/194,660 priority patent/US20090075436A1/en
Publication of KR20090029570A publication Critical patent/KR20090029570A/ko
Application granted granted Critical
Publication of KR101402261B1 publication Critical patent/KR101402261B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3063—Electrolytic etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/50—Physical imperfections
    • H10D62/57—Physical imperfections the imperfections being on the surface of the semiconductor body, e.g. the body having a roughened surface
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H10D86/0223—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials
    • H10D86/0229—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials characterised by control of the annealing or irradiation parameters

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Optics & Photonics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

전기적 특성이 우수한 다결정 실리콘을 얻을 수 있는 박막 트랜지스터의 제조 방법이 제공된다. 박막 트랜지스터의 제조 방법은, 기판 상에 비정질 실리콘 층을 형성하는 단계와, 레이저 빔을 이용하여 비정질 실리콘 층을 다결정 실리콘 층으로 결정화하는 단계와, 수산화물 식각액을 이용하여 다결정 실리콘 층 내의 결정 입계에 형성된 돌출부를 선택적으로 식각하는 단계를 포함한다.
액정 표시 장치, 다결정 실리콘, 측면 연속 고상화, 수산화물 식각액

Description

박막 트랜지스터의 제조 방법{Method of manufacturing thin film transistor}
본 발명은 박막 트랜지스터의 제조 방법에 관한 것으로, 더욱 구체적으로는 레이저 빔을 이용한 다결정 박막 트랜지스터의 제조 방법에 관한 것이다.
종래의 액정 표시 장치(Liquid Crystal Display; LCD)는 스위칭(switching) 소자로 비정질 실리콘 박막 트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 채용해 왔으나, 최근에는 고화질의 표시품질이 요구됨에 따라 동작속도가 빠른 다결정 실리콘 박막 트랜지스터(Poly Crystalline Silicon Thin Film Transistor; poly-Si TFT)를 많이 채용하고 있다.
종래 기술에 따른 레이저 결정화에 의한 다결정 실리콘 층 형성의 경우 일반적인 레이저 조사에 의한 용융 및 고상화에 의해 결정립을 형성하고 성장시킬 수 있으나, 각 결정(grain)이 성장하면서 이웃하는 결정이 서로 만나는 결정 입계(grain boundary)에서는 돌출부가 형성되므로, 이와 같은 돌출부는 표면 형상(surface morphology)의 불균일을 일으키고 누설 전류(leakage current)를 증가시키거나 게이트 절연막의 항복 전압(breakdown voltage)을 감소시키는 등 다결정 실리콘 박막 트랜지스터의 전기적 특성을 열화시키는 단점이 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 우수한 다결정 실리콘을 얻을 수 있는 박막 트랜지스터의 제조 방법을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법은, 기판 상에 비정질 실리콘 층을 형성하는 단계와, 레이저 빔을 이용하여 상기 비정질 실리콘 층을 다결정 실리콘 층으로 결정화하는 단계와, 수산화물 식각액을 이용하여 상기 다결정 실리콘 층 내의 결정 입계에 형성된 돌출부를 선택적으로 식각하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 바와 같이 본 발명에 따른 박막 트랜지스터의 제조 방법 및 이에 의해 제조된 액정 표시 장치에 의하면, 결정립계에 형성된 돌출부의 높이를 줄여 균일한 표면 형상을 얻음으로써 누설 전류의 발생을 방지하고 게이트 절연막의 항복전압을 향상시켜 다결정 실리콘 박막 트랜지스터의 우수한 전기적 특성을 구현할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
본 발명에 사용되는 액정 표시 장치로는 PMP(Portable Multimedia Player), PDA(Personal Digital Assistant), 휴대용 DVD(Digital Versatile Disk) 플레이어, 휴대폰(cellular phone), 노트북, DSC(Digital Still Camera), DSV(Digital Still Video)과 같은 중소형 디스플레이 장치 및 디지털 TV와 같은 중대형 디스플레이 장치 등을 예로 들 수 있다.
이하 도 1 내지 도 3을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법에 대하여 설명한다. 여기서 도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법에 의하여 결정화된 실리콘 층이 형성된 기판의 단면도이다. 도 2는 도 1의 돌출부를 확대한 단면도이다. 도 3은 도 2의 돌출부를 선택적으로 식각한 후의 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법에 있어서, 레이저 빔을 이용하여 비정질 실리콘을 다결정 실리콘으로 결정화 방법으로는, 엑시머 레이저 어닐링(Excimer Laser Annealing, ELA) 또는 순차 측면 고상법(Sequential Lateral Solidification, SLS) 등이 사용될 수 있다.
여기서 엑시머 레이저 어닐링은 약 30 ~ 200 나노 세컨드(nano second)의 짧은 시간 내에 레이저 빔을 펄스 타입으로 주사하여 비정질 실리콘을 부분 용융(partially melting)시킨 후 응고시켜 다결정 실리콘으로 변환시키는 기술이다.
순차 측면 고상법은 패턴된 마스크를 통과한 레이저 빔을 비정질 실리콘의 일정 영역에 조사하여 비정질 실리콘을 완전 용융(complete melting)시킨 후 응고시켜 다결정 실리콘으로 변환시키는 기술이다. 이때, 레이저 빔 또는 비정질 실리콘이 놓여진 스테이지를 이동하고 다시 레이저 빔을 조사하여 이전에 형성된 결정을 시드(seed)로 하여 계속적으로 결정의 크기를 성장시킨다.
도 1을 참조하면, 이와 같은 레이저 빔을 이용한 비정질 실리콘의 결정화 시에 실리콘 층은 고온의 레이저 빔에 의해 용융된 후 응고됨으로써 상대적으로 밀도가 높은 액상에서 밀도가 낮은 고상으로 상변태(phase transformation)이 일어나게 된다. 따라서 이웃하는 결정이 서로 만나는 결정 입계, 즉 경계부(230)에서는 박막 트랜지스터의 전기적 특성을 열화시키는 돌출부(325)가 형성된다. 특히, 순차 측면 고상법의 경우 비정질 실리콘이 완전 용융된 후 결정화되므로 결정 입계에서 더욱 큰 돌출부가 형성될 수 있다. 미설명된 도면 부호 310은 투명 기판이고, 도면 부호 312는 버퍼층이고, 도면 부호 320은 다결정 실리콘 층이다.
도 2 및 도 3을 참조하여 이러한 돌출부를 선택적으로 식각하여 돌출부를 제 거하거나 돌출부의 높이를 상대적으로 낮추는 공정에 대해서는 자세히 설명한다.
도 2에 도시된 바와 같이, 비정질 실리콘이 용융된 후 결정화되면서 다결정 실리콘 층(320)의 표면에는 실리콘 산화막(326)이 일정한 두께로 형성된다. 다만 돌출부(325)에 형성된 실리콘 산화막(326)은 다른 부분에 비하여 상대적으로 얇은 두께로 형성된다.
이웃하는 결정이 만나는 경계부(230)에 형성된 돌출부(325)는 상부(325a)와 하부(325b)로 이루어진 2단 구조를 가진다. 상부(325a)는 폭이 좁고 경사가 급한 구조를 가지며, 하부(325b)는 폭이 넓고 경사가 완만한 구조를 가진다. 예를 들어 상부(325a)의 높이는 약 30 - 60 nm이고 하부(325b)의 높이는 약 30 - 60 nm인 경우, 전체적인 돌출부(325)의 높이는 약 60 - 120 nm가 된다. 이와 같이 상대적으로 높은 돌출부(325)에 의해 표면 형상(surface morphology)의 불균일이 일어나고 누설 전류(leakage current)가 증가되거나 게이트 절연막의 항복전압이 감소하는 등 전기적 특성이 열화될 수 있다. 상부(325a)를 덮고 있는 실리콘 산화막(326)은 하부(325b)를 덮고 있는 실리콘 산화막(326)에 비하여 상대적으로 얇은 두께로 형성된다.
본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법에 따르면, 수산화물 식각액(hydroxide etchant)을 사용하여 돌출부(325)를 제거하거나 돌출부(325)의 높이를 상대적으로 낮출 수 있다. 수산화물 식각액은 원자단 또는 기로서 OH기를 갖는 화합물 식각액을 말한다. 수산화물 식각액으로부터 발생하는 수산화 이 온(OH-)은 실리콘 산화물보다 실리콘에 대하여 식각률(etch rate)이 높다. 예를 들어 수산화물 식각액은 실리콘 산화물에 대한 식각률보다 실리콘에 대한 식각률이 수십배 이상인 것이 바람직하다.
도 3을 참조하면, 돌출부(325)와 수산화물 식각액이 반응하는 경우, 돌출부(325)의 상부(325a)에 형성된 실리콘 산화막(326)이 상대적으로 얇은 두께를 가지므로, 돌출부(325)의 상부(325a)부터 식각 반응이 일어난다. 즉, 상대적으로 식각 속도가 느리기는 하지만 수산화물 식각액에 의해 실리콘 산화막(326)이 전체적으로 식각된다. 돌출부(325)의 상부(325a)에 해당하는 실리콘 산화막(326)이 상대적으로 얇기 때문에 돌출부(325)의 상부(325a)에 해당하는 다결정 실리콘 층(320)이 먼저 수산화물 식각액에 노출되고 따라서 상부(325a)의 다결정 실리콘 층(320)이 먼저 식각된다. 일정한 시간이 흐른 후, 돌출부(325)의 상부(325a)는 제거되고 돌출부(325)의 하부(325b)만 남게 되는데, 이때 돌출부(325)는 전체적으로 위쪽이 평평한 형상을 가진다. 만일 과식각이 발생하는 경우, 돌출부(325)의 하부(325b) 안쪽으로 만곡된 형상인 홈부(327)가 형성될 수도 있다. 이와 같이 돌출부(325)를 식각하는 동안 돌출부(325) 이외의 다른 영역은 상대적으로 두꺼운 실리콘 산화막(326)으로 덮여 있어서 두꺼운 실리콘 산화막(326) 하부에 위치하는 다결정 실리콘 층(320)에 대해서는 식각 반응이 일어나지 않는다. 따라서 기판(170)은 전체적으로 균일한 표면 형상(surface morphology)을 가질 수 있다.
이러한 수산화물 식각액은 테트라메틸 암모늄 하이드록사이드 (TetraMethyl Ammonium Hydroxide, TMAH)를 포함할 수 있다. 예를 들어, 실리콘 산화물보다 실리콘에 대하여 높은 식각률을 얻기 위하여 수산화물 식각액은 1 - 5 wt%의 TMAH, 0.1 - 3 wt%의 첨가제 및 나머지 탈이온수로 이루어질 수 있다. 여기서 첨가제로는 반응 활성화를 위한 공지된 임의의 물질이 사용될 수 있다. 실리콘에 대한 적절한 식각률, 예를 들어 5 - 15 nm/min을 얻기 위해서는 반응 온도는 약 60 - 90 도인 것이 바람직하다.
또한 수산화물 식각액은 수산화 칼륨(potassium hydroxide, KOH)을 포함할 수 있다. 예를 들어, 실리콘 산화물보다 실리콘에 대하여 높은 식각률을 얻기 위하여 수산화물 식각액은 5 - 15 wt%의 KOH, 0.1 - 3 wt%의 첨가제 및 나머지 탈이온수로 이루어질 수 있다. 실리콘에 대한 적절한 식각률, 예를 들어 5 - 15 nm/min을 얻기 위해서는 반응 온도는 약 30 - 70 도, 더욱 바람직하게는 40 - 45도인 것이 바람직하다.
수산화물 식각액을 이용하여 실리콘에 대한 상대적으로 낮은 식각률, 예를 들어 5 - 15 nm/min을 얻기 위해서, 돌출부(325)에 대응하는 다결정 실리콘 층(320)은 (111) 면방위(crystallographic orientation)를 가지는 것이 바람직하다. 다결정 실리콘 층(320)이 다른 면방위를 가지는 경우 식각률이 높아져서 높은 식각 선택비를 얻기 힘들다.
이하 도 4 내지 도 11을 참조하여 다결정 실리콘을 채널 영역으로 하는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법에 대하여 자세히 설명한다. 도 4 내지 도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 순 차적으로 나타내는 공정 단면도들이다.
도 4를 참조하면, 투명 기판(310)에 실리콘 산화막 또는 실리콘 질화막으로 이루어진 버퍼층(312)을 화학 기상 증착법 등을 이용하여 적층한다. 여기서 버퍼층(312)은 공정 조건에 따라 생략될 수 있다.
이어서 버퍼층(312) 위에 비정질 실리콘 층을 화학 기상 증착법 등을 이용하여 증착한다. 이후 레이저 빔을 이용한 결정화 장치를 이용하여 비정질 실리콘을 다결정 실리콘으로 결정화한다. 그리고 다결정 박막 트랜지스터의 문턱 전압을 제어하기 위하여 다결정 실리콘 층(320)에 붕소 등의 불순물을 이온주입할 수 있다.
이어서 다결정 실리콘 층(320)을 세정함과 동시에 앞서 언급한 수산화물 식각액을 이용하여 다결정 실리콘 층(320)의 돌출부를 제거하거나 돌출부의 높이를 상대적으로 낮춘다.
도 5를 참조하면, 사진 공정과 식각 공정을 통해 다결정 실리콘 층(320)을 패터닝하여 박막 트랜지스터의 액티브 영역을 구성할 다결정 실리콘 패턴(322)을 형성한다.
도 6을 참조하면, 다결정 실리콘 패턴(322)이 형성된 투명 기판(310) 상에 게이트 절연막(330)과 게이트 도전막(340)을 적층한다. 게이트 절연막(330)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막 등을 화학 기상 증착법 등을 이용하여 형성하며, 게이트 도전막(340)은 주로 물리 기상 증착법 등을 이용하여 형성한다. 예를 들어, 게이트 도전막(340)은 알루미늄(Al), 알루미늄-네오디뮴(AlNd), 알루미늄-몰리브덴(AlMo), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 티타늄 질화 물(titanium nitride, TiN), 탄탈륨(Ta), 또는 이들의 합금 등을 사용하여 형성할 수 있다. 이러한 게이트 도전막(340)은 상기 물질로 이루어진 단일층 또는 다중층 구조로 형성될 수 있다.
이어서 게이트 도전막(340) 상에 게이트 패턴을 정의하는 포토레지스트 패턴(350)을 형성한다.
도 7을 참조하면, 포토레지스트 패턴(350)을 식각 마스크로 사용하여 게이트 도전막(340)을 식각하여 게이트 전극(342)을 형성한다. 이때 게이트 전극(342)을 형성하기 위해 건식 식각을 이용할 수 있다.
이어서 도 8을 참조하면, 포토레지스트 패턴(350)과 게이트 전극(342)을 이온 주입 마스크로 사용하여 고농도 불순물 이온 주입(360)을 수행하여, 다결정 실리콘 패턴(322) 내에 고농도 불순물 영역(324)을 형성한다. 이때 불순물로는 N형 불순물, 예를 들어 PH3 등을 사용할 수 있으며, 1.0×1015 내지 5.0×1015 atoms/㎠ 정도의 주입량(doze)으로 불순물을 이온 주입한다. 고농도 불순물 영역(324)은 포토레지스트 패턴(350) 및 게이트 전극(342)에 정렬되어 다결정 실리콘 패턴(322) 내에 형성된다.
이어서 도 8 및 도 9를 참조하면, 포토레지스트 패턴(350)을 제거한다.
추가적으로, 별도의 이온 주입 마스크를 사용하거나 추가적인 습식 식각 방법을 이용하여 고농도 불순물 영역(324)과 인접하게 다결정 실리콘 패턴(322) 내에 저농도 불순물 영역(미도시)을 형성할 수 있다. 이때 불순물로는 N형 불순물, 예를 들어 PH3 등을 사용할 수 있으며, 1.0×1012 내지 8.0×1012 atoms/㎠ 정도의 주입량(doze)으로 불순물을 이온 주입한다. 이와 같은 저농도 불순물 영역을 LDD(Lightly Doped Drain) 영역이라 하며, 저농도 불순물 영역을 형성함으로써 박막 트랜지스터의 킹크 효과(kink effect) 및 누설 전류(leakage current)를 억제할 수 있다.
그리고 이온주입 다음으로는 이온주입시의 결정 구조의 손상에 따른 전기저항 증가를 없애고 불순물의 확산을 위해 레이저, 급속 열처리(Rapid Thermal Annealing, RTA), 또는 노(furnace) 등을 이용하여 어닐링을 실시할 수 있다.
이어서 도 10을 참조하면 게이트 전극(342) 및 게이트 절연막(330) 상에 절연 물질을 적층하여 제1 층간 절연막(370)을 형성한다. 제1 층간 절연막(370)은 대개 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막 등을 화학 기상 증착법 등으로 형성할 수 있다. 이 후 제1 층간 절연막(370)을 패터닝하여 게이트 전극(342)의 양측에 위치하는 고농도 불순물 영역(324)을 노출시키는 한 쌍의 콘택홀(372, 374)을 형성한다.
이어서 제1 층간 절연막(370) 상에 데이터 도전막(미도시)을 형성한 후 패터닝하여 한 쌍의 콘택홀(372, 374) 내에 각각 소스 전극(382)과 드레인 전극(384)을 형성한다. 여기서 소스 전극(382) 및 드레인 전극(384)은 각각 콘택홀(372, 374)를 통하여 고농도 불순물 영역(324)과 접촉한다. 그리고 소스 전극(382)과 드레인 전극(384)에 사용되는 데이터 도전막으로는 예를 들어, 알루미늄(Al), 알루미늄-네오 디뮴(AlNd), 몰리브덴(Mo), 텅스텐(W), 네오디뮴(Nd), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금으로 이루어진 단일층 또는 다중층을 사용할 수 있다. 또한 데이터 도전막으로는 게이트 도전막과 동일한 도전 물질을 사용할 수 있다.
그 후 도 11을 참조하면, 소스 전극(382), 드레인 전극(384) 및 제1 층간 절연막(370) 상에 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질 등을 적층하여 제2 층간 절연막(390)을 형성한다. 예를 들어 제2 층간 절연막(390)은 아크릴 수지 등의 유기 물질을 스핀 코팅(spin coating)법 등으로 형성할 수 있다.
이어서 제2 층간 절연막(390) 내에 드레인 전극(384)을 노출시키는 콘택홀(392)을 형성한다.
콘택홀(392) 내부와 제2 층간 절연막(390) 상에는 투명한 물질인 ITO 또는 IZO 등을 증착한 후 이를 패터닝하여 화소 전극(400)을 형성한다.
본 실시예에서는 다결정 실리콘 층을 패터닝하기 전에 돌출부를 제거하는 것을 예로 들어 설명하였으나, 본 발명은 이에 한정되지 않는다. 즉, 다결정 실리콘 층을 패터닝한 후 이에 사용된 포토레지스트 패턴을 스트립하는 과정에서 돌출부를 제거할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법에 의하여 결정화된 실리콘 층이 형성된 기판의 단면도이다.
도 2는 도 1의 돌출부를 확대한 단면도이다.
도 3은 도 2의 돌출부를 선택적으로 식각한 후의 단면도이다.
도 4 내지 도 11은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 순차적으로 나타내는 공정 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
170: 기판 230: 경계부
310: 투명 기판 312: 버퍼층
320: 다결정 실리콘 층 322: 다결정 실리콘 패턴
325: 돌출부 325a: 상부 돌출부
325b: 하부 돌출부 326: 실리콘 산화막
327: 홈부 330: 게이트 절연막
340: 게이트 도전막 342: 게이트 전극
350: 포토레지스트 패턴 360: 고농도 불순물 이온 주입
370: 제1 층간 절연막 372, 374, 392: 콘택홀
382: 소스 전극 384: 드레인 전극
390: 제2 층간 절연막 400: 화소 전극

Claims (14)

  1. 기판 상에 비정질 실리콘 층을 형성하는 단계;
    레이저 빔을 이용하여 상기 비정질 실리콘 층을 다결정 실리콘 층으로 결정화하여 폭이 좁고 경사가 급한 상부와 상기 상부에 비해 상대적으로 폭이 넓고 경사가 완만한 하부로 이루어진 2단 구조를 갖는 돌출부를 형성하는 단계; 및
    수산화물 식각액을 이용하여 상기 다결정 실리콘 층 내의 결정 입계에 형성된 돌출부를 선택적으로 식각하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  2. 제1 항에 있어서,
    상기 수산화물 식각액은 실리콘 산화물보다 실리콘에 대하여 높은 식각률을 가지는 박막 트랜지스터의 제조 방법.
  3. 제2 항에 있어서,
    상기 비정질 실리콘 층을 결정화하는 동안 상기 다결정 실리콘 층 상에 실리콘 산화막이 형성되고,
    상기 돌출부 상의 상기 실리콘 산화막은 다른 부분에 비하여 상대적으로 얇은 두께를 가지는 박막 트랜지스터의 제조 방법.
  4. 제1 항에 있어서,
    상기 수산화물 식각액은 TMAH를 포함하는 박막 트랜지스터의 제조 방법.
  5. 제4 항에 있어서,
    상기 수산화물 식각액은 1 - 5 wt%의 TMAH 및 탈이온수를 포함하는 박막 트랜지스터의 제조 방법.
  6. 제5 항에 있어서,
    상기 돌출부를 식각하는 단계는 반응 온도 60 - 90도에서 실행되는 박막 트랜지스터의 제조 방법.
  7. 제1 항에 있어서,
    상기 수산화물 식각액은 KOH를 포함하는 박막 트랜지스터의 제조 방법.
  8. 제7 항에 있어서,
    상기 수산화물 식각액은 5 - 15 wt%의 KOH 및 탈이온수를 포함하는 박막 트랜지스터의 제조 방법.
  9. 제8 항에 있어서,
    상기 돌출부를 식각하는 단계는 반응 온도 30 - 70도에서 실행되는 박막 트랜지스터의 제조 방법.
  10. 제1 항에 있어서,
    상기 돌출부를 식각하는 단계는 5 - 15 nm/min의 식각률에서 실행되는 박막 트랜지스터의 제조 방법.
  11. 제10 항에 있어서,
    상기 돌출부를 구성하는 다결정 실리콘은 (111) 면방위를 가지는 박막 트랜지스터의 제조 방법.
  12. 제1 항에 있어서,
    상기 돌출부는 상대적으로 폭이 좁고 경사가 급한 상부와 폭이 넓고 경사가 완만한 하부로 이루어지고,
    상기 돌출부를 선택적으로 식각하는 단계는 상기 상부를 제거하는 단계인 박막 트랜지스터의 제조 방법.
  13. 제1 항에 있어서,
    상기 비정질 실리콘 층을 결정화하는 단계는 순차 측면 고상법을 이용하는 박막 트랜지스터의 제조 방법.
  14. 제1 항에 있어서,
    상기 다결정 실리콘 층 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트전극의 양쪽에 위치하는 상기 다결정 실리콘 층에 각각 전기적으로 연결된 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
KR1020070094915A 2007-09-18 2007-09-18 박막 트랜지스터의 제조 방법 Active KR101402261B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070094915A KR101402261B1 (ko) 2007-09-18 2007-09-18 박막 트랜지스터의 제조 방법
US12/194,660 US20090075436A1 (en) 2007-09-18 2008-08-20 Method of manufacturing a thin-film transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070094915A KR101402261B1 (ko) 2007-09-18 2007-09-18 박막 트랜지스터의 제조 방법

Publications (2)

Publication Number Publication Date
KR20090029570A KR20090029570A (ko) 2009-03-23
KR101402261B1 true KR101402261B1 (ko) 2014-06-03

Family

ID=40454940

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070094915A Active KR101402261B1 (ko) 2007-09-18 2007-09-18 박막 트랜지스터의 제조 방법

Country Status (2)

Country Link
US (1) US20090075436A1 (ko)
KR (1) KR101402261B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101666661B1 (ko) * 2010-08-26 2016-10-17 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 평판 표시 장치
CN102709234B (zh) * 2011-08-19 2016-02-17 京东方科技集团股份有限公司 薄膜晶体管阵列基板及其制造方法和电子器件
CN106526921B (zh) * 2017-01-04 2019-07-02 武汉华星光电技术有限公司 多晶硅晶界蚀刻试验治具
CN107037651A (zh) * 2017-04-26 2017-08-11 武汉华星光电技术有限公司 一种阵列基板及光罩、显示装置
KR20200069446A (ko) * 2018-12-06 2020-06-17 삼성디스플레이 주식회사 박막트랜지스터와 그것을 구비한 디스플레이 장치 및 그들의 제조방법
JPWO2023189003A1 (ko) * 2022-03-30 2023-10-05

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0855808A (ja) * 1994-08-17 1996-02-27 Oki Electric Ind Co Ltd 多結晶シリコン薄膜の形成方法
JPH09260361A (ja) * 1996-03-18 1997-10-03 Nec Corp 半導体装置の製造方法
KR20020032196A (ko) * 2000-10-26 2002-05-03 구본준, 론 위라하디락사 다결정실리콘 박막트랜지스터 소자 및 그 제조방법
KR20020089960A (ko) * 2001-05-25 2002-11-30 엘지.필립스 엘시디 주식회사 폴리실리콘 박막트랜지스터의 제조방법 및 이를 적용한액정표시소자

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001023899A (ja) * 1999-07-13 2001-01-26 Hitachi Ltd 半導体薄膜とその半導体膜を用いた液晶表示装置及びその製造方法
WO2005062390A1 (en) * 2003-12-22 2005-07-07 Showa Denko K.K. Group iii nitride semiconductor device and light-emitting device using the same
KR100623691B1 (ko) * 2004-06-30 2006-09-19 삼성에스디아이 주식회사 표시장치의 제조방법
US20090126589A1 (en) * 2005-06-08 2009-05-21 Ian Andrew Maxwell Patterning process

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0855808A (ja) * 1994-08-17 1996-02-27 Oki Electric Ind Co Ltd 多結晶シリコン薄膜の形成方法
JPH09260361A (ja) * 1996-03-18 1997-10-03 Nec Corp 半導体装置の製造方法
KR20020032196A (ko) * 2000-10-26 2002-05-03 구본준, 론 위라하디락사 다결정실리콘 박막트랜지스터 소자 및 그 제조방법
KR20020089960A (ko) * 2001-05-25 2002-11-30 엘지.필립스 엘시디 주식회사 폴리실리콘 박막트랜지스터의 제조방법 및 이를 적용한액정표시소자

Also Published As

Publication number Publication date
US20090075436A1 (en) 2009-03-19
KR20090029570A (ko) 2009-03-23

Similar Documents

Publication Publication Date Title
JP4386978B2 (ja) 半導体装置の作製方法
JP4109266B2 (ja) 低温ポリシリコン薄膜トランジスタ及びその製造方法
CN106847703B (zh) 低温多晶硅薄膜晶体管的制造方法和显示装置
CN110660867B (zh) 薄膜晶体管、显示装置和薄膜晶体管的制造方法
JPH07106594A (ja) 半導体装置およびその作製方法
US8334536B2 (en) Thin film transistor, organic light emitting diode display device having the same, flat panel display device, and semiconductor device, and methods of fabricating the same
KR101402261B1 (ko) 박막 트랜지스터의 제조 방법
KR20100005779A (ko) 폴리실리콘 박막트랜지스터 및 그 제조방법
TWI322446B (en) Mask for polycrystallization and method of manufacturing thin film transistor using polycrystallization mask
JP5563787B2 (ja) 薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタアレイ基板及び表示装置
US7259103B2 (en) Fabrication method of polycrystalline silicon TFT
US7015122B2 (en) Method of forming polysilicon thin film transistor
US6534350B2 (en) Method for fabricating a low temperature polysilicon thin film transistor incorporating channel passivation step
JP3319963B2 (ja) 半導体装置の製造方法
JP4434644B2 (ja) 薄膜トランジスタの製造方法と、この薄膜トランジスタを備える表示装置の製造方法
JP2011035430A (ja) 半導体装置の作製方法
JP4514862B2 (ja) 半導体装置の作製方法
JP4249886B2 (ja) 薄膜半導体装置の製造方法
KR100504538B1 (ko) 비정질 실리콘의 결정화 방법 및 이를 이용한액정표시장치의제조방법
JP3361670B2 (ja) 半導体装置およびその製造方法
WO2003034503A1 (en) A thin film transistor using polysilicon and a method for manufacturing the same
JP3153203B2 (ja) アクティブマトリクス型液晶表示装置
KR100758156B1 (ko) 다결정 실리콘 박막 트랜지스터의 제조 방법 및 그 방법으로 제조된 액정표시장치용 어레이 기판
JP2007184358A (ja) 半導体装置及びその製造方法
WO2019171590A1 (ja) 薄膜トランジスタおよびその製造方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20070918

PG1501 Laying open of application
N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20120913

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20120917

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20070918

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20130827

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20140224

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20140526

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20140527

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20180502

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20180502

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20190429

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20190429

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20200428

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20210503

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20220425

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20230424

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20240423

Start annual number: 11

End annual number: 11