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KR101301251B1 - 포논-차단 절연층을 갖는 메모리 셀 - Google Patents

포논-차단 절연층을 갖는 메모리 셀 Download PDF

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KR101301251B1
KR101301251B1 KR1020110118134A KR20110118134A KR101301251B1 KR 101301251 B1 KR101301251 B1 KR 101301251B1 KR 1020110118134 A KR1020110118134 A KR 1020110118134A KR 20110118134 A KR20110118134 A KR 20110118134A KR 101301251 B1 KR101301251 B1 KR 101301251B1
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Abstract

포논-차단 절연층을 갖는 비휘발성 메모리 셀에 대한 장치 및 이와 연관된 방법이 제공된다. 다양한 실시예들에 따라, 자기 스택은 터널 졍선, 강자성 프리층, 핀드층 및 적어도 하나의 피처를 통한 전기 전달을 허용하면서 포논들을 차단하는 전기적 및 열적 절연 물질로 구성되는 절연층을 포함한다.

Description

포논-차단 절연층을 갖는 메모리 셀{MEMORY CELL WITH PHONON-BLOCKING INSULATING LAYER }
본 발명의 다양한 실시예들은 일반적으로 포논-차단(phonon-blocking) 절연층으로 구성되는 비휘발성 메모리 셀에 관한 것이다.
다양한 실시예들에 따라, 자기 스택(magnetic stack)은 터널 정션, 강자성 프리층(free layer), 핀드층(pinned layer), 및 적어도 하나의 전도성 피처(feature)를 통한 전기 전달을 허용하면서 포논들을 차단하는 전기적 및 열적 절연성 물질로 구성된 절연층을 포함한다.
본 발명의 다양한 실시예들을 특징화하는 이러한 및 다른 피처들 및 장점들은 하기의 상세한 설명 및 첨부되는 도면들을 참조로 이해될 수 있을 것이다.
도 1은 본 발명의 다양한 실시예들에 따라 구성되고 동작되는 예시적인 데이터 저장 디바이스의 일반화된 기능도이다.
도 2는 도 1의 디바이스의 메모리 어레이로부터 데이터를 판독하고 메모리 어레이에 데이터를 기록하기 위해 사용되는 회로를 도시한다.
도 3은 메모리 어레이의 메모리 셀에 데이터가 기록될 수 있는 방식을 일반적으로 예시한다.
도 4는 도 3의 메모리 셀로부터 데이터가 판독될 수 있는 방식을 일반적으로 예시한다.
도 5는 본 발명의 다양한 실시예들에 따라 구성되고 동작되는 예시적 메모리 스택을 도시한다.
도 6은 본 발명의 다양한 실시예들에 따라 구성되고 동작되는 예시적 메모리 스택의 등각도를 도시한다.
도 7은 메모리 스택의 예시적인 대안적 구성을 표시한다.
도 8a-8c는 절연층에 전도성 피처들을 형성할 수 있는 예시적 단계들을 도시한다.
도 9는 포논들 및 전기 신호들의 전달과 관련되는 예시적인 동작 데이터 그래프들이다.
도 10은 본 발명의 다양한 실시예들에 따라 수행되는 예시적인 셀 제조 루틴의 흐름도 및 대응하는 예시적 자기 스택들을 제공한다.
본 개시물은 일반적으로 비휘발성 메모리 셀들, 이를 테면 자기 및 스핀 토크 랜덤 액세스 메모리(MRAM 및 STRAM) 스택들에 관한 것이다. 고체 상태 비-휘발성 메모리는 폼 팩터들(form factor)들을 감소시키면서도 신뢰성있는 데이터 저장 및 빠른 데이터 전달 속도들을 제공하는 것에 목적을 둔 개발 기술이다. 그러나 저장 디바이스들의 폼 팩터들이 감소됨에 따라, 메모리 기능을 유지하기 위해 필요시되는 요구되는 비등방성 필드(anisotropic field)는 증가한다. 이러한 비등방성 필드 증가는 증가된 스위칭 전류 및 낮은 오퍼레이팅 마진(operating margin)과 같이 실질적인 문제점들에 해당한다. 최근 노력들은 요구되는 스위칭 전류를 감소시키기 위해 고체 상태 셀을 열적으로 보조하는 것에 대해 중점을 두었지만(revolved), 대부분의 고체 상태 메모리 물질들의 높은 열 전도율(thermal conductivity)은 임의의 인가된 열을 방산한다.
따라서, 터널 정션에 의해 분리되는 강자성 프리층 및 핀드층을 갖는 고체 상태 비휘발성 메모리 셀이 열적 및 전기적 절연 특성들을 나타내는 절연층에 연결된다. 이러한 절연층은 절연층을 통해 연장하는 치수설정된(dimensioned) 전도성 피처들을 통한 전기 전달을 허용하면서 메모리 셀내에서 임의의 인가된 열을 보유할 수 있다. 전도성 피처들의 미리결정된 치수(dimension)는, 포논들은 차단하지만 전기 신호 전달은 허용하며, 이는 추가된 열 보유력(retention) 및 감소된 스위칭 전류를 갖는 정상(normal) 메모리 셀 동작을 제공한다.
예시적 데이터 저장 디바이스(100)의 기능 블록도가 본 발명의 다양한 실시예들에 따라 구성되고 동작되는 것으로서 도 1에 표시된다. 데이터 저장 디바이스는 PCMCIA 카드 또는 USB-스타일 외부 메모리 디바이스와 같은 휴대용 비휘발성 메모리 저장 디바이스를 포함하는 것으로서 고려된다. 그러나 디바이스(100)의 이러한 특징은 단지 특정 실시예를 예시하기 위한 것이며 청구 대상으로 제한되는 것은 아님이 인식될 것이다.
디바이스(100)의 상부 레벨 제어는 프로그램가능한 또는 하드웨어 기반 마이크로제어기일 수 있는 적절한 제어기(102)에 의해 수행된다. 제어기(102)는 제어기 인터페이스(I/F) 회로(104) 및 호스트 I/F 회로(106)를 통해 호스트 디바이스와 통신한다. 랜덤 액세스 메모리(RAM)(108) 및 판독 전용 메모리(ROM)(110)를 통해 필수적인 명령들, 프로그래밍, 동작 데이터 등의 로컬(local) 저장이 제공된다. 버퍼(112)는 호스트 디바이스로부터 입력 기록 데이터를 일시적으로 저장하고 호스트 디바이스로 전달할 때까지 데이터를 재판독(readback)하는 역할을 한다.
다수의 메모리 어레이들(116)(어레이 0-N으로 표시됨)을 포함하는 것으로 메모리 공간이 114에 도시되지만, 요구에 따라 단일 어레이가 이용될 수 있다는 것이 인식될 것이다. 각각의 어레이(116)는 선택된 저장 용량(storage capacity)의 반도체 메모리의 블록을 포함한다. 제어기(102)와 메모리 공간(114) 간의 통신들은 메모리(MEM) I/F(118)를 통해 조정된다. 요구에 따라, 작동 중(on-the-fly) 에러 검출 및 교정(EDC) 인코딩 및 디코딩 동작들은 EDC 블록(120)에 의한 데이터 전달들 동안 실행된다.
제한되는 것은 아니지만, 일부 실시예들에서, 도 1에 도시된 다양한 회로들은 적절한 캡슐부(encapsulation), 하우징 및 상호접속 피처들(features)(명확성을 위해 별도로 도시되지 않음)을 갖는 하나 이상의 반도체 다이들상에 형성되는 단일 칩 세트로서 배열된다. 디바이스를 작동시키기 위한 입력 전력은 적절한 전력 관리 회로(122)에 의해 처리되며 적절한 소스, 이를 테면 배터리, AC 전력 입력 등으로부터 공급된다. 또한, 전력은 이를 테면 USB-스타일 인터페이스 등의 사용을 통해 호스트로부터 직접 디바이스(100)에 공급될 수 있다.
임의의 수의 데이터 저장 및 전달 프로토콜들, 이를 테면 논리 블록 어드레싱(LBA들)이 이용될 수 있고, 이로 인해 데이터가 (ECC, 스페어링(sparing), 헤더 정보 등에 대한 오버헤드 바이트들 플러스 사용자 데이터의 512 바이트들과 같은) 고정-크기 블록들에 배열 및 저장된다. 호스트 명령들은 LBA들과 관련하여 발행될 수 있고, 디바이스(100)는 데이터가 저장 또는 리트리브될 수 있는 연관된 위치들(locations)을 식별하고 서비스하기 위해 대응하는 LBA-대-PBA(물리적 블록 어드레스) 변환을 실행할 수 있다.
도 2는 도 1의 메모리 공간(114)의 선택된 양상들의 일반화된 표현을 제공한다. 데이터는 다양한 로우(워드) 및 컬럼(비트) 라인들에 의해 액세스가능한, 메모리 셀들(124)의 로우들 및 컬럼들의 배열(arrangement)로서 저장된다. 셀들 및 셀들로의 액세스 라인들의 실제 구성들은 주어진 애플리케이션의 요구조건들과 관련될 수 있다. 그러나 일반적으로, 다양한 제어 라인들은 일반적으로 각각의 셀들의 값(들)의 개별적 기록 및 판독을 선택적으로 인에이블 및 디스에이블시키는 인에이블(enable) 라인들을 포함할 것이라는 것이 인식될 것이다.
제어 로직(126)은 각각 멀티-라인 버스 경로들(128, 130, 132)을 따라 데이터, 어드레싱 정보 및 제어/상태 값들을 수신 및 전달한다. X 및 Y 디코딩 회로(134, 136)는 적절한 셀들(124)에 액세스하기 위해 적절한 스위칭 및 다른 기능들(functions)을 제공한다. 기록 회로(138)는 데이터를 셀들(124)에 기록하기 위해 기록 동작들을 실행하도록 동작하는 회로 엘리먼트들을 나타내며, 판독 회로(140)는 셀들(124)로부터 재판독 데이터(readback data)를 획득하도록 상응하게 동작한다. 하나 이상의 로컬 레지스터들(144)을 통해 전달된 데이터 및 다른 값들의 로컬 버퍼링이 제공될 수 있다. 이 때, 도 2의 회로는 사실상 단지 예시적인 것이며, 주어진 애플리케이션의 요구조건들에 따른 요구에 따라 임의의 수의 대안적 구성들이 쉽게 이용될 수 있다는 것이 인식될 것이다.
일반적으로 도 3에 도시된 것처럼 데이터가 각각의 메모리 셀들(124)에 기록된다. 일반적으로, 기록 전력원(146)은 원하는 상태로 메모리 셀(124)을 구성하기 위해 필요한 입력(이를 테면, 전류, 전압, 자화 등의 형태)을 인가한다. 도 3은 단지 비트 기록 동작의 대표적인 예시라는 것이 인식될 것이다. 기록 전력원(146), 메모리 셀(124), 및 레퍼런스 노드(148)의 구성은 각각의 셀에 대해 선택된 논리 상태의 기록을 허용하도록 적절히 처리될 수 있다.
하기 설명되는 것처럼, 일부 실시예들에서, 메모리 셀(124)은 변형된 STRAM 구성을 취하며, 이 경우 기록 전력원(146)은 메모리 셀(124)을 통해 적절한 레퍼런스 노드(148), 이를 테면 접지(ground)에 연결되는 전류 구동기로서 특징화된다. 기록 전력원(146)은 메모리 셀(124)의 자기 물질을 통해 이동함으로써 스핀 분극되는 전력의 스트림을 제공한다. 분극된 스핀들이 생성하는 회전은 메모리 셀(124)의 자기 모멘트를 변화시키는 토크(torque)를 생성한다.
자기 모멘트에 따라, 셀(124)은 상대적으로 낮은 저항(RL) 또는 상대적으로 높은 저항(RH) 중 어느 하나를 취할 수 있다. 제한되는 것은 아니지만, 예시적인 RL 값들은 약 100옴(Ω) 정도의 범위에 있을 수 있는 반면, 예시적인 RH 값들은 약 100KΩ 정도의 범위에 있을 수 있다. 이러한 값들은 차후 기록 동작에 의해 상태가 변경되는 이러한 시간까지 각각의 셀들에 의해 보유된다. 제한되는 것은 아니지만, 본 예에서, 높은 저항 값(RH)은 셀(124)에 의한 논리 1의 저장을 표시하며, 낮은 저항 값(RL)은 논리 0의 저장을 표시한다.
각각의 셀(124)에 의해 저장되는 논리 비트 값(들)은 도 4에 예시되는 것과 같은 방식으로 결정될 수 있다. 판독 전력원(150)은 메모리 셀(124)에 적절한 입력(이를 테면, 선택된 판독 전압)을 인가한다. 셀(124)을 통해 흐르는 판독 전류(IR)의 양은 셀의 저항(각각 RL 또는 RH)의 함수일 수 있다. 메모리 셀 양단의 전압 강하(전압 VMC)는 비교기(감지 증폭기)(154)의 포지티브(+) 입력에 의해 경로(152)를 통해 감지된다. 적절한 레퍼런스(이를 테면 전압 레퍼런스(VREF))는 레퍼런스 소스(156)로부터 비교기(154)의 네거티브(-) 입력에 공급된다.
메모리 셀(124) 양단의 전압 강하(VMC)가 셀의 저항이 RL로 설정될 때는 VREF 값보다 낮아지고 셀의 저항이 RH로 설정될 때는 VREF 값보다 높아지도록, 전압 레퍼런스(VREF)가 다양한 실시예들로부터 선택될 수 있다. 이런 방식으로, 비교기(154)의 출력 전압 레벨은 메모리 셀(124)에 의해 저장된 논리 비트 값(0 또는 1)을 표시할 것이다.
도 5는 일반적으로 본 발명의 다양한 실시예들에 따르는 비휘발성 메모리 셀(160)을 예시한다. 셀(160)은 강자성 프리층(162), 핀드층(164), 및 자기저항 효과(magnetoresistive effect)가 프로그램되고 셀(160)로부터 판독되게 허용하면서 층들(162, 164)을 분리하는 터널 정션(166)을 포함한다. 핀드층(164)은 절연층(168)에 의해 미리결정된 자화로 설정 및 유지된다. 절연층(168)은 특정한 물질 및 구성으로 제한되지 않으며 핀드층(164), 이를 테면 반강자성(AFM), 합성 반강자성, 및 강성의 자기층의 자화를 설정하는 임의의 구조일 수 있다.
절연층(168)은 최소 열 및 전기 전도율을 나타내는 물질들, 이를 테면 제한되는 것은 아니지만 NiO로 추가로 구성될 수 있다. 절연층(168)의 이러한 구성은 프리층을 선택된 자화로 프로그램하는데 요구되는 스위칭 전류를 낮추는데 있어 유용함을 입증할 수 있는 셀(160)에 대한 열 보유력을 제공한다. 절연층(168)은 포논 전달을 차단하면서 전자 전달을 허용하도록 치수설정된 하나 이상의 전도성 피처들(170)을 통한 전기 신호 전달을 허용할 수 있다. 전도성 피처들(170)은 전기 전도율과 함께 추가로 포논 차단 특징들을 제공하는 물질로 추가로 채워질 수 있다.
NiO로 절연층을 구성하는 것은 다양한 고체 상태 메모리 구성들, 이를 테면 자기 랜덤 액세스 메모리 및 스핀 토크 랜덤 액세스 메모리(MRAM 및 SRAM)의 활용을 가능케한다. 그러나 다양한 애플리케이션들은 원하는 동작을 제공하기 위해 도 5에 도시된 피닝층(168)의 변형을 요구할 수 있다. 이러한 하나의 변형은 핀드층(164)의 자화를 신뢰성있게 설정하고 유지하기 위한 필수적 자기장(prerequisite magnetic field)을 생성하기 위해, Y축을 따라 측정되는 미리결정된 두께로 절연층을 증착하는 것이다.
절연층에 대해 증가된 두께는 셀(160)의 다양한 층들을 통과하는 전류를 수반하는 STRAM 애플리케이션들에 대한 강화된 동작을 제공할 수 있다. 또한, 더 큰 두께는 더 두꺼운 피닝층(168)과 연관된 증가된 저항에 의해 영향받을 수 있는 필드 프로그램된 MRAM 애플리케이션들에 대해 문제를 입증할 수 있다. 이러한 MRAM 애플리케이션들에 대해, 포논-차단 전자 전달(PBET) 물질은 전기적 및 열적 절연 특성을 갖는 AFM 피닝층(168)을 구성하는데 이용될 수 있다.
MRAM 또는 STRAM 셀중 하나로서의 셀(160)의 동작은 피닝층(168)의 지정된(designated) 전도성 영역(172)에 배향될 수 있는 전도성 피처들(170)의 구성에 영향을 미치지 않는다. 도시된 것처럼, 다수의 절연된 전도성 피처들 각각은 전자 전달 및 포논 전달 간의 파장에서의 차이로 인해 전기 전도율(conductivity) 및 포논 차단을 제공하는, X축을 따라 측정되는, 균일한 폭(174)을 갖는다. 임의의 수의 전도성 피처들(170)이 절연층(168)에 존재할 수 있지만, 일부 실시예들에서 전도성 영역이 확장하여 셀(176)의 폭과 매칭되며, 이는 보다 전도성인 피처들(170) 및 보다 높은 전자 전달 능력들을 위한 룸(room)을 제공한다.
도 6은 자기 프리층(184)과 핀드층(186) 사이에 배치되는 터널 정션(182)을 갖는 예시적 메모리 셀(180)의 등가도를 예시한다. 핀드층(184)에 연결되는 절연층(188)은 핀드층(186)의 자화를 유지하기 위해 교환 바이어스 필드를 이용하는 AFM으로서 구성된다. 절연층(188)은 전기적 및 열적으로 각각의 피처(192)를 절연시키는 역할을 하는 절연층 물질에 의해 각각 둘러싸이는 다수의 전도성 피처들(192)을 포함하는 미리결정된 전도성 영역(190)을 갖는다. 전도성 영역(190)은 요구에 따라, 미리결정된 패턴으로 선택된 폭(194) 및 길이(196)에 대해 연장한다.
동작시, 터널 정션(182)은 절연층(188)에 의해 셀(180)에서 보유되는 열을 생성할 수 있어 결국에는 요구되는 프로그래밍 전류/필드를 낮춘다. PBET 물질이 절연층(188)으로서 사용되는 경우, PBET는 또한 상대적으로 높은 저항으로 인해 열을 생성할 수 있다. 절연층(188)의 다수의 전도성 피처들(192)로, 셀(180)은 전류 또는 필드 프로그래밍으로 동작하는데 충분한 전기 전도율을 갖는다. 즉, 전도성 피처들(192)은 STRAM, 위상 변화 RAM, 및 저항(resistive) RAM 셀로서 동작하기에 충분한 전기 전류 밀도를 전달할 수 있다. 또한, 절연층(188)의 절연 특성들은 필드 프로그램된 MRAM 또는 STRAM 셀로서 셀(180)의 동작을 방해하지 않는다.
일부 실시예들에서, 절연층들의 크기(multitude)는 메모리 셀(180)에서 임의의 열을 추가로 보유하도록 제공된다. 이러한 일 실시예는 절연 물질이 셀(180)의 상부 및 바닥 표면들상에 존재하도록 프리층(184)에 접촉하게(contactingly) 인접하는 제 2 절연층을 구성한다. 또 다른 실시예에서, 제 2 절연층은 추가의 동작 장점들을 제공하기 위해, 도 7에 표시된 것처럼, 제 1 절연층(188)에 바로 인접하게 위치될 수 있다.
도 7은 일반적으로 각각 AFM 층들로 구성되는 제 1 및 제 2 절연층(202, 204)을 갖는 예시적 메모리 셀(200)을 예시한다. 절연층들(202, 204)은 핀드층(206)에서의 미리결정된 자화를 개별적으로 또는 총체적으로 유지할 수 있다. 듀얼 절연층들(202, 204)은 셀(200)에 공급되는 열 보조(thermal assistance)와 함께 강화된 스핀 토크 및 감소된 프로그래밍 필드/전류를 제공할 수 있다. 제 1 절연층(202)은 약간의(little) 추가된 셀(200) 크기로 강화된 동작을 제공하기 위해 제 2 절연층(204) 미만의 두께 및 제 2 절연층(204) 보다 더 큰 밀도를 가질 수 있다.
듀얼 절연층들(202 및 204)은, 2개(both)의 강한 절연성 물질에 대해, 즉 제 2 절연층(204)에서의 PBET와 같은 강한 포논-차단 물질과 함께 제 1 절연층(202)에서의 NiO와 같은 강한 절연 물질이 사용되도록 하여 2개(both) 물질의 동작 특성들을 제공한다. 제 1 절연층(202)의 조밀한(dense) 절연 물질은 인가하는(incoming) 전류 및 필드들이 프리층(206)의 STRAM 프로그래밍을 위해 사용될 미리결정된 배향으로 스핀하도록 추가로 구성될 수 있다. 또한, 이러한 제 1 절연층(202)은 전도성 피처들(210)의 자기 전도율이 프리 또는 핀드층들(212 또는 206)로부터의 임의의 자화를 확산시키는 것을 차단할 것이다.
도 8a-8c는 도 5-7의 메모리 셀들의 전도성 피처들을 형성하기 위해 취할 수 있는 예시적 단계들을 표시한다. 도 8a에서, 대략 3 내지 10 옴스트롱의 시드층(220) 및 대략 20 내지 200 옴스트롱의 절연층(222)은 균일한 미리결정된 형상으로 서로의 상부에 연속으로 증착된다. 인식될 수 있듯이, 형상 및 증착 프로세스는 임의의 형상 및 프로세스로서 제한되지 않으며, 이를 테면 다양한 층들을 구성하는데 이용되는 기상 증착 및 결정성 성장이 고려되고 허용될 수 있다. 절연층(222)은 절연층(222)의 미리결정된 전도성 영역(226)에서 절연된 중공의 보이드들인 전도성 피처들(224)로 형성되거나 또는 처리된다.
그 다음, 전자 전도성 물질이 전도성 영역(226)에 있는 각각의 전도성 피처(224)를 에워싸고 채우기 위해 절연층(222)상에 전도성층(228)으로서 증착된다. 전도성 피처들(224)이 전기적으로 전도성이며 열적으로 절연성인 포논-차단 물질로 채워진 상태로, 전도성층(228)은 절연층(222)의 일부분들을 점유하는 전도성 피처들(224)을 노출시키기 위해, 도 8c에 도시된 것처럼, 제거될 수 있다.
다양한 실시예들에서, 시드층(220)은 절연층(222) 보다 얇은 조밀한 절연층이다. 이러한 실시예는 조밀한 층을 산출하는 낮은 아르곤 압력으로 열적 및 전기적으로 절연성인 물질의 기상 증착을 통해 절연층으로서 시드층(220)을 구성함으로써 구성될 수 있다. 다음, 시드층(220)과 비교할 때 가변 밀도를 제공하기 위해 절연성 및 전도성층들(222, 228)이 적은(less) 아르곤 압력의 존재하에 증착될 수 있다. 어닐링 프로세스는 층들(220, 222, 228) 구성을 설정하도록 완료될 수 있고 이어서 전도성 피처 형성은 층들을 통해 전압을 인가하고 전도성 층 물질을 절연층(222)으로 주입함으로써 달성된다.
이처럼, 전도성 피처들(224)은 도 8c에 도시된 것처럼, 미리결정된 패턴으로 형성되거나, 또는 절연층내에 전도성 필라멘트들(filaments)로서 랜덤하게 주입될 수 있다. 절연층(222) 속으로의 전도성 물질의 주입 실행은 저항 RAM 메모리의 동작과 유사하지만, 전도성 필라멘트들은 RRAM에서 처럼, 논리 상태들을 저장하기 위해 제거될 수 없는 필라멘트들의 영구적 형성으로 인해 임의의 메모리 능력들을 제공하지 못한다. 그러나 절연층(222)은, 조밀한 절연성 시드층(220)과 함께 또는 단독으로, 감소된 프로그래밍 요구조건들을 제공하기 위해 RRAM 메모리 셀내에 열을 보유하는데 이용될 수 있다는 것이 고려된다.
전도성 피처들(224)이 절연층(222)에 정확하게 형성되는지 또는 주입되는지 간에, 피처들(224)은 전기적으로 전도성이며 포논을 차단하게 치수설정된다. 이러한 치수설정(dimensioning)은 전도성층(228)을 통해 미리결정된 전압을 통과시킴으로써 또는 각각의 피처(224)에 대한 특정 폭을 마스킹 및 에칭함으로써 달성될 수 있다. 전도성 피처(224)의 폭을 치수설정하는 것은, 포논들의 상대적으로 큰 파장은 차단하는 반면 전기 신호들의 작은 파장은 통과하게 하는 기능을 한다.
도 9는 전도성 피처를 통한 가변적 전달(variable transmission)에 해당하는 상이한 파장들을 갖는 예시적인 전기 신호(230) 및 포논 신호(232)를 그래프로 비교한다. 전기 신호(230)는 PBET 물질로 채워진 전도성 피처를 통한 전달을 허용하는 포논 신호 파장보다 작은 파장을 가지는 반면, 포논 신호(232)의 큰 파장들은 차단한다. 따라서, 도 5-7의 절연층들에 도시된 전도성 피처들은 전기 신호들의 전달을 허용하면서 포논 신호들을 차단하도록 구성될 수 있다.
도 10은 본 발명의 다양한 실시예들에 따라 예시적 메모리 셀을 형성하는 셀 제조 루틴(250)의 흐름도를 제공한다. 루틴(250)은 초기에, 단계(252)에서, 터널 정션에 의해 분리되는 강자성 프리층 및 핀드층을 제공한다. 다음, 결정부(254)는 메모리 셀에 포함될 절연층들의 수를 결정한다. 예를 들어, 도 5는 AFM으로서 동작하는 단일 절연층을 갖는 반면, 도 7은 각각이 AFM들로서 작용하는 듀얼 절연층들을 갖는다. 그러나, AFM 절연층들이 다양한 도면들에서 명시적으로 언급되지만, 다른 자기 피닝 구조들 이를 테면 합성 AFM 다중층이 사용될 수 있는 것처럼, 이러한 구성은 제한되지 않는다는 것을 주목해야 한다.
결정부(254)로부터 단일 절연층이 요구될 경우, 단계(256)에서, 도 8a에 도시된 것처럼, AFM 물질이 시드층 상에 증착된다. 단계(258)는 증착된 AFM 절연층내에 특정 치수의 중공의 전도성 피처들을 형성하도록 진행된다. 다음, 전도성 물질은 단계(260)에서 중공의 전도성 피처들을 채우기 위해 절연 AFM층 상에 증착되고 이후에 단계(262)에서 고체 전도성 피처들을 갖는 절연층을 남겨두도록 제거된다. 앞서 논의된 것처럼, AFM 및 전도성 물질들은 가변하는 메모리 셀 동작을 제공하기 위해 선택되고 최적화될 수 있다.
결정부(254)로부터 다수의 절연 AFM층들이 산출된 경우, 단계(264)에서 제 1 밀도를 갖는 NiO의 제 1 절연 AFM층이 제공되며 이어서 단계(266)에서 보다 작은(lesser) 제 2 밀도를 갖는 PBET의 제 2 절연 AFM층이 증착된다. 다음 단계(268)에서 전도성 물질층이 제 2 절연층상에 증착되고 이어서 단계(270)에서 층들을 통해 미리결정된 전압을 통과시킴으로써 포논들을 차단하면서 전기 신호 전달을 허용하는 미리결정된 폭을 갖는 전도성 피처들로서, 전도성 물질이 절연층에 주입된다.
마지막으로, 단계(272)에서 전도성 물질층이 제거되고 형성되는 메모리 셀이 자기 전류 또는 필드 프로그래밍을 위해 준비된다. 제조 루틴(250)은 도 10에 도시된 단계들 및 대응하는 예시적 자기 스택들로 제한되지 않는다는 것을 주목해야 한다. 요구에 따라서, 새로운 단계들이 추가되면서 다양한 단계들이 변형 또는 생략될 될 수 있다 예로, 단계들(266-272)은 특정 치수설정된 폭의 주입된 전도성 피처들을 갖는 단일 절연 AFM층을 생성하기 위해 단계들(256-262)로 교체될 수 있다. 또한, 추가의 절연층들 및 전도성 피처들이 결정부(254) 이전에 또는 이후에 형성 및 구성될 수 있다.
당업자들에 의해 인식될 수 있는 바와 같이, 본 명세서에 예시되는 다양한 실시예들은 메모리 셀 구조 및 동작 모두에서 장점들을 제공한다. 열 보조를 이용하여 요구되는 스위칭 필드/전류를 감소시키는 능력은 조밀한 메모리 어레이들에서 메모리 셀 기능 및 실제 애플리케이션들(practical applications)을 개선시킨다. 또한, 전기 신호 전달을 허용하면서 포논-차단을 통해 셀내에 열을 보유하는 능력은 프로그래밍 속도 및 신뢰성에서의 손실 없이 증가된 열 효율성을 제공한다. 그러나 본 명세서에서 논의된 다양한 실시예들은 다수의 잠재적 애플리케이션들을 가지며 전자 매체 또는 데이터 저장기 타입의 디바이스들의 특정 분야로 제한되지 않는다는 것이 인식될 것이다.
본 발명의 다양한 실시예들의 다수의 특징들 및 장점들이 상기 설명부에서 개시되었지만, 본 발명의 다양한 실시예들의 구조 및 기능의 상세사항들과 함께, 본 상세 설명은 단지 예시적인 것이며, 특히 첨부되는 청구항들에 표현되는 용어의 광범위한 의미에 의해 표시되는 전체 범주에 대해 본 발명의 원리들 내에서 부품들의 배열들 및 구조와 관련하여 구체적인 변경들이 이루어질 수 있다는 것이 이해될 것이다.

Claims (20)

  1. 자기 스택(magnetic stack)으로서,
    터널 정션(tunnel junction), 강자성 프리층(free layer), 핀드층(pinned layer), 및 적어도 하나의 절연층을 포함하며, 상기 적어도 하나의 절연층은 적어도 하나의 전도성 피처(conductive feature)를 통한 전기 전달(electrical transmission)을 허용하면서 포논들을 차단하는 전기적 및 열적 절연성 물질로 구성되는,
    자기 스택.
  2. 제 1 항에 있어서,
    상기 전도성 피처는 포논 전달을 차단하면서 전기 전도성(electrical conductivity)을 허용하도록 치수설정(dimensioned)되는,
    자기 스택.
  3. 제 1 항에 있어서,
    상기 전도성 피처는 포논 파장보다 작은 전기 신호 파장으로 인해 포논들을 차단하는,
    자기 스택.
  4. 제 1 항에 있어서,
    상기 전기 전달은 프로그래밍 전류인,
    자기 스택.
  5. 제 4 항에 있어서,
    상기 프로그래밍 전류는 상기 프리층 상에 공통 스핀 토크를 부가하도록 균일한 스핀을 갖는,
    자기 스택.
  6. 제 1 항에 있어서,
    상기 전기 전달은 판독 전류이며 상기 프리층은 자기장으로 프로그래밍되는,
    자기 스택.
  7. 제 1 항에 있어서,
    상기 전도성 피처는 상기 절연층 보다 낮은 자기장 저항(resistance)을 갖는,
    자기 스택.
  8. 제 1 항에 있어서,
    상기 절연층은 NiO인,
    자기 스택.
  9. 제 1 항에 있어서,
    상기 절연층은 포논-차단 전자 전달(PBET) 물질인,
    자기 스택.
  10. 제 1 항에 있어서,
    상기 전도성 피처는 포논-차단 전자 전달(PBET) 물질로 채워지는,
    자기 스택.
  11. 제 1 항에 있어서,
    상기 전도성 피처는 상기 절연층을 통해 상기 핀드층으로부터 연장하는,
    자기 스택.
  12. 제 1 항에 있어서,
    다수의 전도성 피처들이 상기 절연층 내에 선택된 길이 및 폭을 가지는 미리결정된 패턴으로 배열되는,
    자기 스택.
  13. 제 1 항에 있어서,
    전도성 피처들 및 제 1 밀도를 갖는 제 1 절연층이 제 2 절연층에 접촉하게 인접해 있고 상기 제 2 절연층은 전도성 피처들을 갖지 않으며 상기 제 1 밀도 보다 더 큰 제 2 밀도를 가지는,
    자기 스택.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 절연층들은 동일한 물질로 구성되는,
    자기 스택.
  15. 제 1 항에 있어서,
    제 1 절연층이 상기 핀드층에 접촉하게 인접해있고 제 2 절연층이 상기 프리층에 접촉하게 인접해있는,
    자기 스택.
  16. 자기 스택을 형성하기 위한 방법으로서,
    터널 정션, 강자성 프리층, 핀드층 및 전기적 및 열적 절연성 물질로 구성되는 적어도 하나의 절연층을 제공하는 단계; 및
    상기 절연층의 적어도 하나의 전도성 피처를 통한 전기 전달(electrical transmission)을 허용하면서 포논들을 차단하는 단계
    를 포함하는,
    자기 스택을 형성하기 위한 방법.
  17. 제 16 항에 있어서,
    상기 전도성 피처는 미리결정된 폭을 갖는 절연 물질속으로 전도성 물질을 주입하기 위해 상기 전도성 물질을 통해 미리결정된 전류를 통과시킴으로써 형성되는,
    자기 스택을 형성하기 위한 방법.
  18. 제 16 항에 있어서,
    상기 전도성 피처는 미리결정된 폭을 갖는 절연층의 부분들을 제거하고 포논-차단 전자 전달(PBET) 물질로 제거된 부분들을 채움으로써 형성되는,
    자기 스택을 형성하기 위한 방법.
  19. 제 16 항에 있어서,
    상기 절연층은 상기 프리층에서의 자화를 프로그래밍하기 위해 요구되는 전류를 낮추기 위해 상기 터널 정션 부근에서 열을 보유하는,
    자기 스택을 형성하기 위한 방법.
  20. 메모리 셀로서,
    터널 정션, 강자성 프리층, 및 핀드층; 및
    제 1 및 제 2 절연층
    을 포함하며, 상기 제 1 및 제 2 절연층 각각은 전기적 및 열적 절연성 물질로 구성되며, 상기 제 1 절연층은 상기 제 1 절연층을 통한 전기 전달을 허용하면서 포논들을 차단하는 적어도 하나의 전도성 피처를 가지며, 상기 제 2 절연층은 상기 제 1 절연층 보다 큰 밀도를 가지며 어떠한 전도성 피처들도 존재하지 않는,
    메모리 셀.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2760025B1 (en) 2013-01-23 2019-01-02 Crocus Technology S.A. TAS-MRAM element with low writing temperature
US9130143B2 (en) * 2013-09-10 2015-09-08 Toshihiko Nagase Magnetic memory and method for manufacturing the same
KR20160061746A (ko) * 2014-11-24 2016-06-01 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20160073851A (ko) 2014-12-17 2016-06-27 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102247789B1 (ko) 2019-11-12 2021-05-03 울산과학기술원 유전 박막, 및 이를 포함하는 멤커패시터
KR102259923B1 (ko) 2019-11-15 2021-06-02 광주과학기술원 유전박막, 이를 포함하는 멤커패시터, 이를 포함하는 셀 어레이, 및 그 제조 방법
KR102373279B1 (ko) * 2020-08-21 2022-03-15 한국과학기술원 계층구조 단위 셀을 가지는 음향양자 결정

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070082558A (ko) * 2006-02-16 2007-08-21 가부시끼가이샤 도시바 자기 저항 효과 소자, 자기 헤드, 및 자기 기록/재생 장치
JP2008199026A (ja) * 2007-02-09 2008-08-28 Headway Technologies Inc 電流路狭窄層およびその形成方法、ｃｃｐ−ｃｐｐ型ｇｍｒ素子ならびにｍｔｊ素子
KR100869187B1 (ko) * 2004-05-11 2008-11-18 그랜디스, 인코포레이티드 자성 부재 및 자성 부재 제공 방법
JP2010080789A (ja) * 2008-09-26 2010-04-08 Toshiba Corp 磁気抵抗効果素子の製造方法、磁気抵抗効果素子、磁気ヘッドアセンブリ及び磁気記録再生装置

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6605772B2 (en) 1999-08-27 2003-08-12 Massachusetts Institute Of Technology Nanostructured thermoelectric materials and devices
US6365821B1 (en) 2000-07-24 2002-04-02 Intel Corporation Thermoelectrically cooling electronic devices
EP1433208A4 (en) 2001-10-05 2008-02-20 Nextreme Thermal Solutions Inc LOW-DIMENSIONAL STRUCTURES, ELECTRON EMITTERS AND PHONES BLOCKERS
US6714444B2 (en) 2002-08-06 2004-03-30 Grandis, Inc. Magnetic element utilizing spin transfer and an MRAM device using the magnetic element
US6888742B1 (en) 2002-08-28 2005-05-03 Grandis, Inc. Off-axis pinned layer magnetic element utilizing spin transfer and an MRAM device using the magnetic element
US6838740B2 (en) 2002-09-27 2005-01-04 Grandis, Inc. Thermally stable magnetic elements utilizing spin transfer and an MRAM device using the magnetic element
US6958927B1 (en) 2002-10-09 2005-10-25 Grandis Inc. Magnetic element utilizing spin-transfer and half-metals and an MRAM device using the magnetic element
US7190611B2 (en) 2003-01-07 2007-03-13 Grandis, Inc. Spin-transfer multilayer stack containing magnetic layers with resettable magnetization
US6829161B2 (en) 2003-01-10 2004-12-07 Grandis, Inc. Magnetostatically coupled magnetic elements utilizing spin transfer and an MRAM device using the magnetic element
US6847547B2 (en) 2003-02-28 2005-01-25 Grandis, Inc. Magnetostatically coupled magnetic elements utilizing spin transfer and an MRAM device using the magnetic element
US6933155B2 (en) 2003-05-21 2005-08-23 Grandis, Inc. Methods for providing a sub .15 micron magnetic memory structure
US7245462B2 (en) 2003-08-21 2007-07-17 Grandis, Inc. Magnetoresistive element having reduced spin transfer induced noise
US6985385B2 (en) 2003-08-26 2006-01-10 Grandis, Inc. Magnetic memory element utilizing spin transfer switching and storing multiple bits
US7161829B2 (en) 2003-09-19 2007-01-09 Grandis, Inc. Current confined pass layer for magnetic elements utilizing spin-transfer and an MRAM device using such magnetic elements
US7522446B2 (en) 2003-10-31 2009-04-21 Samsung Electronics Co., Ltd. Heating MRAM cells to ease state switching
US20050136600A1 (en) 2003-12-22 2005-06-23 Yiming Huai Magnetic elements with ballistic magnetoresistance utilizing spin-transfer and an MRAM device using such magnetic elements
US20050150535A1 (en) 2004-01-13 2005-07-14 Nanocoolers, Inc. Method for forming a thin-film thermoelectric device including a phonon-blocking thermal conductor
US20050150537A1 (en) 2004-01-13 2005-07-14 Nanocoolers Inc. Thermoelectric devices
US7110287B2 (en) 2004-02-13 2006-09-19 Grandis, Inc. Method and system for providing heat assisted switching of a magnetic element utilizing spin transfer
US7242045B2 (en) 2004-02-19 2007-07-10 Grandis, Inc. Spin transfer magnetic element having low saturation magnetization free layers
US6967863B2 (en) 2004-02-25 2005-11-22 Grandis, Inc. Perpendicular magnetization magnetic element utilizing spin transfer
US6992359B2 (en) 2004-02-26 2006-01-31 Grandis, Inc. Spin transfer magnetic element with free layers having high perpendicular anisotropy and in-plane equilibrium magnetization
US7233039B2 (en) 2004-04-21 2007-06-19 Grandis, Inc. Spin transfer magnetic elements with spin depolarization layers
US7057921B2 (en) 2004-05-11 2006-06-06 Grandis, Inc. Spin barrier enhanced dual magnetoresistance effect element and magnetic memory using the same
US7576956B2 (en) 2004-07-26 2009-08-18 Grandis Inc. Magnetic tunnel junction having diffusion stop layer
US7369427B2 (en) 2004-09-09 2008-05-06 Grandis, Inc. Magnetic elements with spin engineered insertion layers and MRAM devices using the magnetic elements
US7126202B2 (en) 2004-11-16 2006-10-24 Grandis, Inc. Spin scattering and heat assisted switching of a magnetic element
US7241631B2 (en) 2004-12-29 2007-07-10 Grandis, Inc. MTJ elements with high spin polarization layers configured for spin-transfer switching and spintronics devices using the magnetic elements
US7518835B2 (en) 2005-07-01 2009-04-14 Grandis, Inc. Magnetic elements having a bias field and magnetic memory devices using the magnetic elements
US7230845B1 (en) 2005-07-29 2007-06-12 Grandis, Inc. Magnetic devices having a hard bias field and magnetic memory devices using the magnetic devices
US7489541B2 (en) 2005-08-23 2009-02-10 Grandis, Inc. Spin-transfer switching magnetic elements using ferrimagnets and magnetic memories using the magnetic elements
US7430135B2 (en) 2005-12-23 2008-09-30 Grandis Inc. Current-switched spin-transfer magnetic devices with reduced spin-transfer switching current density
FR2914482B1 (fr) 2007-03-29 2009-05-29 Commissariat Energie Atomique Memoire magnetique a jonction tunnel magnetique
US7486551B1 (en) 2007-04-03 2009-02-03 Grandis, Inc. Method and system for providing domain wall assisted switching of magnetic elements and magnetic memories using such magnetic elements
US7486552B2 (en) 2007-05-21 2009-02-03 Grandis, Inc. Method and system for providing a spin transfer device with improved switching characteristics
US7982275B2 (en) 2007-08-22 2011-07-19 Grandis Inc. Magnetic element having low saturation magnetization
US20090302403A1 (en) 2008-06-05 2009-12-10 Nguyen Paul P Spin torque transfer magnetic memory cell
EP2325846B1 (en) 2009-11-12 2015-10-28 Crocus Technology S.A. A magnetic tunnel junction memory with thermally assisted writing

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100869187B1 (ko) * 2004-05-11 2008-11-18 그랜디스, 인코포레이티드 자성 부재 및 자성 부재 제공 방법
KR20070082558A (ko) * 2006-02-16 2007-08-21 가부시끼가이샤 도시바 자기 저항 효과 소자, 자기 헤드, 및 자기 기록/재생 장치
JP2008199026A (ja) * 2007-02-09 2008-08-28 Headway Technologies Inc 電流路狭窄層およびその形成方法、ｃｃｐ−ｃｐｐ型ｇｍｒ素子ならびにｍｔｊ素子
JP2010080789A (ja) * 2008-09-26 2010-04-08 Toshiba Corp 磁気抵抗効果素子の製造方法、磁気抵抗効果素子、磁気ヘッドアセンブリ及び磁気記録再生装置

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