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KR101323767B1 - 플럭스 프로그래밍된 멀티-비트 자기 메모리 - Google Patents

플럭스 프로그래밍된 멀티-비트 자기 메모리 Download PDF

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KR101323767B1
KR101323767B1 KR1020110122925A KR20110122925A KR101323767B1 KR 101323767 B1 KR101323767 B1 KR 101323767B1 KR 1020110122925 A KR1020110122925 A KR 1020110122925A KR 20110122925 A KR20110122925 A KR 20110122925A KR 101323767 B1 KR101323767 B1 KR 101323767B1
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magnetic
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시게이트 테크놀로지 엘엘씨
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Abstract

멀티-비트 자기 랜덤 액세스 메모리 셀과 같은 비휘발성 메모리 셀을 위한 장치 및 연관된 방법이 개시된다. 다양한 실시예들에 따르면, 제 1 자기 터널 접합(MTJ)은 자기 필터를 갖는 제 2 MTJ에 가까이에 있다. 제 1 MTJ가 제 1 자기 플럭스를 이용하여 제 1 논리 상태로 프로그래밍되는 한편, 자기 필터가 제 1 자기 플럭스를 흡수하여 제 2 MTJ가 프로그래밍되는 것을 방지한다.

Description

플럭스 프로그래밍된 멀티-비트 자기 메모리{FLUX PROGRAMMED MULTI-BIT MAGNETIC MEMORY}
본 발명의 다양한 실시예들은 일반적으로 자기 플럭스로 프로그래밍되도록 구성된 멀티-비트 비휘발성 메모리 셀에 관한 것이다.
다양한 실시예들에 따르면, 제 1 자기 터널 접합(MTJ)은 자기 필터를 갖는 제 2 MTJ에 가까이에 있다. 제 1 MTJ가 제 1 자기 플럭스를 이용하여 제 1 논리 상태로 프로그래밍되는 한편, 자기 필터가 제 1 자기 플럭스를 흡수하여 제 2 MTJ가 프로그래밍되는 것을 방지한다.
다음의 상세한 논의 및 첨부 도면들을 고려하여, 본 발명의 다양한 실시예들을 특징짓는 이들 및 다른 특징들 및 이점들이 이해될 수 있다.
도 1은 본 발명의 다양한 실시예들에 따라 구축되고 동작되는 예시적인 데이터 저장 디바이스의 일반화된 기능 표현을 도시하는 도면.
도 2는 도 1의 디바이스의 메모리 어레이로부터 데이터를 판독하고 도 1의 디바이스의 메모리 어레이에 데이터를 기록하기 위해 사용되는 회로를 도시하는 도면.
도 3은 메모리 어레이의 메모리 셀에 데이터가 기록될 수 있는 방식을 일반적으로 예시하는 도면.
도 4는 도 3의 메모리 셀로부터 데이터가 판독될 수 있는 방식을 일반적으로 예시하는 도면.
도 5는 본 발명의 다양한 실시예들에 따라 구축되고 동작되는 예시적인 메모리 셀을 도시하는 도면.
도 6은 도 5의 메모리 셀의 예시적인 동작 구성을 디스플레이하는 도면.
도 7은 본 발명의 다양한 실시예들에 따라 구축되고 동작되는 예시적인 메모리 셀의 등각 표현을 예시하는 도면.
도 8은 본 발명의 다양한 실시예들에 따라 실시되는 예시적인 셀 프로그래밍 루틴의 플로우도 및 대응하는 예시적인 자기 스택들을 디스플레이하는 도면.
본 개시는 일반적으로 멀티-비트 비휘발성 자기 메모리 셀들에 관한 것이다. 고체 상태 비휘발성 메모리는 지속적으로 감소하는 형태 인자(form factor)들로 더 빠른 데이터 전송 레이트들 및 신뢰성 있는 데이터 저장을 제공하는 것을 목표로 하여 발전하는 기술이다. 그러나, 그러한 고체 상태 메모리는, 낮은 셀 밀도 및 많은 프로그래밍 요구조건들로 인해, 제한된 실제 애플리케이션들을 가질 수 있다. 데이터 저장 디바이스들이 사이즈가 감소됨에 따라, 그 많은 프로그래밍 요구조건들은 가까이에 있는 셀들에 대한 높은 휘발성(volatility)을 결과로 발생시킬 수 있으며, 이는 메모리 셀 판독성(readability) 및 기록성(writeability)이 감소되는 것에 대응한다.
따라서, 자기 필터를 갖는 제 2 MTJ에 가까이에 있는 제 1 자기 터널 접합(MTJ)을 갖는 메모리 셀은 감소된 프로그래밍 요구조건들과 함께 증가된 셀 밀도를 제공한다. 임계값 아래의 자기 플럭스를 지나가게 함으로써, 제 1 MTJ가 논리 상태로 프로그래밍될 수 있는 한편, 제 2 MTJ의 자기 필터가 제 1 자기 플럭스를 흡수하여 제 2 MTJ가 프로그래밍되는 것을 방지한다. 반대로, 임계값 위의 자기 플럭스의 통과는, 충분한 자기 플럭스의 존재 시에 자기적으로 포화되게 되는 자기 필터로 인해, MTJ들 양자 모두를 논리 상태로 프로그래밍한다. 따라서, MTJ들 중에 하나 또는 양자 모두를 선택적으로 프로그래밍하는 능력으로 인해, 다중 비트들 및 증가된 메모리 용량이 달성된다.
도 1은 본 발명의 다양한 실시예들에 따라 구축되고 동작되는 데이터 저장 디바이스(100)의 기능 블록 표현을 제공한다. 데이터 저장 디바이스는 PCMCIA 카드 또는 USB-스타일 외부 메모리 디바이스와 같은 휴대용 비휘발성 메모리 저장 디바이스를 포함하는 것으로 고려된다. 그러나, 그러한 디바이스(100)의 특징 부여가 단지 특정한 실시예를 예시하는 목적들을 위한 것일 뿐이며, 청구되는 청구물을 한정하지는 않는다는 것이 인식될 것이다.
디바이스(100)의 최상위 레벨 제어는 적합한 제어기(102)에 의해 수행되며, 그 적합한 제어기(102)는 프로그래밍 가능할 수도 있거나 또는 하드웨어 기반 마이크로제어기일 수도 있다. 제어기(102)는 호스트 I/F 회로(106) 및 제어기 인터페이스(I/F) 회로(104)를 통해 호스트 디바이스와 통신한다. 필요한 커맨드들, 프로그래밍, 동작 데이터 등의 로컬 저장은 랜덤 액세스 메모리(RAM)(108) 및 판독-전용 메모리(ROM)(110)를 통해 제공된다. 버퍼(112)는 호스트 디바이스로부터의 입력 기록 데이터를 임시적으로 저장하고, 호스트 디바이스로의 전송을 대기하는 동안에 데이터를 되판독(readback)하도록 기능한다.
메모리 공간은, 원하는 대로, 단일 어레이가 이용될 수 있다는 것이 인식될 것이지만, (어레이 0 - N로 표시된) 다수의 메모리 어레이들(116)을 포함하도록 참조 번호(114)에서 도시된다. 각각의 어레이(116)는 선택된 저장 용량의 자기(MRAM) 반도체 메모리의 블록을 포함한다. 제어기(102)와 메모리 공간(114) 사이의 통신들은 메모리(MEM) I/F(118)를 통해 조정된다. 원하는 대로, 온-더-플라이(on-the-fly) 에러 검출 및 정정(EDC) 인코딩 및 디코딩 동작들이 EDC 블록(120)을 통한 데이터 전송들 동안에 수행된다.
한정하는 것은 아니고, 몇몇 실시예들에서, 적합한 캡슐화, 하우징, 및 상호 접속 피쳐들을 이용하여 하나 이상의 반도체 다이들 상에 형성된 단일 칩 세트로서 도 1에서 도시된 다양한 회로들이 배열된다(명료함의 목적들을 위해 별도로 도시되지는 않음). 디바이스를 동작시키기 위한 입력 전력은 적합한 전력 관리 회로(122)에 의해 핸들링되고, 배터리, AC 전력 입력 등과 같은 적합한 소스로부터 공급된다. 또한, 전력은 예컨대 USB-스타일 인터페이스 등의 사용을 통해 호스트로부터 직접적으로 디바이스(100)에 공급될 수 있다.
데이터가 (ECC, 스페어링(sparing), 헤더 정보 등에 대한 오버헤드 바이트들 플러스(plus) 사용자 데이터의 512 바이트와 같은) 고정된-사이즈 블록들로 배열되고 저장되게 하는 논리 블록 어드레싱(LBAs)과 같은 임의의 수의 데이터 저장 및 전송 프로토콜들이 이용될 수 있다. 호스트 커맨드들은 LBA들의 표현으로 이슈(issue)될 수 있으며, 디바이스(100)는 대응하는 LBA-PBA(physical block address) 대화(conversation)를 수행하여, 데이터가 저장되거나 또는 검색될 연관된 위치들을 식별하고 서비스할 수 있다.
도 2는 도 1의 메모리 공간(114)의 선택된 양상들의 일반화된 표현을 제공한다. 다양한 로우(row)(워드) 및 컬럼(column)(비트) 라인들에 의해 액세스 가능한, 메모리 셀들(124)의 로우들 및 컬럼들의 배열로서 데이터가 저장된다. 셀들 및 그에 대한 액세스 라인들의 실제 구성들은 소정의 애플리케이션의 요구조건들에 따를 것이다. 그러나, 일반적으로, 다양한 제어 라인들이 개별적인 셀들의 값(들)의 각각의 기록 및 판독을 선택적으로 인에이블 및 디스에이블하는 인에이블 라인들을 일반적으로 포함할 것이라는 것이 인식될 것이다.
제어 로직(126)은 멀티-라인 버스 경로들(128, 130, 및 132)을 따라 데이터, 어드레싱 정보, 및 제어/상태 값들을 각각 수신하고 전송한다. X 및 Y 디코딩 회로(134, 136)는 적절한 셀들(124)에 액세스하기 위한 적절한 스위칭 및 다른 기능들을 제공한다. 기록 회로(138)는 셀들(124)에 데이터를 기록하기 위한 기록 동작들을 수행하도록 동작하는 회로 엘리먼트들을 표현하며, 판독 회로(140)는 대응하여 셀들(124)로부터 되판독 데이터(readback data)를 획득하도록 동작한다. 전송된 데이터 및 다른 값들의 로컬 버퍼링이 하나 이상의 로컬 레지스터들(144)을 통해 제공될 수 있다. 이 시점에서, 도 2의 회로가 단지 본질적으로 예시적일 뿐이고, 소정의 애플리케이션의 요구조건들에 따라 임의의 수의 대안적인 구성들이 원하는 대로 용이하게 채용될 수 있다는 것이 인식될 것이다.
도 3에서 일반적으로 도시된 바와 같이, 각각의 메모리 셀들(124)에 데이터가 기록된다. 일반적으로, 기록 전력 소스(146)는 메모리 셀(124)을 원하는 상태로 구성하기 위해 (전류, 전압, 자화 등의 형태와 같은 형태로) 필요한 입력을 인가한다. 도 3이 단지 비트 기록 동작의 전형적인 예시일 뿐이라는 것이 인식될 수 있다. 기록 전력 소스(146), 메모리 셀(124), 및 레퍼런스 노드(148)의 구성은 각각의 셀로의 선택된 논리 상태의 기록을 허용하도록 적합하게 조작될 수 있다.
아래에서 설명되는 바와 같이, 몇몇 실시예들에서, 메모리 셀(124)은 변형된 자기 랜덤 액세스 메모리(MRAM) 구성을 취하며, 그 경우에서, 기록 전력 소스(146)는 메모리 셀(124)을 통해 접지와 같은 적합한 레퍼런스 노드(148)에 접속된 전류 구동기로서 특징지어 진다. 기록 전력 소스(146)는 MRAM 셀의 근처에서 지나가는 워드 라인을 통해 전기 전류를 제공한다. 워드 라인으로부터의 자기 플럭스는 메모리 셀(124)의 자기 모멘트의 배향을 변화시키는 자기 필드를 생성한다.
자기 모멘트의 방향에 따라, 셀(124)은 비교적 낮은 저항(RL) 또는 비교적 높은 저항(RH) 중에 어느 하나를 취할 수도 있다. 한정하는 것은 아니고, 예시적인 RL 값들은 약 100 옴(Ω) 정도의 범위 이내일 수도 있으며, 반면에, 예시적인 RH 값들은 약 100 KΩ 정도의 범위 이내일 수도 있다. 이들 값들은, 후속하는 기록 동작에 의해 상태가 변화될 때까지 각각의 셀들에 의해 보유된다. 한정하는 것은 아니고, 본 예에서, 높은 저항 값(RH)은 셀(124)에 의한 논리 1의 저장을 나타내며, 낮은 저항 값(RL)은 논리 0의 저장을 나타내는 것으로 고려된다.
각각의 셀(124)에 의해 저장된 논리 비트 값(들)은 도 4에 의해 예시된 바와 같은 방식으로 결정될 수 있다. 판독 전력 소스(150)는 적절한 입력(예컨대, 선택된 판독 전압)을 메모리 셀(124)에 인가한다. 셀(124)을 통해 흐르는 판독 전류(IR)의 양은 셀의 저항(각각 RL 또는 RH)의 함수일 것이다. 비교기(감지 증폭기)(154)의 포지티브(+) 입력에 의해 경로(152)를 통해 메모리 셀에 걸친 전압 강하(전압(VMC))가 감지된다. 레퍼런스 소스(156)로부터 비교기(154)의 네거티브(-) 입력에 (전압 레퍼런스(VREF)와 같은) 적합한 레퍼런스가 공급된다.
메모리 셀(124)에 걸친 전압 강하(VMC)가, 셀의 저항이 RL로 세팅되는 경우에는 VREF 값보다 더 낮아지고, 셀의 저항이 RH로 세팅되는 경우에는 VREF 값보다 더 높아지도록, 다양한 실시예들로부터 전압 레퍼런스(VREF)가 선택될 수 있다. 이러한 방식으로, 비교기(154)의 출력 전압 레벨은 메모리 셀(124)에 의해 저장된 논리 비트 값(0 또는 1)을 표시할 것이다.
도 5는 본 발명의 다양한 실시예들에 따른 비휘발성 메모리 셀(160)을 일반적으로 예시한다. 제 1 자기 터널 접합(MTJ)(162)은 소스 플레인(166) 상의 제 2 MTJ(164)에 가깝게 포지셔닝된다. 제 1 및 제 2 MTJ들(162 및 164)은 자기 전도성 스페이서 층(170) 및 자기 필터(172)에 의해 판독 라인(168)에 각각 부착된다. 전도성 스페이서 층(170)은, 워드 라인(174)을 통해 지나가는 전류에 대응하는 자기 플럭스로 하여금 미리 결정된 논리 상태로 제 1 MTJ(162)의 강자성 자유층(176)을 프로그래밍하게 허용하도록 구성된다.
동작 시에, 워드 라인(174)을 통해 지나가는 미리 결정된 값 및 방향을 갖는 전류는 자기적으로 피닝된 층(178)에 대하여 논리 상태로서 판독될 수 있는 자유층(176)의 자화 방향을 세팅하는 자기 플럭스를 생성한다. 전류가 미리 결정된 임계값 아래인 경우에, 자기 필터(172)는 자기 플럭스를 흡수하고, 제 2 MTJ(164)의 자기 자유층(180)을 보호하며, 어떠한 프로그래밍도 방지한다. 그렇지 않은 경우에, 미리 결정된 임계값 위의 전류는, 자기 필터(172)를 포화시키고, 그 자기 필터(172)를 자기 절연성인 재료로부터, 자기 플럭스로 하여금 자유층(180)을 관통하고 논리 상태를 프로그래밍하게 허용하는 전도성 재료로 변형시킨다.
도 5에서 도시된 가까이에 있는 MTJ들(162 및 164)을 갖는 메모리 셀(160)의 구축은, 워드 라인(174)을 통해 지나가는 전류의 세기에 따라, MTJ들 중에 하나 또는 양자 모두에 대한 논리 상태의 선택적인 프로그래밍을 허용한다. 그 후에, 트랜지스터 및/또는 다이오드와 같은 선택 디바이스(182)의 활성화로, 판독 라인(168)으로부터 소스 플레인(166)으로 MTJ들(162 및 164)을 통해 판독 전류를 지나가게 함으로써, 프로그래밍된 논리 상태가 판독될 수 있다. MTJ들(162 및 164) 양자 모두가 동일한 판독 라인(168) 및 소스 플레인(166)에 부착되어, 각각의 MTJ(162 및 164)의 논리 상태를 동시에 결정하기 위한 다양한 방식들을 통해 판독 전류가 해석될 수 있다.
인식될 수 있는 바와 같이, 각각의 MTJ(162 및 164)의 피닝된 층(178 및 184)은 반강자성(AFM) 재료와 같은 단일 층, 합성 반강자성 구조와 같은 층들의 적층, 또는 미리 결정된 임계치 위 또는 아래의 자기 플럭스의 존재 시에도 미리 세팅된 자화를 유지하는, 자기 자유층에 커플링된 AFM과 같은 층들의 조합일 수 있다. 각각의 MTJ(162 및 164)는, 피닝된 및 자유 층들(178 및 176)을 분리시키는 자기 저항 터널 접합들(186)로 추가로 구성될 수 있다.
메모리 셀(160)이 도 5에서 도시된 구성으로 제한되지 않지만, 몇몇 실시예들에서, 워드 라인(174)은 각각의 MTJ(162 및 164)의 세로(longitudinal) 축에 수직한 축을 따라 연장한다. 자기 플럭스의 방향들 및 MTJ들의 다양한 구성들의 예가 또한 도 6에서 제공되며, 도 6은 다른 예시적인 메모리 셀(190)의 부분의 동작 뷰를 디스플레이한다.
셀(190)은 자기 저항 효과를 허용하는 터널 접합(200)에 의해 분리된 자기 자유층(196) 및 피닝된 층(198)을 각각 갖는 듀얼 MTJ들(192 및 194)을 갖는다. MTJ들(192 및 194)은 각각 자기 전도성 스페이서(206) 및 자기 필터(208)를 이용하여 상부 표면 상의 판독 라인(204) 및 저부 표면 상의 소스 플레인(202)에 커플링된다.
워드 라인(210)을 통한 미리 결정된 값 아래의 전류의 통과는, 워드 라인(210)을 둘러싸고 자기 필터를 자기적으로 포화시키는 한편 제 1 MTJ(192)의 자유층(196)에 미리 결정된 자화를 세팅하는 자기 플럭스(212)를 생성한다. 몇몇 실시예들에서, 자기 필터(208)는, 필터(208)로 하여금 자기 포화까지 자기 플럭스(212)를 흡수하게 허용하는 한편, 플럭스(212)가 제 2 MTJ(194)의 자유층(196)에 도달하는 것을 막게 허용하는 낮은 보자력(coercivity)을 나타내는 연 자성 재료이다.
미리 결정된 값 위의 전류의 통과는, 자기 필터(208)를 포화시키고, MTJ들(192 및 194) 양자 모두의 자유층들(196)에 자화를 세팅하는 자기 플럭스(214)를 제공한다. 따라서, 워드 라인(210)을 통해 지나가는 전류의 양을 제어하는 것은, 개별적으로 또는 일괄적으로, MTJ들(192 및 194)의 각각에 자화들 및 대응하는 논리 상태들을 선택적으로 프로그래밍할 수 있다. MTJ들(192 및 194) 중에 하나 또는 양자 모두에 자화를 프로그래밍하는 능력은 단일 메모리 셀에서 데이터의 다중 비트들의 효율적인 프로그래밍을 허용한다.
도 6이 시계 방향으로 워드 라인(210) 둘레를 회전하는 자기 플럭스를 예시하지만, 전류가 반시계 방향으로 워드 라인(210)을 통해 흘러서, 반대의 방향으로 회전하는 플럭스를 생성하고 도 6에서 도시된 플럭스와 비교하여 자유층들(196)에서 반대의 자화들을 세팅할 수 있으므로, 그러한 배향은 제한되지 않는다. 그러나, 도 7에서 도시된 바와 같이, MTJ들(192 및 194)의 물리적인 배향들은 생성된 자기 플럭스와 다양한 방식들로 상호 작용하도록 변형될 수 있다.
도 7은 워드 라인(226)에 수직한 축을 따라 제 1 및 제 2 MTJ들(222 및 224)이 연장하는 예시적인 메모리 셀(220)의 등각도를 일반적으로 예시한다. 즉, 워드 라인(226) 및 워드 축(228)을 통해 흐르는 전류에 대응하는 자기 플럭스는 각각의 MTJ(222 및 224)의 긴 축(230)에 평행하게 지나간다. 자기 플럭스는 또한, MTJ들(222 및 224)이 도 7에서 도시된 배향으로부터 90°오프셋된 것보다 더 긴 시간 동안에 각각의 MTJ의 자유층들(232)에 접촉한다. 긴 축(230)이 워드 라인(226)에 수직하게 MTJ들(222 및 224)을 배향시킴으로써, 자기 플럭스의 최대량이 자유층들(232) 상에 전해지고, 프로그래밍 효율이 향상된다.
MTJ들(222 및 224)의 구성은 프로그래밍 효율을 더 향상시키는 상이한 보자력들 및 저항들을 제공하도록 변형될 수 있다. 상이한 동작 특성들은 다양한 방식들로 달성될 수 있으며, 그 중 어느 하나도 요구되거나 또는 제한되지는 않는다. 하나의 그러한 방식은 MTJ들(222 및 224)의 피닝된 및 자유층들을 분리시키는 터널 접합(234)의 두께를 조정하는 것이다. 터널 접합의 두께의 증가는 MTJ에 저항을 부가할 수 있고, 셀(220)의 자기 비트들 사이에 디제너러시(degeneracy)를 도입할 수 있다.
더욱이, 또한, MTJ들의 미리 결정된 자기 플럭스 값을 변화시키는 것과 같이 동작 거동을 변화시키고, 더 효율적인 판독 및 프로그래밍을 허용하기 위해, 터널 접합들의 재료가 변형될 수 있다. 예컨대, 감소된 자기 플럭스가 제 1 MTJ(222)만을 프로그래밍하게 허용하기 위해, 제 1 MTJ(222)의 터널 접합이 제 2 MTJ(224)의 터널 접합보다 더 작을 수 있다. 그러한 요구되는 플럭스의 감소는 더 작은 전류 및 더 낮은 에너지의 양을 이용한 프로그래밍을 의미한다.
셀(220)은 또한, 더 빠른 판독 시간들 및 더 낮은 요구되는 판독 전류들과 같은 다양한 MTJ 판독 특성들을 달성하기 위해 조정될 수 있다. MTJ들(222 및 224)을 연결시키는 소스 플레인(238)에 부착된 선택 디바이스(236)는 셀(220)의 판독에 영향을 미치는 다수의 조정 가능한 파라미터들을 제공하도록 구성될 수 있다. 선택 전압 및 전체 전류 용량을 포함하는 선택 디바이스(236)의 사이즈는, 최적의 성능을 제공하기 위해 MTJ들(222 및 224)의 판독을 튜닝하도록, 원하는 대로, 조정될 수 있다.
도 5 내지 도 7의 메모리 셀들과 함께 사용될 수 있는 예시적인 셀 프로그래밍 루틴(240)의 플로우 차트가 도 8에서 디스플레이된다. 루틴(240)은 적어도 2개의 가까이에 있는 MTJ들을 갖는 메모리 셀을 제공함으로써 시작하며, 셀(342)에 의해 도시적으로 예시된 바와 같이, 그 중 하나는 자기 전도성 스페이서 층을 갖고, 다른 하나는 자기 필터를 갖는다. 상술된 바와 같이, 자기 필터는 플럭스를 흡수하여 자기 절연성으로부터 자기 전도성으로 변형하는 연 자성 재료일 수 있다. 루틴은 MTJ들에 대한 원하는 논리 상태들이 결정되는 판정(244)으로 진행한다.
2개보다 더 많은 MTJ들이 임의의 수의 프로그래밍 가능한 비트들 및 결과적인 논리 상태 조합들을 제공할 수 있지만, 2개의 MTJ들은 4개의 논리 상태 조합들(01, 11, 10, 및 00)을 허용한다. "11" 또는 "01" 논리 상태 조합의 결정은, 셀(346)에서 디스플레이된 바와 같이, 미리 결정된 임계값 위의 포지티브 전류가 워드 라인을 통해 지나가게 되는 단계(246)로 진행한다. 워드 라인에서의 그러한 포지티브 전류는 자기 필터를 포화시키고 MTJ들 양자 모두의 자유층들을 "1" 논리 상태로 프로그래밍하기에 충분히 큰 자기 플럭스를 생성한다.
"11" 조합이 희망되었던 경우에, 루틴은 다른 메모리 셀에 대한 판정(244)으로 리턴할 수 있다. 그렇지 않은 경우에, 루틴은, 자기 필터에 의해 제 2 MTJ의 자유층으로부터 차단될 자기 플럭스를 생성하도록 워드 라인을 통해 자기 필터의 미리 결정된 임계값 아래인 네거티브 전류가 지나가게 되는 단계(248)로 진행한다. 인식될 수 있는 바와 같이, "포지티브" 및 "네거티브" 전류들의 사용은 워드 라인을 통하는 전류 흐름의 방향에 절대적으로 관련되며, 결코 전류가 네거티브 값을 갖는 것을 요구하지 않는다. 셀(348)에 의해 도시된 바와 같이, 네거티브 전류 및 대응하는 네거티브 자기 플럭스는 단지 포지티브 전류 및 플럭스에 대하여 반대의 방향으로 흐를 뿐이다.
루틴(240)은 다른 메모리 셀로 진행하고 다시 시작할 수 있거나, 또는 단계(242)에서 제공된 동일한 셀이 단계(248) 후에 다른 논리 상태 조합으로 재프로그래밍(reprogram)되기 위해 판정(244)으로 리턴할 수 있다. "00" 또는 "10"이 원하는 조합들인 경우에서, 루틴(240)은, 셀(350)에서 도시된 바와 같이, MTJ들 양자 모두를 0 논리 상태로 프로그래밍하기 위해 네거티브 전류 및 대응하는 자기 플럭스가 유도되는 단계(250)로 단계(244)로부터 진행한다. 단계(252)에서, 셀(352)에서 예시된 바와 같이, 미리 결정된 임계값 아래의 포지티브 전류의 추가적인 통과가 제 1 MTJ를 1 논리 상태로 프로그래밍하도록 실시되는 한편, 자기 필터가 플럭스로부터 제 2 MTJ를 보호한다.
프로그래밍 루틴(240)이 도 8에서 도시된 단계들 및 대응하는 예시적인 메모리 셀들에 제한되지 않는다는 것이 주의되어야 한다. 원하는 대로, 다양한 단계들이 변형되거나 또는 생략될 수 있는 한편, 새로운 단계들이 부가될 수 있다. 예컨대, 판정(244)은, 논리 상태들이 지속적으로 프로그래밍되고 재프로그래밍되므로, 동일한 메모리 셀에 대해 무한한 횟수로 반복될 수 있다. 다른 예시적인 변형에서, 모든 포지티브 및 네거티브 전류 약조(convention)들이, 네거티브 전류가 1의 논리 상태를 생성하는 한편, 네거티브 상태가 0의 논리 상태를 프로그래밍하도록 뒤바뀔 수 있다.
당업자에 의해 인식될 수 있는 바와 같이, 여기서 예시된 다양한 실시예들은 메모리 셀 프로그래밍 및 판독 효율 양자 모두에서 이점들을 제공한다. 그 결과, 메모리 셀에서 2개의 비트들을 동시에 판독하는 능력은 더 적은 판독 전류를 요구한다. 또한, 비트들 중에 하나를 선택적으로 프로그래밍하는 능력은 데이터 용량을 증가시키면서 더 적은 프로그래밍 전류를 허용한다. 그러나, 여기서 논의된 다양한 실시예들이 다수의 가능한 애플리케이션들을 갖고, 특정 분야의 전자 매체 또는 타입의 데이터 저장 디바이스들에 제한되지 않는다는 것이 인식될 것이다.
본 발명의 다양한 실시예들의 다수의 특성들 및 이점들이 본 발명의 다양한 실시예들의 기능 및 구조의 세부사항들과 함께 전술한 설명에서 제시되었더라도, 그 상세한 설명은 단지 예시적일 뿐이며, 특히, 본 발명의 원리들 내의 부분들의 배열들 및 구조에 대해서, 첨부된 청구항들이 표현되는 용어들의 넓은 일반적인 의미에 의해 표시되는 최대의 정도로 변화들이 상세히 이루어질 수도 있다.

Claims (20)

  1. 자기 필터를 갖는 제 2 자기 터널 접합(MTJ)에 가까이에 있는 제 1 자기 터널 접합(MTJ)을 포함하는 메모리 셀로서,
    상기 제 1 MTJ가 제 1 자기 플럭스를 이용하여 제 1 논리 상태로 프로그래밍되는 한편, 상기 자기 필터가 상기 제 1 자기 플럭스를 흡수하여 상기 제 2 MTJ가 프로그래밍되는 것을 방지하는, 메모리 셀.
  2. 제 1 항에 있어서,
    상기 제 1 자기 플럭스의 흡수는 상기 자기 필터를 포화(saturate)시키고, 자기 절연성으로부터 전도성으로의 천이(transition)를 유도하는, 메모리 셀.
  3. 제 1 항에 있어서,
    상기 제 1 MTJ 및 상기 제 2 MTJ는 미리 결정된 값보다 더 큰 제 2 자기 플럭스에 의해 동시에 프로그래밍되는, 메모리 셀.
  4. 제 3 항에 있어서,
    상기 제 1 자기 플럭스는 상기 미리 결정된 값 아래인, 메모리 셀.
  5. 제 1 항에 있어서,
    상기 제 1 자기 플럭스는 상기 MTJ들에 비접촉되어 가까이에 있는 워드 라인을 통해 지나가는 전류에 의해 생성되는, 메모리 셀.
  6. 제 5 항에 있어서,
    상기 제 1 MTJ 및 상기 제 2 MTJ는 각각 상기 워드 라인을 따르는 전류의 흐름에 수직한 긴 축을 따라 연장하는, 메모리 셀.
  7. 제 1 항에 있어서,
    상기 자기 필터는 연 자성 재료(soft magnetic material)인, 메모리 셀.
  8. 제 1 항에 있어서,
    상기 제 1 MTJ 및 상기 제 2 MTJ는 각각, 상기 제 1 MTJ 및 상기 제 2 MTJ의 상부 표면에서 판독 라인에 커플링되고 그리고 상기 제 1 MTJ 및 상기 제 2 MTJ의 저부 표면에서 소스 플레인(source plane)에 커플링되는, 메모리 셀.
  9. 제 8 항에 있어서,
    상기 소스 플레인은 상기 제 1 MTJ 및 상기 제 2 MTJ의 판독을 선택적으로 허용하는 선택 디바이스에 접속되는, 메모리 셀.
  10. 제 1 항에 있어서,
    상기 제 1 MTJ는 상기 제 2 MTJ와 상이한 저항을 갖는, 메모리 셀.
  11. 제 10 항에 있어서,
    상기 제 1 MTJ는, 상기 제 2 MTJ의 터널 접합보다 더 큰 두께를 갖는 상기 제 1 MTJ의 터널 접합으로 인해, 상기 제 2 MTJ보다 더 큰 저항을 갖는, 메모리 셀.
  12. 자기 필터를 갖는 제 2 자기 터널 접합(MTJ)에 가까이에 있는 제 1 자기 터널 접합(MTJ)을 형성하는 단계; 및
    제 1 자기 플럭스를 이용하여 상기 제 1 MTJ에 제 1 논리 상태를 프로그래밍하는 한편, 상기 자기 필터가 상기 제 1 자기 플럭스를 흡수하여 상기 제 2 MTJ가 프로그래밍되는 것을 방지하는 단계를 포함하는, 방법.
  13. 제 12 항에 있어서,
    상기 제 1 자기 플럭스는 상기 제 1 MTJ 및 상기 제 2 MTJ에 비접촉되어 가까이에 있는 워드 라인을 통해 흐르는 전류에 의해 생성되는, 방법.
  14. 제 12 항에 있어서,
    상기 제 1 자기 플럭스는 미리 결정된 임계값 미만인, 방법.
  15. 제 12 항에 있어서,
    미리 결정된 임계값보다 더 큰 제 2 자기 플럭스가 상기 자기 필터를 포화시키고, 상기 제 1 MTJ 및 상기 제 2 MTJ를 프로그래밍하는, 방법.
  16. 제 15 항에 있어서,
    상기 제 1 자기 플럭스는 제 1 방향으로 흐르며, 상기 제 2 자기 플럭스는 반대의 제 2 방향으로 흐르는, 방법.
  17. 제 15 항에 있어서,
    상기 제 1 MTJ 및 상기 제 2 MTJ는 상기 제 2 자기 플럭스에 이은 상기 제 1 자기 플럭스의 연속하는 통과로 반대의 자화(magnetization)들로 프로그래밍되는, 방법.
  18. 제 12 항에 있어서,
    상기 제 1 MTJ 및 상기 제 2 MTJ는 상기 MTJ들의 동시의 판독을 선택적으로 허용하는 선택 디바이스에 접속된 소스 플레인에 커플링되는, 방법.
  19. 자기 필터를 갖는 제 2 자기 터널 접합(MTJ)에 가까이에 있는 자기 전도성 스페이서를 갖는 제 1 자기 터널 접합(MTJ) - 상기 전도성 스페이서 및 상기 자기 필터는 각각 판독 라인 및 각각의 MTJ의 상부 표면에 부착됨 -; 및
    상기 판독 라인에 의해 상기 제 1 MTJ 및 상기 제 2 MTJ로부터 분리된 워드 라인을 포함하며,
    상기 제 1 MTJ가 상기 워드 라인을 통해 지나가는 미리 결정된 값 아래의 제 1 전류에 의해 생성된 제 1 자기 플럭스를 이용하여 제 1 논리 상태로 프로그래밍되는 한편, 상기 자기 필터가 상기 제 1 자기 플럭스를 흡수하여 상기 제 2 MTJ가 프로그래밍되는 것을 방지하는, 메모리 셀.
  20. 제 19 항에 있어서,
    상기 제 1 MTJ 및 상기 제 2 MTJ는, MTJ들 양자 모두를 프로그래밍하는 제 2 자기 플럭스를 생성하도록 상기 워드 라인을 통해 상기 미리 결정된 임계 값 위의 제 2 전류를 지나가게 한 후에, 상기 워드 라인을 통해 상기 제 1 전류를 지나가게 함으로써, 반대의 논리 상태들로 프로그래밍되는, 메모리 셀.
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