KR101293157B1

KR101293157B1 - ｐ형 ＳｉＣ 반도체 단결정의 성장방법 및 ｐ형 ＳｉＣ 반도체 단결정

Info

Publication number: KR101293157B1
Application number: KR1020107015914A
Authority: KR
Inventors: 아키노리 세키; 야스유키 후지와라
Original assignee: 도요타 지도샤（주）
Priority date: 2008-01-29
Filing date: 2009-01-28
Publication date: 2013-08-12
Also published as: JP2009179491A; DE112009000196T5; JP4697235B2; DE112009000196B8; DE112009000196B4; US20100308344A1; CN101932757B; CN101932757A; US8470698B2; WO2009095764A1; KR20100100977A; WO2009095764A8

Abstract

C가 Si의 용융물에 용해되는 제1용액을 이용하여, SiC 단결정 기판 상에 p형 SiC 반도체 단결정을 성장시키기 위한 방법에 있어서, 첨가된 Al의 양이 첨가된 N의 양보다 많도록, 상기 제1용액에 Al 및 N을 첨가하여 제2용액이 준비되고, 상기 제2용액으로부터 상기 SiC 단결정 기판 상에 p형 SiC 반도체 단결정이 성장된다. 상술된 방법에 의해 성장되고, 불순물로서 1×10²⁰cm^-3의 Al과 2×10¹⁸내지 7×10¹⁸cm^-3의 N을 함유하는 p형 SiC 반도체 단결정이 제공된다.

Description

ｐ형 ＳｉＣ 반도체 단결정의 성장방법 및 ｐ형 ＳｉＣ 반도체 단결정{METHOD FOR GROWING P-TYPE SiC SEMICONDUCTOR SINGLE CRYSTAL AND P-TYPE SiC SEMICONDUCTOR SINGLE CRYSTAL}

본 발명은 p형 SiC 반도체 단결정을 성장시키는 방법 및 상기 방법에 의해 얻어지는 p형 SiC 반도체 단결정에 관한 것이다.

SiC 반도체는 Si 반도체보다 높은 내전압, 고온에 대한 저항성 및 저감된 전력 손실 또는 소실과 같은 우수한 특성들을 가지므로, 예컨대 인버터에 적합한 고전압, 대전류의 파워 반도체로서 실용적으로 개발되어 왔다. 예를 들어, 인버터의 스위칭 디바이스를 제공하는 MOSFETs(metal oxide semiconductor field effect transistors) 및 IGBTs(insulated gate bipolar transistors)는 작은 ON 저항 및 높은 스위칭 속도를 갖도록 요구된다. 이들 트랜지스터를 구성하는 n형 및 p형 SiC 반도체 가운데, n형 반도체가 현재 상대적으로 진보된 단계로 개발된 반면, p형 반도체의 개발은 지연되고 있어, 실용적인 저저항을 달성하기가 곤란하거나 불가능하게 만들고 있다.

예컨대, p형 SiC 반도체를 만들기 위한 기술들 가운데 통상적인 예시로는, 서브리메이션(sublimation) 공정, 이온-주입(ion-implantation), 및 액상 증착(liquid phase deposition) 또는 용액법을 들 수 있다. 가장 폭넓게 이용되고 있는 서브리메이션 공정은, 예컨대 실험값으로서 2 내지 10Ωcm의 비저항(resistivity)을 갖는 B 또는 Al로 도핑된 6H-SiC의 웨이퍼를 제공하지만, 이러한 공정에 의해 실제 제조되는 상용 제품들은 200Ωcm 이상의 비저항을 가진다. 상술된 스위칭 디바이스가 가져야 할 비저항의 실용 레벨은 0.5Ωcm 이하이지만, 상기 서브리메이션 공정에 의해 생성되는 SiC 반도체의 비저항은 실용 레벨에 이르지 못한다. 이는 1) B 또는 Al과 같은 불순물에 의한 SiC 반도체의 도핑(즉, B 또는 Al과 같은 불순물의 SiC 반도체로의 도입)이 어렵거나, 또는 2) 4H-SiC의 활성화 에너지는 B가 도핑된 경우에는 285 meV와 같고 Al이 도핑된 경우에는 190 meV와 같기 때문일 수도 있고(Ohmsha가 2003년에 발행하고 Kazuo ARAI가 편집한 "Foundations and Applications of SiC Devices"); 이러한 큰 활성화 에너지로 인하여, 활성화된 캐리어들이 생성되기가 그리 쉽지 않기 때문이다. 즉, 활성화된 캐리어들의 발생률이 낮기 때문일 수 있다.

다른 한편으로, 이온 주입에 의하면, 10²⁰ 내지 10²¹cm^-3의 불순물 농도로 도핑될 때, 6H-SiC는 0.02Ωcm의 극히 낮은 비저항을 제공한다(Nikkan Kogyo Shimbun Ltd.가 2003년에 발행한 Hiroyuki MATSUNAMI에 의한 "Technology of Semiconductor SiC and Its Application"). 이러한 높은 불순물 농도 또는 대도핑량이 채택된다면, 불가피하게 결정 결함들이 발생되고, 고품질 반도체 단결정들을 얻을 수 없게 된다. 또한, 4H-SiC의 활성화 에너지는 B가 도핑될 때에는 285 meV와 같고, Al이 도핑될 때에는 190 meV와 같다(Ohmsha가 2003년에 발행하고 Kazuo ARAI가 편집한 "Foundations and Applications of SiC Devices"); 이러한 큰 활성화 에너지로 인하여, 활성화된 캐리어들이 생성되기가 그리 쉽지 않다. 즉, 상기 서브리메이션 공정에서와 같이, 활성화된 캐리어들의 발생률이 낮다.

액상 증착 또는 용액법은 마이크로파이프의 감소 및 폴리타입 제어능력의 개선에 좋다. 따라서, 이러한 방법에 각종 제안들이 이루어져 왔다.

일본특허공개공보 제2000-264790호(JP-A-2000-264790)는 C가 Si의 용융물에 용해되는 용액(이 용액을 간단히 "Si-C 용액"이라고 함) 안으로 Al 또는 B를 첨가하여 얻어지는 p형 SiC 반도체 단결정, 및 유사하게 N을 Si-C 용액에 첨가하여 얻어지는 n형 SiC 반도체 단결정을 개시하고 있다. 하지만, 이 공보는 저항의 감소를 특히 고려하지 않고 있다.

일본특허공개공보 제2007-76986호(JP-A-2007-76986)에서는, Ti 및 Al을 Si-C 용액에 첨가하여 SiC 반도체 단결정을 성장시키는 것이 제안되어 있다. 하지만, 이 공보는 저항의 감소를 특히 해결하지 못하고 있다.

일본특허공개공보 제2005-82435호(JP-A-2005-82435)에서는, 1 내지 30 wt%의 Al을 Si-C 용액에 첨가하여 SiC 단결정의 성장면의 평탄도를 개선시키는 것이 제안되어 있다. 하지만, 이 공보는 결과적인 SiC 단결정에 함유된 Al의 양에 관한 언급이 전혀 없고 저항의 감소도 고려하지 않고 있다.

일본특허공개공보 제2007-153719호(JP-A-2007-153719)에서는, N이 Si-C 용액 안으로 첨가되도록 다공성 흑연 도가니 상에 N을 흡착시키는 것이 제안되어 있다. N은 n형 도펀트(dopant)이므로, N만을 첨가해서는 p형 SiC 반도체 단결정을 생성하지 못하게 된다. 이 공보에는, 저항의 감소에 관한 어떠한 설명도 없다.

본 발명은 비저항이 실용적으로 적합한 레벨까지 저감되는 p형 SiC 반도체 단결정을 성장시키기 위한 방법, 및 이 방법에 의해 얻어지는 p형 SiC 반도체 단결정을 제공한다.

본 발명의 제1형태는 C가 Si의 용융물 내에 용해되는 제1용액을 이용하여, p형 SiC 반도체 단결정을 SiC 단결정 기판 상에 성장시키기 위한 방법에 관한 것이다. 이 방법에 있어서, 제2용액은 첨가된 Al의 양이 첨가된 N의 양보다 많도록, 상기 제1용액에 Al 및 N을 첨가하여 준비되고, 상기 제2용액으로부터 상기 SiC 단결정 기판 상에 p형 SiC 반도체 단결정이 성장된다.

본 발명의 제2형태는 상술된 방법에 의해 성장되고, 불순물로서 1×10²⁰cm^-3의 Al과 2×10¹⁸내지 7×10¹⁸cm^-3의 N을 함유하는 p형 SiC 반도체 단결정을 제공한다.

첨가된 Al의 양이 N의 양보다 많은 관계를 충족시키는 양으로 Si-C 용액에 Al 및 N을 첨가하여, 그 비저항이 실용적으로 적합한 레벨까지 저감되는 p형 SiC 반도체 단결정을 성장시킬 수 있게 된다.

본 발명의 제1형태의 방법에 있어서, Si-C 용액에 첨가된 Al 및 N의 양은 첨가된 Al의 양이 N의 양보다 많은 관계를 충족시키도록 제어되어, p형 SiC 반도체 단결정이 SiC 단결정 기판 상에 성장되도록 한다.

본 발명의 제1형태의 방법에 있어서, p형 도펀트로서 Al 및 n형 도펀트로서 N은 서로 결합되어 Si-C 용액에 첨가된다. 일반적으로, p형 도펀트 및 n형 도펀트가 공존한다면, 그들이 서로 상쇄될 수도 있어, 저항값의 증가를 초래하게 된다. 그러나 이와 같은 상식과는 달리, 본 발명에 따른 Al 및 N의 공존은 Al 만이 첨가되는 경우에 비해, 저항값의 현저한 저감을 초래한다. 저감의 이유는 미해명되어 왔지만, 상기 저항값은 Al과 N의 공존으로 인하여, 1) Al을 SiC 안으로 도입하는 방식이 변경되기 때문에, 그리고 2) 전기 특성(활성화 에너지 등)이 변경되기 때문에 저감될 수도 있다.

본 발명의 일 실시예에 있어서, p형 SiC 반도체 단결정의 성장은 Ar과 N₂의 혼합 분위기에서 발생할 수도 있다. 이러한 방식으로, N이 용액 안에 첨가될 수 있다.

본 발명의 또다른 실시예에 있어서, 전이 금속이 추가로 용액에 첨가될 수도 있다. 그 결과, 저항값이 더욱 감소될 수 있게 된다. 이 경우, 통상적으로 Cr 또는 Ti가 전이 금속으로서 사용될 수 있다.

상기 액상 증착 또는 용액법은 후술하는 바와 같이 수 백 ㎛ 또는 수 mm 이상의 두께를 갖는 "단결정의 성장" 뿐만 아니라, "액상 에피택셜 성장(liquid-phase epitaxial growth)", 즉 수 ㎛ 내지 수십 ㎛의 박막의 형성도 포함한다.

본 발명에 따르면, 비저항이 실용적으로 적합한 레벨까지 저감되는 p형 SiC 반도체 단결정을 성장시키기 위한 방법 및 이 방법에 의해 얻어지는 p형 SiC 반도체 단결정을 제공할 수 있다.

본 발명의 상기 목적과 추가 목적, 특징 및 장점들은, 동일한 부호들이 동일한 요소들을 표현하는데 사용되는 첨부 도면을 참조하여 예시적인 실시예들의 하기 설명으로부터 명백해질 것이다.
도 1은 본 발명의 방법에 따른 액상 증착에 의하여 p형 SiC 반도체 단결정을 성장시키기 위한 장치의 기본적인 구성을 도시한 개략도이다.

본 발명의 일 실시예에서는, p형 SiC 반도체 단결정이 하기 절차에 따라 하기 조건 하에 액상 증착에 의하여 성장되었다.

도 1은 본 실시예에서 사용되는 장치를 보여준다. 흑연 도가니(10)의 소스 재료는 상기 흑연 도가니(10)를 포위하는 고주파 가열 코일(12)에 의해 가열되었고, 용액(14) 안으로 용해되었으며, 지지부재(16)의 하단부에서 지지되는 SiC 시드 결정(SiC seed crystal)인 SiC 단결정 기판(18)이 상기 용액(14)의 액체 표면(14a)과 접촉하게 되어, SiC 단결정이 예컨대 Ar 가스의 불활성 분위기(20)에서 SiC 단결정 기판(18)의 하부면 상에 성장되도록 하였다.

소스 재료를 제공하기 위하여, 표 1에 표시된 다양한 양으로 Si, Al, Cr 및 Ti가 혼합되었고, 결과적인 혼합물이 흑연 도가니(10) 안으로 장입(裝入)되었다. 샘플 No. 1 내지 No. 3은 본 발명의 예시이고, 샘플 No. 4는 비교예이다. 모든 예시에 있어서, 상기 소스 재료의 Al의 비율(또는 함유량)은 10 at%로 일정하게 하였다.

상기 장치는 100 ppm의 N₂ 가스를 Ar 가스에 첨가하여 생성되는 Ar + N₂ 혼합 가스의 분위기(20)로 장입되었다. Al만이 도펀트로 첨가된 샘플 No. 4(비교예)에서는, N₂가 혼합되지 않은 Ar 가스의 분위기가 사용되었다.

상기 소스 재료는 1700 내지 2000℃의 성장 온도로 가열되어 상기 용액(14) 안으로 용해되었고, 6H-SiC 형태의 SiC 단결정 기판(18)이 상기 용액(14) 안으로 침지되어 상기 용액(14)의 액체 표면(14a)에 유지되었다.

상기 조건에서, SiC 단결정은 0.1 내지 0.2 mm/hour의 성장 속도로 대략 10 시간에 걸쳐 성장되었다. 결과적인 SiC 단결정은 각각 두께가 600㎛인 슬라이스로 절단되었고, Hall 효과 측정들이 행해졌다. 측정 결과가 하기 표 1에 표시되어 있다.

		본 발명의 예시			비교예
샘플 No.		1	2	3	4
도펀트(들)		Al + N	Al + N + Cr	Al + N + Ti	Al
소스 재료 중 원소들의 비율 (*1)	Si at%	90	50	70	90
	Al at%	10	10	10	10
	N ppm	100	100	100	-
	Cr at%	-	40	-	-
	Ti at%	-	-	20	-
비저항(Ωcm)		0.25	0.03	0.07	0.7
캐리어 농도 (cm^-3)		3.4×10¹⁹	9.2×10¹⁹	2.7×10¹⁹	1.0×10¹⁹
불순물 농도 (cm^-3)(*2)	Al	1×10²⁰	1×10²⁰	1×10²⁰	2-10×10¹⁹
	N	2-7×10¹⁸	2-7×10¹⁸	2-7×10¹⁸	<1×10¹⁵
	Cr	-	1×10¹⁷	-	-
	Ti	-	-	4×10¹⁶	-

(*1) Si, Al, Cr 및 Ti의 양은 도가니 안으로 장입된 상기 원소들의 합계에서 각각의 원소들의 비율(at%)로 표현됨. N의 양은 Ar 분위기 내의 그 농도(ppm)로 표현됨.

(*2) 불순물 농도는 SIMS에 의해 측정되었음.

Al만이 첨가된 샘플 No. 4(비교예)의 비저항은 0.7Ωcm인데, 이는 종래의 서브리메이션 공정에 의해 달성된 1 내지 5Ωcm 보다 낮지만, 실용적으로 적합한 레벨로서 0.5Ωcm 이하의 바람직한 레벨보다 여전히 높다.

다른 한편으로, 본 발명의 예시로서 샘플 No. 1 내지 No. 3 모두는 실용적인 레벨로서 0.5Ωcm 이하의 바람직한 레벨을 충족시킨다. 보다 구체적으로, Al과 N이 도펀트로서 첨가된 샘플 No. 1의 비저항은 0.25Ωcm이고, Cr이 도펀트로서 추가로 첨가된 샘플 No. 2의 비저항은 0.03Ωcm와 같이 저레벨이었지만, Ti가 도펀트로서 추가로 첨가된 샘플 No. 3의 비저항은 0.07Ωcm의 저레벨이었다.

본 발명의 예시들에 있어서, Al 뿐만 아니라 N의 첨가 및 Cr 또는 Ti의 추가적인 첨가는 도펀트로서 Al만이 첨가되는 경우보다 낮은 레벨까지 비저항의 저감을 초래한다. 비저항이 저감되는 이유는 해명되어지지 않았지만, 상술된 바와 같이 하기 추측들이 가능하다. 즉, 상기 저항값은 N 및 Cr/Ti의 첨가로 인하여, 1) Al을 SiC 안으로 도입하는 방식이 변경되기 때문에, 그리고 2) 전기 특성(활성화 에너지 등)이 변경되기 때문에 저하될 수도 있다.

도가니 안으로 장입된 N의 양(즉, Ar 분위기 내의 N의 농도)은 본 발명의 예시들에서 100 ppm 이지만, N 농도는 변경될 수도 있다. 하지만, Ar 분위기 중 N 의 백분율(N 농도)은 10% 미만인 것이 바람직하다. SiN으로부터 도출되는 결정립(crystal grain, 이물질)은 상기 분위기 내의 N의 백분율이 10% 이상일 때 성장된 SiC 단결정의 표면 상에 생성되므로; N의 백분율이 10% 이하인 경우에는 고품질 SiC 단결정이 생성될 수 있다는 것을 발명자(들)이 실시한 실험들로부터 밝혀졌다. 또한, N의 충진량도 하기 이유로 해서 2 ppm 이상인 것이 바람직하다. 즉, 저항을 감소시키는 효과는 N/Al이 2% 이상일 때(N/Al ≥ 2%) 확인되고, Al 농도는 1×10¹⁸cm^-3 이상일 때(Al≥1×10¹⁸cm^-3) 적절한 범위의 불순물 농도 내에 있다. 그러므로, N 농도의 하한이 2×10¹⁶cm^-3 이상이고, 상기 농도를 제공하는 N의 투입량(Ar 분위기 내의 N 농도)은 2 ppm 이상이다.

Al-N 결합의 존재가 Al과 N의 조합의 첨가로 인하여 저항의 저감 메커니즘으로 간주될 수도 있다. 저항의 저감 효과는 N이 1×10²⁰cm^-3 의 Al에 대하여 2×10¹⁸cm^-3 의 농도로 첨가될 때 실험들을 통해 확인되므로, N의 농도는 짐작컨대 P 층(p형 SiC 반도체 단결정)의 저항의 저감 효과를 보장하기 위하여 1×10¹⁸cm^-3 이상이 되도록 요구된다.

상술된 실시예 및 예시들에서 탄화규소 단결정의 성장에 흑연 도가니가 사용되었지만, 도가니는 세라믹 도가니 등과 같은 다른 도가니일 수도 있다. 이 경우, 상기 도가니에 카본이 공급된다.

지금까지 본 발명은 그 예시적인 실시예들을 참조하여 기술되었지만, 본 발명이 상술된 실시예 또는 구성예들로 제한되는 것은 아니다. 이와는 대조적으로, 본 발명은 각종 변형예 및 등가 형태들을 커버하도록 의도된다. 또한, 예시적인 실시예들의 각종 요소들이 각종 조합예와 구성예들에 도시되어 있지만, 단 하나의 요소 또는 그보다 많거나 적은 요소를 포함하는 여타의 조합예와 구성예들 또한 본 발명의 기술적 사상 및 범위 내에 있다.

Claims

C가 Si의 용융물에 용해되는 용액을 이용하여, SiC 단결정 기판 상에 p형 SiC 반도체 단결정을 성장시키기 위한 p형 SiC 반도체 단결정의 성장방법에 있어서,
첨가된 Al의 양이 첨가된 N의 양보다 많도록, C가 Si의 용융물에 용해되는 제1용액에 Al 및 N을 첨가하여 제2용액을 준비하는 단계; 및
상기 제2용액으로부터 상기 SiC 단결정 기판 상에 p형 SiC 반도체 단결정을 성장시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 p형 SiC 반도체 단결정의 성장방법.
제1항에 있어서,
상기 p형 SiC 반도체 단결정은 상기 SiC 단결정 기판을 상기 제2용액과 접촉시켜 성장되는 p형 SiC 반도체 단결정의 성장방법.
제1항 또는 제2항에 있어서,
N이 N₂의 분위기로부터 상기 제1용액 안으로 첨가되어, 상기 제2용액을 제공하게 되는 p형 SiC 반도체 단결정의 성장방법.
제1항 또는 제2항에 있어서,
상기 p형 SiC 반도체 단결정은 Ar 및 N₂의 혼합 분위기에서 성장되는 p형 SiC 반도체 단결정의 성장방법.
제4항에 있어서,
상기 혼합 분위기 내의 N의 농도는 10% 미만인 p형 SiC 반도체 단결정의 성장방법.
제4항에 있어서,
상기 혼합 분위기 내의 N의 농도는 2 ppm 이상인 p형 SiC 반도체 단결정의 성장방법.
제6항에 있어서,
상기 혼합 분위기 내의 N의 농도는 100 ppm인 p형 SiC 반도체 단결정의 성장방법.
제1항 또는 제2항에 있어서,
상기 제2용액에 전이금속을 추가로 첨가하는 단계를 더 포함하여 이루어지는 p형 SiC 반도체 단결정의 성장방법.
제8항에 있어서,
상기 전이금속은 Cr인 p형 SiC 반도체 단결정의 성장방법.
제9항에 있어서,
첨가된 Cr의 양은 Si, Al 및 Cr의 원자 백분율로서 40 at%인 p형 SiC 반도체 단결정의 성장방법.
제8항에 있어서,
상기 전이금속은 Ti인 p형 SiC 반도체 단결정의 성장방법.
제11항에 있어서,
첨가된 Ti의 양은 Si, Al 및 Ti의 원자 백분율로서 20 at%인 p형 SiC 반도체 단결정의 성장방법.
삭제
제1항 또는 제2항에 따른 방법에 의해 성장되고, 불순물로서 1×10²⁰cm^-3의 Al과 2×10¹⁸내지 7×10¹⁸cm^-3의 N을 함유하는 p형 SiC 반도체 단결정.
제9항에 따른 방법에 의해 성장되고, 불순물로서 1×10²⁰cm^-3의 Al, 2×10¹⁸내지 7×10¹⁸cm^-3의 N, 및 1×10¹⁷cm^-3의 Cr을 함유하는 p형 SiC 반도체 단결정.
제11항에 따른 방법에 의해 성장되고, 불순물로서 1×10²⁰cm^-3의 Al, 2×10¹⁸내지 7×10¹⁸cm^-3의 N, 및 4×10¹⁶cm^-3의 Ti를 함유하는 p형 SiC 반도체 단결정.