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KR101284147B1 - 반도체 메모리 장치 및 이 장치의 신호 간섭 보상 방법 - Google Patents

반도체 메모리 장치 및 이 장치의 신호 간섭 보상 방법 Download PDF

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KR101284147B1
KR101284147B1 KR1020070080196A KR20070080196A KR101284147B1 KR 101284147 B1 KR101284147 B1 KR 101284147B1 KR 1020070080196 A KR1020070080196 A KR 1020070080196A KR 20070080196 A KR20070080196 A KR 20070080196A KR 101284147 B1 KR101284147 B1 KR 101284147B1
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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 신호 간섭 보상 방법을 공개한다. 이 장치는 복수개의 메모리 셀 어레이 블록들을 구비하는 메모리 셀 어레이, 대응하는 메모리 셀 어레이 블록과 데이터를 전송하는 복수개의 제1 데이터 라인쌍들, 제1 데이터 라인쌍들과 직교하는 방향으로 배치되는 복수개의 칼럼 선택 신호 라인들 및 칼럼 선택 신호 라인과 인접하게 동일 방향으로 배치되어 대응하는 제1 데이터 라인쌍과 데이터를 전송하는 복수개의 제2 데이터 라인쌍들을 구비하고, 메모리 셀 어레이는 복수개의 칼럼 선택 신호 라인들 중 하나의 칼럼 선택 신호 라인에 인접하게 배치되어 신호 간섭을 받는 제2 데이터 라인쌍 중 하나의 제2 데이터 라인 신호의 전압 레벨을 신호 간섭을 받지 않는 다른 하나의 제2 데이터 라인 신호의 전압 레벨로 변화시켜 신호 간섭을 보상하는 신호 간섭 보상부를 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의할 경우 데이터의 리드 속도를 감소시키는 인접하는 데이터 신호 라인과 칼럼 선택 신호 라인간의 간섭현상을 적응적으로 보상하여 반도체 메모리 장치의 동작 속도를 향상시킬 수 있다.
반도체 메모리 장치, 신호 간섭, 커플링 캐패시턴스

Description

반도체 메모리 장치 및 이 장치의 신호 간섭 보상 방법{Semiconductor memory device and the compensation method of signal interference thereof}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 고속 동작을 위한 반도체 장치에서 데이터 신호 라인에 인접한 칼럼 선택 신호 라인의 신호 간섭에 의한 데이터 리드 속도의 지연을 방지하기 위한 반도체 메모리 장치 및 이 장치의 신호 간섭 보상 방법에 관한 것이다.
최근의 반도체 메모리 장치의 대용량화와 고속 동작을 실현하기 위해 데이터의 입출력 라인에 로컬 데이터 입출력 라인쌍이 배치되고, 로컬 데이터 입출력 라인쌍들과 직교하는 방향으로 컬럼 선택 신호 라인 및 글로벌 데이터 입출력 라인쌍이 배치되어 구성된다.
그런데, 반도체 메모리 장치가 고집적화됨에 따라 신호의 크기는 감소되고, 신호라인들의 수는 점차로 증가되어 반도체 메모리 장치는 제한된 면적에 보다 많은 신호라인을 최소의 신호라인 로딩을 가지도록 회로들과 신호라인들을 배치할 필요가 있었다.
일반적으로 반도체 메모리 장치에서 메모리 셀에 있는 데이터를 읽기 위해 컬럼 선택 신호 라인에 신호를 인가하면 이 신호에 의해 최종적으로 데이터는 글로벌 데이터 입출력 라인쌍를 통해 글로벌 데이터 입출력 멀티플렉서까지 전파된다.
그런데, 컬럼 선택 신호 라인은 전원전압으로부터 접지전압으로 풀 스윙하는 신호 라인이고, 글로벌 데이터 입출력 라인쌍은 프리차지 레벨로부터 상보적인 데이터 쌍으로 천이하는 스몰(small) 스윙을 하는 신호 라인쌍으로서, 컬럼 선택 신호 라인이 풀 스윙을 하면 컬럼 선택 신호 라인과 글로벌 데이터 입출력 라인쌍 사이의 커플링 캐패시턴스에 의해서 글로벌 데이터 입출력 라인쌍이 큰 스윙을 하게 된다.
즉, 글로벌 데이터 입출력 라인쌍에 인접한 컬럼 선택 신호 라인(CSL)에 신 호가 인가될 경우, 글로벌 데이터 입출력 라인쌍에 간섭 현상이 일어나면서 상대적으로 진폭이 작은 글로벌 데이터 입출력 라인쌍의 신호는 간섭 현상이 없을 때에 비하여 글로벌 데이터 입출력 멀티플렉서에 늦게 도착하게 되어 반도체 메모리 장치 전체의 데이터 읽기 속도를 떨어뜨리는 주원인이 되었다. 더구나 최근 반도체 메모리 장치가 점차 고용량으로 개발되면서 글로벌 데이터 입출력 라인쌍의 길이가 점차 증가하고 있기 때문에 향후 데이터 읽기 속도의 지연은 전체 반도체 메모리 장치의 성능을 저하시키는 큰 원인이 될 수 있었다.
이러한 문제점을 해소하기 위해 종래에는 상대적으로 신호의 크기가 매우 작은 글로벌 입출력 데이터를 전달하는 신호라인은 다른 신호 라인에 의한 커플링 현상이 발생하지 못하도록 파워라인들을 통해 차폐(shielding) 시켜 주거나, 도 1에서와 같이 꼬인 글로벌 데이터 입출력 라인쌍 구조(Twisted GIO-GIOB)를 사용하여 컬럼 선택 신호 라인에 의한 간섭현상을 절반으로 감소시키는 방법이 있었다.
도 1은 종래의 글로벌 데이터 입출력 라인쌍이 꼬인 구조를 이용한 반도체 메모리 장치의 블록도로서, 4개의 메모리 셀 어레이 블록들(BL1 내지 BL4), 복수개의 로컬 데이터 입출력 라인쌍들((LIO1, LIO1B) 내지 (LIO4, LIO4B)), 워드 라인(WL), 복수개의 컬럼 선택 신호 라인들(CSL1 내지 CSLn)과 복수개의 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO2, GIO2B), ...)및 컬럼 어드레스 디코더(10)를 구비한다.
이해의 편의를 위하여 상기 복수개의 메모리 셀 어레이 블록들, 로컬 데이터 입출력 라인쌍들((LIO1, LIO1B) 내지 (LIO4, LIO4B)), 컬럼 선택 신호 라인들(CSL1 내지 CSLn), 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO2, GIO2B), ...) 중에서 상부 좌측의 메모리 어레이 영역을 중심으로 해서 설명한다면, 워드 라인(WL)과 비트 라인쌍(BLP1) 사이에 메모리 셀(MC), 비트 라인 센스 증폭기(BLSA), 컬럼 선택 회로(20)가 연결되어 있고, 로컬 데이터 입출력 라인쌍(LIO1, LIO1B)과 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)의 교점에 로컬 입출력 센스 증폭기(Local IOSA)가 위치하며, 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B) 사이에 입출력 센스 증폭기(IOSA), 글로벌 데이터 입출력 멀티플렉서(GIOMUX)가 연결되어 있다.
도1에 나타낸 구성으로부터 알 수 있듯이 워드 라인(WL)과 복수개의 컬럼 선택 신호 라인들(CSL1 내지 CSLn)은 복수개의 로컬 데이터 입출력 라인쌍들((LIO1, LIO1B) 내지 (LIO4, LIO4B))과 각각 동일한 방향 또는 수직 방향으로 인접하게 배열되어 있고 복수개의 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO2, GIO2B), ...)이 꼬여서 구성되어 있다.
도 1을 참조하여 종래의 반도체 메모리 장치 각 블록의 기능을 설명하면 다음과 같다.
메모리 셀(MC)은 로우 어드레스의 입력으로 인에이블된 워드라인(WL)을 인가받아 라이트되어 저장되어 있던 데이터를 비트 라인쌍(BL, BLB)에 출력한다.
비트 라인 센스 증폭기(BLSA)는 비트 라인쌍(BL, BLB)을 통해 메모리 셀(MC)의 커패시터에 저장되어 있던 전하(charge)를 인가받아 그에 해당하는 전압을 증폭 한다.
컬럼 어드레스 디코더(10)는 컬럼 어드레스(CA)를 인가받아 디코딩하여 4개의 메모리 셀 어레이 블록들(BL1 내지 BL4)의 복수개의 컬럼 선택신호들 (CSL1, CSL2, ..., CSLn) 중 하나의 신호를 활성화한다.
컬럼 선택 회로(20)는 비트 라인 센스 증폭기(BLSA)의 출력 신호쌍(LIO, LIOB) 각각에 일측이 연결되고 게이트 단자에 칼럼 선택라인(CSL1)을 인가받는 2개의 NMOS 트랜지스터들(N1, N2)로 구성되어 외부로부터 리드 명령어와 함께 칼럼 어드레스가 인가되어 하이 레벨로 인에이블된 칼럼 선택라인(CSL1)을 인가받아 NMOS 트랜지스터들(N1, N2)을 턴 온시켜 센싱된 비트 라인쌍 신호(BL, BLB)의 데이터를 로컬 입출력 라인쌍(LIO, LIOB)에 전달한다.
로컬 입출력 센스 증폭기(Local IOSA)는 전달되는 비트 라인쌍 신호(BL, BLB)의 데이터를 인가받아 로딩이 비교적 작은 로컬 입출력 라인쌍(LIO, LIOB)과 로딩이 큰 글로벌 입출력 라인쌍(GIO, GIOB) 사이에 로드 미스매치(mismatch)로 인한 동작 속도가 저하되는 것을 방지하여 전압 레벨을 증폭하여 출력한다.
글로벌 데이터 입출력 멀티플렉서(GIOMUX)는 글로벌 입출력 라인쌍(GIO, GIOB)을 통하여 로컬 입출력 센스 증폭기(Local IOSA)의 전압 레벨이 증폭된 출력을 인가받아 글로벌 입출력 라인쌍(GIO, GIOB) 상의 N 비트의 병렬 데이터를 M 개의 직렬 데이터로 변환하여 출력한다.
입출력 센스 증폭기(IOSA)는 직렬 데이터로 변환된 글로벌 입출력 라인쌍(GIO, GIOB) 상의 데이터를 인가받아 전류 레벨을 증폭하여 출력한다.
다음으로, 도 2는 종래의 반도체 메모리 장치의 컬럼 선택 신호 라인과 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B) 사이의 커플링 캐패시턴스를 모델링하여 나타낸 것이다.
컬럼 선택 신호 라인(CSL1)과 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)을 3부분으로 나누어서, 각 부분의 컬럼 선택 신호 라인(CSL1)과 글로벌 데이터 입출력 라인(GIO1)사이의 커플링 캐패시턴스를 각각 CA1, CB3, CC1, CD3로, 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)사이의 커플링 캐패시턴스를 각각 CA2, CB2, CC2, CD2로, 컬럼 선택 신호 라인(CSL1)과 반전 글로벌 데이터 입출력 라인(GIO1B)사이의 커플링 캐패시턴스를 각각 CA3, CB1, CC3, CD1로 나타낸 것이다.
컬럼 선택 신호 라인(CSL1)의 인에이블 및 디스에이블시에 컬럼 선택 신호 라인(CSL1)과 인접한 글로벌 데이터 입출력 라인(GIO1)사이의 커플링 캐패시턴스의 합(CA1+CC1)이 글로벌 데이터 입출력 라인(GIO1)에 영향을 미치게 되어 전압이 변화고, 컬럼 선택 신호 라인(CSL1)과 인접한 반전 글로벌 데이터 입출력 라인(GIO1B)사이의 커플링 캐패시턴스의 합(CB1+CD1)이 반전 글로벌 데이터 입출력 라인(GIO1B)에 영향을 미치게 되어 전압이 변화된다.
따라서, 컬럼 선택 신호 라인(CSL1)의 전압 변화에 따른 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)의 전압 변화가 종래의 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)을 꼬지 않은 반도체 메모리 장치에서보다 감소하게 된다.
예를 들어, 만일 커플링 캐패시턴스들(CA1, CB1, CC1, CD1)의 값이 C로 동일하다면, 종래의 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)을 꼬지 않은 반도체 메 모리 장치에서는 컬럼 선택 신호 라인(CSL1)과 글로벌 데이터 입출력 라인(GIO1)사이의 커플링 캐패시턴스(4C)에 의해서 컬럼 선택 신호 라인(CSL1)의 전압 변화에 따라 글로벌 데이터 입출력 라인(GIO1)의 전압이 많이 변화하게 되는 반면에, 도3에 나타낸 종래의 반도체 메모리 장치는 컬럼 선택 신호 라인(CSL1)과 글로벌 데이터 입출력 라인(GIO1)사이의 커플링 캐패시턴스 및 컬럼 선택 신호 라인(CSL2)과 글로벌 데이터 입출력 라인(GIO1B)사이의 커플링 캐패시턴스가 각각 2C로 줄어들게 됨으로써 컬럼 선택 신호 라인(CSL2)의 전압 변화에 따른 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)의 전압 변화가 작아지게 된다.
다음으로, 도 3은 도 1에 나타낸 종래의 반도체 메모리 장치 내 메모리 셀 어레이 블록(BL1)의 동작을 설명하기 위한 동작 타이밍도로서, 로우 어드레스 스트로우브 신호(RASB), 컬럼 어드레스 스트로우브 신호(CASB), 어드레스 신호(ADD), 라이트 인에이블 신호(WEB), 워드 라인 인에이블 신호(WL), 프리차지 신호(PRE), 제1 컬럼 선택 신호(CSL1), 제2 컬럼 선택 신호(CSL2), 비트 라인쌍(BLP1), 로컬 데이터 입출력 라인쌍(LIO1, LIO1B), 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)를 구비한다.
도 3에서 "하이"레벨의 반전 라이트 인에이블 신호(WEB)가 인가되어 비트 라인 쌍(BLP1)로부터 "로우"레벨의 데이터를 리드하는 경우를 가정한다고 할 때 "로우"레벨의 로우 어드레스 스트로우브 신호(RASB)가 인가되면 어드레스 신호(ADD)에는 로우 어드레스(X)를 입력하고, "로우"레벨의 컬럼 어드레스 스트로우브 신 호(CASB)가 인가되면 컬럼 어드레스(Y1)를 입력한다.
로우 어드레스(X)를 디코딩함에 의해서 "하이"레벨의 워드 라인 인에이블 신호(WL)가 발생되고, 컬럼 어드레스(Y1)를 디코딩함에 의해서 "하이"레벨의 컬럼 선택 신호(CSL1)가 발생된다.
또한, "하이"레벨의 워드 라인 인에이블 신호(WL)가 발생되기 전에 "하이"레벨의 프리차지 신호(PRE)가 발생되면 이에 응답하여 비트 라인 쌍(BLP1), 로컬 데이터 입출력 라인쌍들(LIO1, LIO1B), 및 글로벌 데이터 입출력 라인쌍들(GIO1, GIO1B)이 프리차지된다.
"하이"레벨의 워드 라인 인에이블 신호(WL)가 발생되면 비트 라인 쌍(BLP1)이 벌어지기 시작하고, 비트 라인 센스 증폭기(BLSA)는 비트 라인 쌍(BLP1)로 전송되는 데이터를 상보적인 레벨로 증폭한다.
"하이"레벨의 컬럼 선택신호(CSL1)가 발생되면 비트 라인 쌍(BLP1)의 데이터가 로컬 데이터 입출력 라인쌍(LIO1, LIO1B)로 전송되고, 이는 다시 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)로 전송되어 입출력 센스 증폭기(IOSA)에 의해서 증폭된다.
한편, 소정 시간이 경과한 후에 컬럼 어드레스 스트로우브 신호(CASB)가 다시 "로우"레벨로 천이되어 어드레스 신호(ADD)가 컬럼 어드레스(Y2)를 로드하면 컬럼 어드레스 디코더에서 컬럼 어드레스(Y2)를 디코딩하여 "하이"레벨의 제2 컬럼 선택 신호(CSL2)가 발생된다.
이에 따라 비트 라인 쌍(BLP1)이 벌어지기 시작하여 비트 라인 센스 증폭 기(BLSA)가 비트 라인 쌍(BLP1)로 전송되는 데이터를 상보적인 레벨로 증폭하는 동작, 비트 라인 쌍(BLP1)의 데이터가 로컬 데이터 입출력 라인쌍(LIO1, LIO1B) 및 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)으로 전송되어 입출력 센스 증폭기(IOSA)에 의해서 증폭하는 동작은 상기 제1 컬럼 선택 신호(CSL1)가 "하이"레벨로 천이되었을 때의 동작과 동일하다.
다만, 제2 컬럼 선택 신호(CSL2)에 의해 글로벌 데이터 입출력 라인 바 신호(GIO1B)가 신호 간섭을 받기 때문에 글로벌 데이터 입출력 라인쌍 신호(GIO1, GIO1B)의 위상은 상기 제1 컬럼 선택 신호(CSL1)에 의해 글로벌 데이터 입출력 라인 신호가 신호 간섭을 받았을 경우와 반대가 된다.
입출력 센스 증폭기(IOSA)는 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)의 데이터가 벌어지기 시작하면 이들 라인쌍들로 전송되는 데이터의 전압 차를 감지하여 증폭하므로 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)으로 전송되는 데이터가 벌어지기 시작하는 시간이 빠를수록 리드 데이터 억세스 타임이 빨라지게 된다.
그런데, 종래의 반도체 메모리 장치는 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)이 컬럼 선택 신호 라인(CSL1)에 인접하여 배치되는 경우에 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B) 각각을 꼬아서 구성되고 이들 신호 라인들사이에 도2에 나타낸 바와 같은 커플링 캐패시턴스가 존재하므로 이들 신호 라인들사이에 커플링 캐패시턴스가 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)으로 전송되는 데이터에 영향을 주게 된다.
즉, 컬럼 선택 신호 라인(CSL1)의 인에이블 및 디스에이블시에 작은 값의 커 플링 캐패시턴스의 영향을 받아 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)의 전압이 종래의 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)을 꼬지 않은 반도체 메모리 장치에서보다 △V1 만큼 낮은 전압으로 순간적으로 상승 및 하강하게 된다.
이에 따라, 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)의 데이터가 벌어지는 시점이 종래의 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)을 꼬지 않은 반도체 메모리 장치에서보다 △T1 만큼 짧은 시간으로 단축됨으로써 리드 데이터 억세스 타임이 개선된다.
하지만, 종래의 반도체 메모리 장치는 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)의 꼬인 구조의 특성상 두 라인의 층을 바꿔야 하고, 이를 구현하기 위하여 비아(via) 등의 컨택(contact)을 사용해야 하는데, 이들은 고유의 저항 성분으로 인하여 전송되는 신호가 지연될 뿐만 아니라, 반도체 공정의 특성상 두 라인 상에 틀어짐 현상이 발생할 확률이 높다.
또한, 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)은 실제 메모리 셀(MC)에 라이트 또는 리드되는 데이터가 전파되는 곳이므로 틀어짐 현상이 일어날 경우, 데이터 리드 성능 뿐 아니라 데이터 라이트 성능까지 저하시킬 가능성이 크고, 중간에 두 라인이 꼬인 곳에서는 데이터의 코딩을 뒤집어야 하므로 회로 설계시 번거롭고 복잡한 문제점이 있었다.
본 발명의 목적은 데이터 신호 라인에 인접한 칼럼 선택 신호 라인에 의한 신호 간섭에 의해 반도체 메모리 장치의 리드 속도를 감소시키는 것을 방지하기 위하여 신호 간섭을 받는 데이터 라인 신호의 전압을 신호 간섭을 받지 않는 데이터 라인 신호의 전압으로 적응적으로 변화시켜 신호 간섭을 보상하는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 본 발명의 목적을 달성하기 위한 반도체 메모리 장치의 신호 간섭 보상 방법을 제공하는데 있다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 메모리 셀 어레이 블록들을 구비하는 메모리 셀 어레이, 복수개의 메모리 셀 어레이 블록들 중 대응하는 메모리 셀 어레이 블록과 데이터를 전송하는 복수개의 제1 데이터 라인쌍들, 제1 데이터 라인쌍들과 직교하는 방향으로 배치되는 복수개의 칼럼 선택 신호 라인들 및 칼럼 선택 신호 라인과 인접하게 동일 방향으로 배치되어 제1 데이터 라인쌍들 중 대응하는 제1 데이터 라인쌍과 데이터를 전송하는 복수개의 제2 데이터 라인쌍들을 구비하고, 메모리 셀 어레이는 복수개의 칼럼 선택 신호 라인들 중 하나의 칼럼 선택 신호 라인에 인접하게 배치되어 신호 간섭을 받는 제2 데이터 라인쌍 중 하나의 제2 데이터 라인 신호의 전압 레벨을 신호 간섭을 받지 않는 다른 하나의 제2 데이터 라인 신호의 전압 레벨로 변화시켜 신호 간섭을 보상하는 신호 간섭 보상부를 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 복수개의 메모리 셀 어레이 블록들 각각은 복수개의 제2 데이터 라인쌍들과 동일 방향으로 배치되는 복수개의 비트 라인쌍들, 복수개의 비트 라인쌍들과 직교하는 방향으로 배 치되는 워드 라인, 일측이 비트 라인쌍 중 하나의 라인에 연결되고 타측이 워드라인에 연결되어 리드 데이터를 비트 라인쌍에 출력하는 복수개의 메모리 셀들, 증폭된 비트 라인쌍 신호를 인가받아 제1 데이터 라인쌍에 전달하는 어드레스 선택 회로를 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 외부로부터 어드레스를 인가받아 디코딩하여 복수개의 칼럼 선택 신호들 중 하나의 신호를 활성화하는 어드레스 디코더, 신호 간섭이 보상된 출력을 인가받아 제2 데이터 라인쌍 상의 N 비트의 병렬 데이터를 M 개의 직렬 데이터로 변환하여 출력하는 제2 데이터 입출력 멀티플렉서, 직렬 데이터로 변환된 제2 데이터 라인쌍 상의 데이터를 인가받아 전류 레벨을 증폭하여 출력하는 입출력 센스 증폭기를 더 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 칼럼 선택 신호들 중 순차적으로 활성화되는 제1 및 제2 칼럼 선택 신호들에 응답하여 리드 데이터가 신호 간섭 보상부로 인가되기 전까지 신호 간섭 보상부를 활성화하는 신호 간섭 보상 인에이블 신호와 데이터 라인 제1 및 제2 인에이블 신호들을 출력하는 인에이블 신호 발생부를 더 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 신호 간섭 보상부는 신호 간섭을 받는 제2 데이터 라인 신호 및 신호 간섭을 받지 않는 제2 데이터 라인 신호를 제1 및 제2 입력 단자에 인가받아 차동 증폭 작용에 의해 제1 또는 제2 출력 단자에서 양 입력간의 전압차가 증폭된 신호를 발생하고, 증폭된 신 호를 신호 간섭을 받는 제2 데이터 라인 신호 및 제1 또는 제2 입력 단자에 다시 인가하여 차동 증폭 작용을 반복하면서 단위 이득 증폭을 수행하여 제1 또는 제2 출력 단자의 전압을 일정하게 유지하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 신호 간섭 보상부는 제1 입력 단자에 간섭을 받는 제2 데이터 라인 신호를 인가받고 제2 입력 단자에 간섭을 받지 않는 제2 데이터 라인 신호를 인가받아 양 입력간의 전압차를 증폭시켜 출력하는 차동 증폭기, 일측이 차동 증폭기의 제1 및 제2 출력 단자에 각각 연결되고 게이트 단자에 데이터 라인 제1 및 제2 인에이블 신호들이 각각 인가되며 타측이 제2 데이터 라인쌍에 각각 연결되는 제1 및 제2 트랜지스터들을 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 차동 증폭기는 데이터 라인 제1 및 제2 인에이블 신호들에 응답하여 제1 또는 제2 출력 단자에서의 출력 신호가 다시 제1 또는 제2 입력 단자 각각에 인가되는 단위 이득 증폭기인 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 내지 제2 트랜지스터들은 신호 간섭 보상부의 활성화를 제어되는 PMOS 트랜지스터들 또는 NMOS 트랜지스터들인 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 인에이블 신호 발생부는 활성화된 제1 칼럼 선택 신호를 인가받아 소정 시간 지연한 후에 활성화된 제1 칼럼 선택 신호를 버퍼링한 신호와 제1 배타적 논리합 연산을 수행하여 출력하는 제1 칼럼 선택 신호 처리부, 활성화된 제2 칼럼 선택 신호를 인가받아 소정 시간 지연한 후에 활성화된 제2 칼럼 선택 신호를 버퍼링한 신호와 제2 배타적 논리합 연산을 수행하여 출력하는 제2 칼럼 선택 신호 처리부, 제1 배타적 논리합 연산 결과를 인가받아 레벨을 반전하여 데이터 라인 제1 인에이블 신호를 출력하는 제1 인버터, 제2 배타적 논리합 연산 결과를 인가받아 레벨을 반전하여 데이터 라인 제2 인에이블 신호를 출력하는 제2 인버터, 제1 및 제2 배타적 논리합 연산 결과를 인가받아 배타적 논리합 연산을 수행하여 신호 간섭 보상 인에이블 신호를 출력하는 배타적 논리합 게이트를 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 칼럼 선택 신호 처리부는 활성화된 제1 칼럼 선택 신호를 인가받아 버퍼링한 후에 출력하는 제1 버퍼부, 활성화된 제1 칼럼 선택 신호를 인가받아 소정 시간 지연시킨 후에 활성화된 제1 칼럼 선택 신호와 반논리곱 연산을 수행하여 일정한 주기를 갖는 제1 펄스를 출력하는 제1 펄스 발생부, 버퍼링된 제1 칼럼 선택 신호 및 제1 펄스를 인가받아 배타적 논리합 연산을 수행하여 출력하는 제1 배타적 논리합 게이트를 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 펄스 발생부는 활성화된 제1 칼럼 선택 신호를 인가받아 소정 시간 지연시켜 출력하는 제1 지연부, 활성화된 제1 칼럼 선택 신호와 지연된 제1 칼럼 선택 신호를 인가받아 반논리곱 연산을 수행하여 출력하는 반논리곱 게이트, 반논리곱 연산 결과를 인가받아 레벨을 제1 반전시켜 제1 펄스를 출력하는 제1 인버터를 구비하는 것을 특징 으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 지연부는 입력단에 활성화된 제1 칼럼 선택 신호를 인가받고 출력단이 제1 반논리곱 게이트에 연결되는 복수개의 인버터들의 직렬 연결로 구성되는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2 칼럼 선택 신호 처리부는 활성화된 제2 칼럼 선택 신호를 인가받아 버퍼링한 후에 출력하는 제2 버퍼부, 활성화된 제2 칼럼 선택 신호를 인가받아 소정 시간 지연시킨 후에 활성화된 제2 칼럼 선택 신호와 반논리곱 연산을 수행하여 일정한 주기를 갖는 제2 펄스를 출력하는 제2 펄스 발생부, 제2 반전된 신호 및 버퍼링된 제2 칼럼 선택 신호를 인가받아 배타적 논리합 연산을 수행하여 출력하는 제2 배타적 논리합 게이트를 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2 펄스 발생부는 활성화된 제2 칼럼 선택 신호를 인가받아 소정 시간 지연시켜 출력하는 제2 지연부, 활성화된 제2 칼럼 선택 신호와 지연된 제2 칼럼 선택 신호를 인가받아 반논리곱 연산을 수행하여 출력하는 제2 반논리곱 게이트, 반논리곱 연산 결과를 인가받아 레벨을 제2 반전시켜 제2 펄스를 출력하는 제2 인버터를 구비하는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2 지연부는 입력단에 활성화된 제2 칼럼 선택 신호를 인가받고 출력단이 제2 반논리곱 게이트에 연결되는 복수개의 인버터들의 직렬 연결로 구성되는 것을 특징으로 한다.
상기의 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 신호 간섭 보상 방법은 복수개의 메모리 셀 어레이 블록들, 복수개의 메모리 셀 어레이 블록들에 대응되게 배치되는 복수개의 제1 데이터 라인쌍들, 제1 데이터 라인쌍들과 직교하는 방향으로 배치되는 복수개의 칼럼 선택 신호 라인들, 어드레스 선택 신호 라인과 인접하게 동일 방향으로 배치되는 복수개의 제2 데이터 라인쌍들을 구비하는 반도체 메모리 장치의 신호 간섭 보상 방법에 있어서, 외부로부터 어드레스를 인가받아 디코딩하여 복수개의 칼럼 선택 신호들을 순차적으로 활성화하는 어드레스 디코딩 단계, 순차적으로 활성화되는 복수개의 칼럼 선택 신호들에 응답하여 신호 간섭 보상 인에이블 신호와 데이터 라인 제1 및 제2 인에이블 신호들을 출력하는 인에이블 신호 발생 단계, 활성화되는 복수개의 칼럼 선택 신호들 중 하나의 칼럼 선택 신호 라인의 신호 간섭을 받는 제2 데이터 라인쌍 중 하나의 제2 데이터 라인 신호의 전압 레벨을 신호 간섭을 받지 않는 다른 하나의 제2 데이터 라인 신호의 전압 레벨로 변화시켜 신호 간섭을 보상하는 신호 간섭 보상 단계를 구비하는 것을 특징으로 한다.
상기의 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 신호 간섭 보상 방법의 인에이블 신호 발생 단계는 활성화되는 복수개의 칼럼 선택 신호들 중에서 먼저 활성화되는 제1 칼럼 선택 신호를 인가받아 소정 시간 지연한 후에 제1 칼럼 선택 신호를 버퍼링한 신호와 제1 배타적 논리합 연산을 수행하여 출력하는 제1 칼럼 선택 신호 처리 단계, 활성화되는 복수개의 칼럼 선택 신호들 중에서 나중에 활성화되는 제2 칼럼 선택 신호를 인가받아 소정 시간 지연한 후에 제2 칼 럼 선택 신호를 버퍼링한 신호와 제2 배타적 논리합 연산을 수행하여 출력하는 제2 칼럼 선택 신호 처리 단계, 제1 배타적 논리합 연산 결과를 인가받아 레벨을 반전하여 데이터 라인 제1 인에이블 신호를 출력하는 데이터 라인 제1 인에이블 신호 발생 단계, 제2 배타적 논리합 연산 결과를 인가받아 레벨을 반전하여 데이터 라인 제2 인에이블 신호를 출력하는 데이터 라인 제2 인에이블 신호 발생 단계, 제1 및 제2 배타적 논리합 연산 결과를 인가받아 배타적 논리합 연산을 수행하여 신호 간섭 보상 인에이블 신호를 출력하는 신호 간섭 보상 인에이블 신호 발생 단계를 구비하는 것을 특징으로 한다.
상기의 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 신호 간섭 보상 방법의 제1 칼럼 선택 신호 처리 단계는 제1 칼럼 선택 신호를 인가받아 버퍼링한 후에 출력하는 제1 버퍼링 단계, 활성화된 제1 칼럼 선택 신호를 인가받아 소정 시간 지연시킨 후에 활성화된 제1 칼럼 선택 신호와 반논리곱 연산을 수행하여 일정한 주기를 갖는 제1 펄스를 출력하는 제1 펄스 발생 단계, 제1 반전된 신호 및 버퍼링된 제1 칼럼 선택 신호를 인가받아 배타적 논리합 연산을 수행하여 출력하는 제1 배타적 논리합 연산 단계를 구비하는 것을 특징으로 한다.
상기의 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 신호 간섭 보상 방법의 제2 칼럼 선택 신호 처리 단계는 제2 칼럼 선택 신호를 인가받아 버퍼링한 후에 출력하는 제2 버퍼링 단계, 활성화된 제2 칼럼 선택 신호를 인가받아 소정 시간 지연시킨 후에 활성화된 제2 칼럼 선택 신호와 반논리곱 연산을 수행하여 일정한 주기를 갖는 제2 펄스를 출력하는 제2 펄스 발생 단계, 제2 반전된 신호 및 버퍼링된 제2 칼럼 선택 신호를 인가받아 배타적 논리합 연산을 수행하여 출력하는 제2 배타적 논리합 연산 단계를 구비하는 것을 특징으로 한다.
상기의 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 신호 간섭 보상 방법의 신호 간섭 보상 단계는 신호 간섭을 받는 제2 데이터 라인 신호 및 신호 간섭을 받지 않는 제2 데이터 라인 신호를 제1 및 제2 입력 단자에 인가받아 제1 또는 제2 출력 단자에서 양 입력간의 전압차가 증폭된 신호를 발생하는 차동 증폭 단계, 증폭된 신호를 신호 간섭을 받는 제2 데이터 라인 신호 및 제1 또는 제2 입력 단자에 다시 인가하여 차동 증폭 작용을 반복하면서 제1 또는 제2 출력 단자의 전압을 일정하게 유지하는 단위 이득 증폭 단계를 구비하는 것을 특징으로 한다.
본 발명의 반도체 메모리 장치 및 이 장치의 신호 간섭 보상 방법은 데이터의 리드 속도를 감소시키는 인접하는 데이터 신호 라인과 어드레스 신호 라인간의 간섭현상을 적응적으로 보상하여 반도체 메모리 장치의 동작 속도를 향상시키고, 데이터 라인쌍이 꼬인 구조에서 발생하는 고유 저항 성분으로 인한 데이터 전송 지연 및 틀어짐 현상을 방지할 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치 의 신호 간섭 보상 방법을 설명하면 다음과 같다.
도 4는 본 발명의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도로서, 4개의 메모리 셀 어레이 블록들(BL1 내지 BL4), 복수개의 로컬 데이터 입출력 라인쌍들((LIO1, LIO1B) 내지 (LIO4, LIO4B)), 워드 라인(WL), 복수개의 컬럼 선택 신호 라인들(CSL1 내지 CSLn)과 복수개의 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO2, GIO2B), ...)및 컬럼 어드레스 디코더(10)로 구성되어 있다.
마찬가지로, 이해의 편의를 위하여 상기 복수개의 메모리 셀 어레이 블록들(BL1 내지 BL4), 로컬 데이터 입출력 라인쌍들((LIO1, LIO1B) 내지 (LIO4, LIO4B)), 컬럼 선택 신호 라인들(CSL1 내지 CSLn), 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO2, GIO2B), ...), 인에이블 신호 발생부들(200-1, 200-2, ...), 신호 간섭 보상부들(100-1, 100-2, ...) 중에서 상부 좌측의 메모리 어레이 영역을 중심으로 해서 설명한다면, 워드 라인(WL)과 비트 라인쌍(BLP1)사이에 메모리 셀(MC), 비트 라인 센스 증폭기(BLSA), 컬럼 선택 회로(20)가 연결되어 있고, 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B) 사이에 입출력 센스 증폭기(IOSA), 글로벌 데이터 입출력 멀티플렉서(GIOMUX), 신호 간섭 보상부(100-1)가 연결되어 있으며, 복수개의 컬럼 선택 신호 라인들(CSL1 내지 CSLn)은 두 라인들씩 쌍으로 인에이블 신호 발생부들(200-1, 200-2, ...) 각각에 인가된다.
도 4에 나타낸 구성으로부터 알 수 있듯이 워드 라인(WL)과 복수개의 컬럼 선택 신호 라인들(CSL1 내지 CSLn)은 로컬 데이터 입출력 라인쌍들((LIO1, LIO1B) 내지 (LIO4, LIO4B))과 각각 동일한 방향 또는 수직 방향으로 인접하게 배열되어 있고, 복수개의 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO2, GIO2B), ...)이 평행하게 배열되어 있다.
도 4를 참조하여 본 발명의 반도체 메모리 장치 각 블록의 기능을 설명하면 다음과 같다.
메모리 셀(MC), 비트 라인 센스 증폭기(BLSA), 컬럼 선택 회로(20), 입출력 센스 증폭기(IOSA), 글로벌 데이터 입출력 멀티플렉서(GIOMUX), 컬럼 어드레스 디코더(10)의 기능은 도1에 나타낸 종래의 반도체 메모리 장치와 동일하므로 여기에서는 더 이상의 상세한 설명은 생략한다.
신호 간섭 보상부(100-1)는 단위 이득 증폭기(Unit Gain Amplifier)로서 구성되어 글로벌 데이터 입출력 라인(GIO1)에 컬럼 선택 신호 라인(CSL1)에 의한 커플링 현상이 발생한 경우 간섭을 받은 글로벌 데이터 입출력 라인(GIO1) 신호를 제1 입력으로 인가받고 간섭을 받지 않은 글로벌 데이터 입출력 라인 바(GIO1B) 신호를 제2 입력으로 인가받아 양 입력의 단위 이득 증폭 작용을 반복하면서 글로벌 데이터 입출력 라인(GIO1)에 유기된 신호 간섭을 보상한다.
인에이블 신호 발생부(200-1)는 칼럼 어드레스 디코더(10)로부터 복수개의 칼럼 선택 신호들을 인가받아 신호 간섭 보상부(100-1)를 활성화하는 글로벌 데이터 입출력 라인 제1 및 제2 인에이블 신호들(EN1-1, EN2-1), 신호 간섭 보상 인에이블 신호(EN3-1)을 출력한다.
다음으로, 도 5는 도 4에 나타낸 본 발명의 반도체 메모리 장치 내 인에이블 신호 발생부(200-1)의 회로도로서, 제1 및 제2 칼럼 선택 신호 처리부(220, 240), 2개의 인버터들(IN1, IN2), 배타적 논리합 게이트(XOR)를 구비한다.
제1 및 제2 칼럼 선택 신호 처리부(220, 240)는 각각 제1 또는 제2 지연부(222, 242), 제1 또는 제2 버퍼부(224, 244), 반논리곱 게이트(1NAND, 2NAND), 인버터(1IN, 2IN), 제1 또는 제2 배타적 논리합 게이트(1XOR, 2XOR)로 구성되고, 제1 및 제2 지연부(222, 242)는 짝수개의 인버터들(1ID1 내지 1ID2n, 2ID1 내지 2ID2n)로 구성되며, 제1 및 제2 버퍼부(224, 244)는 2개의 인버터들(1IB1 내지 1IB2, 2IB1 내지 2IB2)로 구성되어 있다.
도 5를 참조하여 본 발명의 반도체 메모리 장치 내 인에이블 신호 발생부의 동작을 설명하면 다음과 같다.
우선, 칼럼 어드레스 디코더(10)에서는 복수개의 칼럼 선택 신호들 중에서 단 하나의 칼럼 선택 신호만 활성화되므로 제1 칼럼 선택 신호(CSL1)가 로우 레벨에서 하이 레벨로 천이되어 활성화되는 구간과 제2 칼럼 선택 신호(CSL2)가 로우 레벨에서 하이 레벨로 천이되어 활성화되는 구간은 서로 중복되지 않는다.
제1 칼럼 선택 신호(CSL1)가 하이 레벨로 천이되면서 활성화되어 제1 칼럼 선택 신호 처리부(220)에 인가되면 제1 지연부(222)는 이를 인가받아 소정 시간 지연시켜 출력하고 반논리곱 게이트(1NAND)는 제1 칼럼 선택 신호(CSL1)와 지연된 후의 제1 칼럼 선택 신호를 인가받아 반논리곱 연산을 수행하여 양 신호의 레벨이 하이일때에만 로우 레벨의 신호를 출력한다.
또한, 인버터(1IN)는 반논리곱 게이트(1NAND)로부터 반논리곱 연산 결과를 인가받아 레벨을 반전시켜 출력하고, 제1 버퍼부(224)는 하이 레벨의 제1 칼럼 선택 신호(CSL1)를 인가받아 소정 시간동안 지연시켜 출력한다.
제1 배타적 논리합 게이트(1XOR)가 제1 버퍼부(224)로부터 하이 레벨의 제1 칼럼 선택 신호(CSL1)를 인가받고 인버터(1IN)로부터 반전된 신호를 인가받아 배타적 논리합 연산을 수행하여 양 신호의 레벨이 동일한 경우에는 로우 레벨의 신호를 출력하고 양 신호의 레벨이 상이한 경우에는 하이 레벨의 신호를 출력하고, 인버터(IN1)는 이 신호를 인가받아 반전시켜 글로벌 데이터 입출력 라인 제1 인에이블 신호(EN1-1)를 출력한다.
한편, 제2 칼럼 선택 신호(CSL2)는 활성화되기 전이므로 로우 레벨로 제2 칼럼 선택 신호 처리부(240)에 인가되면 제2 지연부(242)는 이를 인가받아 소정 시간 지연시켜 출력하고, 반논리곱 게이트(2NAND)는 제2 칼럼 선택 신호(CSL2)와 지연된 후의 제2 칼럼 선택 신호를 인가받아 반논리곱 연산을 수행하여 양 신호의 레벨이 하이일때에만 로우 레벨의 신호를 출력한다.
또한, 인버터(2IN)는 반논리곱 게이트(2NAND)로부터 반논리곱 연산 결과를 인가받아 레벨을 반전시켜 출력하고, 제2 버퍼부(244)는 로우 레벨의 제2 칼럼 선택 신호(CSL2)를 인가받아 소정 시간동안 지연시킨 후에 출력한다.
제2 배타적 논리합 게이트(2XOR)가 제2 버퍼부(244)로부터 로우 레벨의 제2 칼럼 선택 신호(CSL2)를 인가받고 인버터(2IN)로부터 반전된 신호를 인가받아 배타적 논리합 연산을 수행하여 양 신호의 레벨이 동일한 경우에는 로우 레벨의 신호를 출력하고 양 신호의 레벨이 상이한 경우에는 하이 레벨의 신호를 출력하고, 인버 터(IN2)는 이 신호를 인가받아 반전시켜 글로벌 데이터 입출력 라인 제2 인에이블 신호(EN2-1)를 출력한다.
또한, 배타적 논리합 게이트(XOR)는 제1 배타적 논리합 게이트(1XOR)의 출력 신호를 인가받고 제2 배타적 논리합 게이트(2XOR)의 출력 신호를 인가받아 배타적 논리합 연산을 수행하여 양 신호의 레벨이 동일한 경우에는 로우 레벨의 신호를 출력하고 양 신호의 레벨이 상이한 경우에는 하이 레벨의 신호 간섭 보상 인에이블 신호(EN3-1)를 출력한다.
마찬가지로 칼럼 어드레스 디코더(10)에서 복수개의 칼럼 선택 신호들 중에서 제2 칼럼 선택 신호(CSL2)가 활성화되어 로우 레벨에서 하이 레벨로 천이되면 제1 및 제2 칼럼 선택 신호 처리부(220, 240), 2개의 인버터들(IN1, IN2), 배타적 논리합 게이트(XOR)에서 상기 제1 칼럼 선택 신호(CSL1)가 활성화된 구간에서와 동일한 동작에 의해 도 5에서와 같은 글로벌 데이터 입출력 라인 제1 및 제2 인에이블 신호들(EN1-1, EN2-1)과 신호 간섭 보상 인에이블 신호(EN3-1)를 출력하게 된다.
다음으로, 도 6은 도 4에 나타낸 본 발명의 반도체 메모리 장치 내 신호 간섭 보상부의 회로도로서, 제1 내지 제7 트랜지스터들(TR1 내지 TR7)을 구비한다.
즉, 신호 간섭 보상부(100-1)는 서로 병렬 연결되어 일측에 전원 전압(VDD)이 인가되고 게이트 단자에 신호 간섭 보상 인에이블 신호(EN3-1)가 인가되는 제1 및 제2 트랜지스터들(TR1, TR2), 일측이 제1 및 제2 트랜지스터들(TR1, TR2)의 타 측에 연결되고 게이트 단자에 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B) 신호가 각각 인가되며 타측이 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)에 연결되는 제3 및 제4 트랜지스터들(TR3, TR4), 일측이 제1 및 제2 트랜지스터들(TR1, TR2)의 타측에 연결되고 게이트 단자에 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)이 각각 연결되는 제5 및 제6 트랜지스터들(TR5, TR6), 일측이 제5 및 제6 트랜지스터들(TR5, TR6)의 타측에 연결되고 게이트 단자에 신호 간섭 보상 인에이블 신호(EN3-1)가 인가되며 타측이 접지되는 제7 트랜지스터(TR7)로 구성된다.
이때, 신호 간섭 보상부(100-1)는 제1 및 제3 트랜지스터들(TR1, TR3)의 접점인 제1 출력 노드(a) 또는 제2 및 제4 트랜지스터들(TR2, TR4)의 접점인 제2 출력 노드(b)에서의 출력이 인가되는 글로벌 데이터 입출력 라인 제1 및 제2 인에이블 신호들(EN1-1, EN2-1)의 값에 따라 다시 제5 트랜지스터 또는 제6 트랜지스터(TR5, TR6)의 게이트 단자 각각에 다시 인가되는 단위 이득 증폭기이고, 트랜지스터들(TR1 내지 TR7)은 신호 간섭 보상 인에이블 신호(EN3-1)의 제어에 따라 스위치의 역할을 하므로 각각 PMOS 또는 NMOS로 구현할 수 있음은 당연하다.
도 6을 참조하여 본 발명의 반도체 메모리 장치 내 인에이블 신호 발생부의 동작을 설명하면 다음과 같다.
먼저, 칼럼 어드레스 디코더(10)에서 복수개의 칼럼 선택 신호들 중에서 제1 칼럼 선택 신호(CSL1)가 활성화된다고 가정하면 인에이블 신호 발생부에서 하이 레벨의 신호 간섭 보상 인에이블 신호(EN3-1)가 발생되고, 글로벌 데이터 입출력 라인 제1 인에이블 신호들(EN1-1)는 로우 레벨로 천이되어 인가되고 글로벌 데이터 입출력 라인 제2 인에이블 신호(EN2-1)는 하이 레벨로 천이되어 인가된다.
따라서, 제3 트랜지스터(TR3)는 턴 온되고 제4 트랜지스터(TR4)는 턴 오프되어 인에이블 신호 발생부는 제1 출력 노드(a)에서의 출력이 다시 제5 트랜지스터(TR5)의 게이트 단자에 다시 인가되는 단위 이득 증폭기가 된다.
제1 칼럼 선택 신호 라인(CSL1)의 간섭을 받은 글로벌 데이터 입출력 라인(GIO1) 신호가 트랜지스터(TR5)의 게이트 단자인 제 1 입력 단자에 인가되고 간섭을 받지 않은 글로벌 데이터 입출력 라인 바(GIO1B) 신호가 트랜지스터(TR6)의 게이트 단자인 제 2 입력 단자에 인가되면 트랜지스터(TR5)와 트랜지스터(TR6)의 차동 증폭 작용으로 제1 출력 노드(a)에 양 입력간의 전압차가 증폭된 신호가 발생한다.
이 증폭된 신호는 제1 출력 노드(a)에 연결되어 있는 글로벌 데이터 입출력 라인(GIO1)에 피드백되어 다시 인가되고, 동시에 트랜지스터(TR5)의 게이트 단자인 제 1 입력 단자에 다시 인가되므로 상기 차동 증폭 과정을 반복하면서 결과적으로 단위 이득 증폭 작용을 하게 되어 제1 출력 노드(a)는 전압을 일정하게 유지하게 된다.
따라서, 제1 출력 노드(a)에 연결되어 있는 글로벌 데이터 입출력 라인(GIO1)는 제1 칼럼 선택 신호 라인(CSL1)의 신호 간섭을 받고 있을지라도 간섭을 받지 않는 글로벌 데이터 입출력 바 라인(GIO1B)에 연결된 트랜지스터(TR6)의 제2 입력 값에 따라 적응적으로 전압을 유지하게 되어 간섭 현상이 일어나지 않은 신호의 전압으로 이동함으로써 간섭을 받은 글로벌 데이터 입출력 라인(GIO1)에 유기된 간섭이 보상되게 된다.
마찬가지로, 칼럼 어드레스 디코더(10)에서 복수개의 칼럼 선택 신호들 중에서 제2 칼럼 선택 신호(CSL2)가 활성화된다고 가정하면 인에이블 신호 발생부에서 하이 레벨의 신호 간섭 보상 인에이블 신호(EN3-1)가 발생되고, 글로벌 데이터 입출력 라인 제1 인에이블 신호들(EN1-1)는 하이 레벨로 천이되어 인가되고 글로벌 데이터 입출력 라인 제2 인에이블 신호(EN2-1)는 로우 레벨로 천이되어 인가된다.
따라서, 제3 트랜지스터(TR3)는 턴 오프되고 제4 트랜지스터(TR4)는 턴 온되어 인에이블 신호 발생부는 제2 출력 노드(b)에서의 출력이 다시 제6 트랜지스터(TR6)의 게이트 단자에 다시 인가되는 단위 이득 증폭기가 된다.
제2 칼럼 선택 신호 라인(CSL2)의 간섭을 받은 글로벌 데이터 입출력 라인 바(GIO1B) 신호가 트랜지스터(TR6)의 게이트 단자인 제 2 입력 단자에 인가되고 간섭을 받지 않은 글로벌 데이터 입출력 라인(GIO1) 신호가 트랜지스터(TR5)의 게이트 단자인 제 1 입력 단자에 인가되면 트랜지스터(TR5)와 트랜지스터(TR6)의 차동 증폭 작용으로 제2 출력 노드(b)에 양 입력간의 전압차가 증폭된 신호가 발생한다.
이 증폭된 신호는 제2 출력 노드(b)에 연결되어 있는 글로벌 데이터 입출력 라인 바(GIO1B)에 피드백되어 다시 인가되고, 동시에 트랜지스터(TR6)의 게이트 단자인 제 2 입력 단자에 다시 인가되므로 상기 차동 증폭 과정을 반복하면서 결과적으로 단위 이득 증폭 작용을 하게 되어 제2 출력 노드(b)는 전압을 일정하게 유지하게 된다.
다음으로 도 7은 도 4에 나타낸 본 발명의 반도체 메모리 장치 메모리 셀 어레이 블록(BL1)의 동작을 설명하기 위한 타이밍도로서, 로우 어드레스 스트로우브 신호(RASB), 컬럼 어드레스 스트로우브 신호(CASB), 어드레스 신호(ADD), 라이트 인에이블 신호(WEB), 워드 라인 인에이블 신호(WL), 프리차지 신호(PRE), 제1 컬럼 선택 신호(CSL1), 제2 컬럼 선택 신호(CSL2), 비트 라인쌍 신호(BLP1), 로컬 데이터 입출력 라인쌍 신호(LIO1, LIO1B), 글로벌 데이터 입출력 라인 제1 인에이블 신호(EN1-1), 글로벌 데이터 입출력 라인 제2 인에이블 신호(EN2-1), 신호 간섭 보상 인에이블 신호(EN3-1), 글로벌 데이터 입출력 라인쌍 신호(GIO1, GIO1B)를 구비한다.
도 3에서와 마찬가지로 "하이"레벨의 반전 라이트 인에이블 신호(WEB)가 인가되어 비트 라인 쌍(BLP1)로부터 "로우"레벨의 데이터를 리드하는 경우를 가정한다고 할 때 "로우"레벨의 로우 어드레스 스트로우브 신호(RASB)와 "로우"레벨의 컬럼 어드레스 스트로우브 신호(CASB)가 인가되면 어드레스 신호(ADD)에 각각 로우 어드레스(X) 및 컬럼 어드레스(Y1, Y2)가 입력되는 동작, 로우 어드레스(X) 및 컬럼 어드레스(Y1, Y2)를 디코딩함에 따라 "하이"레벨의 워드 라인 인에이블 신호(WL) 및 제1 및 제2 컬럼 선택 신호(CSL1, CSL2)가 발생하는 동작, "하이"레벨의 워드 라인 인에이블 신호(WL)가 발생되면 비트 라인 쌍(BLP1)이 벌어지기 시작하여 비트 라인 센스 증폭기(BLSA)가 비트 라인 쌍(BLP1)로 전송되는 데이터를 상보적인 레벨로 증폭하는 동작, "하이"레벨의 제1 및 제2 컬럼 선택 신호(CSL1, CSL2)가 발생되면 비트 라인 쌍(BLP1)의 데이터가 로컬 데이터 입출력 라인쌍(LIO1, LIO1B) 및 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)으로 각각 전송되어 입출력 센스 증폭기(IOSA)에 의해서 증폭하는 동작은 도 1 내지 도 3에 나타낸 종래의 메모리 셀 어레이 블록(BL1)의 동작과 동일하다.
하지만, 본 발명의 메모리 셀 어레이 블록(BL1)의 동작이 다른 점은 칼럼 어드레스 디코더(10)에서 제1 칼럼 선택 신호(CSL1)가 활성화되어 로우 레벨에서 하이 레벨로 천이되면 인에이블 신호 발생부(200)에서 로우 레벨의 글로벌 데이터 입출력 라인 제1 인에이블 신호들(EN1-1), 하이 레벨의 글로벌 데이터 입출력 라인 제2 인에이블 신호(EN2-1), 하이 레벨의 신호 간섭 보상 인에이블 신호(EN3-1)를 출력하고, 칼럼 어드레스 디코더(10)에서 제2 칼럼 선택 신호(CSL2)가 활성화되어 로우 레벨에서 하이 레벨로 천이되면 인에이블 신호 발생부(200)에서 하이 레벨의 글로벌 데이터 입출력 라인 제1 인에이블 신호들(EN1-1), 로우 레벨의 글로벌 데이터 입출력 라인 제2 인에이블 신호(EN2-1), 하이 레벨의 신호 간섭 보상 인에이블 신호(EN3-1)를 출력한다는 점이다.
또한, 신호 간섭 보상부(100-1)가 인에이블 신호 발생부(200)의 상기 인에이블 신호들에 응답하여 반복적인 단위 이득 증폭 동작을 함에 따라 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)((GIO1, GIO1B)') 신호는 종래의 메모리 셀 어레이 블록(BL1)에서의 상기 신호들(GIO1, GIO1B)이 △V2 만큼 순간적으로 상승 및 하강하지 않고 전압 레벨을 그대로 유지한다는 점에서 차이가 있다.
따라서, 입출력 센스 증폭기(IOSA)가 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)으로 전송되는 데이터의 전압 차를 감지하여 증폭하기 시작하는 시점인 양 라인쌍(GIO1, GIO1B)으로 전송되는 데이터가 벌어지기 시작하는 시간이 종래의 메모리 셀 어레이 블록(BL1)보다 △T2 만큼 빨라지게 된다.
즉, 본 발명의 메모리 셀 어레이 블록(BL1)에서의 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B) 신호는 종래의 메모리 셀 어레이 블록(BL1)에서의 상기 신호들처럼 △V2만큼 상승 및 하강하지 않고 전압 레벨을 그대로 유지함으로써 종래의 메모리 셀 어레이 블록(BL1)에서 양 라인쌍(GIO1, GIO1B)으로 전송되는 데이터가 벌어지는데 필요한 △T2 만큼의 시간을 절약할 수 있어 그만큼 리드 데이터 억세스 타임이 빨라지게 된다.
도 4 내지 도 7을 참조하여 본 발명의 반도체 메모리 장치의 메모리 셀 어레이 블록(BL1)의 동작을 설명하면 다음과 같다.
먼저, 비트 라인 쌍(BLP1)로부터 메모리 셀(MC) 내의 "로우"레벨의 데이터를 리드하는 경우를 가정한다.
마찬가지로, 이해의 편의를 위하여 복수개의 메모리 셀 어레이 블록들(BL1 내지 BL4), 로컬 데이터 입출력 라인쌍들((LIO1, LIO1B) 내지 (LIO4, LIO4B)), 컬럼 선택 신호 라인들(CSL1 내지 CSLn), 복수개의 글로벌 데이터 입출력 라인쌍들((GIO1, GIO1B), (GIO2, GIO2B), ...) 중에서 상부 좌측의 메모리 어레이 영역을 중심으로 해서 설명하기로 한다.
도 5에서 외부로부터 "로우"레벨의 로우 어드레스 스트로우브 신호(RASB)가 인가되면 어드레스 신호(ADD)에는 로우 어드레스(X)를 로드되고, "로우"레벨의 컬 럼 어드레스 스트로우브 신호(CASB)가 인가되면 컬럼 어드레스(Y1)가 로드된다.
로우 어드레스 디코더가 로우 어드레스(X)를 디코딩함에 의해서 "하이"레벨의 워드 라인 인에이블 신호(WL)가 발생되고, 컬럼 어드레스 디코더(10)가 컬럼 어드레스(Y1)를 디코딩함에 의해서 "하이"레벨의 컬럼 선택 신호(CSL1)가 발생된다.
한편, "하이"레벨의 워드 라인 인에이블 신호(WL)가 발생되기 전에 "하이"레벨의 프리차지 신호(PRE)가 발생되면 이에 응답하여 비트 라인 쌍(BLP1), 로컬 데이터 입출력 라인쌍(LIO1, LIO1B), 및 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)이 프리차지된다.
"하이"레벨의 워드 라인 인에이블 신호(WL)가 발생되면 비트 라인 쌍(BLP1)이 벌어지기 시작하고, 비트 라인 센스 증폭기(BLSA)는 비트 라인 쌍(BLP1)으로 전송되는 데이터를 상보적인 레벨로 증폭한다.
또한, 로우 어드레스(X) 및 컬럼 어드레스(Y1)가 디코딩된 후에 메모리 셀(MC)에 라이트 되어 있는 데이터를 리드하기 위해 "하이"레벨의 컬럼 선택신호(CSL1)가 발생되면 비트 라인 쌍(BLP1)의 데이터가 로컬 데이터 입출력 라인쌍(LIO1, LIO1B)으로 전송되고, 이는 다시 글로벌 데이터 입출력 라인쌍로 전송된다.
이때, 칼럼 선택 신호 라인은 복수개 라인들 중에서 단 하나의 라인에만 신호가 인가되므로 칼럼 선택 신호 라인(CSL1)에 가장 인접한 글로벌 데이터 입출력 라인(GIO)에만 커플링 캐패시턴스에 의해서 간섭 현상이 일어나게 되어 컬럼 선택 신호 라인이 전원전압으로부터 접지전압으로 풀 스윙함에 따라 프리차지 전압 레벨 로부터 상보적인 데이터 쌍으로 천이하는 작은 스윙을 하는 글로벌 데이터 입출력 라인(GIO)까지 큰 스윙을 하게 된다.
이 시점에서 단위 이득 증폭기로 구성되어 있는 신호 간섭 보상부(100-1)의 반복적인 단위 이득 증폭 작용으로 간섭을 받은 글로벌 데이터 입출력 라인(GIO1) 신호와 간섭을 받지 않은 글로벌 데이터 입출력 라인 바(GIO1B) 신호를 비교하여 간섭을 받은 글로벌 데이터 입출력 라인(GIO1) 신호의 전압을 간섭현상이 일어나지 않은 글로벌 데이터 입출력 라인 바(GIO1B) 신호의 전압으로 적응적으로 이동시킴으로써 글로벌 데이터 입출력 라인(GIO1)에 유기된 신호의 간섭을 보상한다.
즉, 칼럼 어드레스 디코더(10)에서 복수개의 칼럼 선택 신호들 중에서 제1 칼럼 선택 신호(CSL1)가 활성화되면 인에이블 신호 발생부에서 하이 레벨의 신호 간섭 보상 인에이블 신호(EN3-1)가 발생되고, 글로벌 데이터 입출력 라인 제1 인에이블 신호들(EN1-1)는 로우 레벨로 천이되어 인가되고 글로벌 데이터 입출력 라인 제2 인에이블 신호(EN2-1)는 하이 레벨로 천이되어 인가된다.
따라서, 제3 트랜지스터(TR3)는 턴 온되고 제4 트랜지스터(TR4)는 턴 오프되어 인에이블 신호 발생부는 제1 출력 노드(a)에서의 출력이 다시 제5 트랜지스터(TR5)의 게이트 단자에 다시 인가되는 단위 이득 증폭기가 된다.
따라서, 도 6에서 칼럼 선택 신호 라인의 간섭을 받은 글로벌 데이터 입출력 라인(GIO1) 신호가 트랜지스터(TR5)의 게이트 단자인 제 1 입력 단자에 인가되고 간섭을 받지 않은 글로벌 데이터 입출력 라인 바(GIO1B) 신호가 트랜지스터(TR6)의 게이트 단자인 제 2 입력 단자에 인가되면 트랜지스터(TR5)와 트랜지스터(TR6)의 차동 증폭 작용으로 제1 출력 노드(a)에 양 입력간의 전압차가 증폭된 신호가 발생한다.
이 증폭된 신호는 제1 출력 노드(a)에 연결되어 있는 글로벌 데이터 입출력 라인(GIO1)에 피드백되어 다시 인가되고, 동시에 트랜지스터(TR5)의 게이트 단자인 제 1 입력 단자에 다시 인가되므로 상기 차동 증폭 과정을 반복하면서 결과적으로 단위 이득 증폭 작용을 하게 되어 제1 출력 노드(a)는 전압을 일정하게 유지하게 된다.
이에 따라, 제1 출력 노드(a)에 연결되어 있는 글로벌 데이터 입출력 라인(GIO1)는 칼럼 선택 신호 라인(CSL1)의 신호 간섭을 받고 있을지라도 간섭을 받지 않는 글로벌 데이터 입출력 바 라인(GIO1B)에 연결된 트랜지스터(TR6)의 제2 입력 값에 따라 적응적으로 전압을 유지하게 되어 간섭 현상이 일어나지 않은 신호의 전압으로 이동함으로써 간섭을 받은 글로벌 데이터 입출력 라인(GIO1)에 유기된 간섭이 보상되게 된다.
이 때, 신호 간섭 보상부(100-1) 내 트랜지스터들(TR1, TR2, TR7)의 게이트 단자에 인가되는 신호 간섭 보상 인에이블 신호(EN3-1)는 신호 간섭 보상부(100-1)를 턴 온 또는 턴 오프시킬 수 있는 신호로서, 글로벌 데이터 입출력 라인(GIO1)에 인접해 있는 칼럼 선택 신호 라인(CSL1)의 값과 메모리 셀로부터의 리드 데이터가 제2 입력으로 인가되는 시점에 따라 변화한다.
즉, 칼럼 선택 신호 라인(CSL1)의 값이 하이 레벨로 천이되는 시점에서 신호 간섭 보상 인에이블 신호(EN3-1)는 하이 레벨로 천이되어 신호 간섭 보상부(100-1) 내의 트랜지스터들(TR1, TR2, TR7)을 턴 온하고, 메모리 셀(MC)로부터의 리드 데이터가 간섭을 받지 않은 글로벌 데이터 입출력 라인 바(GIO1B)를 통해 전파되어 신호 간섭 보상부(100-1)의 제2 입력으로 인가되기 전에 다시 로우 레벨로 천이되어 신호 간섭 보상부(100-1)를 턴 오프시킨다.
이는 메모리 셀(MC)로부터의 리드 데이터가 제2 입력으로 인가되기 전에는 글로벌 데이터 입출력 라인쌍 신호는 동일한 극성을 갖다가 제2 입력으로 인가된 후에 본래의 반대 극성으로 변화되는데, 칼럼 선택 신호 라인(CSL1)에 의한 신호 간섭이 발생하면 글로벌 데이터 입출력 라인(GIO1) 신호가 커플링 현상에 의해 동일한 극성을 유지하지 못하게 되기 때문이다.
따라서, 리드 데이터가 신호 간섭 보상부(100-1)의 제2 입력으로 인가되기 전까지만 신호 간섭 보상 인에이블 신호(EN3-1)가 활성화되도록 하고, 본래의 반대 극성으로 변화된 글로벌 데이터 입출력 라인(GIO1B)을 통해 리드 데이터가 제2 입력으로 인가된 후에는 신호 간섭 보상 인에이블 신호(EN3-1)가 비활성화되도록 인에이블 신호 발생부(200)에서 셋팅하여 출력한다.
마찬가지로, 소정 시간이 경과한 후에 컬럼 어드레스 스트로우브 신호(CASB)가 다시 "로우"레벨로 천이되어 어드레스 신호(ADD)가 컬럼 어드레스(Y2)를 로드하면 컬럼 어드레스 디코더에서 컬럼 어드레스(Y2)를 디코딩하여 "하이"레벨의 제2 컬럼 선택 신호(CSL2)가 발생된다.
이에 따라 비트 라인 쌍(BLP1)이 벌어지기 시작하여 비트 라인 센스 증폭 기(BLSA)가 비트 라인 쌍(BLP1)로 전송되는 데이터를 상보적인 레벨로 증폭하는 동작, 비트 라인 쌍(BLP1)의 데이터가 로컬 데이터 입출력 라인쌍(LIO1, LIO1B) 및 글로벌 데이터 입출력 라인쌍(GIO1, GIO1B)으로 전송되어 입출력 센스 증폭기(IOSA)에 의해서 증폭하는 동작은 상기 제1 컬럼 선택 신호(CSL1)가 "하이"레벨로 천이되었을 때의 동작과 동일하다.
칼럼 어드레스 디코더(10)에서 제2 칼럼 선택 신호(CSL2)가 활성화되면 인에이블 신호 발생부에서 하이 레벨의 신호 간섭 보상 인에이블 신호(EN3-1)가 발생되고, 글로벌 데이터 입출력 라인 제1 인에이블 신호들(EN1-1)는 하이 레벨로 천이되어 인가되며, 글로벌 데이터 입출력 라인 제2 인에이블 신호(EN2-1)는 로우 레벨로 천이되어 인가된다.
따라서, 제3 트랜지스터(TR3)는 턴 오프되고 제4 트랜지스터(TR4)는 턴 온되어 인에이블 신호 발생부는 제2 출력 노드(b)에서의 출력이 다시 제6 트랜지스터(TR6)의 게이트 단자에 다시 인가되는 단위 이득 증폭기가 됨에 따라 제2 칼럼 선택 신호 라인(CSL2)의 간섭을 받은 글로벌 데이터 입출력 라인 바(GIO1B) 신호가 트랜지스터(TR6)의 게이트 단자인 제 2 입력 단자에 인가되고 간섭을 받지 않은 글로벌 데이터 입출력 라인(GIO1) 신호가 트랜지스터(TR5)의 게이트 단자인 제 1 입력 단자에 인가되면 트랜지스터(TR5)와 트랜지스터(TR6)의 차동 증폭 작용으로 제2 출력 노드(b)에 양 입력간의 전압차가 증폭된 신호가 발생한다.
이 증폭된 신호는 제2 출력 노드(b)에 연결되어 있는 글로벌 데이터 입출력 라인 바(GIO1B)에 피드백되어 다시 인가되고, 동시에 트랜지스터(TR6)의 게이트 단 자인 제 2 입력 단자에 다시 인가되므로 상기 차동 증폭 과정을 반복하면서 결과적으로 단위 이득 증폭 작용을 하게 되어 제2 출력 노드(b)는 전압을 일정하게 유지하게 된다.
따라서, 도 7에서 비교해 놓은 바와 같이 글로벌 데이터 입출력 라인쌍 신호(GIO1, GIO1B)의 위상은 제2 컬럼 선택 신호(CSL2)에 의해 글로벌 데이터 입출력 라인 바 신호가 신호 간섭을 받기 때문에 상기 제1 컬럼 선택 신호(CSL1)에 의해 글로벌 데이터 입출력 라인 신호가 신호 간섭을 받았을 경우와 반대가 되고, 본 발명의 메모리 셀 어레이 블록(BL1)에서의 글로벌 데이터 입출력 라인쌍 신호는 종래의 메모리 셀 어레이 블록(BL1)에서의 상기 신호들이 △V2 만큼 상승 및 하강하지 않고 전압 레벨을 그대로 유지함으로써 종래의 메모리 셀 어레이 블록(BL1)에서 양 라인쌍(GIO1, GIO1B)으로 전송되는 데이터가 벌어지는데 필요한 △T2 만큼의 시간을 절약할 수 있게 된다.
따라서, 입출력 센스 증폭기(IOSA)가 글로벌 데이터 입출력 라인쌍으로 전송되는 데이터의 전압 차를 감지하여 증폭하기 시작하는 시점이 종래의 메모리 셀 어레이 블록(BL1)보다 △T2 만큼 빠르게 되어 리드 데이터 억세스 타임이 빨라지게 되는데, 본 발명을 적용하여 시뮬레이션한 결과 실제로 40 mV 의 간섭 신호가 보상이 되어 리드 시간이 약 700 ps 단축되었다.
이와 같이 본 발명의 반도체 메모리 장치는 종래의 반도체 메모리 장치에서처럼 글로벌 데이터 입출력 라인쌍(GIO, GIOB)에 인접한 컬럼 선택 신호 라인(CSL)의 신호 간섭 현상으로 인한 데이터 읽기 속도의 지연 문제를 해결하기 위하여 글 로벌 데이터 입출력 라인쌍의 꼬인 구조가 불필요하게 되어 두 라인의 층을 바꾸거나 비아(via) 등의 컨택(contact)을 사용하지 않아도 되므로 두 라인 상에 틀어짐 현상이나 비아 고유의 저항 성분으로 인한 전송 신호 지연될 가능성을 방지할 수 있고, 중간에 두 라인이 꼬인 곳에서 데이터의 코딩을 뒤집을 필요가 없어 회로 설계가 간편하고 용이해 진다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 글로벌 데이터 입출력 라인쌍이 꼬인 구조를 이용한 반도체 메모리 장치의 블록도이다.
도 2는 종래의 반도체 메모리 장치의 컬럼 선택 신호 라인과 글로벌 데이터 입출력 라인쌍 사이의 커플링 캐패시턴스를 모델링한 회로도이다.
도 3은 도 1에 나타낸 종래의 반도체 메모리 장치 내 메모리 셀 어레이 블록(BL1)의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 5는 도 4에 나타낸 본 발명의 반도체 메모리 장치 내 인에이블 신호 발생부(200-1)의 회로도이다.
도 6은 도 4에 나타낸 본 발명의 반도체 메모리 장치 내 신호 간섭 보상부의 회로도이다.
도 7은 도 4에 나타낸 본 발명의 반도체 메모리 장치 메모리 셀 어레이 블록(BL1)의 동작을 설명하기 위한 타이밍도이다.

Claims (20)

  1. 복수개의 메모리 셀 어레이 블록들을 구비하는 메모리 셀 어레이;
    상기 복수개의 메모리 셀 어레이 블록들 중 대응하는 메모리 셀 어레이 블록과 데이터를 전송하는 복수개의 제1 데이터 라인쌍들;
    상기 제1 데이터 라인쌍들과 직교하는 방향으로 배치되는 복수개의 칼럼 선택 신호 라인들; 및
    상기 칼럼 선택 신호 라인과 인접하게 동일 방향으로 배치되어 상기 제1 데이터 라인쌍들 중 대응하는 제1 데이터 라인쌍과 데이터를 전송하는 복수개의 제2 데이터 라인쌍들을 구비하고,
    상기 메모리 셀 어레이는
    상기 복수개의 칼럼 선택 신호 라인들 중 하나의 칼럼 선택 신호 라인에 인접하게 배치되어 신호 간섭을 받는 상기 제2 데이터 라인쌍 중 하나의 제2 데이터 라인 신호의 전압 레벨을 상기 신호 간섭을 받지 않는 다른 하나의 제2 데이터 라인 신호의 전압 레벨로 변화시켜 상기 신호 간섭을 보상하는 신호 간섭 보상부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 반도체 메모리 장치는
    외부로부터 어드레스를 인가받아 디코딩하여 상기 복수개의 칼럼 선택 신호들 중 하나의 신호를 활성화하는 어드레스 디코더;
    상기 신호 간섭이 보상된 출력을 인가받아 상기 제2 데이터 라인쌍 상의 N 비트의 병렬 데이터를 M 개의 직렬 데이터로 변환하여 출력하는 제2 데이터 입출력 멀티플렉서;
    상기 직렬 데이터로 변환된 제2 데이터 라인쌍 상의 데이터를 인가받아 전류 레벨을 증폭하여 출력하는 입출력 센스 증폭기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 반도체 메모리 장치는
    상기 복수개의 칼럼 선택 신호들 중 순차적으로 활성화되는 제1 및 제2 칼럼 선택 신호들에 응답하여 리드 데이터가 상기 신호 간섭 보상부로 인가되기 전까지 상기 신호 간섭 보상부를 활성화하는 신호 간섭 보상 인에이블 신호와 데이터 라인 제1 및 제2 인에이블 신호들을 출력하는 인에이블 신호 발생부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 신호 간섭 보상부는
    상기 신호 간섭을 받는 제2 데이터 라인 신호 및 상기 신호 간섭을 받지 않는 제2 데이터 라인 신호를 제1 및 제2 입력 단자에 인가받아 차동 증폭 작용에 의해 제1 또는 제2 출력 단자에서 상기 제1 및 제2 입력 단자에 인가된 입력간의 전압차가 증폭된 신호를 발생하고,
    상기 증폭된 신호를 상기 신호 간섭을 받는 제2 데이터 라인 신호 및 상기 제1 또는 제2 입력 단자에 다시 인가하여 상기 차동 증폭 작용을 반복하면서 단위 이득 증폭을 수행하여 상기 제1 또는 제2 출력 단자의 전압을 일정하게 유지하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 신호 간섭 보상부는
    상기 제1 입력 단자에 상기 간섭을 받는 제2 데이터 라인 신호를 인가받고 상기 제2 입력 단자에 상기 간섭을 받지 않는 제2 데이터 라인 신호를 인가받아 양 입력간의 전압차를 증폭시켜 출력하는 차동 증폭기;
    일측이 상기 차동 증폭기의 상기 제1 및 제2 출력 단자에 각각 연결되고 게이트 단자에 상기 데이터 라인 제1 및 제2 인에이블 신호들이 각각 인가되며 타측이 제2 데이터 라인쌍에 각각 연결되는 제1 및 제2 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 삭제
  8. 삭제
  9. 제4항에 있어서,
    상기 인에이블 신호 발생부는
    상기 활성화된 제1 칼럼 선택 신호를 인가받아 소정 시간 지연한 후에 상기 활성화된 제1 칼럼 선택 신호를 버퍼링한 신호와 제1 배타적 논리합 연산을 수행하여 출력하는 제1 칼럼 선택 신호 처리부;
    상기 활성화된 제2 칼럼 선택 신호를 인가받아 소정 시간 지연한 후에 상기 활성화된 제2 칼럼 선택 신호를 버퍼링한 신호와 제2 배타적 논리합 연산을 수행하여 출력하는 제2 칼럼 선택 신호 처리부;
    상기 제1 배타적 논리합 연산 결과를 인가받아 레벨을 반전하여 상기 데이터 라인 제1 인에이블 신호를 출력하는 제1 인버터;
    상기 제2 배타적 논리합 연산 결과를 인가받아 레벨을 반전하여 상기 데이터 라인 제2 인에이블 신호를 출력하는 제2 인버터;
    상기 제1 및 제2 배타적 논리합 연산 결과를 인가받아 배타적 논리합 연산을 수행하여 상기 신호 간섭 보상 인에이블 신호를 출력하는 배타적 논리합 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 칼럼 선택 신호 처리부는
    상기 활성화된 제1 칼럼 선택 신호를 인가받아 버퍼링한 후에 출력하는 제1 버퍼부;
    상기 활성화된 제1 칼럼 선택 신호를 인가받아 소정 시간 지연시킨 후에 상기 활성화된 제1 칼럼 선택 신호와 반논리곱 연산을 수행하여 일정한 주기를 갖는 제1 펄스를 출력하는 제1 펄스 발생부;
    상기 버퍼링된 제1 칼럼 선택 신호 및 상기 제1 펄스를 인가받아 배타적 논리합 연산을 수행하여 출력하는 제1 배타적 논리합 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 삭제
  12. 삭제
  13. 제9항에 있어서,
    상기 제2 칼럼 선택 신호 처리부는
    상기 활성화된 제2 칼럼 선택 신호를 인가받아 버퍼링한 후에 출력하는 제2 버퍼부;
    상기 활성화된 제2 칼럼 선택 신호를 인가받아 소정 시간 지연시킨 후에 상기 활성화된 제2 칼럼 선택 신호와 반논리곱 연산을 수행하여 일정한 주기를 갖는 제2 펄스를 출력하는 제2 펄스 발생부;
    상기 제2 펄스 및 상기 버퍼링된 제2 칼럼 선택 신호를 인가받아 배타적 논리합 연산을 수행하여 출력하는 제2 배타적 논리합 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 삭제
  15. 삭제
  16. 복수개의 메모리 셀 어레이 블록들, 상기 복수개의 메모리 셀 어레이 블록들에 대응되게 배치되는 복수개의 제1 데이터 라인쌍들, 상기 제1 데이터 라인쌍들과 직교하는 방향으로 배치되는 복수개의 칼럼 선택 신호 라인들, 상기 칼럼 선택 신호 라인과 인접하게 동일 방향으로 배치되는 복수개의 제2 데이터 라인쌍들을 구비하는 반도체 메모리 장치의 신호 간섭 보상 방법에 있어서,
    외부로부터 어드레스를 인가받아 디코딩하여 복수개의 칼럼 선택 신호들을 순차적으로 활성화하는 어드레스 디코딩 단계;
    상기 순차적으로 활성화되는 복수개의 칼럼 선택 신호들에 응답하여 신호 간섭 보상 인에이블 신호와 데이터 라인 제1 및 제2 인에이블 신호들을 출력하는 인에이블 신호 발생 단계;
    상기 활성화되는 복수개의 칼럼 선택 신호들 중 하나의 칼럼 선택 신호 라인의 신호 간섭을 받는 제2 데이터 라인쌍 중 하나의 제2 데이터 라인 신호의 전압 레벨을 상기 신호 간섭을 받지 않는 다른 하나의 제2 데이터 라인 신호의 전압 레벨로 변화시켜 상기 신호 간섭을 보상하는 신호 간섭 보상 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 신호 간섭 보상 방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 제 16항에 있어서,
    상기 신호 간섭 보상 단계는
    상기 신호 간섭을 받는 제2 데이터 라인 신호 및 상기 신호 간섭을 받지 않는 제2 데이터 라인 신호를 제1 및 제2 입력 단자에 인가받아 제1 또는 제2 출력 단자에서 상기 제1 및 제2 입력 단자에 인가된 입력간의 전압차가 증폭된 신호를 발생하는 차동 증폭 단계;
    상기 증폭된 신호를 상기 신호 간섭을 받는 제2 데이터 라인 신호 및 상기 제1 또는 제2 입력 단자에 다시 인가하여 상기 차동 증폭 작용을 반복하면서 상기 제1 또는 제2 출력 단자의 전압을 일정하게 유지하는 단위 이득 증폭 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 신호 간섭 보상 방법.
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