[go: up one dir, main page]

KR101226444B1 - 표시 기판의 제조 방법 및 표시 기판 - Google Patents

표시 기판의 제조 방법 및 표시 기판 Download PDF

Info

Publication number
KR101226444B1
KR101226444B1 KR1020050127121A KR20050127121A KR101226444B1 KR 101226444 B1 KR101226444 B1 KR 101226444B1 KR 1020050127121 A KR1020050127121 A KR 1020050127121A KR 20050127121 A KR20050127121 A KR 20050127121A KR 101226444 B1 KR101226444 B1 KR 101226444B1
Authority
KR
South Korea
Prior art keywords
gate
source
electrode
pattern
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020050127121A
Other languages
English (en)
Other versions
KR20070066226A (ko
Inventor
이은국
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020050127121A priority Critical patent/KR101226444B1/ko
Priority to US11/644,195 priority patent/US8012813B2/en
Publication of KR20070066226A publication Critical patent/KR20070066226A/ko
Priority to US13/207,378 priority patent/US8299468B2/en
Application granted granted Critical
Publication of KR101226444B1 publication Critical patent/KR101226444B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13458—Terminal pads
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • G02F1/136236—Active matrix addressed cells for reducing the number of lithographic steps using a grey or half tone lithographic process

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

표시 품질을 향상하기 위한 표시 기판의 제조 방법 및 표시 기판이 개시된다. 베이스 기판 위에 게이트 금속층, 게이트 절연층 및 채널층을 순차적으로 적층하고, 제1 포토레지스트 패턴을 이용하여 스위칭 소자의 게이트 전극, 게이트 전극 위에 채널 패턴 및 게이트 배선을 형성하고, 채널 패턴이 형성된 베이스 기판 위에 투명 도전층 및 소스 금속층을 순차적으로 적층하고, 제2 포토레지스트 패턴을 이용하여 스위칭 소자의 소스 전극, 드레인 전극 및 드레인 전극과 전기적으로 연결된 화소 전극 및 소스 배선을 형성하고, 베이스 기판 위에 제1 보호 절연층을 형성하고 제3 포토레지스트 패턴을 이용하여 화소 전극 위의 제1 보호 절연층을 제거한다. 이에 따라, 소스 금속 패턴의 하부에 채널층이 형성되지 않는 3매 마스크 공정을 통해서 공정의 간단화 및 표시 품질의 향상을 도모할 수 있다.
3매 마스크 공정, 채널층, 광 누설 전류, 잔상, 플리커 현상

Description

표시 기판의 제조 방법 및 표시 기판{METHOD OF MANUFACTURING DISPLAY SUBSTRATE AND DISPLAY SUBSTRATE}
도 1은 본 발명의 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1의 I-I'선을 따라 절단한 표시 기판의 단면도이다.
도 3은 제1 마스크 공정이 완료된 표시 기판의 평면도이다.
도 4a 내지 도 4f는 도 3에 도시된 표시 기판의 제조 공정도들이다.
도 5는 제2 마스크 공정이 완료된 표시 기판의 평면도이다.
도 6a 내지 도 6d는 도 5에 도시된 표시 기판의 제조 공정도들이다.
도 7은 제3 마스크 공정이 완료된 표시 기판의 평면도이다.
도 8a 내지 도 8b는 도 7에 도시된 표시 기판의 제조 공정도들이다.
<도면의 주요부분에 대한 부호의 설명>
GLn-1, GLn : 게이트 배선들 DLm, DLm+1 : 소스 배선들
P : 화소부 TFT : 스위칭 소자
111 : 게이트 전극 SE : 소스 전극
DE : 드레인 전극 CH : 채널부
115 : 스토리지 공통전극 155 : 화소 전극
DP : 소스 패드 GP : 게이트 패드
본 발명은 표시 기판의 제조 방법 및 표시 기판에 관한 것으로, 보다 상세하게는 표시 품질을 향상하기 위한 표시 기판의 제조 방법 및 표시 기판에 관한 것이다.
일반적으로 액정 표시 장치(Liquid Crystal Display; LCD)는 표시 기판(Thin Film Transistor substrate)과 대향 기판(counter substrate) 사이에 주입된 액정층을 포함한다. 상기 표시 기판에는 게이트 배선들 및 게이트 배선들과 교차하는 소스 배선들이 형성되며, 게이트 배선과 소스 배선에 연결된 스위칭 소자와, 스위칭 소자에 연결된 화소 전극이 형성된다.
상기 스위칭 소자는 게이트 배선으로부터 연장된 게이트 전극, 게이트 전극과 절연되며 게이트 전극과 오버랩된 채널, 소스 배선으로부터 형성되어 채널에 전기적으로 연결된 소스 전극 및 소스 전극과 이격되며 채널에 전기적으로 연결된 드레인 전극을 포함한다.
상기 표시 기판의 제조 공정에서 마스크 수를 줄이는 것은 공정의 단축 및 생산성 향상에 커다란 영향을 미친다. 기존의 표시 기판의 5매 마스크 제조 공정은 게이트 배선을 포함하는 게이트 금속 패턴 공정, 채널 패턴 공정, 소스 금속 패턴 공정, 콘택홀 패턴 공정 및 화소 전극 패턴 공정에 각각 1매 마스크를 사용한다.
상기와 같은 5매 마스크 공정에 채널 패턴 공정 및 소스 금속 패턴 공정을 1 매 마스크로 제조하는 4매 마스크 공정이 개발되고 있다.
그러나, 상기 4매 마스크 공정에 의해 제조된 표시 기판은 채널층이 소스 금속 패턴과 동일한 마스크에 의해 패터닝됨에 따라서, 소스 금속 패턴의 하부에 채널 패턴이 형성된다. 상기 채널 패턴은 상대적으로 상기 소스 금속 패턴에 비해 돌출되어 형성되며, 이에 의해 스위칭 소자에서는 광 누설 전류가 발생된다. 따라서 4매 마스크 공정에 의해 제조된 표시 기판은 잔상 및 플리커 현상 등과 같은 불량을 야기한다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 제조 공정을 간단화 함과 동시에 표시 품질을 향상시키기 위한 표시 기판의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 표시 품질을 향상하기 위한 표시 기판을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판의 제조 방법은 베이스 기판 위에 게이트 금속층, 게이트 절연층 및 채널층을 순차적으로 적층하는 단계와, 제1 포토레지스트 패턴을 이용하여 스위칭 소자의 게이트 전극, 상기 게이트 전극 위에 채널 패턴 및 게이트 배선을 형성하는 단계와, 상기 채널 패턴이 형성된 베이스 기판 위에 투명 도전층 및 소스 금속층을 순차적으로 적층하는 단계와, 제2 포토레지스트 패턴을 이용하여 상기 스위칭 소자의 소스 전극, 드레인 전극 및 상기 드레인 전극과 전기적으로 연결된 화소 전극 및 소스 배선을 형성하는 단계와, 상기 베이스 기판 위에 제1 보호 절연층을 형성하는 단계 및 제3 포토레지스트 패턴을 이용하여 상기 화소 전극 위의 제1 보호 절연층을 제거하는 단계를 포함한다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 기판은 복수의 게이트 배선들, 복수의 소스 배선들, 복수의 화소부들, 스위칭 소자 및 화소 전극을 포함한다. 상기 소스 배선들은 게이트 배선들과 교차하며, 투명 도전층과 소스 금속층으로 이루어진다. 상기 화소부들은 상기 게이트 배선들과 소스 배선들에 의해 정의된다. 상기 스위칭 소자는 각 화소부에 형성되어, 게이트 배선으로부터 연장된 게이트 전극과, 소스 배선으로부터 연장된 소스 전극을 포함한다. 상기 화소 전극은 상기 화소부에 형성되어, 상기 스위칭 소자의 드레인 전극으로부터 연장되어 형성된다.
이러한 표시 기판의 제조 방법 및 표시 기판에 의하면, 소스 금속 패턴의 하부에 채널층이 형성되지 않는 3매 마스크 공정을 통해서 공정의 간단화 및 표시 품질의 향상을 도모할 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 기판의 평면도이다.
도 1을 참조하면, 표시 기판은 복수의 게이트 배선들(GLn-1, GLn)과, 복수의 소스 배선들(DLm, DLm+1), 화소부(P), 스위칭 소자(TFT), 스토리지 공통전극(115) 및 화소 전극(155)을 포함한다.
상기 게이트 배선들(GLn-1, GLn)은 제1 방향으로 연장되어 형성되고, 게이트 금속층으로 형성된다. 상기 게이트 금속층은 구리(Cu)나 구리 합금 등의 구리 계열 금속, 알루미늄(Al) 또는 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)이나 은 합금계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta) 또는 티타늄(Ti)을 포함하는 금속을 포함하는 금속물질로 형성된다.
상기 게이트 배선(GLn)의 단부에는 게이트패드전극(113) 및 제1 콘택홀(181)이 형성된 게이트 패드(GP)가 형성된다.
상기 소스 배선들(DLm, DLm+1)은 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성되고, 투명 도전층(151) 및 소스 금속층(161)이 순차적으로 적층된 이중 금속층으로 형성된다. 상기 소스 배선(DLm)의 단부에는 소스패드전극(154) 및 제2 콘택홀(183)이 형성된 소스 패드(DP)가 형성된다.
상기 화소부(P)는 상기 게이트 배선들(GLn-1, GLn)과, 소스 배선들(DLm, DLm+1)에 의해 정의된다. 상기 화소부(P)에는 상기 스위칭 소자(TFT), 스토리지 공통전극(115) 및 화소 전극(155)이 형성된다.
상기 스위칭 소자(TFT)는 상기 게이트 배선(GLn)으로부터 연장되어 형성된 게이트 전극(111)과, 상기 소스 배선(DLm)으로부터 연장되어 형성된 소스 전극(SE) 및 상기 화소 전극(155)과 전기적으로 연결된 드레인 전극(DE)을 포함한다. 또한, 상기 게이트 전극(111)과 오버랩되고 상기 소스 및 드레인 전극(SE, DE)과 전기적 으로 연결된 채널부(CH)를 포함한다.
상기 게이트 전극(111)은 상기 게이트 금속층으로 형성되고, 상기 소스 및 드레인 전극(SE, DE)은 투명 도전층(152, 153) 및 소스 금속층(162, 163)이 순차적으로 적층된 이중 금속층으로 형성된다.
상기 스토리지 공통전극(115)은 상기 게이트 배선(GLn-1)과 전기적으로 연결되어 상기 화소 전극(155)의 하부에 형성되며, 상기 게이트 금속층으로 형성된다. 상기 스토리지 공통전극(115)을 제1 전극, 상기 화소 전극(155)을 제2 전극으로 하고, 상기 두 전극(115, 153) 사이에 개재된 절연층을 유전체로 하는 스토리지 캐패시터가 정의된다. 상기 스토리지 캐패시터는 이전 게이트 배선(GLn-1)에 게이트 오프 전압이 인가되면 상기 스토리지 공통전극(115)에 게이트 오프 전압이 공통 전압으로 인가된다. 이에 의해 스토리지 캐패시터는 상기 화소 전극(155)에 인가된 화소 전압을 일정시간 유지시키는 전단 게이트 방식으로 구동된다.
상기 화소 전극(155)은 투명 도전층으로 형성되며, 도시된 바와 같이 상기 드레인 전극(DE)의 투명 도전층(153)으로부터 연장되어 형성된다. 상기 투명 도전층(153)은 투명 도전성 물질로 형성되며, 상기 투명 도전성 물질은 인듐(In), 주석(Sn), 아연(Zn), 알루미늄(Al) 및 갈륨(Ga) 중 선택된 하나 이상을 함유한 산화물질이다.
도 2는 도 1의 I-I'선을 따라 절단한 표시 패널의 단면도이다.
도 1 및 도 2를 참조하면, 표시 패널은 어레이 기판(100)과, 상기 어레이 기판(100)과 대향하는 컬러필터 기판(200) 및 두 기판(100, 200) 사이에 개재된 액정 층(300)을 포함한다.
상기 어레이 기판(100)은 제1 베이스 기판(101)을 포함하며, 상기 제1 베이스 기판(101) 위에는 게이트 금속층으로 게이트 배선들(GLn-1, GLn), 게이트 패드 전극(113), 스토리지 공통전극(115) 및 게이트 전극(111)을 포함하는 게이트 금속패턴이 형성된다. 상기 게이트 금속층은 구리(Cu)나 구리 합금 등의 구리 계열 금속, 알루미늄(Al) 또는 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)이나 은 합금계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta) 또는 티타늄(Ti)을 포함하는 금속을 포함하는 금속물질로 형성된다. 상기 게이트 금속층은 저저항 금속층 구조인 예컨대, Mo/Al 와 같은 다중 금속층 구조를 가질 수 있다. 도시되지는 않았으나, 상기 게이트 배선들(GLn-1, GLn) 위에는 제1 보호 절연층(140) 및 제2 보호 절연층(170)이 순차적으로 적층된다.
상기 게이트 배선(GLn)의 단부에 형성된 게이트 패드 전극(113) 위에는 제1 및 제2 보호 절연층(140, 170)이 제거된 제1 콘택홀(181)이 형성된다. 상기 제1 콘택홀(181)과, 상기 제1 콘택홀(181)을 통해 노출된 게이트 패드 전극(113)에 의해 게이트 패드(GP)가 정의된다.
상기 게이트 전극(111) 위에는 게이트 절연층이 패터닝된 게이트 절연패턴(121)이 형성되고, 상기 게이트 전극(111)에 오버랩 되도록 상기 게이트 절연패턴(121) 위에는 채널부(CH)가 형성된다. 상기 채널부(CH)는 비정질 실리콘으로 형성된 활성층(131a)과 불순물이 도핑된 비정질 실리콘으로 형성된 저항성 접촉층(132a)이 순차적으로 적층되어 형성된다.
상기 채널부(CH)와 일정영역이 중첩되도록 소스 전극(SE) 및 드레인 전극(DE)이 게이트 절연패턴(121) 위에 형성된다. 상기 소스 전극(SE) 및 드레인 전극(DE)은 투명 도전층(152, 153) 및 소스 전극층(162, 163)이 적층된 이중 금속층으로 형성된다. 한편, 소스 배선들(DLm, DLm+1)은 상기 소스 및 드레인 전극(SE, DE)과 동일한 이중 금속층으로 형성된다.
상기 소스 금속층은 구리(Cu)나 구리 합금 등의 구리 계열 금속, 알루미늄(Al) 또는 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)이나 은 합금계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta) 또는 티타늄(Ti)을 포함하는 금속을 포함하는 금속물질로 형성된다.
한편, 상기 소스 및 드레인 전극(SE, DE)과 동일한 이중 금속층으로 형성된다. 즉, 소스 배선들(DLm, DLm+1)은 투명 도전층(151) 및 소스 금속층(161)이 순차적으로 적층된 이중 금속층으로 형성된다.
상기 소스 전극(SE), 드레인 전극(DE) 및 소스 배선들(DLm, DLm+1) 위에는 제2 보호 절연층(170)이 형성된다.
상기 소스 배선(DLn)의 단부에 형성된 소스 패드 전극(154) 위에는 제2 보호 절연층(170)이 제거된 제2 콘택홀(183)이 형성된다. 상기 제2 콘택홀(183)과, 상기 제2 콘택홀(183)을 통해 노출된 소스 패드 전극(154)에 의해 소스 패드(DP)가 정의된다.
상기 화소 전극(155)은 상기 드레인 전극(DE)의 투명 전극층(153)으로부터 연장되어 상기 드레인 전극(DE)과 전기적으로 연결된다. 상기 화소 전극(155)의 아 래에는 제1 보호 절연층(140)이 형성된다.
상기 컬러필터 기판(200)은 제2 베이스 기판(201), 차광 패턴(210), 컬러필터층(220) 및 공통 전극층(230)을 포함한다. 상기 제2 베이스 기판(201) 위에는 상기 화소부(P)에 대응하여 내부 공간을 정의하고 누설광을 차단하는 상기 차광 패턴(210)이 형성된다.
상기 컬리필터층(220)은 복수의 컬러필터패턴들을 포함하며, 각 컬러필터패턴은 상기 내부 공간에 충진된다. 상기 컬러필터패턴은 입사되는 광에 응답하여 고유의 색광을 발현한다. 바람직하게 상기 컬러필터패턴들은 레드, 그린 및 블루필터패턴들을 포함한다. 도시되지는 않았으나, 상기 컬러필터층(220) 위에는 상기 제2 베이스 기판(201)의 평탄화를 도모하기 위해 오버 코팅층을 형성한다.
상기 공통 전극층(230)은 상기 컬러필터층(220) 위에 형성되며, 상기 어레이 기판(100)의 화소 전극(155)에 대향하는 전극으로 공통 전압이 인가된다. 이에 의해, 상기 화소부(P)에는 상기 화소 전극(155)을 제1 전극으로 하고 상기 공통 전극층(230)을 제2 전극으로 하는 액정 캐패시터가 정의된다.
상기 액정층(300)은 상호 결합된 상기 어레이 기판(100) 및 컬러필터 기판(200) 사이에 개재된다. 상기 액정층(300)은 상기 어레이 기판(100)의 화소 전극(155)과, 상기 컬러필터 기판(200)의 공통 전극층(230)에 의해 인가되는 전계의 세기에 대응하여 액정 분자의 배열각이 변화되며, 이에 따라서 계조를 표시한다.
이하에서는 도 3 내지 도 8b을 참조하여 도 2에 도시된 어레이 기판의 제조 방법을 설명하게 설명한다.
도 3은 제1 마스크 공정이 완료된 표시 기판의 평면도이다. 도 4a 내지 도 4f는 도 3에 도시된 표시 기판의 제조 공정도들이다.
도 3 및 도 4a를 참조하면, 제1 베이스 기판(101) 위에 게이트 금속층(110), 게이트 절연층(120), 채널층(130)을 순차적으로 적층한다. 상기 게이트 금속층(110)은 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타늄, 텅스텐, 구리, 은과 같은 금속 또는 이들의 합금을 포함하는 저저항 금속층이다. 상기 게이트 절연층(120)은 산화 실리콘(SiOx) 및 질화 실리콘(SiNx)과 같은 절연 물질로 형성되며, 상기 게이트 금속층(110) 보다 두껍게 형성된다. 상기 채널층(130)은 활성층(131) 및 저항성 접촉층(132)을 포함한다. 상기 활성층(131)은 비정질 실리콘(a-Si)으로 형성되며, 상기 저항성 접촉층(132)은 n+ 이온이 고농도로 도핑된 비정질 실리콘(n+ a-Si)으로 형성된다.
상기 채널층(130) 까지 순차적으로 적층된 제1 베이스 기판(101) 위에 제1 포토레지스트층을 형성하고, 상기 제1 포토레지스트층을 패터닝하여 제1 포토레지스트 패턴(PR11, PR12)을 형성한다.
상기 제1 포토레지스트 패턴(PR11, PR12)은 스위칭 소자(TFT)의 게이트 전극(111)이 형성되는 게이트 전극 영역(GEA)에 대응하여 제1 두께(t1)를 갖는 제1 패턴(PR11)과 상기 게이트 패드 전극(113)이 형성되는 게이트 패드 영역(GPA)에 대응하여 제2 두께(t2)를 갖는 제2 패턴(PR12)으로 구성된다. 상기 제1 포토레지스트층이 포지티브형인 경우, 상기 제2 패턴(PR12)은 슬릿 마스크 또는 하프톤 마스크를 통해서 패터닝되어 상기 제1 두께(t1) 보다 얇은 상기 제2 두께(t2)로 형성된다.
상기 제1 포토레지스트 패턴(PR11, PR12)을 이용하여 먼저, 채널층(130)을 건식 식각 공정으로 식각하고, 이어 게이트 절연층(120)을 건식 식각 공정으로 식각하고 마지막으로 게이트 금속층(110)을 습식 식각 공정으로 식각한다.
도 3 내지 도 4b를 참조하면, 상기 제1 포토레지스트 패턴(PR1, PR12)을 통해 채널층(130), 게이트 절연층(120) 및 게이트 금속층(110)은 식각되어, 상기 게이트 전극 영역(GEA) 및 게이트 패드 영역(GPA)에 각각 패터닝된 채널층(130), 게이트 절연층(120) 및 게이트 금속층(110)이 형성된다.
즉, 상기 게이트 전극 영역(GEA)에는 게이트 금속패턴(111), 게이트 절연패턴(121) 및 채널 패턴(131a, 132a)이 형성되고, 상기 게이트 패드 영역(GPA)에는 게이트 금속패턴(113), 게이트 절연패턴(122) 및 채널 패턴(131b, 132b)이 형성된다. 여기서, 상기 채널층(130) 및 게이트 절연층(120)은 건식 식각 공정으로 식각되고, 상기 게이트 금속층(110)은 습식 식각 공정으로 식각되는 식각 공정 특성에 따라서, 상기 게이트 금속패턴들(111, 113)에는 언더 컷(uc1)이 발생한다.
도 3 내지 도 4c를 참조하면, 상기 언더 컷(uc1)에 대응하여 상기 제1 포토레지스트 패턴(PR11, PR12)의 일부분을 에치 백 공정을 통해서 제거한다. 이후, 다시 건식 식각 공정을 통해 상기 채널 패턴들(131a, 132a, 131b, 132b) 및 게이트 절연패턴들(121, 122)을 상기 게이트 금속패턴들(111, 113)과 실질적으로 동일하게 패터닝한다. 이때 상기 건식 식각 공정은 이방성 식각 모드(RIE(Reactive Ion Etching) mode)로 식각한다. 이후, 상기 제1 포토레지스트 패턴(PR11, PR12)을 에치 백 공정을 통해서 일정두께 만큼 제거한다. 상기 일정두께는 상기 제1 두께(t1) 이상이며 제2 두께(t2) 보다 작다.
도 3 내지 도 4d를 참조하면, 상기 에치 백 공정에 의해 상기 게이트 패드 영역(GPA)에 형성된 제2 패턴(PR12)이 제거되고, 상기 게이트 전극 영역(GEA)에는 제3 두께(t3)를 갖는 제3 패턴(PR3)이 잔류한다.
상기 제1 포토레지스트 패턴(PR1)의 패턴(PR13)을 이용하여 상기 게이트 패드 영역(GPA)에 형성된 상기 채널 패턴(131b, 132b) 및 게이트 절연 패턴(122)을 건식 식각 공정으로 제거한다. 이때, 상기 건식 식각 공정은 이방성 식각(RIE) 모드로 식각한다. 결과적으로 상기 제3 패턴(PR13)이 잔류하는 상기 게이트 전극 영역(GEA)의 채널 패턴(131a, 132a)만 남고 상기 제1 베이스 기판(101) 위에 형성된 다른 채널 패턴들은 제거된다.
한편, 도 3 및 도 4e를 참조하면, 상기 이방성 식각 모드로 식각됨에 따라서 상기 제3 패턴(PR13)의 하부에 형성된 채널 패턴(131a, 132a)에는 언더 컷(uc2)이 발생된다. 상기 언더 컷(uc2)은 후속 공정인 포토레지스트 스트립 공정을 용이하게 하기 위해 형성된다.
상기 언더 컷(uc2)이 형성된 제1 베이스 기판(101) 위에 제1 보호 절연층(140)을 형성한다. 상기 제1 보호 절연층(140)은 산화 실리콘(SiOx) 및 질화 실리콘(SiNx)과 같은 절연 물질로 형성되며, 상기 게이트 절연패턴(121)보다 두껍게 형성된다.
도 3 내지 도 4f를 참조하면, 상기 제1 포토레지스트 패턴(PR13)을 제거하는 스트립 공정을 진행한다. 상기 스트립 공정에 의해 상기 제3 패턴(PR13) 위에 형성 된 제1 보호 절연층(140)은 상기 제3 패턴(PR13)이 제거됨에 따라서 동시에 제거된다. 상기 채널 패턴(131a, 132a) 위에는 제1 보호 절연층(140)이 형성되지 않고, 나머지 다른 영역에는 제1 보호 절연층(140)이 형성된다.
이상의 도 4a 내지 도 4f를 참조하여 설명된 바와 같이, 상기 제1 포토레지스트 패턴(PR1)을 이용해 상기 제1 베이스 기판(101) 위에는 게이트 배선들(GLn-1, GLn), 게이트 패드 전극(113), 스위칭 소자(TFT)의 게이트 전극(111) 및 스위칭 소자(TFT)의 채널부(CH)가 형성된다. 또한, 상기 게이트 배선들(GLn-1, GLn), 게이트 패드 전극(113) 위에는 제1 보호 절연층(140)이 형성되고, 상기 게이트 전극(111)과 채널부(CH) 사이에는 게이트 절연패턴(121)이 형성된다.
도 5는 제2 마스크 공정이 완료된 표시 기판의 평면도이다. 도 6a 내지 도 6d는 도 5에 도시된 표시 기판의 제조 공정도들이다.
도 5 및 도 6a를 참조하면, 상기 스위칭 소자(TFT)의 채널부(CH)가 형성된 제1 베이스 기판(101) 위에 투명 도전층(150) 및 소스 금속층(150)을 순차적으로 적층한다. 상기 투명 전극층(150)은 투명한 도전성 물질로서, 예컨대, 인듐(In), 주석(Sn), 아연(Zn), 알루미늄(Al) 및 갈륨(Ga) 중 선택된 하나 이상을 함유한 산화물질이다. 상기 소스 금속층(160)은 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타늄, 텅스텐, 구리, 은과 같은 금속 또는 이들의 합금을 포함하는 저저항 금속층이다.
상기 소스 금속층(160) 까지 증착된 제1 베이스 기판(101) 위에 제2 포토레지스트층을 형성하고, 제2 마스크를 이용하여 제2 포토레지스트 패턴(PR21, PR22)을 형성한다.
상기 제2 포토레지스트 패턴(PR21, PR22)은 스위칭 소자(TFT)의 소스 전극(SE)이 형성되는 소스 전극 영역(SEA), 활성층(131a)이 노출되는 채널 영역(CHA), 드레인 전극(DE)이 형성되는 드레인 전극 영역(DEA), 화소 전극(155)이 형성되는 화소 전극 영역(PEA) 및 소스 패드(DP)가 형성되는 소스 패드 영역(DPA)에 형성된다. 또한, 도시되지는 않았으나 제2 포토레지스트 패턴(PR21, PR22)은 상기 소스 배선들(DLm, DLm+1)이 형성되는 소스 배선 영역도에 형성된다. 상기 소스 배선들(DLm, DLm+1)이 형성되는 과정은 상기 소스 패드(DP)가 형성되는 과정과 실질적으로 동일하다.
구체적으로, 제2 포토레지스트 패턴은 상기 소스 전극 영역(SEA), 드레인 전극 영역(DEA) 및 소스 패드 영역(SPA)에 제1 두께(t1)로 형성된 제1 패턴(PR21)과, 상기 화소 전극 영역(PEA)에 제2 두께(t2)로 형성된 제2 패턴(PR22)을 포함한다. 상기 제2 포토레지스트층이 포지티브형인 경우, 상기 제2 패턴(PR22)은 슬릿 마스크 또는 하프톤 마스크를 통해서 패터닝되어 상기 제1 두께(t1) 보다 얇은 상기 제2 두께(t2)로 형성된다.
도 5 내지 도 6b를 참조하면, 상기 제2 포토레지스트 패턴(PR21, PR22)을 이용하여 상기 소스 금속층(160) 및 투명 도전층(150)을 습식 식각 공정으로 식각한다. 이에 의해 제2 포토레지스트 패턴(PR21, PR22)이 형성된 소스 전극 영역(SEA), 드레인 전극 영역(DEA), 화소 전극 영역(PEA) 및 소스 패드 영역(DPA)에 투명 도전 패턴(152, 153, 154) 및 소스 금속 패턴(162, 163, 164)이 형성된다.
구체적으로, 소스 전극은 투명 도전 패턴(152) 및 소스 금속 패턴(162)이 적 층되어 형성되고, 드레인 전극은 투명 도전 패턴(153) 및 소스 금속 패턴(163)이 적층되어 형성되며, 화소 전극은 투명 도전 패턴(155) 및 소스 금속 패턴(165)이 적층되어 형성된다.
이후, 상기 소스 전극 영역(SEA), 드레인 전극 영역(DEA), 화소 전극 영역(PEA) 및 소스 패드 영역(DPA)에 형성된 제2 포토레지스트 패턴(PR21, PR22)을 에치 백 공정을 통해 일정두께 만큼 제거한다. 상기 제거된 두께는 상기 제1 두께(t1) 이상이며 제2 두께(t2) 보다 작다.
도 5 내지 도 6c를 참조하면, 상기 에치 백 공정에 의해 상기 화소 전극 영역(PEA)에 형성된 제2 패턴(PR22)은 제거되고, 상기 소스 전극 영역(SEA), 드레인 전극 영역(DEA) 및 소스 패드 영역(DPA)에는 제3 두께(t3)를 갖는 제3 패턴(PR3)이 잔류한다.
상기 제2 포토레지스트 패턴(PR2)의 제3 패턴(PR23)을 이용하여 화소 전극 영역(PEA)에 형성된 소스 금속 패턴(162, 163, 165)을 습식 식각 공정을 통해 제거한다. 이에 의해 상기 화소 전극 영역(PEA)에는 투명 도전 패턴(155)만 남는다. 바람직하게 상기 소스 금속 패턴(165)은 몰리브덴(Mo), 알루미늄(Al) 및 몰리브덴(Mo)으로 이루어진 삼중 구조(Mo/Al/Mo)이며, 상기 투명 도전 패턴(155)은 비정질 인듐-틴-옥사이드(a-ITO)로 형성된다. 상기 Mo/Al/Mo 금속층과 a-ITO 도전층은 상호 식각 공정에서 상호간에 손상을 거의 주지 않는 식각 특성을 갖는다.
결과적으로 상기 투명 도전 패턴(155)이 화소 전극이 된다. 이하, 도면 부호 '155'는 화소 전극을 지시하는 것으로 한다.
이 후, 상기 제3 패턴(PR23)을 이용하여 상기 채널 영역(CHA)의 저항성 접촉층(132a)을 건식 식각 공정을 통해 제거하여 상기 스위칭 소자(TFT)의 채널부(CH)를 완성한다.
도 5 내지 도 6d를 참조하면, 상기 소스 전극 영역(SEA), 드레인 전극 영역(DEA) 및 소스 패드 영역(DAP)에 형성된 제2 포토레지스트 패턴(PR3)의 제3 패턴(PR23)을 스트립 공정을 통해 제거한다.
이후, 상기 제2 포토레지스트 패턴(PR2)이 제거된 제1 베이스 기판(101) 위에 제2 보호 절연층(170)을 형성한다.
이상의 도 6a 내지 도 6d를 참조하여 설명된 바와 같이, 제2 포토레지스트 패턴(PR2)을 이용해 상기 제1 베이스 기판(101) 위에 소스 배선들(DLm, DLm+1), 소스 패드 전극(155, 164), 스위칭 소자(TFT)의 소스 전극(SE) 및 드레인 전극(DE)이 형성된다.
도 7은 제3 마스크 공정이 완료된 표시 기판의 평면도이다. 도 8a 내지 도 8b는 도 7에 도시된 표시 기판의 제조 공정도들이다.
도 7 및 도 8a를 참조하면, 상기 제2 보호 절연층(170)이 형성된 제1 베이스 기판(101) 위에 제3 포토레지스트층을 형성하고, 상기 제3 포토레지스트층을 패터닝하여 제3 포토레지스트 패턴(PR3)을 형성한다.
상기 제3 포토레지스트 패턴(PR3)은 스위칭 소자(TFT)가 형성된 스위칭 소자 영역(SWA)에 형성되고, 또한, 상기 화소 전극 영역(PEA), 제1 콘택홀 영역(CA1) 및 제2 콘택홀 영역(CA2)을 제외한 제1 베이스 기판(101)의 나머지 영역에 형성된다.
도 7 내지 도 8b를 참조하면, 상기 제3 포토레지스트 패턴(PR3)을 이용해 건식 식각 공정으로 상기 화소 전극 영역(PEA)의 제2 보호 절연층(170)을 제거하여 화소 전극(155)을 형성하고, 제2 콘택홀 영역(CA2)의 제2 보호 절연층(170)을 제거하여 게이트 패드 전극(113)을 노출시키는 제1 콘택홀(181)을 형성한다. 또한, 오버 에칭하여 상기 제1 콘택홀 영역(CA1)의 제1 및 제2 보호 절연층(140, 170)을 제거하여 소스 패드 전극(164)을 노출시키는 제2 콘택홀(183)을 형성한다. 이 후, 상기 제3 포토레지스트 패턴(PR3)을 스트립 공정을 통해 제거한다.
이에 의해 상기 제1 베이스 기판(101) 위에는 게이트 배선들(GLn-1, GLn), 소스 배선들(DLm, DLm+1)이 형성되고, 게이트 전극(111), 채널부(CH), 소스 전극(SE), 및 드레인 전극(DE)을 포함하는 스위칭 소자(TFT)가 형성되고, 상기 드레인 전극(DE)과 일체로 형성되어 전기적으로 연결된 화소 전극(155)이 형성된다.
또한, 제1 콘택홀(181)에 의해 노출된 게이트 패드 전극(113)을 포함하는 게이트 패드(GP)와, 제2 콘택홀(183)에 의해 노출된 소스 패드 전극(154, 164)을 포함하는 소스 패드(DP)가 형성된다.
도시되지는 않았으나, 상기 게이트 배선들(GLn-1, GLn) 위에는 제1 및 제2 보호 절연층(140, 170)이 순차적으로 적층되어 형성되며, 상기 소스 배선들(DLm, DLm+1) 위에는 제2 보호 절연층(170)이 형성된다.
이상의 도 8a 내지 도 8b를 참조하여 설명된 바와 같이, 제3 포토레지스트 패턴(PR3)을 이용해 화소 전극(155), 소스 패드(DP) 및 게이트 패드(GP)를 완성한다.
이와 같이, 상기 3매 마스크 공정을 통해 얻어진 제1 내지 제3 포토레지스트 패턴(PR1, PR2, PR3)을 이용하여 스위칭 소자(TFT)의 채널부(CH) 이외에 다른 영역에는 채널층이 형성되지 않도록 어레이 기판을 제조할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 새로운 3매 마스크 공정에 따라서 소스 금속층 아래에 형성되는 채널층을 스위칭 소자의 채널부 영역 이외에는 형성시키는 않도록 한다. 이에 의해 상기 채널부 이외의 소스 금속층 아래에는 채널층이 형성되지 않으므로 잔상 현상 및 플리커 현상과 같은 표시 불량을 제거할 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 베이스 기판 위에 게이트 금속층, 게이트 절연층 및 채널층을 순차적으로 적층하는 단계;
    제1 포토레지스트 패턴을 이용하여 상기 채널층, 상기 게이트 절연층 및 상기 게이트 금속층을 식각하여 스위칭 소자의 게이트 전극, 상기 게이트 전극 위에 채널 패턴 및 게이트 배선을 형성하는 단계;
    상기 채널 패턴이 형성된 베이스 기판 위에 투명 도전층 및 소스 금속층을 순차적으로 적층하는 단계;
    제2 포토레지스트 패턴을 이용하여 상기 소스 금속층 및 상기 투명 도전층을 식각하여 상기 스위칭 소자의 소스 전극, 드레인 전극 및 상기 드레인 전극과 전기적으로 연결된 화소 전극 및 소스 배선을 형성하는 단계;
    상기 베이스 기판 위에 제1 보호 절연층을 형성하는 단계; 및
    제3 포토레지스트 패턴을 이용하여 상기 화소 전극 위의 상기 제1 보호 절연층을 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  2. 제1항에 있어서, 상기 게이트 배선을 형성하는 단계는
    상기 채널층이 형성된 베이스 기판 위에 상기 게이트 전극 영역에 제1 두께의 제1 패턴 및 게이트 배선 영역에 제2 두께의 제2 패턴을 포함하는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 이용하여 상기 채널층, 게이트 절연층 및 게 이트 금속층을 순차적으로 식각하는 단계;
    상기 제1 패턴을 이용하여 상기 게이트 배선 영역의 채널층을 선택적으로 식각하는 단계; 및
    상기 제1 패턴을 제거하여 상기 게이트 전극 영역에 상기 게이트 전극 및 채널 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  3. 제2항에 있어서, 상기 선택적으로 식각하는 단계는
    상기 제1 포토레지스트 패턴을 일정두께 제거하여 상기 게이트 배선 영역의 채널층을 노출시키고 상기 게이트 전극 영역에 제3 패턴을 잔류시키는 단계; 및
    상기 제3 패턴을 이용하여 상기 게이트 배선 영역의 채널층을 식각하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  4. 제3항에 있어서, 상기 게이트 전극 영역에 상기 게이트 전극 및 채널 패턴을 형성하는 단계는
    상기 게이트 배선 영역의 채널층이 식각된 베이스 기판 위에 제2 보호 절연층을 형성하는 단계; 및
    상기 제3 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  5. 제1항에 있어서, 상기 소스 배선을 형성하는 단계는
    상기 소스 금속층이 형성된 베이스 기판 위에 상기 소스 전극 영역, 드레인 전극 영역 및 소스 배선 영역에 제1 두께의 제1 패턴과, 상기 화소 전극 영역에 제2 두께의 제2 패턴을 포함하는 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 이용하여 상기 소스 금속층 및 투명 도전층을 식각하는 단계; 및
    상기 제1 패턴을 이용하여 상기 화소 전극 영역의 소스 금속층을 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  6. 제5항에 있어서, 상기 선택적으로 식각하는 단계는
    상기 제2 포토레지스트 패턴을 일정두께 제거하여 상기 화소 전극 영역의 소스 금속층을 노출시키고 상기 소스 및 드레인 전극 영역에 제3 패턴을 잔류시키는 단계; 및
    상기 제3 패턴을 이용하여 상기 화소 전극 영역의 소스 금속층을 식각하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  7. 제6항에 있어서, 상기 투명 도전층은 비정질 인듐-틴 옥사이드인 것을 특징으로 하는 표시 기판의 제조 방법.
  8. 제6항에 있어서, 상기 소스 금속층은 몰리브덴, 알루미늄 및 몰리브덴으로 이루어진 삼중 구조인 것을 특징으로 하는 표시 기판의 제조 방법.
  9. 제6항에 있어서, 상기 화소 전극 영역의 소스 금속층을 식각한 후, 상기 제3 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  10. 제5항에 있어서, 상기 채널 패턴은 상기 게이트 전극 위에 형성된 활성층과, 상기 활성층 위에 형성된 저항성 접촉층을 포함하며,
    상기 제2 포토레지스트 패턴에 의해 노출된 저항성 접촉층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  11. 제1항에 있어서, 상기 제1 보호 절연층을 제거하는 단계는
    상기 제1 보호 절연층이 형성된 베이스 기판 위에 화소 전극 영역이 개구된 제3 포토레지스트 패턴을 형성하는 단계; 및
    상기 제3 포토레지스트 패턴을 이용하여 상기 화소 전극 영역의 제1 보호 절연층을 식각하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  12. 제1항에 있어서, 상기 게이트 배선을 형성하는 단계에서 상기 게이트 배선의 일단부에 게이트 패드 전극이 형성되는 것을 특징으로 하는 표시 기판의 제조 방법.
  13. 제12항에 있어서, 상기 제1 보호 절연층을 제거하는 단계에서, 상기 게이트 패드 전극을 노출시키는 제1 홀을 형성하는 것을 특징으로 하는 표시 기판의 제조 방법.
  14. 제1항에 있어서, 상기 소스 배선을 형성하는 단계에서, 상기 소스 배선의 일단부에 소스 패드 전극이 형성되는 것을 특징으로 하는 표시 기판의 제조 방법.
  15. 제14항에 있어서, 상기 제1 보호 절연층을 형성하는 단계에서, 상기 소스 패드 전극을 노출시키는 제2 홀을 형성하는 것을 특징으로 하는 표시 기판의 제조 방법.
  16. 복수의 게이트 배선들;
    상기 게이트 배선들과 교차하며, 투명 도전층과 소스 금속층으로 이루어진 복수의 소스 배선들;
    상기 게이트 배선들과 소스 배선들에 의해 정의된 복수의 화소부들;
    각 화소부에 형성되어, 게이트 배선으로부터 연장된 게이트 전극과, 소스 배선으로부터 연장된 소스 전극을 포함하는 스위칭 소자; 및
    상기 화소부에 형성되어, 상기 스위칭 소자의 드레인 전극으로부터 연장되어 형성된 화소 전극을 포함하는 것을 특징으로 하는 표시 기판.
  17. 제16항에 있어서, 상기 게이트 전극 위에 형성되어 상기 소스 및 드레인 전 극과 전기적으로 연결된 채널부를 더 포함하는 것을 특징으로 하는 표시 기판.
  18. 제16항에 있어서, 상기 드레인 전극은 상기 투명 도전층과 상기 소스 금속층으로 이루어지며, 상기 투명 도전층은 상기 화소 전극과 일체로 형성된 것을 특징으로 하는 표시 기판.
  19. 제16항에 있어서, 상기 게이트 배선의 일단부에 형성된 게이트 패드 전극과, 상기 게이트 패드 전극의 일부영역을 노출시키는 제1 홀을 갖는 게이트 패드를 더 포함하며,
    상기 게이트 패드는 상기 노출된 일부영역에 외부장치의 단자가 접촉되는 것을 특징으로 하는 표시 기판.
  20. 제16항에 있어서, 상기 소스 배선의 일단부에 형성된 소스 패드 전극과, 상기 소스 패드 전극의 일부영역을 노출시키는 제2 홀을 갖는 소스 패드를 더 포함하며,
    상기 소스 패드는 상기 노출된 일부영역에 외부장치의 단자가 접촉되는 것을 특징으로 하는 표시 기판.
KR1020050127121A 2005-12-21 2005-12-21 표시 기판의 제조 방법 및 표시 기판 Active KR101226444B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050127121A KR101226444B1 (ko) 2005-12-21 2005-12-21 표시 기판의 제조 방법 및 표시 기판
US11/644,195 US8012813B2 (en) 2005-12-21 2006-12-21 Display substrate and method of manufacturing the same
US13/207,378 US8299468B2 (en) 2005-12-21 2011-08-10 Display substrate having reduced defects

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050127121A KR101226444B1 (ko) 2005-12-21 2005-12-21 표시 기판의 제조 방법 및 표시 기판

Publications (2)

Publication Number Publication Date
KR20070066226A KR20070066226A (ko) 2007-06-27
KR101226444B1 true KR101226444B1 (ko) 2013-01-28

Family

ID=38263711

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050127121A Active KR101226444B1 (ko) 2005-12-21 2005-12-21 표시 기판의 제조 방법 및 표시 기판

Country Status (2)

Country Link
US (2) US8012813B2 (ko)
KR (1) KR101226444B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101772511B1 (ko) * 2010-06-22 2017-08-30 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조 방법
KR102705677B1 (ko) * 2012-07-20 2024-09-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 및 표시 장치를 포함하는 전자 장치
KR20150143947A (ko) * 2014-06-13 2015-12-24 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020078294A (ko) * 2001-04-09 2002-10-18 삼성전자 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR20040086925A (ko) * 2003-04-03 2004-10-13 엘지.필립스 엘시디 주식회사 수평 전계 인가형 액정 표시 장치 및 그 제조 방법

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5852485A (en) * 1996-02-27 1998-12-22 Sharp Kabushiki Kaisha Liquid crystal display device and method for producing the same
JP4086925B2 (ja) * 1996-12-27 2008-05-14 株式会社半導体エネルギー研究所 アクティブマトリクスディスプレイ
US6195140B1 (en) * 1997-07-28 2001-02-27 Sharp Kabushiki Kaisha Liquid crystal display in which at least one pixel includes both a transmissive region and a reflective region
JP3383205B2 (ja) * 1997-12-26 2003-03-04 シャープ株式会社 液晶表示パネル
US6295109B1 (en) * 1997-12-26 2001-09-25 Sharp Kabushiki Kaisha LCD with plurality of pixels having reflective and transmissive regions
JP4070896B2 (ja) * 1998-10-07 2008-04-02 三菱電機株式会社 電気光学素子および該電気光学素子の製造方法
JP3768367B2 (ja) * 1998-10-14 2006-04-19 シャープ株式会社 液晶表示装置
US6524876B1 (en) * 1999-04-08 2003-02-25 Samsung Electronics Co., Ltd. Thin film transistor array panels for a liquid crystal display and a method for manufacturing the same
JP3844913B2 (ja) * 1999-06-28 2006-11-15 アルプス電気株式会社 アクティブマトリックス型液晶表示装置
KR100333271B1 (ko) * 1999-07-05 2002-04-24 구본준, 론 위라하디락사 배선의 단락 및 단선 테스트를 위한 박막트랜지스터-액정표시장치의 어레이기판과 그 제조방법.
EP1220187A4 (en) * 1999-09-08 2005-05-18 Matsushita Electric Ind Co Ltd ELECTRIC CIRCUIT BOARD, TFT MATRIX SUBSTRATE THEREOF AND LIQUID CRYSTAL DISPLAY
US6568978B2 (en) * 2000-03-31 2003-05-27 Sharp Kabushiki Kaisha Electrode substrate, method for producing the same, and display device including the same
JP2001311965A (ja) * 2000-04-28 2001-11-09 Nec Corp アクティブマトリクス基板及びその製造方法
TW499605B (en) * 2000-10-27 2002-08-21 Acer Display Tech Inc Manufacture method of thin film transistor flat panel display
US6900852B2 (en) * 2001-01-31 2005-05-31 Matsushita Electric Industrial Co., Ltd. Active matrix liquid crystal display element
JP2002328396A (ja) * 2001-04-26 2002-11-15 Nec Corp 液晶表示装置及びその製造方法
JP4920140B2 (ja) * 2001-05-18 2012-04-18 ゲットナー・ファンデーション・エルエルシー 液晶表示装置及びその製造方法
TWI271573B (en) * 2001-08-22 2007-01-21 Advanced Display Kk Liquid crystal display device and method of producing the same
KR100499371B1 (ko) * 2002-04-17 2005-07-04 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
JP4084080B2 (ja) * 2002-05-10 2008-04-30 株式会社日立製作所 薄膜トランジスタ基板の製造方法
US7316784B2 (en) * 2003-02-10 2008-01-08 Lg.Philips Lcd Co., Ltd. Method of patterning transparent conductive film, thin film transistor substrate using the same and fabricating method thereof
JP2004252047A (ja) * 2003-02-19 2004-09-09 Sharp Corp 半透過型表示装置
JP2005031662A (ja) * 2003-07-09 2005-02-03 Samsung Electronics Co Ltd アレー基板及びこれの製造方法と、これを有する液晶表示装置
TWI261927B (en) * 2003-12-03 2006-09-11 Quanta Display Inc Method of manufacturing a thin film transistor array
JP4275644B2 (ja) * 2004-06-23 2009-06-10 シャープ株式会社 アクティブマトリクス基板およびその製造方法、並びに電子装置
JP4275038B2 (ja) * 2004-09-01 2009-06-10 シャープ株式会社 アクティブマトリクス基板およびそれを備えた表示装置
KR101058122B1 (ko) * 2004-09-08 2011-08-24 삼성전자주식회사 어레이 기판과, 그의 제조 방법 및 그를 구비한 액정 패널
KR101085136B1 (ko) * 2004-12-04 2011-11-18 엘지디스플레이 주식회사 수평 전계 박막 트랜지스터 기판 및 그 제조 방법
JP4083752B2 (ja) * 2005-01-31 2008-04-30 三菱電機株式会社 アクティブマトリクス基板及びその製造方法
KR101166842B1 (ko) * 2005-12-29 2012-07-19 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판의 제조 방법 및 이를 이용한박막 트랜지스터 어레이 기판
KR101277218B1 (ko) * 2006-06-29 2013-06-24 엘지디스플레이 주식회사 박막 트랜지스터 제조방법 및 액정표시소자의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020078294A (ko) * 2001-04-09 2002-10-18 삼성전자 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR20040086925A (ko) * 2003-04-03 2004-10-13 엘지.필립스 엘시디 주식회사 수평 전계 인가형 액정 표시 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US20070166895A1 (en) 2007-07-19
US8299468B2 (en) 2012-10-30
US8012813B2 (en) 2011-09-06
KR20070066226A (ko) 2007-06-27
US20110291099A1 (en) 2011-12-01

Similar Documents

Publication Publication Date Title
KR100726132B1 (ko) 액정표시장치용 어레이기판과 그 제조방법
KR101294237B1 (ko) 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조방법
US9054195B2 (en) Array substrate, method for fabricating the same, and display device
KR100583979B1 (ko) 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치
KR101942982B1 (ko) 액정표시장치용 어레이 기판 및 이의 제조방법
KR20080001105A (ko) 액정 표시 장치용 어레이 기판 및 그 제조 방법
KR20080093709A (ko) 박막 트랜지스터 기판 및 이의 제조 방법
CN103915451B (zh) 一种阵列基板及其制造方法、显示装置
JP2006338008A (ja) 開口率が向上したアレイ基板、その製造方法及びそれを含む表示装置。
CN113467145B (zh) 阵列基板及制作方法、显示面板
KR20070080476A (ko) 3 마스크 공정에 의한 액정표시장치의 제조방법
KR20010038386A (ko) 액정 표시장치 제조방법 및 그 제조방법에 따른 액정표시장치
TWI479574B (zh) Ｔｆｔ陣列基板及其製造方法
CN100590854C (zh) 像素结构及其制造方法
KR20010038385A (ko) 액정 표시장치 제조방법 및 그 제조방법에 따른 액정표시장치
KR101263196B1 (ko) 표시 기판 및 이의 제조 방법
KR20010056591A (ko) 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치
KR101226444B1 (ko) 표시 기판의 제조 방법 및 표시 기판
KR20100021152A (ko) 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판 및 이의 제조방법
KR100852806B1 (ko) 액정 표시 장치의 제조 방법
KR101848496B1 (ko) 고투과 수평 전계형 액정표시장치 및 그 제조 방법
KR101454751B1 (ko) 액정표시장치용 어레이 기판의 제조 방법
KR100443538B1 (ko) 액정표시장치용 어레이기판과 그 제조방법
KR20020054848A (ko) 액정표시장치의 제조방법
KR100466392B1 (ko) 프린지 필드 스위칭 액정표시장치의 제조방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20051221

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20101221

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20051221

Comment text: Patent Application

PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20120504

Patent event code: PE09021S01D

N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20120913

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20121026

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20130121

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20130121

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
LAPS Lapse due to unpaid annual fee