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KR101153693B1 - 반도체 장치 - Google Patents

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KR101153693B1
KR101153693B1 KR1020060043619A KR20060043619A KR101153693B1 KR 101153693 B1 KR101153693 B1 KR 101153693B1 KR 1020060043619 A KR1020060043619 A KR 1020060043619A KR 20060043619 A KR20060043619 A KR 20060043619A KR 101153693 B1 KR101153693 B1 KR 101153693B1
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KR
South Korea
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semiconductor
semiconductor component
interposer substrate
bumps
semiconductor device
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English (en)
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다까히로 스기무라
사또시 이마스
노리히꼬 스기따
다까후미 베쯔이
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
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Publication date
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Abstract

본 발명의 과제는 동일 기판의 동일 면에 높이가 다른 범프 전극을 거쳐서 실장된 패키지 구성이 다른 반도체 부품을 갖는 반도체 장치의 신뢰성을 향상시키는 것이다.
반도체 장치를 구성하는 인터포저 기판(1)의 주면에는 복수의 범프 전극(18)을 거쳐서 WPP 구성의 반도체 부품(2)이 실장되어 있다. 또한, 인터포저 기판(1)의 주면에는 상기 범프 전극(18)보다도 직경 및 인접 피치가 큰 복수의 범프 전극(23)을 거쳐서 CSP 구성의 반도체 부품(3)이 실장되어 있다. 그리고, 이 인터포저 기판(1)과 반도체 부품(2)의 대향면 사이와, 인터포저 기판(1)과 반도체 부품(3)의 대향면 사이에는 각각 서로 다른 언더 필(4a 4b)이 충전되어 있다.
반도체 장치, 범프 전극, 인터포저 기판, 언더 필, 반도체 칩

Description

반도체 장치{A SEMICONDUCTOR DEVICE}
도1은 본 발명의 일 실시 형태인 반도체 장치의 주면(제1 면)의 전체 평면도.
도2는 도1의 반도체 장치의 이면(제2 면)의 전체 평면도.
도3은 도1의 반도체 장치를 도1의 화살표 A의 방향에서 본 측면도.
도4는 도1의 반도체 장치를 도1의 화살표 B의 방향에서 본 측면도.
도5는 도4의 영역 C의 확대 단면도.
도6은 도1의 Y1선-Y1선의 단면도.
도7은 도6의 영역 D의 확대 단면도.
도8은 도6의 영역 E의 확대 단면도.
도9는 도1의 제1 반도체 부품의 주면의 전체 평면도.
도10은 도9의 제1 반도체 부품의 주면의 범프 전극과 그 근방의 주요부 확대 단면도.
도11은 도1의 X1선-X1선의 단면도.
도12는 제2 반도체 부품의 주면의 전체 평면도.
도13은 도12의 제2 반도체 부품의 주면의 범프 전극과 그 근방의 주요부 확대 단면도.
도14는 도1의 반도체 장치의 조립 공정 중의 측면도.
도15는 도14에 계속되는 반도체 장치의 조립 공정 중의 측면도.
도16은 도15에 계속되는 반도체 장치의 조립 공정 중의 측면도.
도17은 도1의 반도체 장치의 조립 공정의 선별 공정 시의 설명도.
도18은 도17의 선별 공정 시의 반도체 장치의 주면의 전체 평면도.
도19는 도1의 반도체 장치의 실장 후의 일예의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 인터포저 기판
2 : 반도체 부품(제1 반도체 부품)
2A : 반도체 칩(제1 반도체 칩)
2B : 다층 배선층(배선층)
2C : 재배선층
3 : 반도체 부품(제2 반도체 부품)
3A : 반도체 칩(제2 반도체 칩)
4a, 4b : 언더 필
5 : 범프 전극(제3 범프)
6 : 솔더 레지스트
8a, 8b, 10b : 랜드
10, 13 : 표면 보호막
11 : 절연막
12 : 재배선
12a : 주도체막
12b, 15 : 도금층
18 : 범프 전극(제1 범프)
20 : 배선 기판
20a : 개구부
21, 24 : 수지 밀봉부
22 : 접착 시트
23 : 범프 전극(제2 범프)
28a : 소켓
28b : 덮개
30 : 머더 보드
31 : 방열 시트
32 : 하우징
BP : 본딩 패드
BW : 본딩 와이어
[문헌 1] 일본 특허 공개 2003-282811호 공보
[문헌 2] 일본 특허 공개 2002-305285호 공보
본 발명은 반도체 장치 기술에 관한 것으로, 특히 반도체 실장 기술에 관한 것이다.
반도체 실장 기술에 대해서는, 예를 들어 일본 특허 공개 2003-282811호 공보(특허문헌 1 참조)의 단락 0005에는 동일 회로 기판의 동일 면에 반도체 베어 칩과, 볼 그리드 어레이 단자를 갖는 반도체 부품을 실장하고, 상기 반도체 베어 칩과 회로 기판의 대향면 사이에 열경화성 수지를 개재시켜 상기 반도체 부품과 회로 기판의 대향면 사이에 수지를 주입한 반도체 실장 모듈 구성이 개시되어 있다.
또한, 예를 들어 일본 특허 공개 2002-305285호 공보(특허문헌 2 참조)의 단락 0055에는 동일 기판의 동일 면에 WPP(웨이퍼 프로세스 패키지) 반도체 소자와 CSP(칩 사이즈 패키지) 반도체 소자를 실장하고 WPP 반도체 소자와 기판 사이에만 언더 필을 형성한 MCM(멀티 칩 모듈) 구성이 개시되어 있다.
[특허문헌 1] 일본 특허 공개 2003-282811호 공보[단락 0005, 도8의 (e)]
[특허문헌 2] 일본 특허 공개 2002-305285호 공보(단락 0055, 도16 및 도17)
그런데, 본 발명자는 동일 기판의 동일 면에 마이크로세서가 형성된 WPP 구성의 반도체 부품과, 메모리가 형성된 CSP 구성의 반도체 부품을 실장함으로써 전체적으로 하나의 시스템을 구축하는 반도체 제품의 실장 기술에 대해 검토하였다. 이하는 본 발명자에 의해 검토된 기술이고, 그 개요는 이하와 같다.
본 발명자가 검토한 WPP 구성의 반도체 부품은 반도체 칩의 주면에 배선층 및 재배선층을 거쳐서 복수의 범프 전극이 배치되어 있고, 그 복수의 범프 전극을 거쳐서 상기 기판에 실장되어 있다. 이 경우, 복수의 범프 전극의 인접 피치 및 직경이 작기 때문에, 신뢰성을 확보하는 관점으로부터 반도체 부품과 기판 사이에 언더 필이라 칭하는 절연성 수지를 개재시키고 있다.
한편, 상기 CSP 구성의 반도체 부품은 배선 기판에 실장된 반도체 칩이 수지에 의해 밀봉된 구성을 갖고 있고, 그 배선 기판의 전극 형성면에 배치된 복수의 범프 전극을 거쳐서 상기 기판에 실장되어 있다. 이 경우, 복수의 범프 전극의 인접 피치나 직경이 상기 WPP 구성의 반도체 부품의 복수의 범프 전극의 인접 피치나 직경에 비해 크기 때문에, 일반적으로는 반도체 부품과 기판 사이에 언더 필을 개재시키고 있지 않다.
그러나, 예를 들어 상기 반도체 제품의 선별 시험에 있어서, 상기 반도체 제품을 시험용 소켓에 수용하여 시험용 소켓의 덮개를 폐쇄하면, 상대적으로 높은 CSP 구성의 반도체 부품은 그 상면이 상기 덮개에 강하게 눌리는 결과, CSP 구성의 반도체 부품의 범프 전극에 큰 하중이 가해진다. 또한, 상기 반도체 제품의 방열 구성으로서 CSP 구성의 반도체 부품과 WPP 구성의 반도체 부품의 각각의 상면에 방열체를 접촉시켜 압박하는 구성도 있지만, 그 경우에도 상대적으로 높은 CSP 구성의 반도체 부품의 범프 전극에 큰 하중이 가해진다.
또한, 상기 반도체 제품의 온도 사이클 시험에 있어서, CSP 구성의 반도체 부품에서는 구성 부품의 열팽창 계수 차에 기인하여 범프 전극에 응력이 집중하는 결과, 범프 전극에 손상이 생기거나, 이에 대향하는 기판의 배선에 단선 불량이 생기거나 하는 문제도 있다. 또한, 메모리가 형성되어 있는 CSP 구성의 반도체 부품은 그 동작 시의 발열량이 WPP 구성의 반도체 부품보다도 높기 때문에, 상기 응력에 기인하는 범프 전극의 손상이나 배선 단선 불량 등의 문제가 생기기 쉽다.
그래서, 본 발명자는 CSP 구성의 반도체 부품의 범프 전극의 신뢰성을 확보하기 위해, WPP 구성의 반도체 부품과 기판 사이에 개재되어 있는 언더 필과 동일한 언더 필을 CSP 구성의 반도체 부품과 기판 사이에 주입하였다. 그러나, 그 경우에, CSP 구성의 반도체 부품과 기판 사이의 언더 필이 CSP 구성의 반도체 부품으로부터 박리되고, 그 박리 부분을 통해 범프 전극 재료가 흘러, 인접하는 범프 전극 사이에서 단락 불량이 생기는, 소위 땜납 플래시(flash)의 문제가 생기는 것을 발견하였다.
그래서, 본 발명의 목적은 동일 기판의 동일 면에 높이가 다른 범프 전극을 거쳐서 실장된 패키지 구성이 다른 반도체 부품을 갖는 반도체 장치의 신뢰성을 향상시킬 수 있는 기술을 제공하는 데 있다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
즉, 본 발명은 기판의 제1 면에 높이가 다른 범프 전극을 거쳐서 실장된 패 키지 구성이 다른 반도체 부품을 갖는 반도체 장치에 있어서, 기판과 각각의 반도체 부품 사이에 다른 언더 필을 개재시킨 것이다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때에는 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고 이들은 서로 관계가 없는 것은 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계가 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고 그 특정한 수로 한정되는 것은 아니고, 특정한 수 이상이라도, 이하라도 좋다. 또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 판단되는 경우 등을 제외하고 반드시 필수적인 것이 아닌 것은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때에는 특별히 명시한 경우 및 원리적으로 명백하지 않다고 판단되는 경우 등을 제외하고 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다.
이는 상기 수치 및 범위에 대해서도 마찬가지이다. 또한, 본 실시 형태를 설명하기 위한 전체 도면에 있어서 동일 기능을 갖는 것은 동일한 부호를 붙이도록 하고, 그 반복의 설명은 가능한 한 생략하도록 하고 있다. 이하, 본 발명의 실시 형태를 도면을 기초로 하여 상세하게 설명한다.
도1은 본 실시 형태의 반도체 장치의 주면의 전체 평면도, 도2는 도1의 반도 체 장치의 이면의 전체 평면도, 도3은 도1의 반도체 장치를 도1의 화살표 A의 방향에서 본 측면도, 도4는 도1의 반도체 장치를 도1의 화살표 B의 방향에서 본 측면도, 도5는 도4의 영역 C의 확대 단면도이다.
본 실시 형태의 반도체 장치는 하나의 인터포저 기판(기판)(1) 상에 패키지 구성이 다른 반도체 부품(2, 3)을 실장함으로써 전체적으로 하나의 시스템을 구성한 SiP(System in Package)이다.
인터포저 기판(1)은, 예를 들어 6층의 다층 배선 구성의 프린트 배선 기판에 의해 형성되어 있다. 인터포저 기판(1)의 절연층은, 예를 들어 글래스 에폭시 수지에 의해 형성되고, 배선은, 예를 들어 구리(Cu)에 의해 형성되어 있다. 인터포저 기판(1)은 그 두께 방향을 따라서 서로 반대측이 되는 주면(제1 면) 및 이면(제2 면)을 갖고 있다. 인터포저 기판(1)의 주면 및 이면의 평면 형상은, 예를 들어 정사각형이고, 그 종횡의 치수(D1, D2)는, 예를 들어 23 ㎜ 정도이다. 인터포저 기판(1)의 두께(D3)(도3 참조)는, 예를 들어 1.1 ㎜ 정도이다.
이 인터포저 기판(1)의 주면 상에는 하나의 반도체 부품(제1 반도체 부품)(2)과, 2개의 반도체 부품(제2 반도체 부품)(3)이 실장되어 있다. 도1의 상단측의 반도체 부품(2)은 도1의 좌우 방향의 대략 중앙에 배치되어 있다. 반도체 부품(2)의 평면 치수는, 예를 들어 7.27 ㎜ × 7.24 ㎜ 정도이다. 이 반도체 부품(2)에는, 예를 들어 마이크로세서 등과 같은 논리 회로가 형성되어 있다. 반도체 부품(2)의 외주에는 반도체 부품(2)과 인터포저 기판(1)의 대향면 사이에 개재시킨 언더 필(4a)이 밀려나와 반도체 부품(2)의 외주측면의 일부를 덮고 있다.
한편, 도1의 하단측의 2개의 반도체 부품(3)은 도1의 좌우 방향을 따라서 나란히 배치되어 있다. 각 반도체 부품(3)의 평면 치수는 상기 반도체 부품(2)의 평면 치수보다도 크고, 예를 들어 10 ㎜ × 12 ㎜ 정도이다. 이 2개의 반도체 부품(3) 각각에는, 예를 들어 512 Mbit(메가비트)의 기억 용량의 DDR(Double Data Rate) SDRAM(Synchronous Dynamic Random Access Memory) 등과 같은 메모리 회로가 형성되어 있다. 이 2개의 반도체 부품(3)은 상기 반도체 부품(2)으로부터 서로 등거리가 되도록 배치되어 있다. 이에 의해, 반도체 부품(2)의 마이크로세서와, 각각의 반도체 부품(3)의 DDR SDRAM 사이에서의 데이터 전송 속도가 동등해지도록 되어 있다. 각 반도체 부품(3)의 외주에는 각 반도체 부품(3)과 인터포저 기판(1)의 각각의 대향면 사이에 개재시킨 언더 필(4b)이 밀려 나와 반도체 부품(3)의 외주측면의 일부를 덮고 있다. 후술하는 바와 같이, 이 언더 필(4b)은 상기 반도체 부품(2)측에서 사용되고 있는 언더 필(4a)과는 다른 것이 사용되고 있다. 또한, 반도체 부품(2, 3)은 몰드되지 않고, 외부로 노출된 상태로 되어 있다.
인터포저 기판(1)의 이면에는 복수(예를 들어 484개)의 범프 전극(제3 범프)(5)이 배치되어 있다. 이 복수의 범프 전극(5)의 인접 피치[서로 인접하는 범프 전극(5)의 중심으로부터 중심까지의 거리](D4)(도2 참조)는, 예를 들어 0.8 ㎜ 정도이다. 도2의 좌우 방향 및 상하 방향의 일단부의 범프 전극(5)으로부터 타단부의 범프 전극(5)까지의 거리(D5, D6)는, 예를 들어 0.8 × 25 ＝ 20 ㎜ 정도이다. 범프 전극(5)의 높이(D7)(도3 및 도5 참조)는, 예를 들어 0.40 ㎜ ± 0.05 정도, 범프 전극(5)의 직경(D8)(도5 참조)은, 예를 들어 0.47 ㎜ 정도이다. 반도체 장치의 가장 두꺼운 부분의 두께[범프 전극(5)의 바닥면으로부터 반도체 부품(3)의 상면까지의 길이](D9)(도3 참조)는, 예를 들어 최대 2.75 ㎜ 정도이다.
각 범프 전극(5)은, 예를 들어 주석(Sn)-3은(Ag)-0.5구리(Cu) 등과 같은 무연 땜납 또는 37납(Pb)-63주석(Sn)의 땜납에 의해 형성되어 있고, 도5에 도시한 바와 같이 인터포저 기판(1)의 이면의 솔더 레지스트(6)에 개방된 개구부를 통해 랜드(8a)와 접합되어 전기적으로 접속되어 있다. 이 랜드(8a)는 인터포저 기판(1)의 상기 다층 배선과 전기적으로 접속되어 있다. 랜드(8a)의 직경(D10)은, 예를 들어 0.4 ㎜ 정도이다.
또한, 인터포저 기판(1)의 이면 전극은 범프 전극(5) 대신에 평평한 전극 패드를 어레이형으로 배치한, 소위 LGA(Land Grid Array) 구성으로 해도 좋다.
다음에, 상기 반도체 부품(2)에 대해 도6 내지 도10에 의해 상세하게 설명한다. 도6은 도1의 Y1선-Y1선의 단면도, 도7은 도6의 영역 D의 확대 단면도, 도8은 도6의 영역 E의 확대 단면도, 도9는 반도체 부품(2)의 주면의 전체 평면도, 도10은 도9의 반도체 부품(2)의 주면의 범프 전극과 그 근방의 주요부 확대 단면도이다.
반도체 부품(2)은 WPP(Wafer Process Package) 구성의 반도체 부품이다. 즉, 반도체 부품(2)은 반도체 웨이퍼(이하, 웨이퍼라 함)의 주면에 통상의 소자 형성 공정 및 다층 배선층 형성 공정을 경유하여 복수의 반도체 칩을 형성한 후, 웨이퍼의 주면 상에 재배선층 형성 공정을 경유하여 재배선을 형성하는 동시에 패키징을 행하고, 또한 그 후, 다이싱 공정을 경유하여 웨이퍼로부터 개개의 반도체 칩을 잘라냄으로써 형성되어 있다.
이와 같은 반도체 부품(2)은, 도8에 도시한 바와 같이 반도체 칩(이하, 칩이라 함 ; 제1 반도체 칩)(2A)과, 칩(2A)의 주면 상에 형성된 다층 배선층(배선층)(2B)과, 다층 배선층(2B) 상에 형성된 재배선층(2C)을 갖고 있다.
칩(2A)은, 예를 들어 평면 직사각형의 n형 또는 p형의 실리콘(Si) 단결정의 박판으로 이루어진다. 칩(2A)의 평면적인 치수(D20)(도9 참조)는, 예를 들어 7.24 ㎜정도, 치수(D21)는, 예를 들어 7.27 ㎜ 정도이다. 이 칩(2A)의 주면의 소자 분리부로 둘러싸이는 활성 영역에는, 예를 들어 MISㆍFET(Metal Insulator Semiconductor Field Effect Transistor)와 같은 소자가 형성되어 있다. 또한, 칩(2A)의 열팽창 계수는, 예를 들어 3 ppm 정도이다.
상기 다층 배선(2B)은 절연막과 배선이 칩(2A)의 두께 방향[칩(2A)의 주면에 직교하는 방향]을 따라서 교대로 퇴적됨으로써 형성되어 있다. 이 절연막은, 예를 들어 산화실리콘(SiO2)이나 질화실리콘(Si3N4)에 의해 형성되어 있다. 또한, 배선은, 예를 들어 알루미늄(Al), 텅스텐(W) 또는 구리(Cu)에 의해 형성되어 있다. 이 배선에 의해 원하는 소자끼리를 전기적으로 접속함으로써 칩(2A)의 주면에 상기 논리 회로가 형성되어 있다. 다층 배선층(2B)의 최상층에는 표면 보호막(10)이 형성되어 있다. 표면 보호막(10)은, 예를 들어 산화실리콘막의 단일 부재막 또는 산화실리콘막 상에 질화실리콘막이 적층된 적층막에 의해 형성되어 있다. 이 표면 보호막(10)의 일부에는 개구부가 형성되어 있고, 그곳으로부터 본딩 패드(이하, 패드라 함)(BP)가 노출되어 있다. 패드(BP)는 다층 배선층(2B)의 배선을 통해 상기 논 리 회로와 전기적으로 접속되어 있다.
상기 재배선층(2C)은 표면 보호막(10)을 덮도록 퇴적된 절연막(11)과, 절연막(11) 상에 형성된 재배선(12)과, 절연막(11) 상에 재배선(12)을 덮도록 퇴적된 표면 보호막(13)을 갖고 있다. 절연막(11) 및 표면 보호막(13)은, 예를 들어 폴리이미드계 수지에 의해 형성되어 있다. 재배선(12)은 미세한 패드(BP)와, 큰 범프 전극과의 치수상의 정합을 취하기 위해, 패드(BP)를 칩(2A)의 주면 내의 넓은 영역으로 인출하는 기능을 갖고 있다. 재배선(12)은 절연막(11)에 개방된 개구부를 통해 상기 패드(BP)와 전기적으로 접속되어 있다. 또한, 재배선(12)은 주도체막(12a)과, 도금층(12b)의 적층 구성을 갖고 있다. 절연막(11)에 접하는 주도체막(12a)은, 예를 들어 구리(Cu)로 이루어지고, 주도체막(12a)에 접하는 도금층(12b)은, 예를 들어 니켈로 이루어진다. 표면 보호막(13)의 일부에는 재배선(12)의 도금층(12b)의 일부가 노출되는 개구부가 형성되어 있고, 그 도금층(12b)의 노출면에는, 예를 들어 금(Au)으로 이루어지는 도금층(15)이 실시되어 있다. 이 도금층(15)에는 범프 전극(제1 범프)(18)이 접합되어 있다. 즉, 범프 전극(18)은 재배선(12)을 통해 패드(BP)와 전기적으로 접속되고, 또한 다층 배선층(2B)의 배선을 통해 상기 논리 회로와 전기적으로 접속되어 있다. 또한, 칩(2A)의 측면 일부 및 이면은 노출되어 있다.
이와 같은 반도체 부품(2)은, 도6 내지 도8에 도시한 바와 같이 상기 범프 전극(18)을 거쳐서 인터포저 기판(1)의 주면 상에 실장되어 있다. 범프 전극(18)은, 예를 들어 Sn-1Ag-0.5Cu와 같은 무연 땜납으로 이루어지고, 도9에 도시한 바와 같이 칩(2A)의 주면에 복수(예를 들어 432개)개 나란히 배치되어 있다. 범프 전극(18)의 인접 피치(D22)는, 예를 들어 0.26㎜ 정도이다. 각 범프 전극(18)의 직경(D23)(도10 참조)은, 예를 들어 0.11 ㎜ 정도, 높이(D24)는, 예를 들어 0.08 ㎜ 정도이다. 재배선(12)의 랜드(12c)의 직경(D25)은, 예를 들어 0.1 ㎜ 정도이다. 반도체 부품(2)의 총 두께(D26)는, 예를 들어 0.28 ㎜ 또는 0.4 ㎜ 정도이다.
상기와 같이 반도체 부품(2)과 인터포저 기판(1)의 대향면 사이에는 범프 전극(18)이 개재되어 있으므로, 치수(D27)(도7 참조)의 갭이 형성되어 있다. 치수(D27)는, 예를 들어 40 ㎛ 정도이다. 그리고, 이 반도체 부품(2)과 인터포저 기판(1)의 대향면 사이에는 상기 언더 필(4a)이 충전되어 있다. 즉, 언더 필(4a)은 범프 전극(18), 반도체 부품(2)의 상기 표면 보호막(13)(예를 들어 폴리이미드계 수지) 및 인터포저 기판(1)의 주면에 접촉한 상태에서 인접하는 범프 전극(18) 사이에 충전되어 있다.
이와 같은 언더 필(4a)은, 예를 들어 에폭시계 수지와 같은 베이스 재료에 경화제나 필러가 첨가됨으로써 형성되어 있다. 경화제로서는, 예를 들어 아민이 사용되고 있다. 또한, 필러의 양은 62 중량 ％ 정도이다. 언더 필(4a)의 유리 전이 온도(Tg)는, 예를 들어 140 ℃, 영률(E1)은, 예를 들어 9 ㎬, 열팽창 계수(α)는, 예를 들어 30 ppm 또는 90 ppm이다.
이와 같이, WPP 구성의 반도체 부품(2)과 인터포저 기판(1)의 대향면 사이에 상기 언더 필(4a)을 충전한 것에 의해, WPP 구성의 반도체 부품(2)의 범프 전극(18)에서의 응력 집중에 기인하는 손상이나 배선 단선 불량 혹은 땜납 플래시에 기인하는 단락 불량을 억제 또는 방지할 수 있다. 즉, WPP 구성의 반도체 부품(2)의 범프 전극(18)에서의 신뢰성을 향상시킬 수 있다.
다음에, 상기 반도체 부품(3)에 대해 도6, 도7 및 도11 내지 도13에 의해 상세하게 설명한다. 도11은 도1의 X1선-X1선의 단면도, 도12는 반도체 부품(3)의 주면의 전체 평면도, 도13은 도12의 반도체 부품(3)의 주면의 범프 전극과 그 근방의 주요부 확대 단면도이다.
반도체 부품(3)은 CSP(Chip Size Package) 구성의 반도체 부품이다. 즉, 반도체 부품(3)은 칩 사이즈와 동등하거나 혹은 약간 큰 평면 사이즈를 갖는 패키지 구성으로 되어 있다. 이와 같은 반도체 부품(3)은, 도11에 도시한 바와 같이 칩(제2 반도체 칩)(3A)과, 칩(3A)의 주면 상에 형성된 다층 배선층과, 칩(3A)을 실장하는 배선 기판(20)과, 칩(3A)을 밀봉하는 수지 밀봉부(21)를 갖고 있다.
칩(3A)은, 예를 들어 평면 직사각형의 n형 또는 p형의 실리콘(Si) 단결정의 박판으로 이루어진다. 칩(3A)의 평면적인 치수(D30)(도12 참조)는, 예를 들어 10 ㎜ 정도, 치수(D31)는, 예를 들어 12 ㎜ 정도이다. 이 칩(3A)의 주면에는, 예를 들어 복수의 MISㆍFET 및 메모리 셀과 같은 소자가 형성되어 있다. 또한, 칩(3A)의 주면 상에는 상기 다층 배선층이 형성되어 있다. 이 다층 배선층의 구성은 상기 칩(2A)에서 설명한 것과 동일하다. 이 다층 배선층의 배선에 의해 원하는 소자끼리를 전기적으로 접속함으로써 칩(3A)의 주면에 상기 메모리 회로가 형성되어 있다. 이 다층 배선층의 최상층의 표면 보호막의 일부에도 개구부가 형성되어 있고, 그곳으로부터 패드가 노출되어 있다. 이 패드는 다층 배선층의 배선을 통해 상기 메모리 회로와 전기적으로 접속되어 있다. 또한, 칩(3A)에는 상기 칩(2A)에서 설명한 재배선층은 없다.
칩(3A)은 그 주면을 배선 기판(20)의 이면을 향한 상태에서 접착 시트(22)를 거쳐서 배선 기판(20)에 접착되어 있다. 배선 기판(20)은 다층 배선 구성의 프린트 배선 기판에 의해 형성되어 있다. 배선 기판(20)의 평면 중앙에는 그 주면과 이면 사이를 관통하는 개구부(20a)가 형성되어 있고, 그 개구부(20a)로부터는 상기 칩(3A)의 복수의 패드가 노출되어 있다. 칩(3A)의 패드는 본딩 와이어(이하, 와이어라 함)(BW)를 거쳐서 배선 기판(20)의 주면의 전극에 전기적으로 접속되어 있다. 이 배선 기판(20)의 주면의 전극은 배선 기판(20)의 배선을 통해 배선 기판(20)의 주면에 배치된 복수의 랜드(20b)(도13 참조)에 전기적으로 접속되어 있다. 이 복수의 랜드(20b)에는 범프 전극(제2 범프)(23)이 접합되어 전기적으로 접속되어 있다. 즉, 범프 전극(23)은 배선 기판(20)의 랜드(20b), 배선 및 전극을 통해 와이어(BW)에 접속되고, 이 와이어(BW)를 통해 칩(3A)의 패드 및 배선에 접속되고, 칩(3A)의 상기 메모리 회로에 전기적으로 접속되어 있다. 또한, 와이어(BW) 및 그것이 접속되는 패드 등은, 예를 들어 에폭시계 수지로 이루어지는 수지 밀봉부(24)에 의해 밀봉되어 있다. 또한, 칩(3A)의 측면 및 이면은, 예를 들어 에폭시계 수지로 이루어지는 수지 밀봉부(21)에 의해 밀봉되어 있다. 또한, 배선 기판(20)의 열팽창 계수는, 예를 들어 10 내지 20 ppm 정도이다.
이와 같은 반도체 부품(3)은, 도6, 도7 및 도11에 도시한 바와 같이 상기 범프 전극(23)을 거쳐서 인터포저 기판(1)의 주면 상에 실장되어 있다. 범프 전 극(23)은, 예를 들어 Sn-3Ag-0.5Cu와 같은 무연 땜납으로 이루어지고, 도12에 도시한 바와 같이 반도체 부품(3)의 주면에 복수개(예를 들어 60개) 나란히 배치되어 있다. 반도체 부품(3)의 짧은 방향에 있어서의 범프 전극(23)의 인접 피치(D32)는, 예를 들어 0.8 ㎜ 정도, 반도체 부품(3)의 짧은 방향의 단부로부터 단부까지의 범프 전극(23) 사이의 치수(D33)는, 예를 들어 0.8 × 8 ＝ 6.4 ㎜ 정도이다. 반도체 부품(3)의 긴 방향에 있어서의 범프 전극(23)의 인접 피치(D34)는, 예를 들어 1.0 ㎜ 정도이다. 각 범프 전극(23)의 직경(D35)(도13 참조)은 상기 반도체 부품(2)의 범프 전극(18)의 직경(D23)보다도 크고, 예를 들어 0.45 ㎜ 정도이다. 또한, 각 범프 전극(23)의 높이(D36)(도13 참조)는 상기 반도체 부품(2)의 범프 전극(18)의 높이(D24)보다도 크고, 예를 들어 0.36㎜ 정도이다. 배선 기판(20)의 랜드(20b)의 직경(D37)은, 예를 들어 0.4 ㎜ 정도이다. 반도체 부품(3)의 총 두께(D38)는 반도체 부품(2)의 총 두께보다도 두껍고, 예를 들어 최대 1.2 ㎜ 정도이다.
상기와 같이 반도체 부품(3)과 인터포저 기판(1)의 대향면 사이에는 범프 전극(23)이 개재되어 있으므로, 치수(D39)(도7 참조)의 갭이 형성되어 있다. 이 반도체 부품(3)과 인터포저 기판(1)의 대향면 사이의 갭의 치수(D39)는 상기 반도체 부품(2)과 인터포저 기판(1)의 대향면 사이의 갭의 치수(D27)보다도 크고, 예를 들어 280 ㎛ 정도이다. 그리고, 이 반도체 부품(3)과 인터포저 기판(1)의 대향면 사이에는 상기 언더 필(4b)이 충전되어 있다. 즉, 언더 필(4b)은 범프 전극(23), 반도체 부품(3)의 상기 배선 기판(20)의 주면의 솔더 레지스트(예를 들어 에폭시계 수지) 및 인터포저 기판(1)의 주면에 접촉한 상태에서 인접하는 범프 전극(23) 사이에 충전되어 있다.
이와 같은 언더 필(4b)은 상기 반도체 부품(2)과 인터포저 기판(1)의 대향면 사이에 충전된 언더 필(4a)과 마찬가지로, 예를 들어 에폭시계 수지와 같은 베이스 재료에 경화제(아민 등)나 필러가 첨가됨으로써 형성되어 있지만, 상기 언더 필(4a)과는 다른 것이 사용되고 있다. 언더 필(4b)의 필러의 양은, 예를 들어 60 중량 ％ 정도이다. 언더 필(4b)의 유리 전이 온도(Tg)는, 예를 들어 151 ℃, 영률(E1)은, 예를 들어 7.1 ㎬이다. 언더 필(4b)의 열팽창 계수(α)는 상기 언더 필(4a)의 열팽창 계수보다도 크고, 예를 들어 38 ppm 또는 102 ppm이다. 또한, 배선 기판(20)의 주면의 솔더 레지스트에 대한 언더 필(4b)의 접착 강도는 언더 필(4a)의 접착 강도보다도 높은 것이 사용되고 있다.
이와 같이, 본 실시 형태에서는 CSP 구성의 반도체 부품(3)과 인터포저 기판(1)의 대향면 사이에 상기 언더 필(4b)을 충전한 것에 의해 CSP 구성의 반도체 부품(3)의 범프 전극(23)에서의 응력 집중에 기인하는 손상이나 배선 단선 불량을 억제 또는 방지할 수 있다.
또한, 반도체 부품(3)과 인터포저 기판(1)의 대향면 사이에 반도체 부품(3)과는 패키지 구성이 다른 상기 반도체 부품(2)과 인터포저 기판(1)의 대향면 사이에 충전한 언더 필(4a)을 충전한 경우, 예를 들어 반도체 장치를 범프 전극(5)을 거쳐서 머더 보드에 실장하기 위한 열처리에 기인하여 반도체 부품(3)과 인터포저 기판(1)의 대향면 사이의 언더 필(4a)이 박리되어 땜납 플래시가 생기는 경우가 있 다. 특히 범프 전극(5)의 재료로서 무연 땜납을 사용하고 있는 경우에는 범프 전극(5)의 용융 온도가 높아지기 때문에, 상기 땜납 플래시의 문제가 현저해진다. 이에 대해, 본 실시 형태에서는 CSP 구성의 반도체 부품(3)과 인터포저 기판(1)의 대향면 사이에 상기 언더 필(4a)보다도 열팽창 계수가 높고, 배선 기판(20)의 주면의 솔더 레지스트에 대한 접착력이 높은 등, 상기 언더 필(4a)과는 다른 특성을 갖는 언더 필(4b)을 충전한 것에 의해, 상기 땜납 플래시에 기인하는 인접 범프 전극(23) 사이의 단락 불량을 억제 또는 방지할 수 있다. 즉, CSP 구성의 반도체 부품(3)의 범프 전극(23)에서의 신뢰성을 향상시킬 수 있다. 따라서, 본 실시 형태에 따르면, 동일한 인터포저 기판(1)의 동일 면 상에 높이가 다른 범프 전극(18, 23)을 거쳐서 실장된 다른 패키지 구성의 반도체 부품(2, 3)을 갖는 반도체 장치의 신뢰성을 향상시킬 수 있다.
다음에, 본 실시 형태의 반도체 장치의 조립 방법의 일예를 도14 내지 도19에 의해 설명한다.
도14 내지 도16은 본 실시 형태의 반도체 장치의 조립 공정 중의 측면도, 도17은 본 실시 형태의 반도체 장치의 조립 공정의 선별 공정 시의 설명도, 도18은 도17의 선별 공정 시의 반도체 장치의 주면의 전체 평면도이다.
우선, 도14에 도시한 바와 같이, 인터포저 기판(1)의 주면 상에 반도체 부품(2, 3)을 실장한다. 이 공정에서는 반도체 부품(2, 3)의 범프 전극(18, 23)과 인터포저 기판(1)의 랜드를 위치 맞춤하여 반도체 부품(2, 3)을 인터포저 기판(1)의 주면 상에 적재한 후, 열처리를 실시함으로써 범프 전극(18, 23)을 용융하여 인 터포저 기판(1)의 주면의 랜드에 접합한다.
계속해서, 인터포저 기판(1)의 이면의 랜드에 땜납 볼을 적재한 후, 열처리를 실시함으로써 땜납 볼을 용융하여 인터포저 기판(1)의 이면의 랜드에 접합한다. 이에 의해, 도15에 도시한 바와 같이 인터포저 기판(1)의 이면에 복수의 범프 전극(5)을 형성한다.
계속해서, 세정 처리 등을 실시한 후, 도16에 도시한 바와 같이 반도체 부품(2, 3)과 인터포저 기판(1)의 각각의 대향면 사이에 언더 필(4a, 4b)을 충전한다. 언더 필(4a, 4b)의 주입 시에는 인터포저 기판(1)을 핫플레이트에 의해, 예를 들어 120 ℃ 정도의 온도로 가열한다. 이에 의해, 언더 필(4a, 4b)의 유동성을 향상시킬 수 있다. 그 후, 원하는 온도에서 열처리(베이크 처리)함으로써 언더 필(4a, 4b)을 경화시킨다.
계속해서, 인터포저 기판(1) 또는 반도체 부품(2, 3)에 레이저 등을 이용하여 마크 등을 붙인 후, 반도체 장치의 선별 공정으로 이행한다. 선별 공정에서는, 도17의 상단에 도시한 바와 같이, 선별 시험 장치의 소켓(28a)의 덮개(28b)를 개방하여 반도체 장치를 소켓(28a)에 장착하고, 반도체 장치의 범프 전극(5)을 소켓(28a)의 소켓 전극에 전기적으로 접속한다.
계속해서, 도17의 하단에 도시한 바와 같이, 소켓(28a)의 덮개(28b)를 확실하게 폐쇄한다. 이때, 도17의 상단 및 도18에 도시한 바와 같이, 덮개(28b)가 반도체 장치의 반도체 부품(3)의 상면(이면)에 닿아 반도체 부품(3)을 압박하게 되지만, 반도체 부품(3)과 인터포저 기판(1)의 대향면 사이에 언더 필(4b)이 충전되어 있음으로써 범프 전극(23)이나 이것에 대향하는 배선 부분을 기계적인 힘으로부터 보호할 수 있다. 또한, 도18에는 덮개(28b)가 접하는 부분에 해칭을 붙였다. 또한, 도17은 도18의 Y2-Y2선에 상당하는 부분의 단면을 도시하고 있다.
계속해서, 반도체 장치를 소켓(28a)에 장착한 상태에서, 예를 들어 125 ℃ 정도의 고온 하에 있어서 반도체 장치에 대해 번인(burn-in) 테스트를 행하여 반도체 장치의 불량을 판정한다. 그런데, CSP 구성의 반도체 부품(3)은 그 단일체로 먼저 선별 공정을 행하는 경우가 있으므로, 그 경우에는 인터포저 기판(1)의 주면에 WPP 구성의 반도체 부품(2)만을 실장한 상태에서 상기한 선별 시험을 행할 수도 있다. 그러나, 그 경우, 인터포저 기판(1)의 주면에 있어서, CSP 구성의 반도체 부품(3)의 범프 전극(23)이 접합되는 랜드가 노출된 상태가 되므로 번인 테스트 시에 랜드의 표면이 산화되고, 반도체 부품(3)을 인터포저 기판(1)의 주면 상에 실장할 때에 범프 전극(23)을 잘 접합할 수 없게 되는 경우가 있다. 이에 대해, 본 실시 형태에서는 인터포저 기판(1)의 주면 상에 반도체 부품(2, 3)을 실장한 후에 상기 선별 시험을 행하므로, 상기와 같은 문제점이 생기는 것을 회피할 수 있다. 따라서, 반도체 장치의 수율이나 신뢰성을 향상시킬 수 있다. 이와 같이 하여 도1 등에 도시한 반도체 장치를 조립한다.
다음에, 도19는 반도체 장치의 실장 후의 일예의 단면도이다. 본 실시 형태의 반도체 장치는 범프 전극(5)을 거쳐서 머더 보드(30)의 주면 상에 실장되어 있다. 반도체 장치의 실장 시의 처리 온도는, 예를 들어 260 ℃ 정도, 처리 시간은, 예를 들어 20초 정도이다. 이때, 본 실시 형태에서는 CSP 구성의 반도체 부품(3) 과 인터포저 기판(1)의 대향면 사이에 상기 언더 필(4b)을 충전한 것에 의해 상기 땜납 플래시를 억제 또는 방지할 수 있으므로, 땜납 플래시에 기인하는 인접 범프 전극(23) 사이의 단락 불량을 억제 또는 방지할 수 있다.
이 반도체 장치의 반도체 부품(2, 3)의 상면 상에는 방열 시트(방열체)(31)를 거쳐서 하우징(32)이 설치되어 있다. 방열 시트(31)는 반도체 부품(2)의 칩(2A)의 이면에 접하고 있는 동시에, 반도체 부품(3)의 밀봉 수지부(21)의 상면에 접하고 있다. 반도체 장치의 동작 시에 반도체 부품(2, 3)에서 생긴 열은 방열 시트(31)를 거쳐서 하우징(32)으로 방산되도록 되어 있다. 여기서, 반도체 부품(3)은 그 상면 높이가 반도체 부품(2)의 상면 높이보다도 높기 때문에, 방열 시트(31)로부터 강하게 압박되지만, 본 실시 형태에서는 CSP 구성의 반도체 부품(3)과 인터포저 기판(1)의 대향면 사이에 상기 언더 필(4b)을 충전한 것에 의해 범프 전극(23)이나 이것에 대향하는 배선 부분을 기계적인 힘으로부터 보호할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태를 기초로 구체적으로 설명하였지만, 본 발명은 상기 실시 형태로 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
본 발명은 반도체 장치의 제조업에 적용할 수 있다.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻을 수 있는 효과를 간단하게 설명하면 이하와 같다.
즉, 기판의 제1 면에 높이가 다른 범프 전극을 거쳐서 실장된 패키지 구성이 다른 반도체 부품을 갖는 반도체 장치에 있어서, 기판과 각각의 반도체 부품과의 사이에 다른 언더 필을 개재시킨 것에 의해 그 반도체 장치의 신뢰성을 향상시킬 수 있다.

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  10. (a) 인터포저 기판을 준비하는 공정과,
    (b) 제1 및 제2 반도체 부품을 복수의 제1 및 제2 범프를 통해 상기 인터포저 기판에, 각각 실장하는 공정과,
    (c) 상기 제1 및 제2 반도체 부품과 상기 인터포저 기판 사이에 제1 및 제2 언더 필을, 각각 충전하는 공정과,
    (d) 상기 (c) 공정 후, 열에 의해 상기 제1 및 제2 언더 필을 경화하는 공정을 포함하고,
    여기서,
    상기 제2 반도체 부품의 열팽창 계수는, 상기 제1 반도체 부품의 열팽창 계수보다도 크고,
    상기 제2 언더 필의 열팽창 계수는, 상기 제1 언더 필의 열팽창 계수보다도 큰 것을 특징으로 하는, 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 제1 반도체 부품은, 표면 및 상기 표면과는 반대측의 이면을 갖는 제1 반도체 칩을 구비하고 있고,
    상기 제1 반도체 칩은, 실리콘으로 이루어지고,
    상기 복수의 제1 범프는, 상기 제1 반도체 칩의 상기 표면 상에 형성되어 있고,
    상기 제2 반도체 부품은, 상면 및 상기 상면과는 반대측의 하면을 갖는 배선 기판과, 상기 배선 기판의 상기 상면에 탑재된 제2 반도체 칩을 구비하고 있고,
    상기 제2 반도체 칩은, 실리콘으로 이루어지고,
    상기 복수의 제2 범프는, 상기 배선 기판의 상기 하면에 형성되어 있는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  12. 제10항에 있어서, 상기 인터포저는, 상기 (c) 공정 전에 데워지는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  13. 제10항에 있어서, 상기 복수의 제2 범프 중 서로 인접하는 제2 범프의 피치는, 상기 복수의 제1 범프 중 서로 인접하는 제1 범프의 피치보다도 큰 것을 특징으로 하는, 반도체 장치의 제조 방법.
  14. 제10항에 있어서, 상기 복수의 제2 범프의 각각의 직경은, 상기 복수의 제1 범프의 각각의 직경보다도 큰 것을 특징으로 하는, 반도체 장치의 제조 방법.
  15. 인터포저 기판과,
    제1 열팽창 계수를 구비한 제1 반도체 칩을 갖고, 또한 상기 인터포저 기판에, 복수의 제1 범프를 통해 실장된 제1 반도체 부품과,
    상기 제1 열팽창 계수보다도 높은 제2 열팽창 계수를 구비한 배선 기판, 상기 배선 기판에 탑재된 제2 반도체 칩 및 상기 제2 반도체 칩을 밀봉하는 수지 밀봉부를 갖고, 또한 상기 인터포저 기판에, 복수의 제2 범프를 통해 실장된 제2 반도체 부품과,
    제3 열팽창 계수를 구비하고, 또한 상기 인터포저 기판과 상기 제1 반도체 부품 사이에 개재된 제1 언더 필과,
    상기 제3 열팽창 계수보다도 높은 제4 열팽창 계수를 구비하고, 또한 상기 인터포저 기판과 상기 제2 반도체 부품 사이에 개재된 제2 언더 필을 포함하고,
    상기 제1 반도체 부품은, 상기 배선 기판을 갖고 있지 않은 것을 특징으로 하는, 반도체 장치.
  16. 제15항에 있어서, 상기 복수의 제2 범프의 피치의 쪽이, 상기 복수의 제1 범프의 피치보다도 큰 것을 특징으로 하는, 반도체 장치.
  17. 제16항에 있어서, 상기 복수의 제2 범프의 높이는, 상기 복수의 제1 범프의 높이보다도 높은 것을 특징으로 하는, 반도체 장치.
  18. 제15항에 있어서, 상기 제1 반도체 칩에는 로직 회로가 형성되어 있고, 상기 제2 반도체 칩에는 메모리 회로가 형성되어 있고,
    동작시에 있어서의 상기 제2 반도체 칩의 발열량은, 동작시에 있어서의 상기 제1 반도체 칩의 발열량보다도 높은 것을 특징으로 하는, 반도체 장치.
  19. 제15항에 있어서, 상기 인터포저 기판은, 두께 방향을 따라 서로 반대측으로 되는 제1 면 및 제2 면을 갖고,
    상기 제1 반도체 부품은, 상기 인터포저 기판의 상기 제1 면 상에 실장되고,
    상기 제2 반도체 부품은, 상기 인터포저 기판의 상기 제1 면 상에 있어서 상기 제1 반도체 부품의 이웃에 실장되고,
    상기 제2 반도체 부품의 실장 높이는, 상기 제1 반도체 부품의 실장 높이보다도 높고,
    상기 인터포저 기판의 상기 제2 면에는, 복수의 제3 범프가 접합되어 있는 것을 특징으로 하는, 반도체 장치.
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