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KR101138101B1 - 불휘발성 메모리 소자의 프로그램 방법 - Google Patents

불휘발성 메모리 소자의 프로그램 방법 Download PDF

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KR101138101B1
KR101138101B1 KR1020100049548A KR20100049548A KR101138101B1 KR 101138101 B1 KR101138101 B1 KR 101138101B1 KR 1020100049548 A KR1020100049548 A KR 1020100049548A KR 20100049548 A KR20100049548 A KR 20100049548A KR 101138101 B1 KR101138101 B1 KR 101138101B1
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김용욱
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에스케이하이닉스 주식회사
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Abstract

본 발명은, 선택된 셀 블록에 포함된 모든 메모리 셀들의 문턱전압이 양전압이 되도록 상기 모든 메모리 셀들을 이니셜 프로그램하는 단계; 상기 이니셜 프로그램을 실시한 후, 상기 선택된 셀 블록 내의 페이지들 중, 선택된 페이지의 메모리 셀들을 소거하는 단계; 상기 선택된 셀 블록 내에서 소거되지 않은 페이지들의 메모리 셀들은 상기 양전압 레벨의 문턱전압을 유지시키는 단계; 및 상기 선택된 페이지의 소거된 메모리 셀들을 프로그램하는 단계를 포함하는 반도체 소자의 프로그램 방법으로 이루어진다.

Description

불휘발성 메모리 소자의 프로그램 방법{Program method of a non-volatile memory device}
본 발명은 불휘발성 메모리 소자의 프로그램 방법에 관한 것으로, 특히 프로그램 동작 시 메모리 셀들 간의 간섭을 감소시키기 위한 불휘발성 메모리 소자의 프로그램 방법에 관한 것이다.
불휘발성 메모리 소자에는 데이터가 저장되는 메모리 셀 어레이(memory cell array)가 구비되며, 메모리 셀 어레이에는 다수의 블록(block)들이 포함된다. 각각의 블록에는 다수개의 워드라인들과 연결된 다수의 메모리 셀들이 포함된다. 동일한 워드라인과 연결된 메모리 셀들의 그룹을 하나의 페이지(page)라고 한다. 메모리 셀 어레이에는 다수의 페이지들이 포함된다.
불휘발성 메모리 소자의 프로그램 동작을 설명하면 다음과 같다.
도 1은 종래 기술에 따른 불휘발성 메모리 소자의 프로그램 방법을 설명하기 위한 순서도이다.
불휘발성 메모리 소자의 프로그램 동작이 시작되면, 우선적으로 선택된 블록에 포함된 모든 메모리 셀들을 소거하기 위한 소거 동작이 수행된다(단계 12). 구체적으로, 블록 내에 포함된 모든 메모리 셀들의 문턱전압이 0V보다 낮아지도록 소거 동작을 수행한다. 소거 동작이 완료되면 프로그램 동작을 수행한다. 프로그램 동작은 페이지(page) 단위로 수행할 수 있다. 예를 들어, 선택된 블록 내에 제1 내지 제32 페이지가 포함된 경우, 일반적으로는 제1 페이지부터 제32 페이지까지 순차적으로 프로그램 동작을 수행한다. 즉, 제1 페이지의 프로그램 동작을 수행한 후(단계 14), 프로그램된 페이지가 마지막 페이지인지를 판단한다(단계 16). 판단 결과, 프로그램된 페이지가 마지막 페이지가 아닌 경우에는 다음 페이지(단계 18)의 프로그램 동작을 수행하는 방식으로 프로그램 동작을 수행할 수 있다.
최근에는 반도체 메모리 장치의 집적도를 더욱 향상시키기 위해, 한 개의 메모리 셀을 다양한 레벨로 프로그램할 수 있게 되었다. 이러한 메모리 셀을 멀티 레벨 셀(Multi Level Cell; MLC)이라 한다. 멀티 레벨 셀(MLC)의 프로그램 동작 역시, 프로그램 동작이 시작되면, 우선적으로, 선택된 블록에 포함된 모든 메모리 셀들을 소거한다.
블록에 포함된 모든 메모리 셀들을 소거하기 위해서는, 선택된 블록에 포함된 모든 워드라인들에 0V를 인가하고, 선택된 블록이 포함된 웰(well)에 소거 전압을 인가하여 소거 동작을 수행한다. 이에 따라, 선택된 블록 내에 포함된 모든 메모리 셀들의 문턱전압이 0V 또는 그 이하로(예컨대, -3V 이하) 낮아지도록 소거 동작을 수행할 수 있다.
한편, 프로그램 동작 중에는 선택된 메모리 셀의 주변에 소거된 셀들 또는 프로그램된 셀들이 존재할 수 있다. 선택된 메모리 셀의 주변에 존재하는 셀들의 문턱전압에 차이가 클수록, 전위차로 인해 간섭(interference)이 많이 발생할 수 있다. 이러한 간섭은 메모리 장치의 집적도가 증가할수록 셀들 간의 간격이 가까워 지기 때문에 더욱 커지게 된다. 특히, 최근과 같이 메모리 장치가 고집적화되면서 간섭으로 인한 신뢰도가 점차 저하되고 있다.
본 발명이 해결하고자 하는 과제는, 선택된 셀 블록 내에 포함된 모든 메모리 셀들의 문턱전압이 양전압을 갖도록 한 후, 페이지 단위로 소거 동작 및 프로그램 동작을 수행함으로써 인접한 메모리 셀들 간의 간섭을 억제하도록 한다.
본 발명의 일 실시 예에 따른 불휘발성 메모리 소자의 프로그램 방법은, 선택된 셀 블록에 포함된 모든 메모리 셀들의 문턱전압이 양전압이 되도록 상기 모든 메모리 셀들을 이니셜 프로그램하는 단계; 상기 이니셜 프로그램을 실시한 후, 상기 선택된 셀 블록 내의 페이지들 중, 선택된 페이지의 메모리 셀들을 소거하는 단계; 상기 선택된 셀 블록 내에서 소거되지 않은 페이지들의 메모리 셀들은 상기 양전압의 문턱전압을 유지시키는 단계; 및 상기 선택된 페이지의 소거된 메모리 셀들을 프로그램하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 소자의 프로그램 방법은, 선택된 셀 블록에 포함된 모든 메모리 셀들의 문턱전압이 양전압이 되도록 상기 모든 메모리 셀들을 이니셜 프로그램하는 단계; 상기 이니셜 프로그램을 실시한 후, 상기 선택된 셀 블록에 포함된 페이지들 중, 선택된 페이지의 메모리 셀들을 소거하는 단계; 상기 선택된 페이지에 포함된 소거된 메모리 셀들의 하위비트 프로그램 동작을 수행하는 단계; 및 상기 선택된 페이지에 포함된 메모리 셀들의 상위비트 프로그램 동작을 수행하는 단계를 포함한다.
상기 이니셜 프로그램하는 단계는 ISPP(incremental step pulse program) 방식으로 수행한다.
상기 이니셜 프로그램하는 단계는, 상기 모든 메모리 셀들과 연결된 모든 워드라인들에 이니셜 프로그램 전압을 인가하는 단계; 및 상기 모든 메모리 셀들의 문턱전압이 기준전압에 도달했는지는 판단하기 위한 검증동작을 수행하는 단계를 포함한다.
모든 워드라인들에 이니셜 프로그램 전압을 인가하기 이전에, 상기 선택된 셀 블록과 연결된 모든 비트라인들을 접지시킨다.
상기 이니셜 프로그램 전압은 18V 내지 22V의 전압 레벨을 갖는다.
상기 검증동작 시, 기준전압은 '0V'이상의 양전압으로 설정하거나, 또는 가장 낮은 프로그램 상태의 검증 기준전압과 동일하게 설정한다.
하나의 페이지 버퍼에 하나의 비트라인이 연결된 경우, 상기 선택된 페이지의 메모리 셀들을 소거한 후, 선택된 비트라인들에는 접지전압을 인가하고 비선택된 비트라인들에는 프로그램 금지전압을 인가하여 상기 소거된 페이지의 메모리 셀들을 프로그램한다.
하나의 페이지 버퍼에 제1 및 제2 비트라인들이 연결된 경우, 상기 선택된 페이지의 메모리 셀들을 소거한 후, 상기 제1 비트라인에 연결된 메모리 셀들을 프로그램한 후에 상기 제2 비트라인에 연결된 메모리 셀들을 프로그램한다.
하나의 페이지 버퍼에 하나의 비트라인이 연결된 경우, 상기 선택된 페이지의 메모리 셀들을 소거한 후, 선택된 비트라인들에는 접지전압을 인가하고 비선택된 비트라인들에는 프로그램 금지전압을 인가하여 상기 하위비트 및 상기 상위비트 프로그램 동작을 수행한다.
하나의 페이지 버퍼에 제1 및 제2 비트라인들이 연결된 경우, 상기 선택된 페이지의 메모리 셀들을 소거한 후, 상기 제1 비트라인에 연결된 메모리 셀들의 상기 하위비트 및 상기 상위비트 프로그램 동작을 수행한 후에 상기 제2 비트라인에 연결된 메모리 셀들의 상기 하위비트 및 상기 상위비트 프로그램 동작을 수행한다.
상기 소거된 페이지의 메모리 셀들을 프로그램한 후, 상기 선택된 페이지가 마지막 페이지가 아닌 경우, 다음 페이지를 선택하여 상기 소거 및 프로그램을 수행하고, 상기 선택된 페이지가 마지막 페이지인 경우, 상기 선택된 셀 블록의 프로그램을 종료한다.
상기 선택된 페이지의 메모리 셀들을 소거하는 동작은, 상기 하위비트 프로그램 동작을 수행하기 이전에만 수행한다.
상기 이니셜 프로그램을 수행하기 이전에, 상기 선택된 셀 블록에 포함된 모든 메모리 셀들의 문턱전압은 이전 동작시의 레벨을 유지시킨다.
상술한 본 발명에 따라, 프로그램 동작 시 선택된 셀의 주변에 존재하는 셀들 간의 문턱전압 차이를 감소시킴으로써, 문턱전압 차이로 인한 인접한 셀들 간의 간섭을 감소시킬 수 있고, 이로 인해, 프로그램 동작의 신뢰도를 향상시킬 수 있다.
도 1은 종래 기술에 따른 불휘발성 메모리 소자의 프로그램 방법을 설명하기 위한 순서도이다.
도 2는 본 발명의 일 실시 예에 따른 불휘발성 메모리 소자의 메모리 셀 어레이를 설명하기 위한 회로도이다.
도 3은 본 발명의 일 실시 예에 따른 불휘발성 메모리 소자의 프로그램 방법을 설명하기 위한 순서도이다.
도 4는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 소자의 메모리 셀 어레이를 설명하기 위한 회로도이다.
도 5는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 소자의 프로그램 방법을 설명하기 위한 순서도이다.
도 6은 본 발명에 따른 프로그램 동작 시, 메모리 셀들의 문턱전압 변화를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 일 실시 예에 따른 불휘발성 메모리 소자의 메모리 셀 어레이를 설명하기 위한 회로도이다.
불휘발성 메모리 소자는 메모리 셀 어레이(100), 플래그 셀 어레이(120), 페이지 버퍼부(130) 및 X 디코더(150)를 포함한다.
메모리 셀 어레이(100)는 다수의 스트링들(string; ST)을 포함한다. 스트링(ST)은 서로 직렬로 연결된 드레인 셀렉트 트랜지스터(DST), 다수의 메모리 셀들(N0~Nn) 및 소스 셀렉트 트랜지스터(SST)로 이루어진다. 서로 다른 스트링에 포함된 드레인 셀렉트 트랜지스터(DST)들의 게이트가 서로 연결되어 드레인 셀렉트 라인(DSL)을 이루고, 소스 셀렉트 트랜지스터(SST)들의 게이트가 서로 연결되어 소스 셀렉트 라인(SSL)을 이룬다. 서로 다른 스트링에 연결된 메모리 셀들(N0~Nn)의 게이트가 서로 연결되어 다수의 워드라인들(WL0~WLn)을 이룬다. 각각의 스트링에 포함된 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 비트라인(bit line; BL)과 각각 연결되고, 소스 셀렉트 트랜지스터(SST)의 소스(source)는 공통 소스 라인(CSL)과 연결된다. 상기 메모리 셀들(N0~Nn) 중, 동일한 워드라인과 연결된 메모리 셀들의 그룹을 페이지(page)라 하며, 따라서 페이지의 수와 워드라인의 개수는 동일하다.
플래그 셀 어레이(120)는 상기 페이지들의 소거 상태의 데이터가 저장되는 다수의 플래그 셀들(F0~Fn)을 포함하며, 메모리 셀 어레이와 유사한 구조를 갖는다. 구체적으로, 플래그 셀 어레이(120)는 드레인 셀렉트 트랜지스터(DST)과 소스 셀렉트 트랜지스터(SST) 사이에 직렬로 연결된 플래그 셀들(F0~Fn)로 이루어진 스트링들을 포함한다. 각각의 플래그 셀들(N0~Nn)은 플래시 메모리 셀로 구현될 수 있다. 플래그 셀 어레이(120)에 포함된 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)도 비트라인(BL)을 통해 페이지 버퍼(130)와 연결되고, 소스 셀렉트 트랜지스터(SST)의 소스(source)도 공통 소스 라인(CSL)과 연결된다.
페이지 버퍼부(130)는 다수의 페이지 버퍼들을 포함하며, 하나의 페이지 버퍼와 하나의 비트라인(BL)이 서로 연결된다. 페이지 버퍼부(130)는 입출력 단자(IO)를 통해 입력된 데이터에 따라 비트라인(BL)에 전압을 인가하거나, 메모리 셀들(N0~Nn) 또는 플래그 셀들(F0~Fn)에 저장된 데이터를 독출할 수 있다.
X 디코더(150)는 프로그램 동작 시, 입력된 어드레스(ADD)에 따라 워드라인들(WL0~WLn), 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SLL) 각각에 동작에 필요한 전압을 발생한다.
도 3은 본 발명의 일 실시 예에 따른 불휘발성 메모리 소자의 프로그램 방법을 설명하기 위한 순서도이다.
선택된 메모리 셀 블록의 프로그램 동작이 시작되면, 선택된 셀 블록에 포함된 모든 메모리 셀들의 문턱전압이 양전압을 갖도록 이니셜 프로그램(initial program) 동작을 수행한다(단계 302). N번째 페이지의 소거 동작을 수행한 후에(단계 304) N번째 페이지의 프로그램 동작을 수행한다(단계 306). N번째 페이지가 선택된 셀 블록의 마지막 페이지인가를 판단하여(단계 308) 마지막 페이지이면 프로그램 동작을 종료하고, 아니면 다음 페이지를 선택하여(단계 310) 해당 페이지의 소거 및 프로그램 동작을 순차적으로 진행한다.
프로그램 방법을 더욱 구체적으로 설명하기 위하여 도 2, 도 3 및 도 6을 참조하여 설명하도록 한다.
도 6은 본 발명에 따른 프로그램 동작 시, 메모리 셀들의 문턱전압 변화를 설명하기 위한 도면이다.
프로그램 동작이 시작되면, 선택된 셀 블록 내의 모든 메모리 셀들의 이니셜 프로그램 동작을 수행한다. 구체적으로, 프로그램 동작이 시작되어도 선택된 셀 블록의 소거 동작을 수행하지 않으므로, 메모리 셀들은 이전 상태(도 6의 400)의 문턱전압을 유지하고 있다. 따라서, 이니셜 프로그램 동작을 수행하여 선택된 셀 블록 내의 모든 메모리 셀들의 문턱전압이 양전압을 갖도록 한다. 이니셜 프로그램 동작은 ISPP(incremental step pulse program) 방식으로 수행할 수 있다. 이니셜 프로그램 동작을 수행하기 위하여, 드레인 및 소스 셀렉트 트랜지스터(DST 및 SST)는 턴 오프(turn off) 시킨 상태에서 모든 비트라인들(BL)을 접지시킨다. 이때, 공통 소스 라인(CSL)에는 접지전압을 인가하는 것이 바람직하다. 모든 워드라인들(WL0~WLn)에 이니셜 프로그램 전압을 인가하고, 드레인 셀렉트 트랜지스터(DST)를 턴 온(turn on) 시킨다. 이니셜 프로그램 전압은 일반적으로 사용하는 프로그램 전압 이하의 레벨을 가질 수 있으며, 바람직하게는, 18V 내지 22V의 전압 레벨을 갖는다.
이니셜 프로그램 전압을 모든 워드라인들(WL0~WLn)에 인가하여 메모리 셀들의 문턱전압을 상승시킨 후, 선택된 셀 블록 내의 모든 메모리 셀들(N0~Nn)의 검증동작을 수행한다. 검증동작 시, 기준전압은 '0V' 이상의 양전압으로 설정하거나, 제1 기준전압(PV1)과 동일한 레벨로 설정할 수 있다. 이때, 제1 기준전압(PV1)이란, 한 개의 메모리 셀을 다양한 레벨로 프로그램할 수 있는 멀티 레벨 셀(multi level cell; MLC)에서, 하나의 셀이 가질 수 있는 가장 낮은 프로그램 상태의 검증 기준전압를 의미한다.
만약, '0V'를 기준전압으로 설정하여(도 6의 400a) 이니셜 프로그램 동작을 수행할 경우, 메모리 셀들의 문턱전압 분포는 '0V'부터 문턱전압(도 6의 400)의 가장 높은 레벨 까지가 된다. 즉, 이니셜 프로그램 동작을 수행하기 이전 상태가 소거 상태였던 메모리 셀들은 이니셜 프로그램 전압으로 인해 문턱전압이 상승하지만, 이전 상태가 가장 높은 프로그램 상태였던 메모리 셀들의 문턱전압은 워드라인으로 이니셜 프로그램 전압이 인가되더라도 더이상 레벨이 상승하지 않으므로 이전의 문턱전압을 유지할 수 있다. 제1 기준전압(PV1)에 따라 이니셜 프로그램 동작을 수행하는 경우(도 6의 400b)에도 문턱전압 레벨은 제1 기준전압부터 문턱전압(도 6의 400)의 가장 높은 레벨 까지가 된다.
선택된 셀 블록 내의 모든 메모리 셀들이 이니셜(initial) 상태가 되면(도 6의 400a 또는 400b), 즉 메모리 셀들의 문턱전압이 모두 양전압이 되면 선택된 페이지의 소거 동작을 수행한다(도 3의 단계 304, 도 6의 (b)). 이때, 페이지(page)란, 동일한 워드라인과 연결된 메모리 셀들의 그룹을 의미한다. 선택된 페이지의 소거 동작을 수행하기 위해서는, 선택된 셀 블록이 포함된 웰(well)에는 소거 전압을 인가하고, 선택된 워드라인은 접지시키거나 플로팅(floating) 시킨다. 이때, 선택된 워드라인을 제외한 나머지 워드라인들에는 소거 금지 전압을 인가한다. 예를 들어, 소거 전압 및 소거 금지 전압은 20V 내지 25V의 레벨이 될 수 있다. 페이지 소거 동작은 ISPE(incremental step pulse erase) 방식으로 수행할 수 있다. 선택된 페이지의 소거 동작이 수행되면, 선택된 페이지에 포함된 메모리 셀들의 문턱전압은 소거 상태(도 6의 402a)가 되고, 나머지 비선택된 페이지에 포함된 메모리 셀들의 문턱전압은 이니셜 상태(도 6의 400a 또는 400b)를 유지하게 된다. 또한, 선택된 페이지의 소거 동작이 완료되면 선택된 페이지의 워드라인과 연결된 플래그 셀(F0~Fn 중 어느 하나)에 해당 페이지의 소거 완료 여부를 판단할 수 있는 데이터를 저장하여, 페이지의 소거 여부를 판단할 때 저장된 데이터를 이용한다.
선택된 페이지의 소거 동작이 완료되면(도 6의 (b)), 선택된 페이지의 하위비트 프로그램 동작을 수행한다(도 6의 (c)). 하위비트 프로그램 동작시, 선택되지 않은 메모리 셀들은 소거 상태(도 6의 404a)를 유지하고, 선택된 셀들은 프로그램되므로 문턱전압이 상승한다(도 6의 404b). 하위비트 프로그램 동작에서도 선택된 워드라인에 프로그램 전압을 인가한 이후에는 하위비트 프로그램의 검증동작을 수행한다. 하위비트 프로그램의 검증동작 결과, 하위비트 프로그램된 모든 메모리 셀들의 문턱전압이 하위비트 프로그램의 기준전압에 도달하면(도 6의 (c)), 선택된 페이지의 상위비트 프로그램 동작을 수행한다(도 6의 (d)). 상위비트 프로그램 동작을 수행하면, 하위비트 프로그램 동작시 소거 상태를 유지한 셀들의 일부는 소거 상태(406a)를 유지하고, 일부는 제1 프로그램 상태(도 6의 406b)로 프로그램된다. 또한, 하위비트 프로그램된 메모리 셀들의 일부는 제2 프로그램 상태(406c)로 프로그램되고, 일부는 제3 프로그램 상태(도 6의 406d)로 프로그램된다. 상위비트 프로그램 동작에서도 상위비트 프로그램의 검증동작을 수행한다.
상위비트 프로그램의 검증동작 결과, 선택된 메모리 셀들의 문턱전압이 상위비트 프로그램의 기준전압에 도달하면, 다음 페이지의 소거동작, 하위비트 프로그램 동작 및 상위비트 프로그램 동작을 수행한다. 이와 같은 방식으로, 선택된 셀 블록 내의 모든 페이지들의 소거동작, 하위비트 프로그램 동작 및 상위비트 프로그램 동작을 수행한다.
도 4는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 소자의 메모리 셀 어레이를 설명하기 위한 회로도이다.
불휘발성 메모리 소자는 메모리 셀 어레이(100), 플래그 셀 어레이(120), 페이지 버퍼부(140) 및 X 디코더(150)를 포함한다.
메모리 셀 어레이(100)는 다수의 스트링들(string; ST)을 포함한다. 스트링(ST)은 서로 직렬로 연결된 드레인 셀렉트 트랜지스터(DST), 다수의 메모리 셀들(N0~Nn) 및 소스 셀렉트 트랜지스터(SST)로 이루어진다. 서로 다른 스트링에 포함된 드레인 셀렉트 트랜지스터(DST)들의 게이트가 서로 연결되어 드레인 셀렉트 라인(DSL)을 이루고, 소스 셀렉트 트랜지스터(SST)들의 게이트가 서로 연결되어 소스 셀렉트 라인(SSL)을 이룬다. 서로 다른 스트링에 연결된 메모리 셀들(N0~Nn)의 게이트가 서로 연결되어 다수의 워드라인들(WL0~WLn)을 이룬다. 각각의 스트링에 포함된 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 비트라인(bit line; BLe 또는 BLo)과 각각 연결되고, 소스 셀렉트 트랜지스터(SST)의 소스(source)는 공통 소스 라인(CSL)과 연결된다. 상기 메모리 셀들(N0~Nn) 중, 동일한 워드라인과 연결된 메모리 셀들의 그룹을 페이지(page)라 하며, 따라서 페이지의 수와 워드라인의 개수는 동일하다.
플래그 셀 어레이(120)는 상기 페이지들의 소거 상태의 데이터가 저장되는 다수의 플래그 셀들(F0~Fn)을 포함하며, 메모리 셀 어레이와 유사한 구조를 갖는다. 구체적으로, 플래그 셀 어레이(120)는 드레인 셀렉트 트랜지스터(DST)와 소스 셀렉트 트랜지스터(SST) 사이에 직렬로 연결된 플래그 셀들(F0~Fn)로 이루어진 스트링들을 포함한다. 각각의 플래그 셀들(N0~Nn)은 플래시 메모리 셀로 구현될 수 있다. 플래그 셀 어레이(120)에 포함된 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)도 비트라인(BL)을 통해 페이지 버퍼(130)와 연결되고, 소스 셀렉트 트랜지스터(SST)의 소스(source)도 공통 소스 라인(CSL)과 연결된다.
페이지 버퍼부(140)는 다수의 페이지 버퍼들을 포함하며, 하나의 페이지 버퍼와 두 개의 비트라인들(BLe 및 BLo)이 서로 연결된다. 각각의 비트라인들(BLe 및 BLo)은 제1 비트라인 및 제2 비트라인으로 구분할 수 있으며, 설명의 편의상 제1 비트라인을 이븐(even) 비트라인, 제2 비트라인을 오드(odd) 비트라인이라 부르도록 한다. 페이지 버퍼부(130)는 입출력 단자(IO)를 통해 입력된 데이터에 따라 비트라인들(BLe 및 BLo)에 전압을 인가하거나, 메모리 셀들(N0~Nn) 또는 플래그 셀들(F0~Fn)에 저장된 데이터를 독출할 수 있다.
X 디코더(150)는 프로그램 동작 시, 입력된 어드레스(ADD)에 따라 워드라인들(WL0~WLn), 드레인 셀렉트 라인(DSL) 및 소스 셀렉트 라인(SLL) 각각에 동작에 필요한 전압을 발생한다.
도 5는 본 발명의 다른 실시 예에 따른 불휘발성 메모리 소자의 프로그램 방법을 설명하기 위한 순서도이다.
선택된 메모리 셀 블록의 프로그램 동작이 시작되면, 선택된 셀 블록에 포함된 모든 메모리 셀들의 문턱전압이 양전압을 갖도록 이니셜 프로그램(initial program) 동작을 수행한다(단계 502). N번째 페이지의 소거 동작을 수행한 후에(단계 504) N번째 페이지에서 이븐 비트라인(BLe)과 연결된 메모리 셀들을 프로그램한다(단계 506). 이어서, N번째 페이지에서 오드 비트라인(BLo)과 연결된 메모리 셀들을 프로그램한다(단계 508). N번째 페이지가 선택된 셀 블록의 마지막 페이지인가를 판단하여(단계 510) 마지막 페이지이면 프로그램 동작을 종료하고, 그렇지 않으면 다음 페이지를 선택하여(단계 512) 해당 페이지의 소거 및 프로그램 동작을 순차적으로 진행한다.
프로그램 방법을 더욱 구체적으로 설명하기 위하여 도 4, 도 5 및 도 6을 참조하여 설명하도록 한다.
프로그램 동작이 시작되면, 선택된 셀 블록 내의 모든 셀들을 소거하는 동작을 수행하지 않고, 선택된 셀 블록 내의 모든 메모리 셀들의 이니셜 프로그램 동작을 수행한다(단계 502). 구체적으로, 프로그램 동작이 시작되어도 선택된 셀 블록의 소거 동작을 수행하지 않으므로, 메모리 셀들은 이전 상태(도 6의 400)의 문턱전압을 유지하고 있다. 따라서, 이니셜 프로그램 동작을 수행하여 선택된 셀 블록 내의 모든 메모리 셀들의 문턱전압이 양전압을 갖도록 한다. 이니셜 프로그램 동작은 ISPP(incremental step pulse program) 방식으로 수행할 수 있다. 이니셜 프로그램 동작을 수행하기 위하여, 드레인 및 소스 셀렉트 트랜지스터(DST 및 SST)는 턴 오프(turn off) 시킨 상태에서 모든 비트라인들(BLe 및 BLo)을 접지시킨다. 이때, 공통 소스 라인(CSL)에는 접지전압을 인가하는 것이 바람직하다. 모든 워드라인들(WL0~WLn)에 이니셜 프로그램 전압을 인가하고, 드레인 셀렉트 트랜지스터(DST)를 턴 온(turn on) 시킨다. 이니셜 프로그램 전압은 일반적으로 사용하는 프로그램 전압 이하의 레벨을 가질 수 있으며, 바람직하게는, 18V 내지 22V의 전압 레벨을 갖는다.
이니셜 프로그램 전압을 모든 워드라인들(WL0~WLn)에 인가하여 메모리 셀들의 문턱전압을 상승시킨 후, 선택된 셀 블록 내의 모든 메모리 셀들(N0~Nn)의 검증동작을 수행한다. 검증동작 시, 기준전압은 '0V' 이상의 양전압으로 설정하거나, 제1 기준전압(PV1)과 동일한 레벨로 설정할 수 있다. 이때, 제1 기준전압(PV1)이란, 한 개의 메모리 셀을 다양한 레벨로 프로그램할 수 있는 멀티 레벨 셀(multi level cell; MLC)에서, 하나의 셀이 가질 수 있는 가장 낮은 프로그램 상태의 검증 기준전압를 의미한다.
만약, '0V'를 기준전압으로 설정하여(도 6의 400a) 이니셜 프로그램 동작을 수행할 경우, 메모리 셀들의 문턱전압 분포는 '0V'부터 문턱전압(도 6의 400)의 가장 높은 레벨 까지가 된다. 즉, 이니셜 프로그램 동작을 수행하기 이전 상태가 소거 상태였던 메모리 셀들은 이니셜 프로그램 전압으로 인해 문턱전압이 상승하지만, 이전 상태가 가장 높은 프로그램 상태였던 메모리 셀들의 문턱전압은 워드라인으로 이니셜 프로그램 전압이 인가되더라도 더이상 레벨이 상승하지 않으므로 이전의 문턱전압을 유지할 수 있다. 제1 기준전압(PV1)에 따라 이니셜 프로그램 동작을 수행하는 경우(도 6의 400b)에도 문턱전압 레벨은 제1 기준전압부터 문턱전압(도 6의 400)의 가장 높은 레벨 까지가 된다.
선택된 셀 블록 내의 모든 메모리 셀들이 이니셜(initial) 상태가 되면(도 6의 400a 또는 400b), 즉 메모리 셀들의 문턱전압이 모두 양전압이 되면, 선택된 페이지의 소거 동작을 수행한다(단계 504, 도 6의 (b)). 소거 동작은, 선택된 페이지에 포함된 모든 메모리 셀들을 소거한다. 즉, 선택된 페이지에서, 제1 및 제2 비트라인들(BLe 및 BLo)과 연결된 메모리 셀들을 소거한다. 제1 비트라인(BLe)은 이븐(even) 비트라인이 될 수 있고, 제2 비트라인(BLo)은 오드 비트라인이 될 수 있다.
선택된 페이지의 소거 동작을 수행하기 위해서는, 선택된 셀 블록이 포함된 웰(well)에는 소거 전압을 인가하고, 선택된 워드라인은 접지시키거나 플로팅(floating) 시킨다. 이때, 선택된 워드라인을 제외한 나머지 워드라인들에는 소거 금지 전압을 인가한다. 예를 들어, 소거 전압 및 소거 금지 전압은 20V 내지 25V의 레벨이 될 수 있다. 페이지 소거 동작은 ISPE(incremental step pulse erase) 방식으로 수행할 수 있다. 선택된 페이지의 소거 동작이 수행되면, 선택된 페이지에 포함된 메모리 셀들의 문턱전압은 소거 상태(도 6의 402a)가 되고, 나머지 비선택된 페이지에 포함된 메모리 셀들의 문턱전압은 이니셜 상태(도 6의 400a 또는 400b)를 유지하게 된다. 또한, 선택된 페이지의 소거 동작이 완료되면 선택된 페이지의 워드라인과 연결된 플래그 셀(F0~Fn 중 어느 하나)에 해당 페이지의 소거 완료 여부를 판단할 수 있는 데이터를 저장하여, 페이지의 소거 여부를 판단할 때 저장된 데이터를 이용한다.
선택된 페이지의 소거 동작이 완료되면(도 6의 (b)), 선택된 페이지에서 이븐 비트라인(BLe)과 연결된 메모리 셀들의 프로그램 동작을 수행(단계 506)한 후에 오드 비트라인(BLo)과 연결된 메모리 셀들의 프로그램 동작을 수행(단계 508)한다. 즉, 선택된 페이지의 소거 동작은 이븐 또는 오드 비트라인들 중, 먼저 선택된 비트라인과 연결된 메모리 셀들의 프로그램 동작을 수행하기 이전에만 실시한다. 예를 들어, 프로그램 동작을 위하여, 이븐 비트라인(BLe)이 오드 비트라인(BLo)보다 먼저 선택될 경우, 이븐 비트라인(BLe)과 연결된 메모리 셀들을 프로그램하기 이전에 선택된 페이지의 소거 동작을 수행하고, 오드 비트라인(BLo)과 연결된 메모리 셀들을 프로그램할 때에는 선택된 페이지의 소거 동작을 수행하지 않는다. 이는, 선택된 페이지의 소거 동작 시, 이븐 및 오드 비트라인들(BLe 및 BLo)과 연결된 메모리 셀들이 모두 소거되기 때문이다.
또한, 하위비트 및 상위비트 프로그램 동작을 수행하는 경우에는, 선택된 페이지의 소거 동작을 수행(단계 504)한 후에, 이븐 비트라인(BLe)과 연결된 메모리 셀들의 하위비트 프로그램 동작을 수행한다(도 6의 (c)). 하위비트 프로그램 동작시, 선택되지 않은 메모리 셀들은 소거 상태(도 6의 404a)를 유지하고, 선택된 셀들은 프로그램되므로 문턱전압이 상승한다(도 6의 404b). 하위비트 프로그램 동작에서도 선택된 워드라인에 프로그램 전압을 인가한 이후에는 하위비트 프로그램의 검증동작을 수행한다. 하위비트 프로그램의 검증동작 결과, 하위비트 프로그램된 모든 메모리 셀들의 문턱전압이 하위비트 프로그램의 기준전압에 도달하였으면(도 6의 (c)), 선택된 페이지에서 이븐 비트라인(BLe)과 연결된 메모리 셀들의 상위비트 프로그램 동작을 수행한다(도 6의 (d)). 상위비트 프로그램 동작을 수행하면, 하위비트 프로그램 동작시 소거 상태를 유지한 셀들의 일부는 소거 상태(도 6의 406a)를 유지하고, 일부는 제1 프로그램 상태(도 6의 406b)로 프로그램된다. 또한, 하위비트 프로그램된 메모리 셀들의 일부는 제2 프로그램 상태(도 6의 406c)로 프로그램되고, 일부는 제3 프로그램 상태(도 6의 406d)로 프로그램된다. 상위비트 프로그램 동작에서도 상위비트 프로그램의 검증동작을 수행한다.
상위비트 프로그램의 검증동작 결과, 선택된 메모리 셀들의 문턱전압이 상위비트 프로그램의 기준전압에 도달하였으면, 선택된 페이지에서 오드 비트라인(BLo)과 연결된 메모리 셀들의 하위비트 및 상위비트 프로그램 동작을 수행한다.
선택된 페이지에 포함된 메모리 셀들의 문턱전압이 각각이 기준전압에 모두 도달하였으면, 다음 페이지(단계 512)의 소거동작, 하위비트 프로그램 동작 및 상위비트 프로그램 동작을 수행한다. 이와 같은 방식으로, 선택된 셀 블록 내의 모든 페이지들의 소거동작, 하위비트 프로그램 동작 및 상위비트 프로그램 동작을 수행한다.
상술한 바와 같이, 선택된 셀 블록에 포함된 모든 셀들의 문턱전압이 양전압 이 되도록 프로그램한 후에 선택된 페이지의 소거 및 프로그램 동작을 수행하면, 프로그램 동작 시, 선택된 셀과 인접한 셀들의 문턱전압이 양전압을 갖고 있으므로 메모리 셀들 간의 문턱전압 차이가 감소한다. 이로 인해, 프로그램 동작을 수행하더라도 서로 인접한 셀들 간의 문턱전압 차이가 감소하므로 메모리 셀들 간의 간섭을 감소시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
100 : 메모리 셀 어레이 120 : 플래그 셀 어레이
130, 140 : 페이지 버퍼부 150 : X 디코더
N0~Nn : 메모리 셀 F0~Fn : 플래그 셀
DST : 드레인 셀렉트 트랜지스터 SST : 소스 셀렉트 트랜지스터
WL0~WLn : 워드라인 DSL : 드레인 셀렉트 라인
SSL : 소스 셀렉트 라인 CSL : 공통 소스 라인
BL : 비트라인 ST : 스트링

Claims (14)

  1. 선택된 셀 블록에 포함된 모든 메모리 셀들의 문턱전압이 양전압이 되도록 상기 모든 메모리 셀들을 이니셜 프로그램하는 단계;
    상기 이니셜 프로그램을 실시한 후, 상기 선택된 셀 블록 내의 페이지들 중, 선택된 페이지의 메모리 셀들을 소거하는 단계;
    상기 선택된 셀 블록 내에서 소거되지 않은 페이지들의 메모리 셀들은 상기 양전압 레벨의 문턱전압을 유지시키는 단계; 및
    상기 선택된 페이지의 소거된 메모리 셀들을 프로그램하는 단계를 포함하는 반도체 소자의 프로그램 방법.
  2. 선택된 셀 블록에 포함된 모든 메모리 셀들의 문턱전압이 양전압이 되도록 상기 모든 메모리 셀들을 이니셜 프로그램하는 단계;
    상기 이니셜 프로그램을 실시한 후, 상기 선택된 셀 블록에 포함된 페이지들 중, 선택된 페이지의 메모리 셀들을 소거하는 단계;
    상기 선택된 페이지에 포함된 소거된 메모리 셀들의 하위비트 프로그램 동작을 수행하는 단계; 및
    상기 선택된 페이지에 포함된 메모리 셀들의 상위비트 프로그램 동작을 수행하는 단계를 포함하는 반도체 소자의 프로그램 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 이니셜 프로그램 동작은 ISPP(incremental step pulse program) 방식으로 수행하는 반도체 소자의 프로그램 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 이니셜 프로그램 동작은,
    상기 모든 메모리 셀들과 연결된 모든 워드라인들에 이니셜 프로그램 전압을 인가하는 단계; 및
    상기 모든 메모리 셀들의 문턱전압이 기준전압에 도달했는지는 판단하기 위한 검증동작을 수행하는 단계를 포함하는 반도체 소자의 프로그램 방법.
  5. 제4항에 있어서,
    상기 모든 워드라인들에 이니셜 프로그램 전압을 인가하기 이전에, 상기 선택된 셀 블록과 연결된 모든 비트라인들을 접지시키는 반도체 소자의 프로그램 방법.
  6. 제4항에 있어서,
    상기 이니셜 프로그램 전압은 18V 내지 22V의 전압 레벨을 갖는 반도체 소자의 프로그램 방법.
  7. 제4항에 있어서,
    상기 검증동작 시, 기준전압은 '0V'이상의 양전압으로 설정하거나, 또는 가장 낮은 프로그램 상태의 검증 기준전압과 동일하게 설정하는 반도체 소자의 프로그램 방법.
  8. 제1항에 있어서,
    각각의 페이지 버퍼에 비트라인이 하나씩 연결된 경우,
    상기 선택된 페이지의 메모리 셀들을 소거한 후, 선택된 비트라인들에는 접지전압을 인가하고 비선택된 비트라인들에는 프로그램 금지전압을 인가하여 상기 소거된 페이지의 메모리 셀들을 프로그램하는 반도체 소자의 프로그램 방법.
  9. 제1항에 있어서,
    각각의 페이지 버퍼에 제1 및 제2 비트라인들이 연결된 경우,
    상기 선택된 페이지의 메모리 셀들을 소거한 후, 상기 제1 비트라인에 연결된 메모리 셀들을 프로그램한 후에 상기 제2 비트라인에 연결된 메모리 셀들을 프로그램하는 반도체 소자의 프로그램 방법.
  10. 제2항에 있어서,
    각각의 페이지 버퍼에 비트라인이 하나씩 연결된 경우,
    상기 선택된 페이지의 메모리 셀들을 소거한 후, 선택된 비트라인들에는 접지전압을 인가하고 비선택된 비트라인들에는 프로그램 금지전압을 인가하여 상기 하위비트 및 상기 상위비트 프로그램 동작을 수행하는 반도체 소자의 프로그램 방법.
  11. 제2항에 있어서,
    각각의 페이지 버퍼에 제1 및 제2 비트라인들이 연결된 경우,
    상기 선택된 페이지의 메모리 셀들을 소거한 후, 상기 제1 비트라인에 연결된 메모리 셀들의 상기 하위비트 및 상기 상위비트 프로그램 동작을 수행한 후에 상기 제2 비트라인에 연결된 메모리 셀들의 상기 하위비트 및 상기 상위비트 프로그램 동작을 수행하는 반도체 소자의 프로그램 방법.
  12. 제1항에 있어서,
    상기 소거된 페이지의 메모리 셀들을 프로그램한 후,
    상기 선택된 페이지가 마지막 페이지가 아닌 경우, 다음 페이지를 선택하여 상기 소거 및 프로그램을 수행하고,
    상기 선택된 페이지가 마지막 페이지인 경우, 상기 선택된 셀 블록의 프로그램을 종료하는 반도체 소자의 프로그램 방법.
  13. 제2항에 있어서,
    상기 선택된 페이지의 메모리 셀들을 소거하는 동작은, 상기 하위비트 프로그램 동작을 수행하기 이전에만 수행하는 반도체 소자의 프로그램 방법.
  14. 제1항 또는 제2항에 있어서,
    상기 이니셜 프로그램을 수행하기 이전에, 상기 선택된 셀 블록에 포함된 모든 메모리 셀들의 문턱전압은 이전 동작시의 레벨을 유지시키는 반도체 소자의 프로그램 방법.
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