KR101094486B1 - 반도체 소자의 패턴 형성방법 - Google Patents
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Abstract
본 발명의 실시 예에 따른 반도체 소자의 패턴 형성방법은 셀 영역 및 셀렉트 트랜지스터 영역을 포함하는 하부막 상에 보조막을 형성하는 단계, 상기 셀렉트 트랜지스터 영역의 상기 보조막 상부에 제1 보호막을 형성하는 단계, 및 상기 셀렉트 트랜지스터 영역의 상기 제1 보호막 상부에는 상기 제1 보호막의 폭보다 좁은 제1 포토레지스트 패턴이, 상기 셀 영역의 상기 보조막 상부에는 상기 제1 포토레지스트 패턴의 폭보다 좁은 제2 포토레지스트 패턴들이 형성되며, 상기 제1 및 제2 포토레지스트 패턴들 간 간격을 상기 제2 포토레지스트 패턴들간 간격과 동일하게 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로, 특히, 서로 다른 폭의 패턴들을 동일층에 형성함에 있어 패턴들 간 간격의 균일도를 개선할 수 있는 반도체 소자의 패턴 형성방법에 관한 것이다.
반도체 소자를 구성하는 패턴들은 다양한 크기로 형성될 수 있다. 낸드 플래시 메모리 소자를 예로 들어 설명하면, 낸드 플래시 메모리 소자의 메모리 셀 어레이 영역에는 다수의 스트링이 형성된다. 각각의 스트링은 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터, 및 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀들로 구성된다. 이 때, 소스 셀렉트 트랜지스터의 게이트는 소스 셀렉트 라인에 연결되고, 드레인 셀렉트 트랜지스터의 게이트는 드레인 셀렉트 라인에 연결되며, 메모리 셀의 게이트는 워드 라인에 연결된다. 여기서, 드레인 셀렉트 라인 및 소스 셀렉트 라인은 워드 라인에 비해 넓은 폭으로 형성될 수 있다. 특히, 워드 라인은 소자의 고집적화를 위해 노광 해상도 한계보다 좁은 미세한 선폭으로 형성될 수 있다.
상술한 바와 같이 노광 해상도 한계보다 좁은 미세한 선폭의 패턴을 형성하기 위해 스페이서를 이용한 패턴 형성 기술(SPT: Spacer Patterning Technology)이 제안된 바 있다. 이 방법은, 스페이서가 형성될 수 있도록 요철(凹凸) 형상을 제공하기 위한 제1 보조 패턴을 형성하는 공정, 제1 보조 패턴을 포함한 전체 구조의 표면에 스페이서막을 증착하는 공정, 스페이서막이 제1 보조 패턴의 측벽에 잔여할 수 있도록 스페이서막을 에치-백 등의 식각 방법으로 식각하여 제1 보조 패턴의 측벽에 스페이서를 형성하는 공정, 제1 보조 패턴을 제거하는 공정, 및 잔여하는 스페이서를 식각 마스크로 이용하여 하부막을 식각하는 공정을 포함한다. 이와 같이 스페이서를 이용한 패턴 형성 기술에 의하면, 스페이서막의 두께를 제어하여 패턴의 선폭을 미세하게 형성할 수 있다. 그런데, 일부 패턴들을 스페이서보다 넓은 폭으로 형성하기 위해서는 제1 보조 패턴 형성 후, 스페이서보다 넓은 폭의 제2 보조 패턴을 형성하는 공정이 더 실시되어야 한다. 이러한 제2 보조 패턴은 스페이서와 함께 하부막을 식각하는 공정에서 식각 마스크 역할을 함으로써 스페이서보다 넓은 폭의 패턴을 형성하는 데 이용된다.
도 1은 서로 다른 선 폭의 패턴을 형성하는데 이용되는 스페이서와 보조 패턴들의 정렬관계를 설명하기 위한 도면이다.
도 1을 참조하면, 상술하였듯 제1 보조 패턴(51)의 측벽에는 노광 해상도 한계보다 좁은 미세한 패턴의 폭을 정의하는 스페이서(53)가 형성된다. 이 때, 스페이서들(51) 사이의 간격(D1)은 제1 보조 패턴(51)에 의해 정의된다. 그리고, 스페이서(53)에 의해 정의되는 폭보다 넓은 폭의 패턴이 형성될 영역의 상부에는 제2 보조 패턴(55)을 형성한다. 이 때, 제2 보조 패턴(55)의 정렬에 따라 제2 보조 패턴(55)에 의해 정의되는 패턴과, 스페이서(53)에 의해 정의되는 패턴 사이의 간격(D2)이 결정된다. 일반적으로 제2 보조 패턴(55)의 정렬 마진 때문에, 노광 해상도 보다 미세한 패턴과 넓은 폭의 패턴 사이의 간격(D2)은 스페이서에 의해 정의되는 미세한 패턴들간 간격(D1)보다 넓게 형성된다. 이 경우, 서로 다른 폭의 반도체 소자의 패턴을 형성하기 위한 식각 공정 시 패턴들의 밀도 차에 따라 식각 정도에 차이가 발생하는 로딩 효과(loading effect)가 발생하여 반도체 소자의 일부 영역이 손상되는 문제가 발생할 수 있다. 이하, 도 2를 참조하여 로딩 효과에 의해 발생하는 문제를 보다 구체적으로 설명한다.
도 2는 종래 반도체 소자의 패턴 형성방법에 따라 형성된 낸드 플래시 메모리 소자의 일부를 나타내는 단면도이다.
도 2를 참조하면, 하드 마스크 패턴(21)을 식각 마스크로 이용하여 워드 라인(WL) 및 셀렉트 라인을 포함하는 게이트 패턴을 패터닝한다. 셀렉트 라인(DSL/SSL)은 드레인 셀렉트 라인(DSL) 또는 소스 셀렉트 라인(SSL)일 수 있다.
이 때, 워드 라인(WL)을 패터닝하기 위한 하드 마스크 패턴(21)은 상술한 스페이서에 의해 그 선폭이 정의되어 노광 해상도보다 미세한 선폭으로 형성된 것일 수 있다. 그리고, 셀렉트 라인(DSL/SSL)을 패터닝하기 위한 하드 마스크 패턴(21)은 상술한 제2 보조 패턴에 의해 그 선폭이 정의되어 워드 라인(WL)을 패터닝하기 위한 하드 마스크 패턴(21)보다 넓은 선폭으로 형성된 것일 수 있다. 그런데, 제2 보조 패턴의 정렬에 따라 서로 인접한 워드 라인들(WL) 사이의 제1 간격(D1)보다 셀렉트 라인(DSL/SSL)과 이에 인접한 워드 라인(WL) 사이의 제2 간격(D2)이 더 넓게 형성될 수 있다. 이에 따라 게이트 패턴을 형성하기 위한 식각 공정시 로딩 효과로 인하여 셀렉트 라인(DSL/SSL)과 이에 인접한 워드 라인(WL) 사이에서 노출된 막들이 워드 라인들(WL) 사이에서 노출된 막에 비해 빨리 식각될 수 있다.
일반적으로 게이트 패턴을 형성하기 위한 패터닝 공정은 소자 분리막(미도시) 및 소자 분리막을 사이에 두고 분리된 제1 도전막(15)의 상부에 유전체막(17) 및 제2 도전막(19)을 적층하고, 제2 도전막(19)의 상부에 하드 마스크 패턴(21)을 형성한 후 실시된다. 유전체막(17)을 형성하기 전, 반도체 기판(11)의 상의 게이트 절연막(13) 상에 형성된 제1 도전막(15)이 소자 분리 영역을 사이에 두고 분리될 수 있다. 이는 반도체 기판(11) 상에 게이트 절연막(13) 및 제1 도전막(15)을 적층하는 공정, 제1 도전막(15) 상에 소자 분리 마스크 패턴을 형성하는 공정, 소자 분리 마스크 패턴을 식각 마스크로 이용하여 제1 도전막(15), 게이트 절연막(13) 및 반도체 기판(11)의 소자 분리 영역을 식각하여 트렌치(미도시)를 형성하는 공정, 트렌치를 소자 분리막으로 채우는 공정을 순차적으로 실시함으로써 가능하다. 이 때, 소자 분리막의 높이는 제1 도전막(15)과 제2 도전막(19)이 대면하는 면적을 증대시켜 게이트 패턴의 커플링 비를 증대시키기 위해 제1 도전막(15)의 상부면보다 낮게 형성되는 것이 바람직하고, 게이트 절연막(13)을 보호하기 위해 게이트 절연막(13)의 상부면보다 높게 형성되는 것이 바람직하다. 그 결과, 유전체막(17)은 제1 도전막(15)과 소자 분리막의 높이차에 의해 소자 분리막의 상면 및 제1 도전막(15)의 상면 뿐 아니라 제1 도전막(15)의 노출된 측벽에도 형성된다. 이 때, 유전체막(17)의 두께는 제1 도전막(15) 사이의 공간을 채우지 않도록 제어되는 것이 바람직하다. 한편, 셀렉트 라인(DSL, SSL)이 형성될 영역에서 유전체막(17)에는 제1 도전막(15)을 노출시키는 콘택홀이 형성된다. 콘택홀이 형성된 유전체막(17) 상부에는 제2 도전막(19)이 형성된다.
상술한 바와 같은 공정으로 형성된 제1 도전막(15), 유전체막(17) 및 제2 도전막(19)은 하드 마스크 패턴(21)을 식각 마스크로 이용한 식각 공정에 의해 식각된다. 이 때, 하드 마스크 패턴(21)에 의해 개구된 부분에서 제2 도전막(19), 유전체막(17) 및 제1 도전막(15)이 제거되는데 제1 폭(D1)으로 개구된 부분에서 보다 상대적으로 넓은 제2 폭(D2)으로 개구된 부분에서 제2 도전막(19), 유전체막(17) 및 제1 도전막(15)이 더 빠르게 식각되어 제2 도전막(19) 하부에 잔여 해야할 게이트 절연막(13)이 손상될 수 있다. 이러한 게이트 절연막(13)의 손상을 방지하기 위해, 유전체막(17)의 식각 시, 식각 타겟의 두께를 줄이는 경우 제1 도전막(15)의 측벽에 유전체막(17)이 잔여하여 인접한 스트링간 브릿지를 유발하고, 전하의 손실(charge loss)을 야기할 수 있다. 또한, 로딩 효과로 인해 소자 분리막이 불균일하게 손실되어 사이클링(cycling) 열화를 초래할 수 있다.
본 발명은 서로 다른 폭의 패턴들을 동일층에 형성함에 있어 패턴들 간 간격의 균일도를 개선할 수 있는 반도체 소자의 패턴 형성방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자의 패턴 형성방법은 셀 영역 및 셀렉트 트랜지스터 영역을 포함하는 하부막 상에 보조막을 형성하는 단계, 상기 셀렉트 트랜지스터 영역의 상기 보조막 상부에 제1 보호막을 형성하는 단계, 및 상기 셀렉트 트랜지스터 영역의 상기 제1 보호막 상부에는 상기 제1 보호막의 폭보다 좁은 제1 포토레지스트 패턴이, 상기 셀 영역의 상기 보조막 상부에는 상기 제1 포토레지스트 패턴의 폭보다 좁은 제2 포토레지스트 패턴들이 형성되며, 상기 제1 및 제2 포토레지스트 패턴들 간 간격을 상기 제2 포토레지스트 패턴들간 간격과 동일하게 형성하는 단계를 포함한다.
상기 제1 및 제2 포토레지스트 패턴들을 형성하는 단계 이후, 상기 제1 보호막의 노출된 영역을 제거하는 단계, 상기 보조막의 노출된 영역을 제거하여 다수의 보조 패턴들을 형성하는 단계, 상기 제1 및 제2 포토레지스트 패턴들을 제거하여 상기 제1 보호막에 비중첩된 상기 보조 패턴들과, 상기 제1 보호막을 노출시키는 단계, 상기 보조 패턴들의 측벽들에 스페이서들을 형성하는 단계, 및 상기 노출된 보조 패턴들을 제거하는 단계를 더 포함한다.
상기 보조막을 형성하는 단계 이전, 상기 하부막 상에 하드 마스크막을 형성하는 단계를 더 포함하고, 상기 노출된 보조 패턴들을 제거하는 단계 이 후, 상기 스페이서들과 상기 제1 보호막의 하부에 잔여하는 상기 보조 패턴을 식각 마스크로 상기 하드 마스크막의 노출된 영역을 제거하여 하드 마스크 패턴들을 형성하는 단계, 및 상기 하드 마스크 패턴을 식각 마스크로 상기 하부막의 노출된 영역을 식각하여 다수의 타겟 패턴들을 형성하는 단계를 더 포함한다.
상기 제1 보호막은 상기 보조막의 전체 상부면에 형성된 후 상기 셀 영역 상부의 상기 제1 보호막을 제거하는 단계를 실시하여 상기 셀렉트 트랜지스터 영역의 상기 보조막 상부에 형성된다. 상기 셀 영역 상부의 상기 제1 보호막은 상기 셀렉트 트랜지스터 영역 상부의 상기 제1 보호막 상에 포토레지스트 패턴을 형성한 후, 상기 제1 보호막의 노출된 영역을 일정 두께로 식각하고, 상기 포토레지스트 패턴을 제거한 후, 상기 보조막이 노출될 때까지 상기 제1 보호막을 블랭킷 식각 공정으로 식각하여 제거한다.
상기 제1 및 제2 포토레지스트 패턴들을 형성하는 단계 이전, 상기 보조막의 상부에 제2 보호막을 형성하는 단계를 더 포함한다.
상기 다수의 타겟 패턴들은 상기 제1 보호막 하부의 상기 보조 패턴과 그 측벽에 형성된 상기 스페이서의 폭들의 합으로 정의된 폭을 가진 제1 타겟 패턴과, 상기 스페이서의 폭에 의해 정의된 폭을 가진 제2 타겟 패턴들을 포함한다.
상기 제1 타겟 패턴은 낸드 플래시 메모리 소자의 드레인 셀렉트 라인 또는 소스 셀렉트 라인이고, 상기 제2 타겟 패턴은 낸드 플래시 메모리 소자의 워드 라인일 수 있다.
본 발명의 다른 실시 예에 따른 반도체 소자의 패턴 형성방법은 하부막 상에 하드 마스크막 및 보조막을 적층하는 단계, 상기 보조막의 일부에 중첩된 보호 패턴을 형성하는 단계, 상기 보호 패턴의 상부와 상기 보호 패턴에 의해 노출된 상기 보조막의 상부에 식각 마스크 패턴들을 형성하는 단계, 상기 식각 마스크 패턴들에 비중첩되어 노출된 상기 보조막 및 상기 보호 패턴의 일부 영역을 제거하는 단계, 상기 식각 마스크 패턴들을 제거하여 상기 보호 패턴에 비중첩된 상기 보조막과, 상기 보호 패턴을 노출시키는 단계, 상기 잔여하는 보조막의 측벽들에 스페이서들을 형성하는 단계, 상기 보호 패턴에 비중첩되어 노출되는 상기 보조막을 제거하는 단계, 상기 스페이서들 및, 상기 보호 패턴에 중첩되어 잔여하는 상기 보조막을 식각 마스크로 상기 하드 마스크막의 노출된 영역을 제거하여 하드 마스크 패턴들을 형성하는 단계, 및 상기 하드 마스크 패턴들을 식각 마스크로 상기 하부막의 노출된 영역을 식각하여 다수의 타겟 패턴들을 형성하는 단계를 포함한다.
상기 보호 패턴은 상기 보조막의 상부에 제1 보호막을 형성하는 단계, 상기 제1 보호막의 상부에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각 마스크로 상기 제1 보호막의 노출된 영역을 식각하여 상기 제1 보호막의 노출된 영역에서 상기 제1 보호막의 두께를 낮추는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 및 상기 보조막이 노출될 때까지 상기 제1 보호막을 블랭킷 식각 공정으로 식각하는 단계를 순차적으로 실시하여 형성한다.
상기 식각 마스크 패턴들은 상기 보호 패턴 상부에 형성되어 상기 보호 패턴의 폭보다 좁은 제1 포토레지스트 패턴과, 상기 보호 패턴에 비중첩되어 상기 보조막의 상부에 형성되며 상기 제1 포토레지스트 패턴보다 좁은 제2 포토레지스트 패턴들을 포함한다. 상기 제1 및 제2 포토레지스트 패턴의 간격은 상기 제2 포토레지스트 패턴들간 간격과 동일한 것이 바람직하다.
상기 식각 마스크 패턴들을 형성하는 단계 이전, 상기 보호 패턴을 포함하는 상기 보조막의 상부에 제2 보호막을 형성하는 단계를 더 포함한다.
상기 식각 마스크 패턴들 사이에서 노출된 상기 제2 보호막은 상기 식각 마스크 패턴들에 비중첩되어 노출된 상기 보조막 및 상기 보호 패턴의 일부 영역을 제거하기 전 제거되고, 잔여하는 상기 제2 보호막은 상기 식각 마스크 패턴을 제거하는 단계 이 후 제거된다.
상기 실시 예들에서 상기 보조막은 스핀 온 카본막으로 형성할 수 있다.
상기 실시 예들에서 상기 제1 보호막은 40℃ 내지 90℃의 온도에서 증착할 수 있다. 또한, 상기 제1 보호막은 스핀 온 카본막, 비정질 카본막, 또는 산화막으로 형성할 수 있다.
상기 실시 예들 에서 상기 제2 보호막은 SiC, 폴리 실리콘, 또는 SiON으로 형성할 수 있다.
본 발명은 보조막의 상부에 보호 패턴을 형성한 후, 보호 패턴을 포함한 보조막을 식각한다. 이에 따라, 잔여하는 보조막은 보호 패턴에 비중첩되어 그 상면이 노출된 부분과, 보호 패턴에 중첩되어 그 상면이 차단된 부분으로 구분된다. 따라서, 후속 공정에서 잔여하는 보조막 및 보호 패턴의 측벽들에 스페이서들을 형성한 후, 노출된 보조막을 제거하더라도 보호 패턴에 중첩되어 보호되는 보조막은 제거되지 않고 잔여하여 그 측벽에 형성된 스페이서와 함께 상대적으로 넓은 폭의 제1 타겟 패턴이 형성될 영역을 정의한다. 그리고, 보조막이 제거된 영역을 사이에 두고 분리된 스페이서들은 제1 타겟 패턴보다 좁은 제2 타겟 패턴이 형성될 영역을 정의한다. 그 결과, 본 발명은 잔여하는 스페이서들 및 보조막을 식각 마스크로 하여 서로 다른 폭의 패턴들을 동일층에 동시에 형성할 수 있다.
또한 본 발명에서 보호 패턴의 폭은 보호 패턴을 식각할 때 식각 마스크 역할을 하는 포토레지스트 패턴의 폭보다 넓게 형성되므로, 보호 패턴을 포함한 보조막을 식각할 때 식각 마스크 역할을 하는 포토레지스트 패턴을 보호 패턴 상에 정렬시키기가 용이해진다. 그리고 후속 공정에서 포토레지스트 패턴들 사이에서 노출된 보호 패턴 및 보조막을 제거하여 보호 패턴의 폭을 타겟으로 하는 폭으로 형성한다. 상술한 본 발명의 공정에 의하면, 보호 패턴 및 보조막이 제거된 영역의 폭은 동일한 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴들 간 간격에 의해 결정된다. 따라서, 본 발명에서는 보호 패턴 및 보조막이 제거된 영역의 폭을 동일하게 형성할 수 있다. 보호 패턴 및 보조막이 제거된 영역의 폭은 형성하고자 하는 반도체 소자의 패턴들간 간격을 정의하므로 본 발명에서는 반도체 소자의 패턴들간 간격을 균일하게 형성할 수 있다.
본 발명은 반도체 소자의 패턴들 사이의 간격을 균일하게 정의할 수 있으므로, 반도체 소자의 패턴들을 형성하기 위한 식각 공정시 일부 영역에서 식각 속도가 빨라지는 로딩 효과를 개선할 수 있다. 이에 따라, 로딩 효과로 인해 유발되는 문제들을 개선할 수 있다.
도 1은 서로 다른 선 폭의 패턴을 형성하는데 이용되는 스페이서와 보조 패턴들의 정렬관계를 설명하기 위한 도면이다.
도 2는 종래 반도체 소자의 패턴 형성방법에 따라 형성된 낸드 플래시 메모리 소자의 일부를 나타내는 단면도이다.
도 3a 내지 도 3i는 본 발명의 실시 예에 따른 반도체 소자의 패턴 형성방법을 설명하기 위한 단면도들이다.
도 2는 종래 반도체 소자의 패턴 형성방법에 따라 형성된 낸드 플래시 메모리 소자의 일부를 나타내는 단면도이다.
도 3a 내지 도 3i는 본 발명의 실시 예에 따른 반도체 소자의 패턴 형성방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3a 내지 도 3i는 본 발명의 실시 예에 따른 반도체 소자의 패턴 형성방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 패턴 형성용 하부막 상에 하드 마스크막(117) 및 보조막(121)을 적층한다.
하부막은 반도체 기판(101) 자체이거나, 반도체 기판(101) 상에 형성된 도전막 및 절연막 중 적어도 어느 하나의 막을 포함하는 막일 수 있다. 낸드 플래시 메모리 소자의 게이트 패턴을 형성하는 데에 본 발명이 적용되는 경우, 하부막은 반도체 기판(101) 상에 적층된 게이트 절연막(103), 제1 도전막(105), 유전체막(109), 및 제2 도전막(111) 일 수 있다. 이 경우, 유전체막(109)에는 제1 도전막(105)을 노출시키는 콘택홀이 형성되어, 콘택홀을 통해 제1 도전막(105) 및 제2 도전막(111)이 전기적으로 연결될 수 있다. 이와 같은 콘택홀은 소스 셀렉트 라인 및 드레인 셀렉트 라인이 형성될 영역에 배치된다. 여기서, 제1 도전막(105) 및 제2 도전막(111)은 폴리 실리콘을 이용하여 형성할 수 있고, 유전체막(109)은 산화막/질화막/산화막을 적층하여 형성할 수 있다.
하드 마스크막(117)은 후속에서 하부막을 식각할 때 식각 마스크 역할을 하는 막으로서, 하부막에 대한 식각 선택비에 따라 단일막 또는 다수의 적층막으로 형성될 수 있다. 예를 들어, 게이트 패턴을 형성하는 경우 이용되는 하드 마스크막(117)은 후속 공정에서 폴리 실리콘으로 형성된 제2 도전막(111) 식각시 식각 마스크 역할을 할 수 있는 산화막(113)과, 후속 공정에서 보조막(121)을 식각할 때 산화막(113)을 보호할 수 있는 폴리 실리콘막(115)이 적층된 구조로 형성될 수 있다.
보조막(121)은 후속 공정에서 형성되는 스페이서막에 대한 식각 선택비를 고려하여 선택된 물질로 형성하는 것이 바람직하다. 예를 들어, 보조막(121)은 SOC(Spin On Carbon)막으로 형성할 수 있다.
도 3b를 참조하면, 보조막(121)의 상부에 제1 보호막(123)을 형성한다. 제1 보호막(123)은 보조막(121)에 대한 식각 선택비를 고려하여 선택된 물질로 형성되는 것이 바람직하다. 예를 들어, 제1 보호막(123)은 40℃ 내지 90℃에서 증착되는 막으로 형성하는 것이 바람직하다. 40℃ 내지 90℃에서는 극저온 산화막(ULTO: Ultra Low Temperature Oxide), SOC(Spin On Carbon)막 또는 비정질 카본막(ACL: Amorphous Carbon Layer)을 형성할 수 있다. 또한 제1 보호막(123)은 100 내지 500Å의 두께로 형성되는 것이 바람직하다.
이 후, 제1 보호막(123)의 상부에 식각 마스크 패턴인 포토레지스트 패턴(125)을 형성한다. 포토레지스트 패턴(125)은 상대적으로 넓은 제1 타겟 패턴이 형성될 영역(예를 들어, 소스 셀렉트 라인 또는 드레인 셀렉트 라인이 형성될 셀렉트 트랜지스터 영역) 상부의 제1 보호막(123)을 차단하고, 제1 타겟 패턴보다 좁은 폭의 제2 타겟 패턴이 형성될 영역(예를 들어, 워드 라인이 형성될 셀 영역) 상부의 제1 보호막(123)을 노출시키는 패턴으로 형성된다.
도 3c를 참조하면, 포토레지스트 패턴(125)을 식각 마스크로 하여 제1 보호막(123)의 노출된 영역을 식각한다. 이 때, 포토레지스트 패턴(125)을 제거하기 위한 후속 스트립 공정 시 보조막(121)이 손실되는 것을 방지하기 위해 보조막(121)이 노출되지 않도록 제1 보호막(123)의 일정 두께로 식각할 수 있다. 이에 따라, 포토레지스트 패턴(125)에 의해 차단된 영역에서보다 포토레지스트 패턴(125)에 의해 노출된 영역에서 제1 보호막(123)의 두께가 얇아진다.
도 3d를 참조하면, 포토레지스트 패턴을 스트립 공정으로 제거한다. 이로써, 제1 및 제2 타겟 패턴이 형성될 영역 상부의 제1 보호막(123)이 노출된다.
이 후, 제1 및 제2 타겟 패턴이 형성될 영역 상부에서 노출된 제1 보호막(123)을 블랭킷 에치(Blanket Etch) 등의 식각 공정으로 식각하여 제2 타겟 패턴이 형성될 영역 상부의 보조막(121)을 노출시킨다. 반면, 제1 타겟 패턴이 형성될 영역 상부의 보조막(121)이 차단되도록 제1 타겟 패턴이 형성될 영역 상부의 제1 보호막을 도 3e에 도시된 바와 같이 제1 폭(W1)의 보호 패턴(123a)으로서 잔여시킨다.
상술한 바와 같이 제1 타겟 패턴이 형성될 영역 상부에서 제1 보호막이 제1 폭(W1)의 보호 패턴(123a)으로서 잔여할 수 있는 것은 제2 타겟 패턴이 형성될 영역 상부에서보다 제1 타겟 패턴이 형성될 영역 상부에서 제1 보호막의 두께가 더 두꺼워서이다. 한편, 제1 폭(W1)은 후속 공정에서 보호 패턴(123a) 상부에 형성될 제1 포토레지스트 패턴의 폭보다 넓게 형성되는 것이 바람직하다. 이는 후속 공정에서 제1 포토레지스트 패턴을 형성할 때 정렬 마진을 확보하기 위해서이다. 그리고, 제1 폭(W1)을 보호 패턴(123a) 상부에 형성될 제1 포토레지스트 패턴의 폭보다 넓게 형성하면, 제1 타겟 패턴이 형성될 영역 상부의 보조막(121)이 보호 패턴(123a) 및 후속 공정에서 형성될 스페이서를 통해 완전히 차단된다. 이에 따라 후속에서 제2 타겟 패턴이 형성될 영역 상부에서 노출된 보조막(121)을 제거할 때제1 타겟 패턴이 형성될 영역 상부의 제1 보조막(121)이 보호 패턴(123a) 및 스페이서에 의해 보호되어 잔여할 수 있다.
도 3f를 참조하면, 제1 폭(W1)의 보호 패턴(123a)을 포함한 보조막(121)의 상부에 식각 마스크 패턴들(129)을 형성한다. 식각 마스크 패턴들(129)을 형성하기 전, 제1 폭(W1)의 보호 패턴(123a)을 포함한 제1 보조막(121)의 상부에는 제2 보호막(127)이 더 형성될 수 있다.
제2 보호막(127)은 MFHM(Multi Function Hard Mask)막으로서, 후속 공정에서 포토레지스트 물질인 식각 마스크 패턴(129)을 스트립 공정으로 제거할 때 보조막(121)이 제거되는 것을 방지하기 위한 막이다. 보조막(121)은 카본 함량이 많은 카본 리치 SiC, 폴리 실리콘, 또는 SiON으로 형성할 수 있다.
식각 마스크 패턴들(129)은 제1 폭(W1)보다 좁은 제2 폭(W2)으로 형성되어 제1 폭(W1)의 보호 패턴(123a) 상부에 중첩된 제1 포토레지스트 패턴(129a)과, 제2 폭(W2)보다 좁은 제3 폭(W3)으로 형성되어 제1 폭(W1)의 보호 패턴(123a)에 의해 개구된 보조막(121) 상부에 중첩된 제2 포토레지스트 패턴들(129b)을 포함한다. 이 때, 후속에서 제1 타겟 패턴과 제2 타겟 패턴간 간격과 서로 이웃한 제2 타겟 패턴들간 간격을 동일하게 형성하기 위해서, 서로 인접한 제1 포토레지스트 패턴(129a)과 제2 포토레지스트 패턴(129b)간 간격은 서로 인접한 제2 포토레지스트 패턴들(129b)간 간격과 동일하게 제1 간격(L1)으로 형성하는 것이 바람직하다.
이와 같이 서로 다른 폭의 제1 및 제2 포토레지스트 패턴들(129a, 129b)이 하나의 포토리소그래피 공정을 통해 형성되므로 이들의 간격(L1)을 균일하게 형성할 수 있으며, 제1 포토레지스트 패턴(129a)의 제2 폭(W2)이 그 하부의 제1 폭(W1)보다 좁으므로 제1 폭(W1) 상에 제2 폭(W2)을 중첩시키기가 용이하다.
상술한 식각 마스크 패턴들(129) 사이에서 노출된 제2 보호막(127), 제1 폭의 보호 패턴(123a), 및 보조막(121)을 제거한다.
이로써, 도 3g에 도시된 바와 같이 하드 마스크막(117)의 상부에는 제2 폭(W2)의 보호 패턴(123b)과, 제2 폭(W2)의 보호 패턴(123b)에 의해 보호되거나, 노출되는 다수의 보조 패턴들(121a)이 형성된다. 보조 패턴들(121a) 중 제2 폭(W2)의 보호 패턴(123b)에 의해 보호되는 부분은 제2 폭(W2)으로 형성되고, 제2 폭(W2)의 보호 패턴(123b)에 의해 노출되는 부분들은 제3 폭(W3)으로 형성된다.
본 발명에서 제2 폭(W2)의 보호 패턴(123b)과 이에 인접한 제3 폭(W3)의 보조 패턴(121a)간 간격과, 서로 인접한 제3 폭(W3)의 보조 패턴들(121a)간 간격은 식각 마스크 패턴들에 의해 정의되므로 서로 동일하게 제1 간격(L1)으로 형성할 수 있다.
상술한 제2 폭(W2)의 보호 패턴(123b) 및 보조 패턴들(121a)이 형성된 후, 식각 마스크 패턴은 스트립 공정으로 제거된다. 이 후, 잔여하는 제2 보호막을 제거할 수 있다.
이 후, 보조 패턴들(121a)의 측벽들에 스페이서들(131)을 형성한다. 스페이서들(131)은 제2 폭(W2)의 보호 패턴(123b) 및 보조 패턴들(121a)을 포함한 하드 마스크막(117)의 표면에 스페이서막을 형성한 후, 제2 폭(W2)의 보호 패턴(123b) 및 보조 패턴들(121a)이 노출되도록 스페이서막을 에치-백(etch-back)등의 식각 공정으로 식각함으로써 형성할 수 있다. 여기서, 스페이서막은 보조 패턴들(121a) 사이의 공간을 채우지 않도록 그 두께가 제어되는 것이 바람직하다. 또한, 스페이서막은 산화막을 이용하여 형성할 수 있다. 한편, 제2 폭(W2)의 보호 패턴(123b) 하부의 보조 패턴(121a)은 제2 폭(W2)의 보호 패턴(123b)에 의해 보호되어 노출되지 않는다. 또한 제2 폭(W2)의 보호 패턴(123b)은 스페이서를 형성하기 위한 에치 백 공정에 의해 일부 제거되어 50 내지 400Å의 두께로 잔여할 수 있다.
또한, 상술한 스페이서막의 두께를 제어하여, 보조 패턴들(121a) 사이에 형성된 스페이서들(131)간 제2 간격(L2)을 제3 폭(W3)과 동일하게 형성할 수 있다.
도 3h를 참조하면, 제2 폭의 보호 패턴에 의해 노출되는 제3 폭의 보조 패턴들을 제거한 후, 제2 폭의 보호 패턴 하부에 잔여하는 제2 폭의 보조 패턴과 잔여하는 스페이서들을 식각 마스크로 하여 하드 마스크막의 노출된 영역을 제거한다. 이로써 서로 다른 선폭의 하드 마스크 패턴들(117a)이 형성된다. 이 때, 제3 폭의 보조 패턴들의 제거로 개구된 영역의 폭과 스페이서 사이에서 개구된 영역의 폭이 동일하므로 하드 마스크 패턴들(117a)에 의해 개구된 영역의 폭 또한 동일하게 형성될 수 있다.
하드 마스크 패턴(117a)은 폴리 실리콘막을 식각하여 형성한 폴리 실리콘막 패턴(115a)과, 폴리 실리콘막 패턴(115a)에 의해 노출된 산화막을 식각하여 형성한 산화막 패턴(113a)의 적층 구조로 형성될 수 있다. 하드 마스크 패턴(117a) 형성 후, 잔여하는 스페이서, 제2 폭의 보호 패턴, 및 보조 패턴을 제거할 수 있다.
상기에서 스페이서를 형성하기 위한 식각 공정, 제3 폭의 보조 패턴들을 제거하기 위한 공정, 하드 마스크 패턴(117a)을 형성하기 위한 식각 공정은 인-시츄(in-situ)로 실시될 수 있으므로 반도체 소자의 제조 공정을 단순화시킬 수 있다.
도 3i를 참조하면, 하드 마스크 패턴들을 식각 마스크로 하여 하부막의 노출된 영역을 제거한다. 이로써, 제1 타겟 패턴(DSL/SSL)과 제1 타겟 패턴(DSL/SSL)보다 좁은 제2 타겟 패턴(WL)이 동시에 형성된다. 이 때, 하드 마스크 패턴들에 의해 개구된 영역의 폭이 동일하므로 일부 영역에서 식각 속도가 빨라지는 로딩 효과를 개선할 수 있다. 또한 제1 타겟 패턴(DSL/SSL)의 폭은 제2 폭과 제2 폭의 보호 패턴의 측벽에 형성된 스페이서의 폭의 합으로 정의된다. 그리고, 제2 타겟 패턴(WL)의 폭은 스페이서의 폭에 의해 정의된다.
게이트 패턴을 형성하는 경우를 예로 들면, 하드 마스크 패턴들을 식각 마스크로 한 식각 공정으로 제거되는 하부막은 제2 도전막(111), 유전체막(109), 및 제1 도전막(105)일 수 있으며, 제1 타겟 패턴은 드레인 셀렉트 라인(DSL) 또는 소스 셀렉트 라인(SSL)일 수 있으며, 제2 타겟 패턴은 워드 라인(WL)일 수 있다. 이와 같이 게이트 패턴을 형성하는 공정에 본 발명이 적용되는 경우, 다수의 워드 라인(WL) 중 셀렉트 라인(DSL 또는 SSL)에 인접한 에지 워드 라인과 셀렉트 라인(DSL 또는 SSL) 사이의 간격과, 워드 라인들(WL)간 간격이 균일해질 수 있다. 또한, 본 발명에 따르면 하드 마스크 패턴들에 의해 개구된 영역의 폭이 동일하므로 일부 영역에서 식각 속도가 빨라져서 게이트 절연막(103)이 손상되는 문제, 소자 분리막의 손실 정도에 차이가 나는 문제를 개선할 수 있다. 보다 구체적으로 워드 라인들(WL) 사이에서 잔여하는 게이트 절연막(103)과, 워드 라인(WL) 및 셀렉트 라인(DSL, SSL) 사이에서 잔여하는 게이트 절연막(103)간 두께 차이를 5Å이내로 개선할 수 있으며, 워드 라인들(WL) 사이에서 잔여하는 소자 분리막과 워드 라인(WL) 및 셀렉트 라인(DSL, SSL) 사이에서 잔여하는 소자 분리막간 두께 차이를 10Å이내로 개선할 수 있다.
상기에서 셀렉트 라인(DSL, SSL)에 인접한 워드 라인(WL)은 데이터를 저장하는 메모리 셀을 구동시키기 위한 워드 라인으로 이용되지 않고, 디스터브를 개선하기 위한 패싱(passing) 워드 라인으로 이용되는 것일 수 있다.
상술한 바와 같이 본 발명은 게이트 패턴을 형성하는데 적용하는 경우, 게이트 절연막(103)의 손상을 방지할 수 있다. 따라서, 본 발명은 게이트 절연막(103)의 손상을 방지하기 위해 유전체막(107)의 식각 타겟이 되는 두께를 줄이지 않아도 되므로 제1 도전막(105)의 측벽에 유전체막(107)이 잔여하는 문제가 개선될 수 있다. 그 결과 제1 도전막(105)의 측벽에 유전체막(107)이 잔여하여 인접한 스트링간 브릿지가 유발되는 현상 및 전하의 손실(charge loss)로 인해 데이터 유지(retention)특성이 저하되는 현상이 개선될 수 있다. 또한, 본 발명은 로딩 효과에 의한 소자 분리막의 불균일한 손실을 개선할 수 있으므로 소자 분리막의 불균일한 손실로 인해 문턱 전압 쉬프트(shift)되어 발생하는 사이클링(cycling) 특성 열화를 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101: 반도체 기판 103: 게이트 절연막
105: 제1 도전막 109: 유전체막
111: 제2 도전막 117: 하드 마스크막
121: 보조막 123: 제1 보호막
125, 129a, 129b: 포토레지스트 패턴 123a, 123b: 보호 패턴
127: 제2 보호막 121a: 보조 패턴
131: 스페이서 117a: 하드 마스크 패턴
WL, SSL/DSL: 타겟 패턴
105: 제1 도전막 109: 유전체막
111: 제2 도전막 117: 하드 마스크막
121: 보조막 123: 제1 보호막
125, 129a, 129b: 포토레지스트 패턴 123a, 123b: 보호 패턴
127: 제2 보호막 121a: 보조 패턴
131: 스페이서 117a: 하드 마스크 패턴
WL, SSL/DSL: 타겟 패턴
Claims (22)
- 셀 영역 및 셀렉트 트랜지스터 영역을 포함하는 하부막 상에 보조막을 형성하는 단계;
상기 셀렉트 트랜지스터 영역의 상기 보조막 상부에 제1 보호막을 형성하는 단계;
상기 셀렉트 트랜지스터 영역의 상기 제1 보호막 상부에는 상기 제1 보호막의 폭보다 좁은 제1 포토레지스트 패턴이, 상기 셀 영역의 상기 보조막 상부에는 상기 제1 포토레지스트 패턴의 폭보다 좁은 제2 포토레지스트 패턴들이 형성되며, 상기 제1 및 제2 포토레지스트 패턴들 간 간격을 상기 제2 포토레지스트 패턴들간 간격과 동일하게 형성하는 단계;
상기 제1 보호막의 노출된 영역을 제거하는 단계;
상기 보조막의 노출된 영역을 제거하여 다수의 보조 패턴들을 형성하는 단계;
상기 제1 및 제2 포토레지스트 패턴들을 제거하여 상기 제1 보호막에 비중첩된 상기 보조 패턴들과, 상기 제1 보호막을 노출시키는 단계;
상기 보조 패턴들의 측벽들에 스페이서들을 형성하는 단계; 및
상기 노출된 보조 패턴들을 제거하는 단계를 포함하는 반도체 소자의 패턴 형성방법. - 삭제
- 제 1 항에 있어서,
상기 보조막을 형성하는 단계 이전, 상기 하부막 상에 하드 마스크막을 형성하는 단계를 더 포함하고,
상기 노출된 보조 패턴들을 제거하는 단계 이 후, 상기 스페이서들과 상기 제1 보호막의 하부에 잔여하는 상기 보조 패턴을 식각 마스크로 상기 하드 마스크막의 노출된 영역을 제거하여 하드 마스크 패턴들을 형성하는 단계; 및
상기 하드 마스크 패턴을 식각 마스크로 상기 하부막의 노출된 영역을 식각하여 다수의 타겟 패턴들을 형성하는 단계를 더 포함하는 반도체 소자의 패턴 형성방법. - 제 3 항에 있어서,
상기 보조막은 스핀 온 카본막으로 형성하는 반도체 소자의 패턴 형성방법. - 제 1 항에 있어서,
상기 제1 보호막은
상기 보조막의 전체 상부면에 형성된 후 상기 셀 영역 상부의 상기 제1 보호막을 제거하는 단계를 실시하여 상기 셀렉트 트랜지스터 영역의 상기 보조막 상부에 형성되는 반도체 소자의 패턴 형성방법. - 제 5 항에 있어서,
상기 셀 영역 상부의 상기 제1 보호막은
상기 셀렉트 트랜지스터 영역 상부의 상기 제1 보호막 상에 포토레지스트 패턴을 형성한 후, 상기 제1 보호막의 노출된 영역을 일정 두께로 식각하고, 상기 포토레지스트 패턴을 제거한 후, 상기 보조막이 노출될 때까지 상기 제1 보호막을 블랭킷 식각 공정으로 식각하여 제거하는 반도체 소자의 패턴 형성방법. - 제 1 항에 있어서,
상기 제1 보호막은 40℃ 내지 90℃의 온도에서 증착하는 반도체 소자의 패턴 형성방법. - 제 7 항에 있어서,
상기 제1 보호막은 스핀 온 카본막, 비정질 카본막, 또는 산화막으로 형성하는 반도체 소자의 패턴 형성방법. - 제 1 항에 있어서,
상기 제1 및 제2 포토레지스트 패턴들을 형성하는 단계 이전,
상기 보조막의 상부에 제2 보호막을 형성하는 단계를 더 포함하는 반도체 소자의 패턴 형성방법. - 제 9 항에 있어서,
상기 제2 보호막은 SiC, 폴리 실리콘, 또는 SiON으로 형성하는 반도체 소자의 패턴 형성방법. - 제 3 항에 있어서,
상기 다수의 타겟 패턴들은 상기 제1 보호막 하부의 상기 보조 패턴과 그 측벽에 형성된 상기 스페이서의 폭들의 합으로 정의된 폭을 가진 제1 타겟 패턴과, 상기 스페이서의 폭에 의해 정의된 폭을 가진 제2 타겟 패턴들을 포함하는 반도체 소자의 패턴 형성방법. - 제 11 항에 있어서,
상기 제1 타겟 패턴은 낸드 플래시 메모리 소자의 드레인 셀렉트 라인 또는 소스 셀렉트 라인이고,
상기 제2 타겟 패턴은 낸드 플래시 메모리 소자의 워드 라인인 반도체 소자의 패턴 형성방법. - 하부막 상에 하드 마스크막 및 보조막을 적층하는 단계;
상기 보조막의 일부에 중첩된 보호 패턴을 형성하는 단계;
상기 보호 패턴의 상부와 상기 보호 패턴에 의해 노출된 상기 보조막의 상부에 식각 마스크 패턴들을 형성하는 단계;
상기 식각 마스크 패턴들에 비중첩되어 노출된 상기 보조막 및 상기 보호 패턴의 일부 영역을 제거하는 단계;
상기 식각 마스크 패턴들을 제거하여 상기 보호 패턴에 비중첩된 상기 보조막과, 상기 보호 패턴을 노출시키는 단계;
상기 잔여하는 보조막의 측벽들에 스페이서들을 형성하는 단계;
상기 보호 패턴에 비중첩되어 노출되는 상기 보조막을 제거하는 단계;
상기 스페이서들 및, 상기 보호 패턴에 중첩되어 잔여하는 상기 보조막을 식각 마스크로 상기 하드 마스크막의 노출된 영역을 제거하여 하드 마스크 패턴들을 형성하는 단계; 및
상기 하드 마스크 패턴들을 식각 마스크로 상기 하부막의 노출된 영역을 식각하여 다수의 타겟 패턴들을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성방법. - 제 13 항에 있어서,
상기 보조막은 스핀 온 카본막으로 형성하는 반도체 소자의 패턴 형성방법. - 제 13 항에 있어서,
상기 보호 패턴은
상기 보조막의 상부에 제1 보호막을 형성하는 단계;
상기 제1 보호막의 상부에 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 식각 마스크로 상기 제1 보호막의 노출된 영역을 식각하여 상기 제1 보호막의 노출된 영역에서 상기 제1 보호막의 두께를 낮추는 단계;
상기 포토레지스트 패턴을 제거하는 단계; 및
상기 보조막이 노출될 때까지 상기 제1 보호막을 블랭킷 식각 공정으로 식각하는 단계를 순차적으로 실시하여 형성하는 반도체 소자의 패턴 형성방법. - 제 15 항에 있어서,
상기 제1 보호막은 40℃ 내지 90℃의 온도에서 증착하는 반도체 소자의 패턴 형성방법. - 제 15 항에 있어서,
상기 제1 보호막은 스핀 온 카본막, 비정질 카본막, 또는 산화막으로 형성하는 반도체 소자의 패턴 형성방법. - 제 13 항에 있어서,
상기 식각 마스크 패턴들은 상기 보호 패턴 상부에 형성되어 상기 보호 패턴의 폭보다 좁은 제1 포토레지스트 패턴과, 상기 보호 패턴에 비중첩되어 상기 보조막의 상부에 형성되며 상기 제1 포토레지스트 패턴보다 좁은 제2 포토레지스트 패턴들을 포함하는 반도체 소자의 패턴 형성방법. - 제 18 항에 있어서,
상기 제1 및 제2 포토레지스트 패턴의 간격은 상기 제2 포토레지스트 패턴들간 간격과 동일한 반도체 소자의 패턴 형성방법. - 제 13 항에 있어서,
상기 식각 마스크 패턴들을 형성하는 단계 이전,
상기 보호 패턴을 포함하는 상기 보조막의 상부에 제2 보호막을 형성하는 단계를 더 포함하는 반도체 소자의 패턴 형성방법. - 제 20 항에 있어서,
상기 식각 마스크 패턴들 사이에서 노출된 상기 제2 보호막은 상기 식각 마스크 패턴들에 비중첩되어 노출된 상기 보조막 및 상기 보호 패턴의 일부 영역을 제거하기 전 제거되고,
잔여하는 상기 제2 보호막은 상기 식각 마스크 패턴을 제거하는 단계 이 후제거되는 반도체 소자의 패턴 형성방법. - 제 21 항에 있어서,
상기 제2 보호막은 SiC, 폴리 실리콘, 또는 SiON으로 형성하는 반도체 소자의 패턴 형성방법.
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