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KR101221598B1 - 유전막 패턴 형성 방법 및 이를 이용한 비휘발성 메모리소자 제조방법. - Google Patents

유전막 패턴 형성 방법 및 이를 이용한 비휘발성 메모리소자 제조방법. Download PDF

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KR101221598B1
KR101221598B1 KR1020070132997A KR20070132997A KR101221598B1 KR 101221598 B1 KR101221598 B1 KR 101221598B1 KR 1020070132997 A KR1020070132997 A KR 1020070132997A KR 20070132997 A KR20070132997 A KR 20070132997A KR 101221598 B1 KR101221598 B1 KR 101221598B1
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Abstract

유전막 패턴 형성 방법 및 이를 이용한 비휘발성 메모리 소자 제조방법에서, 상기 유전막 패턴을 형성하기 위하여 우선 기판 상에 하부 패턴들을 형성한다. 상기 하부 패턴들의 측벽 및 상부면과 기판 표면 상에 제1 유전막을 형성한다. 상기 제1 유전막 상에 마스크 패턴을 형성한다. 상기 마스크 패턴에 의해 노출된 상기 하부 패턴들 상부면 및 상부 측벽에 형성된 제1 유전막을 제거하고 상기 제거된 제1 유전막이 상기 하부 패턴들 사이에 위치한 제1 유전막 표면으로 재증착되도록 함으로써, 상기 기판 표면에서 상대적으로 두께가 더 두꺼운 제2 유전막을 형성한다. 다음에, 상기 하부 패턴들의 측벽 및 기판 상에 형성된 제2 유전막을 제거함으로써, 상기 마스크 패턴 아래에 유전막 패턴을 형성한다. 상기 방법에 의하면, 하부에 형성된 막의 손상을 감소시키고, 유전막 패턴 사이의 측벽 부위에 불필요한 유전막을 남기지 않을 수 있다.

Description

유전막 패턴 형성 방법 및 이를 이용한 비휘발성 메모리 소자 제조방법.{Method for forming a dielectric layer pattern and method for manufacturing non-volatile memory device using for the same}
본 발명은 유전막 패턴 형성 방법 및 이를 이용한 플래시 메모리 셀 제조 방법에 관한 것이다. 보다 상세하게는, 고유전율을 갖는 금속 산화물로 이루어지는 유전막 패턴 형성 방법 및 이를 이용한 플래시 메모리 셀 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(read only memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 비휘발성(non-volatile) 메모리 장치로 구분될 수 있다. 상기 불휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable programmable read only memory) 또는 플래시 EEPROM 메모리에 대한 수요가 늘고 있다. 상기 플래시 EEPROM 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 프로그래밍(programming) 및 소거(erasing)를 수행한다. 상기 플래시 메모리 장치는 플로팅 게이트 타입의 불휘발성 메모리 장치와 SONOS(silicon oxide nitride oxide semiconductor) 또는 MONOS(metal oxide nitride oxide semiconductor) 타입의 불휘발성 메모리 장치로 크게 구분될 수 있다.
상기 플로팅 게이트 타입 불휘발성 메모리 장치는 터널 절연막과 플로팅 게이트 전극과 블록킹 유전막과 콘트롤 게이트 전극을 포함할 수 있다. 상기 블록킹 유전막으로는 하부 실리콘 산화막, 실리콘 절연막 및 상부 실리콘 산화막을 포함하는 다층 유전막이 사용될 수 있다.
최근, 상기 블록킹 유전막의 커패시턴스를 증가시키고 누설 전류 특성을 개선하기 위하여 상기 블록킹 유전막을 고유전율 물질로 형성하는 방법이 제시되고 있다. 예를 들면, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 하프늄 알루미늄 산화물 등과 같이 실리콘 질화물보다 높은 유전율을 갖는 금속 산화물을 이용하여 상기 블록킹 유전막을 형성하는 방법이 적용되고 있다.
상기 고유전 물질로 이루어지는 블록킹 유전막을 포함하는 게이트 구조물을 형성하기 위해서는, 콘트롤 게이트 전극막, 블록킹 유전막, 플로팅 게이트 전극막을 패터닝하는 공정이 수행되어야 한다. 그런데, 상기 고유전 물질로 이루어지는 블록킹 유전막의 경우 이방성 식각 공정을 통해 식각하는 것이 용이하지 않다.
그 이유로, 주변의 다른 막들을 손상시키지 않으면서 상기 블록킹 유전막을 빠른 식각 속도로 제거하기가 어렵다. 또한, 상기 블록킹 유전막을 식각하는 공정에서 마이크로 로딩이 크게 발생되고, 이로인해 패턴의 밀도에 따라 상기 블록킹 유전막 및 노출된 주변의 다른 막들이 제거되는 정도의 차이가 매우 크다. 더구나, 상기 블록킹 유전막은 플로팅 게이트 전극의 상부면 및 측벽 프로파일을 따라 형성되기 때문에, 상기 플로팅 게이트 전극 측벽에 형성된 블록킹 유전막이 이방성 식각 공정을 통해 제거되어야 할 두께가 매우 두껍다. 때문에, 상기 이방성 식각 공정을 통해 주변 막을 손상시키지 않으면서 상기 블록킹 유전막을 완전하게 제거하는 것이 용이하지 않다.
그런데, 상기 건식 식각 공정을 수행한 이 후에도 제거되어야 할 부위에 상기 블록킹 유전막이 남아있게 되면, 후속 공정을 수행하더라도 상기 블록킹 유전막 아래에 위치하는 플로팅 게이트 전극도 제거되지 못하게 되어 이웃하는 셀 들이 서로 쇼트 되는 스트링거 불량이 발생하게 될 수 있다. 또한, 상기 블록킹 유전막을 남기지 않도록 하기 위하여, 상기 블록킹 유전막을 과도 식각하는 경우에는, 상기 블록킹 유전막 아래에 위치하는 플로팅 게이트 전극 및 소자 분리막까지 과도하게 식각될 수 있다. 이로인해, 상기 플로팅 게이트 전극 아래의 액티브 영역 중심부 및 소자 분리막 패턴 양측의 액티브 영역 가장자리 부위가 손상될 수 있다.
그러므로, 고유전 물질을 블록킹 유전막으로 사용하면서도 스트링거나 액티브 영역의 손상이 감소될 수 있도록 하는 비휘발성 메모리 소자의 게이트 구조물의 패터닝 방법이 요구되고 있다.
본 발명의 일 목적은 고유전 물질을 포함하는 블록킹 유전막 패턴 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 블록킹 유전막 패턴을 포함하는 플래시 메모리 셀 제조 방법을 제공하는데 있다.
상기한 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 블록킹 유전막 패턴 형성 방법으로, 기판 상에 하부 패턴들을 형성한다. 상기 하부 패턴들의 측벽 및 상부면과 기판 표면 상에 제1 유전막을 형성한다. 상기 제1 유전막 상에 마스크 패턴을 형성한다. 상기 마스크 패턴에 의해 노출된 상기 하부 패턴들 상부면 및 상부 측벽에 형성된 제1 유전막을 제거하고 상기 제거된 제1 유전막이 상기 하부 패턴들 사이에 위치한 제1 유전막 표면으로 재증착되도록 함으로써, 상기 기판 표면에서 상대적으로 두께가 더 두꺼운 제2 유전막을 형성한다. 다음에, 상기 하부 패턴들의 측벽 및 기판 상에 형성된 제2 유전막을 식각함으로써, 상기 마스크 패턴 아래에 유전막 패턴을 형성한다.
본 발명의 일 실시예에 따르면, 상기 제1 유전막은 실리콘 질화물에 비해 높은 유전율을 갖는 금속 산화물을 포함할 수 있다. 구체적으로, 상기 제1 유전막은 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등으로 형성될 수 있으며, 이들은 단독 또는 혼합하여 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 유전막을 형성하기 위하여, 상기 제1 유전막에 대해 아르곤 스퍼터링 공정을 수행할 수 있다. 상기 아르곤 스퍼터링 공정은 20 내지 40mTorr의 압력 및 100 내지 900V의 바이어스 전압 조건에서 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 유전막의 식각은 이방성 식각 공정을 통해 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 유전막을 식각하기 위하여 Cl2, BCl3 , HBr 등의 식각 가스를 이용할 수 있으며, 이들은 단독 또는 혼합하여 사용될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 유전막을 형성하는 공정 및 상기 제2 유전막을 식각하는 공정은 순차적으로 반복 수행할 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 형성 방법으로, 기판 상에 터널 산화막 패턴 및 도전막 패턴을 적층한다. 상기 도전막 패턴의 표면 및 상기 도전막 패턴 사이의 기판 상에 제1 유전막을 형성한다. 상기 제1 유전막 상에 콘트롤 게이트 전극을 형성한다. 상기 콘트롤 게이트 전극 사이에 노출된 제1 유전막에서, 상기 도전막 패턴의 상부면 및 상부 측벽에 형성된 제1 유전막을 제거하고 상기 제거된 제1 유전막이 상기 도전막 패턴들 사이에 위치하는 제1 유전막 표면 상에 재증착되도록 함으로써, 상기 기판 상에서 상대적으로 두께가 더 두꺼운 제2 유전막을 형성한다. 상기 도전막 패턴들의 측벽 및 기판 상에 형성된 제2 유전막을 식각함으로써 유전막 패턴을 형성한다. 다음에, 상기 게이트 전극 사이에 노출된 도전막 패턴을 식각함으로써 플로팅 게이트 전극을 형성한다.
본 발명의 일 실시예에 따르면, 상기 도전막 패턴 사이의 기판에 소자 분리막 패턴을 형성하는 단계를 더 수행할 수 있다.
상기 소자 분리막 패턴을 형성하기 위하여, 상기 도전막 패턴 사이의 기판을 식각하여 소자 분리용 트렌치를 형성한다. 상기 소자 분리용 트렌치의 내부 및 도전막 패턴 사이에 절연막을 채워넣어 예비 소자 분리막 패턴을 형성한다. 다음에, 상기 도전막 패턴의 측벽이 일부 노출되도록 상기 예비 소자 분리막 패턴을 식각함으로써 소자 분리막 패턴을 형성한다.
상기 소자 분리막 패턴 상에 상기 도전막 패턴의 측벽 일부를 덮는 윙 스페이서를 형성하는 단계를 더 수행할 수 있다.
또한, 상기 유전막 패턴을 형성한 이 후에, 상기 소자 분리막 패턴의 일부를 식각하는 단계를 더 수행할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 유전막은 실리콘 질화물에 비해 높은 유전율을 갖는 금속 산화물을 포함할 수 있다.
상기 제1 유전막은 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등을 포함할 수 있으며, 이들은 단독 또는 혼합하여 사용될 수 있다.
이와는 달리, 상기 제1 유전막은 실리콘 산화물/상기 금속 산화물 및 실리콘 산화물을 적층시켜 형성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 유전막을 형성하는 단계는, 상기 제1 유전막에 대해 아르곤 스퍼터링 공정을 수행함으로써 이루어질 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 유전막의 식각은 이방성 식각 공정을 통해 수행될 수 있다. 상기 제2 유전막은 Cl2, BCl3, HBr 의 식각 가스를 이용하여 식각될 수 있으며, 상기 식각 가스들은 단독 또는 혼합하여 사용될 수 있다.
본 발명의 일 실시예에 따르면, 상기 플로팅 게이트 전극을 형성하는 단계는, 상기 도전막 패턴을 불화 탄소 계열의 식각 가스를 이용하는 건식 식각 공정을 통해 수행될 수 있다.
상기 불화 탄소 계열의 식각 가스는 CF4, CH2F2, C4F8, CH2F2 등을 예로 들 수 있으며, 이들 중 적어도 하나를 사용할 수 있다.
본 발명의 일 실시예에 따르면, 상기 플로팅 게이트 패턴을 형성하기 이 전에, 제2 유전막을 형성하는 공정 및 상기 제2 유전막을 식각하는 공정은 순차적으로 반복 수행할 수 있다.
설명한 것과 같이, 본 발명에 의하면 하부 패턴의 표면을 따라 형성된 유전막을 효과적으로 제거할 수 있으며 이로 인해 기판 및 하부 패턴의 손상이 감소되도록 하면서 유전막 패턴을 형성할 수 있다. 또한, 상기 유전막 패턴을 형성하는 방법을 비휘발성 메모리 소자의 셀 제조에 사용함으로써, 상기 유전막 패턴들 사이에 불필요하게 유전막이 잔류함으로써 발생되는 공정 불량이 감소된다. 더구나, 상 기 비휘발성 메모리 소자의 셀에 고 유전율을 갖는 유전막 패턴이 사용됨으로써 상기 비휘발성 메모리 소자는 높은 커플링율을 갖게된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1 내지 도 6은 본 발명의 실시예 1에 따른 유전막 패턴 형성 방법을 설명하기 위한 사시도들이다.
도 1을 참조하면, 기판(10) 상에 하부 패턴(12)들을 형성한다. 상기 하부 패턴(12)들은 도전성 물질을 포함할 수 있다. 도시된 것과 같이, 상기 하부 패턴(12) 들은 규칙적으로 배열되는 라인 형상을 가질 수 있다.
상기 하부 패턴(12)들은 도시된 것과 같이 상기 기판(10) 표면과 접촉하면서 형성될 수도 있고, 상기 기판(10) 표면과 직접 접촉하지 않고 상기 기판(10) 표면에 형성된 박막 상에 형성될 수도 있다.
도 2를 참조하면, 상기 하부 패턴(12)들의 측벽 및 상부면과 상기 하부 패턴(12)들 사이의 기판(10) 표면 상에 제1 유전막(14)을 형성한다. 상기 제1 유전막(14)은 상기 하부 패턴(12)들 사이의 갭 부위를 매립하지 않을 정도의 얇은 두께로 형성된다.
상기 제1 유전막(14)은 실리콘 질화물보다 높은 유전율을 갖는 금속 산화물을 증착시켜 형성할 수 있다. 상기 제1 유전막(14)으로 사용할 수 있는 금속 산화물의 예로는 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등을 들 수 있다. 이들은 단독으로 사용할 수도 있고 2 이상을 적층하여 사용할 수도 있다.
이와는 달리, 상기 제1 유전막(14)은 실리콘 산화물, 상기 고유전율을 갖는 금속 산화물 및 실리콘 산화물을 순차적으로 적층시켜 형성할 수 있다.
도 3을 참조하면, 상기 제1 유전막(14)의 일부분을 덮는 식각 마스크 패턴(16)을 형성한다. 구체적으로, 상기 식각 마스크 패턴(16)은 유전막 패턴이 형성되어야 할 부위를 선택적으로 덮는 형상을 갖는다. 본 실시예에서는 상기 식각 마스크 패턴(16)이 상기 하부 패턴(12)의 연장 방향과 수직한 방향으로 연장되는 라인 형상을 갖는다. 상기 식각 마스크 패턴(16)은 실리콘 질화물 또는 실리콘 산화물로 형성될 수 있다. 즉, 화학 기상 증착방법으로 상기 실리콘 질화물 또는 실리 콘 산화물을 증착하고, 이를 사진 식각 공정을 통해 패터닝함으로써 형성될 수 있다.
도 4를 참조하면, 상기 식각 마스크 패턴(16)을 식각 마스크로 사용하여 노출되어 있는 제1 유전막(14)의 일부를 제거하고, 상기 제거된 제1 유전막(14)이 상기 하부 패턴(12)들 사이에 위치하는 제1 유전막(14) 표면으로 재증착되도록 함으로써, 상기 하부 패턴(12)들 사이에서 상대적으로 두께가 더 두꺼운 제2 유전막(18)을 형성한다. 보다 구체적으로, 상기 제2 유전막(18)을 형성하기 위한 공정에서, 상기 하부 패턴들의 상부면 및 상기 하부 패턴의 상부 측벽에 형성되어 있는 제1 유전막은 대부분 제거되도록 한다.
구체적으로, 상기 제2 유전막(18)을 형성하기 위한 공정은 아르곤 스퍼터링을 통해 수행될 수 있다. 즉, 상기 제1 유전막(14)이 형성된 기판에 아르곤 이온을 이용하는 스퍼터링 공정을 수행하는 경우, 설명한 것과 같이 상기 제1 유전막(14)의 일부를 제거하면서 재증착시킬 수 있다. 상기 아르곤 스퍼터링 공정은 20 내지 40mTorr의 압력 및 100 내지 900V의 바이어스 전압 조건에서 수행될 수 있다.
상기 공정에 의해, 상기 하부 패턴(12)의 상부면 및 상부 측벽에 위치하는 제1 유전막(14)은 대부분 제거되고, 상기 하부 패턴(12)의 하부 측벽 일부에만 제1 유전막(14)이 남아있게 되므로, 상기 하부 패턴(12) 측벽에서는 제2 유전막(18)의 수직 두께(d2)가 상기 제1 유전막(14)의 수직 두께(도 3, d1)보다 얇다. 또한, 상기 제거된 제1 유전막(14)이 재증착됨으로써, 상기 하부 패턴(12)들 사이에서는 제2 유전막의 두께는(d4) 상기 제1 유전막의 두께(d3)에 비해 더 두껍다.
도 5를 참조하면, 상기 제2 유전막(18)을 이방성 식각 공정을 통해 식각하여 상기 식각 마스크 패턴(16) 아래에만 유전막을 남김으로써, 유전막 패턴(20)을 형성한다. 상기 제2 유전막(18)을 식각하는 공정은 건식 식각 공정을 통해 수행될 수 있으며, 식각 가스로는 Cl2 및 BCl3 를 사용할 수 있다. 상기 식각 가스들은 단독 또는 혼합하여 사용될 수 있다. 또한, 노출되어 있는 하부 패턴(12)들과의 식각 선택비를 높이기 위한 첨가 가스로써 HBr 가스를 사용할 수 있다. 예를들어, 주 식각 가스로 Cl2, BCl3를 사용할 수 있으며, 선택적으로 HBr 가스를 첨가할 수 있다.
보다 구체적으로, 상기 식각 공정을 수행하면, 상기 하부 패턴(12)의 측벽 및 하부 패턴(12)들 사이에 형성되어 있는 제2 유전막(18)이 식각된다. 그런데, 상기 제2 유전막(18)은 증착 상태인 제1 유전막(14)에 비해 하부 패턴(12) 측벽에서는 수직 두께가 얇아져 있고, 하부 패턴(12) 사이에서는 더 두꺼워져 있다. 때문에, 상기 하부 패턴(12)들의 측벽에 형성된 제2 유전막(18)이 완전히 식각되도록 상기 제2 유전막(18)을 과도 식각하더라도, 상기 하부 패턴(12) 사이의 기판이 손상되는 것을 감소시킬 수 있다. 상기 방법에 의하면, 주변의 패턴 및 기판의 손상을 감소시키면서도 유전막 패턴(20)을 형성할 수 있다.
한편, 상기 유전막 패턴(20)을 식각할 시에 노출되어있는 하부 패턴(12)들도 식각된다. 때문에, 상기 하부 패턴(12)들의 높이가 다소 낮아지게 된다.
도 6을 참조하면, 상기 노출된 하부 패턴(12)들을 제거한다. 상기와 같이 노출된 하부 패턴(12)들을 제거하면, 상기 유전막 패턴 하부에만 하부 패턴(12a)이 남아있게 된다.
실시예 2
도 7 및 도 8은 본 발명의 실시예 2에 따른 유전막 패턴 형성 방법을 설명하기 위한 사시도들이다.
실시예 2에 따른 유전막 패턴 형성 방법은, 상기 제1 유전막에 대하여 아르곤 스퍼터링 및 이방성 식각 공정을 반복하여 수행하는 것을 제외하고는 상기 실시예 1과 동일하다.
먼저, 도 1 내지 도 3을 참조로 설명한 것과 동일한 공정을 수행함으로써, 하부 패턴(12)들 및 상기 하부 패턴(12)들 사이의 기판(10) 상에 제1 유전막(14)을 형성한다. 또한, 상기 제1 유전막의 일부분을 덮는 식각 마스크 패턴을 형성한다.
다음에, 도 7을 참조하면, 상기 식각 마스크 패턴(16)을 식각 마스크로 사용하여 노출되어 있는 제1 유전막(14)의 일부를 제거하고, 상기 제거된 제1 유전막(14)이 상기 하부 패턴(12)들 사이에 위치하는 제1 유전막(14) 표면 상에 재증착되도록 아르곤 스퍼터링 공정을 수행하여 제1 예비 유전막 패턴(30)을 형성한다. 구체적으로, 상기 하부 패턴(12)들의 상부면 및 측벽에 형성된 제1 유전막(14)이 일부 제거된다. 본 실시예에서는, 상기 하부 패턴(12)들 상부면에 위치하는 제1 예비 유전막 패턴(30)의 수직 두께는 얇아지고, 상기 하부 패턴(12)들 사이의 기판(10) 상에 위치하는 제1 예비 유전막(30)의 두께는 더 두꺼워진다.
도 8을 참조하면, 상기 제1 유전막(14)의 일부분을 이방성으로 식각함으로써 제2 예비 유전막 패턴(32)을 형성한다. 상기 하부 패턴(12)들 사이에는 상기 제2 예비 유전막 패턴(32)이 일정 두께로 남아있는 것이 바람직하다.
상기 아르곤 스퍼터링 공정을 통해 상기 하부 패턴(12)의 측벽에 위치하는 제1 예비 유전막 패턴(30)의 수직 두께가 얇아졌다 하더라도, 상기 하부 패턴(12)들 사이에 위치하는 제1 예비 유전막 패턴(30)의 두께에 비해 상기 하부 패턴의 측벽에 위치하는 제1 예비 유전막 패턴(30)의 두께가 더 두껍다. 때문에, 상기 하부 패턴(12)의 측벽에 위치하는 제1 예비 유전막 패턴(30)이 모두 제거되도록 과도하게 식각하는 경우, 상기 하부 패턴(12)들 사이에 위치하는 제1 예비 유전막 패턴(30)이 제거되고 이 후에 노출되는 기판이 계속하여 손상될 수 있다. 때문에, 상기 이방성 식각 공정에서, 바람직하게는, 상기 하부 패턴(12)들 사이에 위치하는 제1 예비 유전막 패턴(30)이 일부 남아 있도록 하는 것이 바람직하다.
이 후, 도시하지는 않았지만, 상기 아르곤 스퍼터링 공정 및 이방성 식각 공정을 반복하여 수행함으로써 상기 노출되어 있는 제2 예비 유전막 패턴(32)을 완전히 제거할 수 있다. 따라서, 도 6에 도시된 것과 같이, 상기 식각 마스크 패턴(16) 아래에 제2 유전막 패턴(20)을 형성할 수 있다.
상기와 같이, 상기 아르곤 스퍼터링 공정 및 이방성 식각 공정을 반복하여 수행하면, 상기 하부 패턴들 사이에 노출되는 기판의 손상을 감소시킬 수 있다. 또한, 하부 패턴들의 밀도가 높은 부분과 상기 하부 패턴들의 밀도가 높지 않은 부분 사이에서 식각 공정 시에 상기 제1 유전막의 식각 정도 차이가 발생되는 마이크로 로딩 현상(micro-loading effect)을 감소시킬 수 있다.
실시예 3
도 9 내지 도 13은 본 발명의 실시예 3에 따른 비휘발성 반도체 메모리 소자의 셀 형성 방법을 설명하기 위한 단면도들이다. 도 14 내지 도 19는 본 발명의 실시예 3에 따른 비휘발성 반도체 메모리 소자의 셀 형성 방법을 설명하기 위한 사시도들이다.
도 9를 참조하면, 기판(100) 상에 터널 산화막(102)을 형성한다. 상기 기판(100)은 단결정 실리콘과 같은 반도체 물질로 이루어질 수 있다.
상기 터널 산화막(102)은 상기 기판(100) 상에 약 30 내지 약 90Å 정도의 두께, 바람직하게는 약 60Å 정도의 두께를 갖도록 형성한다. 상기 터널 산화막(102)은 열 산화(thermal oxidation) 공정을 통해 형성될 수 있다.
상기 터널 산화막(102) 상에 플로팅 게이트 전극으로 사용되기 위한 제1 도전막(104)을 형성한다. 상기 제1 도전막(104)은 불순물이 도핑된 폴리실리콘으로 형성될 수 있다. 구체적으로는, 터널 산화막(102) 상에 약 300 내지 약 700Å 정도의 두께, 바람직하게는 약 500Å 정도의 두께를 갖는 폴리실리콘막을 형성한 후, 불순물 도핑 공정을 수행함으로써 제1 도전막(104)을 형성할 수 있다.
상기 제1 도전막(104) 상에 저압 화학 기상 증착 공정을 통하여 제1 하드 마스크막(도시안됨)을 형성한다. 상기 제1 하드 마스크막은 제1 도전막(104), 터널 산화막(102) 및 기판(100)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 하드 마스크막은 실리콘 질화물 또는 실리콘 산질화물로 이루어진다.
제1 하드 마스크막 상에 제1 포토레지스트막(도시안됨)을 코팅한 후, 상기 제1 포토레지스트막을 노광 및 현상하여 제1 하드 마스크막 상에 제1 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제1 포토레지스트 패턴은 상기 기판에서 액티브 영역에 해당되는 부위를 선택적으로 덮는 형상을 갖도록 형성된다. 구체적으로, 상기 제1 포토레지스트 패턴은 제1 방향으로 연장되는 라인 형상을 가지며, 반복적으로 형성된다.
다음에, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 하드 마스크막을 식각함으로써 제1 하드 마스크 패턴(106)을 형성한다. 이 후, 애싱 및/또는 스트립 공정을 통하여 상기 제1 포토레지스트 패턴을 제거한다.
도 10을 참조하면, 상기 제1 하드 마스크 패턴(106)을 식각 마스크로 이용하여 제1 도전막(104), 터널 산화막(102)을 순차적으로 식각함으로써 기판(100) 상에 제1 도전막 패턴(104a) 및 터널 산화막 패턴(102a)을 형성한다. 이 후, 상기 제1 도전막(104a) 패턴 사이에 노출되는 기판의 일부를 식각함으로써 상기 기판(100)에 트렌치(108)를 형성한다.
도 11을 참조하면, 상기 트렌치(108) 내부를 완전히 채우도록 절연막을 형성하고, 상기 절연막을 평탄화시킴으로써 예비 절연막 패턴(도시안됨)을 형성한다. 상기 평탄화는 화학 기계적 연마(CMP) 공정, 에치 백(etch back) 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 통해 수행될 수 있다.
보다 구체적으로, 좁은 폭을 갖는 상기 트렌치(108)를 충분히 매립할 수 있도록 우수한 갭 필(gap fill) 특성을 갖는 산화물을 화학 기상 증착 방법으로 증착 하여 절연막을 형성한다. 예를들어, 상기 절연막은 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정으로 형성된 산화물일 수 있다. 이어서, 제1 하드 마스크 패턴(106)이 노출되도록 상기 절연막을 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 제거하여 예비 절연막 패턴을 형성한다.
다음에, 상기 예비 절연막 패턴을 이방성 식각함으로써 상기 예비 절연막 패턴에 비해 낮은 두께를 갖는 절연막 패턴(110)을 형성한다. 상기 절연막 패턴(110)의 상부면은 상기 제1 도전막 패턴(104a)의 상부면보다 낮고 하부면보다는 높게 위치하는 것이 바람직하다. 구체적으로, 상기 절연막 패턴(110)의 상부면은 상기 제1 도전막 패턴(104a) 높이의 중심보다 낮고 하부면보다는 높게 위치하는 것이 바람직하다. 따라서, 상기 절연막 패턴(110)의 측방으로 상기 제1 도전막 패턴(104a)이 일부 돌출되는 형상을 갖게된다.
도 12를 참조하면, 상기 절연막 패턴(110), 제1 도전막 패턴(104a) 및 제1 하드 마스크 패턴(106)의 표면 상에 스페이서용 절연막(도시안됨)을 형성한다. 상기 스페이서용 절연막은 실리콘 산화물을 화학기상 증착법으로 증착시켜 형성할 수 있다.
상기 스페이서용 절연막을 이방성으로 식각함으로써 상기 제1 도전막 패턴(104a)의 하부 측벽에 윙 스페이서(112)를 형성한다. 상기 스페이서용 절연막을 이방성 식각할 때 상기 절연막 패턴(110)도 일부 제거됨으로써, 도 9에 도시된 것과 같이, 상기 제1 도전막 패턴(104a) 사이에 리세스된 부위(114)가 생성되고 상기 제1 도전막 패턴(104a)의 하부 측벽만이 상기 윙 스페이서(112)에 의해 덮혀있게 된다. 상기 윙 스페이서(112)는 상기 액티브 영역의 가장자리 부위가 노출되지 않도록 함으로써 후속 공정에서 상기 액티브 영역의 가장자리 부위의 손상을 방지하기 위하여 형성된다.
상기 공정을 수행함으로써 윙 스페이서(112)를 포함하는 소자 분리막 패턴(118)이 완성된다.
다음에, 도시하지는 않았지만, 상기 제1 하드 마스크 패턴(106)을 제거한다. 상기 제1 하드 마스크 패턴(106)을 제거하면, 상기 제1 도전막 패턴(104a)의 상부면이 노출된다.
도 13을 참조하면, 상기 제1 도전막 패턴(104a), 윙 스페이서(112)를 포함하는 소자 분리막 패턴(118)의 표면 상에 제1 유전막(120)을 형성한다. 상기 제1 유전막(120)은 실리콘 질화물에 비해 높은 유전율을 갖는 금속 산화물을 증착시켜 형성할 수 있다. 상기 제1 유전막(120)으로 사용될 수 있는 금속 산화물의 예로는 알루미늄 산화물, 하프늄 산화물 및 지르코늄 산화물을 포함할 수 있다.
이와는 달리, 상기 제1 유전막(120)은 실리콘 산화물, 고유전율을 갖는 금속 산화물 및 실리콘 산화물을 순차적으로 적층시켜 형성할 수 있다.
도 14를 참조하면, 상기 제1 유전막(120) 상에 콘트롤 게이트 전극으로 사용되기 위한 제2 도전막(122)을 형성한다. 상기 제2 도전막(122)은 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드 물질 등으로 형성될 수 있다. 상기 물질들은 단독으로 증착시키거나 또는 2 이상을 적층시켜 형성될 수 있다. 본 실시예에서, 상기 제2 도전막(122)은 불순물이 도핑된 폴리실리콘 및 텅스텐 실리사이드를 적층시켜 형성할 수 있다.
상기 제2 도전막(122) 상에 제2 하드 마스크막(도시안됨)을 형성한다. 상기 제2 하드 마스크막은 실리콘 산화물 또는 실리콘 질화물을 증착시켜 형성할 수 있다. 일 예로, 상기 제2 하드 마스크막은 PE-CVD 공정을 통해 형성되는 실리콘 산화물로 이루어질 수 있다.
상기 제2 하드 마스크막 상에 제2 포토레지스트막(도시안됨)을 코팅한 후, 노광 및 현상 공정을 통하여 상기 제2 포토레지스트막을 패터닝하여 제2 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제2 포토레지스트 패턴은 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상을 갖는다. 상기 제2 방향은 상기 액티브 영역이 연장되는 방향과 수직한 방향이 된다.
다음에, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제2 하드 마스크막을 식각함으로써, 제2 도전막(122) 상에 제2 하드 마스크 패턴(124)을 형성한다. 이 후, 상기 제2 포토레지스트 패턴을 애싱 및/또는 스트립 공정을 이용하여 제거한다.
도 15를 참조하면, 상기 제2 하드 마스크 패턴(124)을 식각 마스크로 이용하여 상기 제2 도전막(122)을 식각함으로써 콘트롤 게이트 전극(122a)을 형성한다. 상기 제2 도전막(122)을 식각하면, 상기 콘트롤 게이트 전극(122a) 사이에 제1 유전막(120)이 노출된다.
도 16을 참조하면, 상기 노출된 제1 유전막(120)의 일부를 제거하고, 상기 제거된 제1 유전막(120)이 상기 제1 도전막 패턴(104a) 사이에 위치하는 제1 유전막(120)에 재증착되도록 함으로써 상기 제1 도전막 패턴(104a) 사이에서 상대적으로 두께가 더 두꺼운 제2 유전막(120a)을 형성한다. 보다 구체적으로, 상기 제2 유전막(120a)을 형성하기 위한 식각 공정에서, 상기 제1 도전막 패턴(104a)의 상부면 및 상부 측벽에 형성되어 있는 제1 유전막(120)이 주로 제거되도록 한다.
구체적으로, 상기 제2 유전막(120a)을 형성하는 공정은 아르곤 스퍼터링을 통해 수행될 수 있다. 상기 아르곤 스퍼터링 공정은 20 내지 40mTorr의 압력 및 100 내지 900V의 바이어스 전압 조건에서 수행될 수 있다.
상기 공정을 수행하여 형성된 제2 유전막(120a)은 상기 제1 도전막 패턴(104a)의 측벽에서의 수직 방향의 두께가 상기 제1 유전막(120)에 비해 얇고, 상기 제1 도전막 패턴(104a)들 사이에서의 두께는 상기 제1 유전막에 비해 두껍다. 또한, 상기 제1 도전막 패턴(104a)의 상부면에 형성된 제1 유전막(120)은 완전하게 제거된다.
상기 제1 유전막(120)을 식각할 때, 식각 중에 노출되는 부위의 상기 제1 도전막 패턴(104a)이 식각될 수 있다.
도 17을 참조하면, 노출된 상기 제2 유전막(120a)을 이방성 식각 공정을 통해 식각함으로써, 상기 콘트롤 게이트 전극(122a) 아래에 유전막 패턴(130)을 형성한다. 상기 제2 유전막(120a)을 식각하는 공정은 건식 식각 공정을 통해 수행될 수 있으며, 식각 가스로는 Cl2, BCl3 및 HBr 등을 사용할 수 있다. 상기 식각 가스들은 단독 또는 2 이상을 혼합하여 사용될 수 있다. 예를들어, 주 식각 가스로 Cl2, BCl3를 사용할 수 있으며, 선택적으로 HBr가스를 첨가할 수 있다.
상기 이방성 식각 공정을 수행하면, 상기 제1 도전막 패턴(104a) 측벽 및 상기 제1 도전막 패턴(104a) 사이에 형성되어 있는 제2 유전막(120a)이 식각된다. 이 때, 상기 제2 유전막(120a)은 상기 제1 도전막 패턴(104a) 측벽에서는 얇은 수직 두께를 갖고, 상기 제1 도전막 패턴(104a)의 사이에서는 두껍게 형성되어 있다. 때문에, 상기 제1 도전막 패턴(104a)의 측벽에 형성되어 있는 제2 유전막(120a)이 완전히 식각되도록 식각 공정이 수행되더라도 상기 제1 도전막 패턴(104a) 사이에 형성되어 있는 윙 스페이서(112)가 포함된 소자 분리막 패턴(118)이 과도하게 식각되지 않는다.
그러므로, 상기 윙 스페이서(112)를 포함하는 소자 분리막 패턴(118)이 과도하게 식각됨으로써, 상기 액티브 영역의 가장자리 부위가 손상되어 발생되는 액티브 피팅 현상을 감소시킬 수 있다.
상기 제2 유전막(120a)을 식각하는 공정에서 상기 제1 도전막 패턴(104a)도 일부 식각될 수 있다. 때문에, 상기 식각 공정에서 상기 제1 도전막 패턴(104a)이 과도하게 식각되는 경우에는 액티브 영역의 중심 부위가 손상을 입을 수 있다. 그러나, 상기 제1 도전막 패턴(104a)의 측벽에 형성되어 있는 제2 유전막(120a)의 수직 두께가 얇기 때문에, 상기 제2 유전막(120a)을 식각하기 위한 식각 공정 시간이 감소된다. 이에따라, 상기 식각 공정 시에 제1 도전막 패턴(104a)의 식각 두께가 감소되므로, 상기 제1 도전막 패턴(104a)의 과도한 식각에 의해 액티브 영역의 기판이 손상되는 것을 방지할 수 있다.
도 18을 참조하면, 상기 제1 도전막 패턴(104a)의 측벽에 형성되어 있는 윙 스페이서(112)를 제거한다. 상기 윙 스페이서(112)를 제거하는 공정에서 상기 소자 분리막 패턴(118)의 상부면도 일부 식각될 수 있다.
상기 윙 스페이서(112)를 제거하는 공정은 상기 제1 도전막 패턴(104a)과 식각 선택비를 갖는 조건으로 수행될 수 있다. 즉, 상기 윙 스페이서(112)를 제거할 시에 상기 제1 도전막 패턴(104a)은 거의 식각되지 않도록 하여야 한다. 때문에, 상기 윙 스페이서(112)를 제거하는 공정에서 상기 제1 도전막 패턴(104a)이 계속 잔류하여 하부의 액티브 영역을 보호하므로, 상기 액티브 영역이 손상되는 것을 방지할 수 있다. 구체적으로, 상기 윙 스페이서(112)는 불화 탄소 계열의 가스를 식각 가스로 사용하는 건식 식각 공정을 통해 제거될 수 있다. 상기 불화 탄소 계열의 식각 가스는 CF4, CH2F2, C4F8, CH2F2등을 예로 들 수 있으며, 이들은 단독 또는 2 이상을 혼합하여 사용할 수 있다.
상기 윙 스페이서(112)는 상기 제1 도전막 패턴(104a)의 측벽에 형성되어 있기 때문에, 상기 윙 스페이서(112)가 남아있는 상태에서는 상기 제1 도전막 패턴(104a)을 완전하게 식각하는 것이 용이하지 않다. 때문에, 상기 제1 도전막 패턴(104a)을 식각하기 이 전에 상기 윙 스페이서(112)를 먼저 제거하는 것이다.
도 19를 참조하면, 상기 제1 도전막 패턴(104a)을 식각함으로써 상기 유전 막 패턴(130) 아래에 플로팅 게이트 전극(132)을 형성한다.
상기 설명한 것과 같이, 상기 윙 스페이서(112)가 제거되어 있으므로 상기 제1 도전막 패턴(104)을 용이하게 제거할 수 있다. 이로인해, 상기 제1 도전막 패턴(104)이 일부 식각되지 못하고 남아있게되어 발생되는 스트링거 불량도 감소된다.
상기 공정을 수행하면, 터널 산화막 패턴(102a), 플로팅 게이트 전극(132), 유전막 패턴(130) 및 콘트롤 게이트 전극(122a)이 적층된 게이트 구조물이 완성된다.
도시되지는 않았지만, 상기 게이트 구조물 양측의 기판 표면 아래에 불순물을 주입함으로써 불순물 영역을 형성한다. 상기 공정을 통해, 비휘발성 메모리 소자의 셀을 완성한다.
실시예 4
본 발명의 실시예 4에 따른 비휘발성 메모리 소자의 제조 방법은, 상기 제1 유전막에 대하여 아르곤 스퍼터링 및 이방성 식각 공정을 반복하여 수행함으로써 유전막 패턴을 형성하는 것을 제외하고는 실시예 3의 방법과 동일하다. 또한, 상기 제1 유전막에 대하여 아르곤 스퍼터링 및 이방성 식각 공정을 반복하여 수행하는 것은 상기 실시예 2의 방법과 동일하다. 그러므로, 더 이상의 설명은 생략한다.
실시예 5
도 20 내지 도 24는 본 발명의 실시예 5에 따른 비휘발성 반도체 메모리 소자의 셀 형성 방법을 설명하기 위한 사시도들이다.
본 발명의 실시예 5에 따른 비휘발성 메모리 소자의 제조 방법은, 상기 제1 도전막 패턴의 측벽에 윙 스페이서를 형성하지 않는 것을 제외하고는 상기 실시예 3과 동일하다. 그러므로 반복되는 설명은 생략한다.
도 9 내지 도 11에 설명한 것과 동일한 공정을 수행함으로써 도 11에 도시된 것과 같은 절연막 패턴(110)을 형성한다. 본 실시예에서는 상기 제1 도전막 패턴의 측벽에 윙 스페이서가 형성되지 않으므로 상기 절연막 패턴(110)이 소자 분리막 패턴으로 사용된다.
다음에, 도 20을 참조하면, 상기 제1 도전막 패턴(104a) 및 소자 분리막 패턴(118) 상에 제1 유전막(150)을 형성한다. 상기 제1 유전막(150)은 실리콘 질화물에 비해 높은 유전율을 갖는 금속 산화물을 증착시켜 형성할 수 있다. 상기 제1 유전막(150)으로 사용될 수 있는 금속 산화물의 예로는 알루미늄 산화물, 하프늄 산화물 및 지르코늄 산화물을 포함할 수 있다. 이와는 달리, 상기 제1 유전막(150)은 실리콘 산화물, 고유전율을 갖는 금속 산화물 및 실리콘 산화물을 순차적으로 적층시켜 형성할 수 있다.
상기 제1 유전막(150) 상에 콘트롤 게이트 전극으로 사용되기 위한 제2 도전막(122)을 형성한다. 상기 제2 도전막(122)은 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드 물질 등으로 형성될 수 있다.
상기 제2 도전막(122) 상에 제2 하드 마스크 패턴(124)을 형성한다. 상기 제 2 하드 마스크 패턴(124)은 상기 제1 도전막 패턴(104a)의 연장 방향과 수직한 방향으로 연장된다.
도 21을 참조하면, 상기 제2 하드 마스크 패턴(124)을 식각 마스크로 사용하여 상기 제2 도전막(122)을 식각함으로써 콘트롤 게이트 전극(122a)을 형성한다. 상기 식각 공정을 수행하면, 상기 콘트롤 게이트 전극(122a) 사이에는 제1 유전막(150)이 노출된다.
도 22를 참조하면, 상기 노출된 제1 유전막(150)의 일부를 제거하고, 상기 제거된 제1 유전막(150)이 상기 제1 도전막 패턴(104a) 사이에 위치하는 제1 유전막(150)에 재증착되도록 함으로써 상기 제1 도전막 패턴(104a) 사이에서 상대적으로 두께가 더 두꺼운 제2 유전막(150a)을 형성한다. 보다 구체적으로, 상기 제2 유전막(150a)을 형성하기 위한 식각 공정에서, 상기 제1 도전막 패턴(104a)의 상부면 및 상부 측벽에 형성되어 있는 제1 유전막(150)이 주로 제거되도록 한다. 상기 제2 유전막(150a)을 형성하기 위한 식각 공정은 상기 실시예 3에서 설명한 것과 동일하다.
도 23을 참조하면, 상기 제2 유전막(150a)을 이방성 식각 공정을 통해 식각함으로써 상기 콘트롤 게이트 전극(122a) 아래에 유전막 패턴(152)을 형성한다. 상기 유전막 패턴(152)을 형성하기 위한 이방성 식각 공정은 상기 실시예 3에서 설명한 것과 동일하다.
도 24를 참조하면, 상기 제1 도전막 패턴(104a)의 측벽에 형성되어 있는 소자 분리막 패턴(118)을 제거한다. 상기 소자 분리막 패턴(118)을 제거하는 공정은 상기 제1 도전막 패턴(104a)과 식각 선택비를 갖는 조건으로 수행될 수 있다. 즉, 상기 소자 분리막 패턴(118)을 제거할 시에 상기 제1 도전막 패턴(104a)은 거의 식각되지 않도록 하여야 한다. 상기 소자 분리막 패턴(118)을 식각하는 공정은 상기 실시예3에서 윙 스페이서를 제거하는 공정과 동일하다.
다음에, 상기 제1 도전막 패턴(104a)을 식각함으로써 상기 유전막 패턴(152) 아래에 플로팅 게이트 전극(154)을 형성한다. 상기 공정을 수행하면, 터널 산화막 패턴(102a), 플로팅 게이트 전극(154), 유전막 패턴(152) 및 콘트롤 게이트 전극(122a)이 적층된 게이트 구조물이 완성된다.
도시되지는 않았지만, 상기 게이트 구조물 양측의 기판 표면 아래에 불순물을 주입함으로써 불순물 영역을 형성한다. 상기 공정을 통해, 비휘발성 메모리 소자의 셀을 완성한다.
상기 설명한 것과 같이, 본 발명에 의한 유전막 패턴 형성 방법은 고유전율을 갖는 금속 산화물로 이루어지는 패턴을 형성하는 공정에 적극적으로 이용할 수 있다. 특히, 셀 트랜지스터 또는 커패시터 등과 같이 고유전율을 갖는 유전막이 요구되는 다양한 반도체 메모리 소자의 제조에 다양하게 응용될 수 있다.
도 1 내지 도 6은 본 발명의 실시예 1에 따른 유전막 패턴 형성 방법을 설명하기 위한 사시도들이다.
도 7 및 도 8은 본 발명의 실시예 2에 따른 유전막 패턴 형성 방법을 설명하기 위한 사시도들이다.
도 9 내지 도 13은 본 발명의 실시예 3에 따른 비휘발성 반도체 메모리 소자의 셀 형성 방법을 설명하기 위한 단면도들이다.
도 14 내지 도 19는 본 발명의 실시예 3에 따른 비휘발성 반도체 메모리 소자의 셀 형성 방법을 설명하기 위한 사시도들이다.
도 20 내지 도 24는 본 발명의 실시예 5에 따른 비휘발성 반도체 메모리 소자의 셀 형성 방법을 설명하기 위한 사시도들이다.

Claims (22)

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  9. 기판 상에 터널 산화막 패턴 및 도전막 패턴을 적층하는 단계;
    상기 도전막 패턴의 표면 및 상기 도전막 패턴 사이의 기판 상에 제1 유전막을 형성하는 단계;
    상기 제1 유전막 상에 콘트롤 게이트 전극을 형성하는 단계;
    상기 콘트롤 게이트 전극 사이에 노출된 제1 유전막에서, 상기 도전막 패턴의 상부면 및 상부 측벽에 형성된 제1 유전막을 제거하고 상기 제거된 제1 유전막이 상기 도전막 패턴들 사이에 위치하는 제1 유전막 표면 상에 재증착되도록 함으로써, 상기 기판 상에서 상대적으로 두께가 더 두꺼운 제2 유전막을 형성하는 단계;
    상기 도전막 패턴들의 측벽 및 기판 상에 형성된 제2 유전막을 식각함으로써 유전막 패턴을 형성하는 단계; 및
    상기 게이트 전극 사이에 노출된 도전막 패턴을 식각함으로써 플로팅 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  10. 제9항에 있어서, 상기 터널 산화막 패턴 및 도전막 패턴을 형성한 다음에, 상기 도전막 패턴 사이의 기판에 소자 분리막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  11. 제10항에 있어서, 상기 소자 분리막 패턴을 형성하는 단계는,
    상기 도전막 패턴 사이의 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계;
    상기 소자 분리용 트렌치의 내부 및 도전막 패턴 사이에 절연막을 채워넣어 예비 소자 분리막 패턴을 형성하는 단계; 및
    상기 도전막 패턴의 측벽이 일부 노출되도록 상기 예비 소자 분리막 패턴을 식각함으로써 소자 분리막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  12. 제11항에 있어서, 상기 소자 분리막 패턴을 형성한 다음에, 상기 소자 분리막 패턴 상에 상기 도전막 패턴의 측벽 일부를 덮는 윙 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  13. 제11항에 있어서, 상기 유전막 패턴을 형성한 이 후에, 상기 소자 분리막 패턴의 일부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  14. 삭제
  15. 제9항에 있어서, 상기 제1 유전막은 알루미늄 산화물, 하프늄 산화물 및 지르코늄 산화물로 이루어지는 군에서 선택된 적어도 하나의 물질을 포함하는 것을 특징으로 하는 유전막 패턴 형성 방법.
  16. 삭제
  17. 제9항에 있어서, 상기 제2 유전막을 형성하는 단계는, 상기 제1 유전막에 대해 아르곤 스퍼터링 공정을 수행함으로써 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  18. 제9항에 있어서, 상기 제2 유전막의 식각은 이방성 식각 공정을 통해 수행되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 제9항에 있어서, 상기 플로팅 게이트 전극을 형성하기 이 전에, 제2 유전막을 형성하는 공정 및 상기 제2 유전막을 식각하는 공정은 순차적으로 반복 수행하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법.
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