KR100966976B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 패드용 패턴의 프로파일(Profile) 및 CD 균일도(Critical Dimension Uniformity)를 향상시키기 위한 반도체 제조 방법을 제공한다. 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 피식각층 상에 제 1 마스크 패턴을 형성하는 단계, 피식각층 상에 제 2마스크 패턴을 형성하는 단계, 제 1 마스크 패턴 및 제 2 마스크 패턴의 측벽에 스페이서를 형성하는 단계, 및 제 2 마스크 패턴이 제거된 식각마스크를 기준으로 상기 피식각층을 식각하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 특히, SPT(Spacer Patterning Technology) 공정을 이용한 패턴 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 패턴 크기가 감소되고 있으며, 이에 따라 미세 패턴을 형성하기 위한 제조 장비 및 공정 방법이 다양하게 제시되고 있다.. 대표적인 예로 레일레이(Rayleigh) 방정식을 살펴보면, 반도체 소자 내 미세 패턴의 크기는 노광 공정에 사용되는 빛의 파장에 비례하고 렌즈의 크기에 반비례한다. 따라서, 미세 패턴 형성을 위해, 지금까지 노광 공정에 사용되는 빛의 파장을 줄이거나 렌즈의 크기를 크게 하는 방법을 주로 사용되어 왔다.
이러한 방법은 새로운 제조 장비의 개발을 필요로 하여 장비 투자비가 증가되며, 장비 운영의 어려움이 있어서 많은 문제점들을 야기하였다. 이에, 기존의 장비를 이용하고서도 고집적화에 부합하는 미세 패턴을 형성할 수 있는 방법으로 감광막 패터닝을 위한 노광 공정을 서로 다른 마스크를 사용하여 두 번 수행함으로써 회로 패턴을 인쇄하는 이중 노광 기술(double patterning technology) 및 스페이서를 미세 패턴 생성을 위한 식각 마스크로 사용하는 SPT(Spacer Patterning Technology) 방법 등이 제안되었다. 이하에서는, SPT 에 따른 제조 공정을 자세히 살펴본다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 SPT(Spacer Patterning Technology) 방법을 도시한 단면도이며, 특히 플래시 메모리 소자의 콘트롤 게이트 형성 방법을 도시한 것이다. 통상적으로, 플래시 메모리 소자는 다수의(16개 혹은 32개) 콘트롤 게이트가 연결된 셀 스트링(cell string)을 포함하고, 셀 스트링의 양끝에는 소스 선택 라인(SSL, Source Selection Line) 및 드레인 선택 라인(DSL, Drain Selection Line)과 연결하기 위한 스위칭 트랜지스터가 구비되어 있다.
도 1a를 참조하면, 반도체 기판(100) 상부에 피식각층(110)을 형성하고, 피식각층(110) 상부에 희생막(120)을 형성한다.
여기서, 피식각층(110)은 폴리실리콘(110a) 및 질화막(110b)의 적층구조이며, 희생막(120a)은 TEOS(Tetra Ethyl Ortho Silicate) 산화막으로 형성하는 것이 바람직하다. 그리고, 상기 희생막(120a)이 적층되는 두께는 SPT 공정 시 중요한 역할을 하는 스페이서의 높이를 결정한다.
다음에, 상기 희생막(120a) 상부에 하드마스크층(160), 하부 반사 방지막(Bottom AntiReflection Coating (BARC) film, 170) 및 제 1 감광막 패턴(180)을 형성한다. 노광 공정을 진행할 때, 감광막과 감광막 하부에 형성된 하드마스크층 간 굴절률의 차이에 의해 마스크에 정의된 바에 따라 미세한 제 1 감광막 패턴(180)을 생성하기 어렵다. 따라서, 감광막과 하드마스크층 간의 굴절률 차이로 인해 빛이 반사하여 감광막 패턴(180)이 훼손되는 것을 방지하기 위해 하부 반사 방지막(170)을 사용한다.
통상적으로, 반사 방지막은 미세회로를 안정적으로 형성시키기 위해 사용되는 매우 얇은 광흡수 감광재료 층으로 반도체 광미세회로가공(lithography) 공정에 사용되고 있으며 기존의 공정에 사용되고 있는 고해상도 포토레지스트 재료와 상호 접착계면 및 광 특성이 잘 맞아야 한다. 반사방지막은 해당 파장대에서 기판 반사율을 조절하여 정재파(Standing Wave) 현상이나 노칭(Notching)이 없는 감광막 패턴을 형성시키고, CD 균일도(Critical Dimension Uniformity) 특성을 향상시키며, 기판과 감광막 패턴의 접착력을 향상시키는데 큰 도움을 주기 때문에, DUV 공정에서는 반사방지막이 중요한 역할을 한다. 이러한 반사 방지막은 크게 감광막의 상부에 형성되는 상부 반사 방지막(top antireflection coating(TARC) film)과 감광막의 하부에 형성되는 하부 반사 방지막(bottom antireflection coating(BARC) film)으로 나누어지는데, 이 중에서 하부 반사 방지막이 미세한 회로 패턴을 생성하는데 주로 사용된다.
도 1a를 참조하면, 상기 제 1 감광막 패턴(180)을 마스크로 하부 반사 방지막(170)과 하드마스크층(160)을 식각한다. 이후, 패터닝된 하드마스크층(160)을 기준으로 희생막 (120a)을 식각하여 희생막 패턴(120)을 형성한다. 희생막 패턴(120)의 형성 후, 상기 제 1 감광막 패턴(180), 반사방지막(170) 및 하드마스크층(160)을 제거한다.
도 1b에 도시된 바와 같이, 희생막 패턴(120)을 포함하는 전체 표면에 스페이서 물질층을 형성하고, 에치백(Etch-Back) 공정을 수행하여 희생막 패턴(120) 측 벽에 스페이서(130)를 형성한다. 여기서, 스페이서(130)는 폴리실리콘으로 형성하는 것이 바람직하며, 스페이서(130)는 상기 콘트롤 게이트를 정의한다.
도 1c를 참조하면, 습식 공정을 수행하여 희생막 패턴(120)을 제거하여, 스페이서(130)만 남겨지도록 한다.
도 1d를 참조하면, 반도체 기판(100) 내 복수의 콘트롤 게이트가 형성된 중심 영역에서 벗어난 주변 영역에 스위칭 트랜지스터의 게이트를 정의하기 위한 제 2 감광막 패턴(140)을 형성한다.
주변 영역 내 SSL 및 DSL과 연결된 스위칭 트랜지스터는 통상적으로 셀 스트링의 양끝에 존재하여 노광 공정 수행 시 중심 영역에 형성되는 복수의 콘트롤 게이트보다 초점이 불량할 가능성이 높다. 또한, 주변 영역에 Defocus 가 심해짐에 따라 DOF(Depth of Focus, 탈촛점 여유도)의 제조 마진(Margin) 이 부족한 반면 각각의 선택 라인(SSL, DSL)을 연결하기 위한 스위칭 트랜지스터는 채널(Channel)의 Turn-on과 연관되므로, 공간 내 패턴의 위치 및 크기의 임계 한도(critical dimension, CD)에 대한 정확한 제어가 요구된다. 아울러, 셀 스트링에 포함된 복수의 콘트롤 게이트의 각각에 비해 스위칭 트랜지스터 및 선택 라인의 크기(폭)은 매우 크기 때문에 미세 패턴 회로를 형성하기 위한 스페이서(130)를 이용하여 형성하기는 어려움이 많다. 이러한 이유로, 주변 영역에 별도의 제 2 감광막 패턴(140)의 형성이 필요하다.
도 1e를 참조하면, 스페이서(130) 및 제 2 감광막 패턴(140)을 마스크로 피식각층(110)을 식각하여 복수의 콘트롤 게이트와 SSL 및 DSL과 셀 스트링의 양끝에 위치한 스위칭 트랜지스터의 게이트를 정의하는 피식각층 패턴(155a, 155b)을 형성한다.
도시되지는 않았지만, 후속 공정에서는 피식각층 패턴(155a, 155b)이 형성된 반도체 기판의 최외곽을 노출시키는 제 3 감광막 패턴(미도시)을 형성한다. 여기서, 상기 제 3 감광막 패턴(미도시)은 스페이서 물질층 증착 시 발생한 라인 끝단 영역의 스페이서 부분을 분리하기 위한 컷팅 마스크이다. 상기 제 3 감광막 패턴(미도시)을 마스크로 라인 끝단의 피식각층 패턴(155a, 155b)의 일부를 제거하여 각각의 라인을 분리시킨 후 상기 제 3 감광막 패턴(미도시)을 제거한다.
전술한 SPT 공정에서 스위칭 트랜지스터의 게이트를 정의하는 패드 형태의 감광막 패턴(140) 형성 시 상기 감광막 패턴(140) 형성 이전에 하부 반사 방지막을 형성하여 감광막 패턴(140)이 훼손되지 않도록 하여야 한다. 하지만, 이미 형성된 스페이서(130)로 인하여, 하부 반사 방지막을 형성할 수 없게 된다. 도 1d에 도시된 바와 같이, 스페이서(130)가 형성된 상태에서 반사 방지막을 형성하지 못할 경우 감광막 패턴(140)의 프로파일 및 패턴 불량이 발생하는 문제점이 있다.
만약 스페이서(130)가 형성된 상태에서 반사방지막을 증착하는 경우에는, 상기 스페이서(130)가 없는 주변 영역에는 일정한 두께로 반사방지막이 증착될 수 있지만, 상기 스페이서(130) 사이의 미세한 영역에서는 반사방지막이 형성되지 않고 높은 두께로 증착되는 문제가 발생한다. 이 경우, 반사방지막을 증착하여 감광막 패턴(140)의 프로파일(profile) 및 CD 균일도 특성을 향상시킬 수 있다. 하지만 패드 형태의 감광막 패턴(140) 형성 후 하부의 피식각층(110) 식각 시 상기 감광막 패턴(140)을 마스크로 상기 반사방지막을 제거하는 단계를 추가하여야 하고 감광막 패턴(140)의 두께도 증가 되어야 하므로, 공정 마진이 확보되지 않는 문제가 있다.
또한, 상기 반사방지막 제거시 CF4를 베이스로 하는 식각 가스를 사용하게 되는데, 상기 식각 가스를 사용한 상기 반사방지막 제거 공정 시 스페이서(130)가 어택(Attack)을 받아 그 높이가 감소되어 하부의 피식각층(110)을 식각하기에 식각 선택비가 부족하게 되는 문제가 있다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 패드 형태의 감광막 패턴(140) 형성 시 반사 방지막을 적용하기 어려우므로 빛의 반사로 인한 노칭(Notching) 현상이 일어나며, 주변 영역에 형성된 패드 형태의 감광막 패턴의 불량을 유발하고, 패턴 간의 좁은 영역에 스컴(scum)이 발생하게 되며, 기판과의 접착력이 저하되어 패턴 리프팅(pattern lifting) 현상이 발생하는 문제점이 있다.
본 발명은 셀 마스크 공정을 통한 피식각층 패턴 형성 이전에 반사방지막을 적용하여 패드용 패턴을 형성함으로써, 상기 패드용 패턴의 프로파일(Profile) 및 CD 균일도(Critical Dimension Uniformity)가 향상되고, 감광막 패턴의 스컴(Scum) 발생 및 패턴 리프팅(Pattern Lifting) 현상을 방지하여 소자의 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 피식각층 상에 제 1 마스크 패턴을 형성하는 단계, 상기 피식각층 상에 제 2마스크 패턴을 형성하는 단계, 상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴의 측벽에 스페이서를 형성하는 단계, 및 상기 제 2 마스크 패턴이 제거된 식각마스크를 기준으로 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 제 1 마스크 패턴과 상기 스페이서 중 상기 제 1 마스크 패턴의 측벽에 형성된 스페이서는 셀 스트링의 양끝에 소스 선택 라인 및 드레인 선택 라인의 연결을 위한 스위칭 트랜지스터의 게이트 패턴을 형성하기 위한 상기 식각마스크로 사용되는 것을 특징으로 한다.
바람직하게는, 상기 스페이서 중 상기 제 2 마스크 패턴의 측벽에 형성된 스페이서는 상기 셀 스트링 내 복수의 콘트롤 게이트 패턴을 형성하기 위한 상기 식각마스크로 사용되는 것을 특징으로 한다.
바람직하게는, 상기 제 1 마스크 패턴은 폴리 실리콘막으로 형성되고, 상기 제 2마스크 패턴은 TEOS막으로 형성되는 것을 특징으로 한다.
바람직하게는, 상기 스페이서는 폴리 실리콘막으로 형성된 것을 특징으로 한다.
바람직하게는, 상기 제 1 마스크 패턴을 형성하는 단계는 상기 피식각층 상에 폴리 실리콘막을 형성하는 단계, 상기 폴리 실리콘막 상에 반사방지막을 형성하는 단계, 상기 반사방지막 상에 형성된 감광막을 패터닝하는 단계, 및 패터닝된 감광막을 기준으로 상기 반사방지막과 상기 폴리 실리콘막을 식각하는 단계를 포함한다.
바람직하게는, 상기 제 2마스크 패턴을 형성하는 단계는 상기 피식각층 및 제 1 마스크 패턴 상에 TEOS막을 형성하는 단계, 상기 TEOS막 상에 반사방지막을 형성하는 단계, 상기 반사방지막 상에 형성된 감광막을 패터닝하는 단계, 및 패터닝된 감광막을 기준으로 상기 반사방지막과 상기 TEOS막을 식각하는 단계를 포함한다.
또한, 본 발명은 스위칭 트랜지스터의 게이트 패턴을 형성하기 위한 성긴 마스크 패턴 및 셀 스트링 내 콘트롤 게이트 패턴을 형성하기 위한 세밀한 마스크 패턴을 순차적으로 형성하는 단계, 및 상기 성긴 마스크 패턴 및 상기 세밀한 마스크 패턴의 측벽에 스페이서를 형성한 후 STI 공정을 수행하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 성긴 마스크 패턴 및 세밀한 마스크 패턴을 순차적으로 형성하는 단계는 하드마스크층 상에 제 1 반사방지막을 형성하는 단계, 제 1 반사방지막 상에 형성된 성긴 감광막 패턴을 기준으로 상기 하드 마스크층을 패터닝하는 단계, 패터닝된 하드 마스크층을 덮는 희생막을 형성하고 평탄화하는 단계, 상기 희생막 상에 제 2 반사방지막을 형성하는 단계, 제 2 반사방지막 상에 형성된 세밀한 감광막 패턴을 기준으로 상기 희생막을 패터닝하는 단계를 포함한다.
바람직하게는, 상기 성긴 마스크 패턴은 상기 스페이서와 식각 선택비가 동일하지만, 상기 세밀한 마스크 패턴과는 식각 선택비가 상이한 것을 특징으로 한다.
바람직하게는, 상기 STI 공정을 수행하는 단계는 상기 성긴 마스크 패턴 및 상기 세밀한 마스크 패턴의 측벽에 스페이서를 형성하는 단계, 상기 세밀한 마스크 패턴을 제거하는 단계, 및 상기 스페이서 및 상기 성긴 마스크 패턴을 기준으로 피식각층을 식각하는 단계를 포함한다.
나아가, 본 발명은 반도체 기판 상부에 피식각층을 형성하는 단계, 상기 반도체 기판 에지부에 위치한 상기 피식각층 상부에 패드용 패턴을 형성하는 단계, 상기 패드용 패턴을 포함하는 전체 상부에 평탄화된 희생막을 형성하는 단계, 상기 희생막을 식각하여 희생막 패턴을 형성하되, 상기 패드용 패턴은 식각되지 않는 단계, 상기 희생막 패턴 및 패드용 패턴 측벽에 스페이서를 형성하는 단계, 상기 희생막 패턴을 제거하여 상기 스페이서만 남기는 단계, 및 상기 스페이서 및 스페이서가 구비된 패드용 패턴을 마스크로 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한 다.
바람직하게는, 상기 피식각층은 폴리실리콘층 및 질화막의 적층구조로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 패드용 패턴은 SSL(Source Selection Line)용 게이트 및 DSL(Drain Selection Line)용 게이트를 정의하는 것을 특징으로 한다.
바람직하게는, 상기 패드용 패턴 형성을 위한 감광막 패턴 형성 시 반사 방지막을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 패드용 패턴의 CD는 타켓 패턴의 CD보다 작게 형성하는 것을 특징으로 한다.
바람직하게는, 상기 희생막은 TEOS막으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 희생막 패턴 형성을 위한 감광막 패턴 형성 시 반사방지막을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 희생막 패턴은 HF 용액을 이용한 습식 공정으로 진행하는 것을 특징으로 한다.
바람직하게는, 상기 희생막 패턴은 라인/스페이스 형태로 형성하며, 상기 라인 : 스페이스의 비율이 1 : 3인 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 셀 마스크 공정을 통한 피식각층 패턴 형성 이전에 반사방지막을 적용하여 패드용 패턴을 형성함으로써, 상기 패드용 패턴의 프로파일(Profile) 및 CD 균일도(Critical Dimension Uniformity)를 향 상시킬 수 있는 효과가 있다.
아울러, 본 발명은 감광막 패턴의 스컴(Scum) 발생 및 패턴 리프팅(Pattern Lifting) 현상을 방지하여 반도체 소자의 특성을 향상시킬 수 있다.
이하에서는 첨부한 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다. 특히, 본 발명은 다수의 콘트롤 게이트가 연결된 셀 스트링(cell string) 및 셀 스트링의 양끝에는 소스 선택 라인(SSL, Source Selection Line) 및 드레인 선택 라인(DSL, Drain Selection Line)과 연결하기 위한 스위칭 트랜지스터를 구비하는 반도체 소자의 제조 방법을 예로 들어 설명한다
도 2a를 참조하면, 반도체 기판(200) 상부에 피식각층(210)을 형성하고, 피식각층(210) 상부에 폴리실리콘층(220a) 및 제 1 반사방지막(250a)을 형성하고, 상기 제 1 반사방지막(250a) 상부에 패드용 패턴을 정의하는 제 1 감광막 패턴(260a)을 형성한다. 여기서, 피식각층(210)은 폴리실리콘(210a) 및 질화막(210b)의 적층구조로 형성하는 것이 바람직하다.
도 2b를 참조하면, 상기 제 1 감광막 패턴(260a)을 마스크로 상기 폴리실리콘층(220a)을 식각하여 SSL 또는 DSL과 연결하기 위한 스위칭 트랜지스터의 게이트를 정의하는 패드용 패턴(220)을 형성한다. 여기서, 후속 스페이서 형성 공정을 통해 패드용 패턴(220) 측벽에 스페이서를 형성하므로, 패드용 패턴(220)은 스위칭 트랜지스터의 게이트 크기보다는 조금 작게(스페이서의 두께만큼) 형성한다.
이때, 제 1반사방지막(BARC film, 250a)을 형성한 후 노광 공정을 수행함으로써, 본 발명에 따른 반도체 소자의 제조 공정 중에는 제 1감광막 패턴(260a)이 종래에 가질 수 있는 불량이나 노칭 현상을 예방할 수 있다. 즉, 평탄한 피식각층 상부에 반사방지막을 형성한 후 감광막 패턴 형성 공정을 수행하였으므로, 피식각층의 반사율을 감소시켜 패드용 패턴의 불량을 방지하고, 감광막 패턴의 스컴(Scum) 및 리프팅(Lifting) 현상을 방지할 수 있다.
도 2c를 참조하면, 패드용 패턴(220) 및 피식각층 (210) 상부에 형성된 희생막(230)을 CMP 공정을 수행하여 평탄화시킨다.
여기서, 희생막(230)은 TEOS막으로 형성하는 것이 바람직하며, SPT 공정 시 중요한 역할을 하는 스페이서의 높이를 결정하는 막이기 때문에 일정 높이 이상을 가지도록 형성하는 것이 바람직하다. 만약 희생막(230)의 형성된 높이가 낮을 경우, 이후 공정을 통해 스페이서를 원하는 높이와 두께로 형성하는 것이 어려워질 수 있다. 일례로 마스크 패턴의 측면에 형성되는 스페이서는 한번에 약 30nm의 두께로 증착할 수 있는데, 마스크 패턴이 이보다 충분히 높지 않을 경우 스페이서의 두께는 더 얇게 형성된다.
또한, 일정한 두께로 희생막(230)을 증착할 경우 패드용 패턴(220)으로 인해 단차가 발생하고, 이러한 단차는 후속 공정 시 디포커스(Defocus)를 유발시킬 수 있으며, 그로 인해 이후 생성할 셀 스트링 내 복수의 미세한 콘트롤 게이트 패턴이 열화되는 문제가 발생한다. 따라서, 상기 화학적 기계적 연마(CMP) 공정을 수행하여 상기 단차를 제거하여 주는 것이 바람직하다.
다음에, 평탄화된 희생막(230) 상부에 하드마스크(240) 및 제 2 반사방지막(250b)을 형성한다.
여기서, 하드마스크(240)는 폴리실리콘으로 형성하며, 이는 감광막 패턴으로 하부의 희생막(230)을 식각하기에는 식각 선택비가 부족하므로, 하드마스크(240)로 폴리실리콘을 적용하는 것이 바람직하다.
그 다음, 제 2 반사방지막(250b) 상부에 워드라인을 정의하는 제 2 감광막 패턴(260b)을 형성한다.
여기서, 제 2 감광막 패턴(260b)은 라인/스페이스 형태로 형성하며, 라인 : 스페이스의 비율이 1 : 3이 되도록 하는 것이 바람직하다.
도 2d를 참조하면, 제 2 감광막 패턴(260b)을 마스크로 제 2 반사방지막(250b) 및 하드마스크(240)를 식각한다.
다음에, 남겨진 제 2 감광막 패턴(260b)과 상기 식각된 제 2 반사방지막(250b) 및 하드마스크(240)를 마스크로 하부의 희생막(230)을 식각하여 희생막 패턴(230a)을 형성한다.
이때, 희생막(230)인 TEOS 막과 패드용 패턴(220)인 폴리실리콘과는 식각 선택비 차이를 가지므로 패드용 패턴(220)은 거의 식각되지 않고 남겨지게 된다.
도 2c 및 2d에 도시된 바와 같이, 제 2 반사방지막(250b) 역시 노광 공정을 통해 미세한 제 2 감광막 패턴(260b)을 형성하는 데 하드마스크(240)의 굴절률 차이로 인해 발생할 수 있는 불량 패턴을 방지할 수 있다.
그 다음, 제 2 감광막 패턴(260), 상기 식각된 제 2 반사방지막(250) 및 하 드마스크(240)를 제거한다.
도 2e를 참조하면, 희생막 패턴(230a) 및 패드용 패턴(220)을 포함하는 전체 표면 상부에 스페이서 형성 물질인 폴리실리콘층을 증착한다.
다음에, 희생막 패턴(230a)이 노출될때까지 에치백(Etch-Back) 공정을 수행하여 희생막 패턴(230a) 및 패드용 패턴(220) 측벽에 스페이서(270)을 형성한다.
이때, 패드용 패턴(220) 측벽에도 스페이서(270)가 형성되어 패드용 패턴(220)의 CD가 증가하게 되고 패드용 패턴의 크기보다 더 큰 게이트 패턴을 형성할 수 있게 된다.
이후, 도 2f를 참조하면, 희생막 패턴(230a)을 제거하여 셀 스트링 내 복수의 콘트롤 게이트 패턴을 형성하기 위한 스페이서(270)만 남겨지도록 한다.
여기서, 희생막 패턴(230a)의 제거 공정은 HF를 이용한 습식 방법인 것이 바람직하며, 이때 하부 물질인 질화막(210b)는 HF 용액에 내성이 있어 제거되지 않는다. 또한, 식각 선택비가 상이하고 스페이서(270)와 식각 선택비가 동등한 패드용 패턴(220)도 제거되지 않는다.
도 2g를 참조하면, 스페이서(270) 및 측벽에 스페이서(270)가 형성된 패드용 패턴(220)을 마스크로 하부의 피식각층(210)을 식각한다. 이때, 질화막(210b) 및 폴리실리콘(210a)이 순차적으로 식각된다.
이때, 마스크로 사용되는 패드용 패턴(220)은 폴리실리콘이며, 이와 동일한 하부 물질을 식각하기 때문에 다른 물질을 마스크로 사용할 때보다 식각 균일도가 향상되는 장점이 있다.
다음에, 스페이서(270) 및 측벽에 스페이서(270)가 형성된 패드용 패턴(220)을 제거하여 복수의 콘트롤 게이트 패턴과 소스 선택 라인 또는 드레인 선택 라인을 연결하기 위한 스위칭 트랜지스터의 게이트를 정의하는 피식각층 패턴(215a, 215b)을 형성한다.
도시되지는 않았지만 후속 공정을 설명하면, 피식각층 패턴(215a, 215b)이 형성된 반도체 기판(200)의 최외곽을 노출시키는 제 3 감광막 패턴(미도시)을 형성한다. 여기서, 상기 제 3 감광막 패턴(미도시)은 스페이서 물질층 증착 시 발생한 라인 끝단 영역의 스페이서 부분을 분리하기 위한 컷팅 마스크(Cutting Mask)이다.
다음에, 상기 제 3 감광막 패턴(미도시)을 마스크로 라인 끝단의 피식각층 패턴(215)의 일부를 제거하여 각각의 라인을 분리시킨 후 상기 제 3 감광막 패턴(미도시)을 제거한다.
전술한 바와 같이, 미세한 게이트 패턴을 생성하기 위한 식각 마스크인 스페이서를 형성한 후 성긴 게이트 패턴을 생성하기 위한 감광막 패턴을 형성하는 것과는 달리, 본 발명에서는 성긴 게이트 패턴을 생성하기 위한 식각 마스크인 폴리 실리콘막을 먼저 형성한 후 미세한 게이트 패턴을 생성하기 위한 스페이서를 형성하고 있다. 이를 통해 두 번의 노광 공정만으로 서로 다른 두 가지 크기를 가지는 반도체 소자 내 게이트 패턴을 형성할 수 있어 공정의 복잡도가 증가하지 않고, 하부 반사 방지막(BARC)을 형성한 후 각 노광 공정을 수행함으로써 고집적 반도체 소자에 사용되는 서로 다른 크기의 감광막 패턴을 형성하는 데 정확도를 높였다.
이를 통해, 본 발명에 따른 반도체 소자의 제조 방법은 셀 마스크 공정을 통 한 피식각층 패턴 형성 이전에 반사방지막을 적용하여 패드용 패턴을 형성함으로써, 상기 패드용 패턴의 프로파일(Profile) 및 CD 균일도(Critical Dimension Uniformity)가 향상되고, 감광막 패턴의 스컴(Scum) 발생 및 패턴 리프팅(Pattern Lifting) 현상을 방지하여 소자의 특성을 향상시킬 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
Claims (20)
- 피식각층 상에 제 1 마스크 패턴을 형성하는 단계;상기 피식각층 상에 제 2마스크 패턴을 형성하는 단계;상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴의 측벽에 스페이서를 형성하는 단계; 및상기 제 2 마스크 패턴을 제거하고 상기 제 1 마스크 패턴 및 상기 스페이서로 구성된 식각마스크를 기준으로 상기 피식각층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제 1 마스크 패턴과 상기 스페이서 중 상기 제 1 마스크 패턴의 측벽에 형성된 스페이서는 셀 스트링의 양끝에 소스 선택 라인 및 드레인 선택 라인의 연결을 위한 스위칭 트랜지스터의 게이트 패턴을 형성하기 위한 상기 식각마스크로 사용되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2항에 있어서,상기 스페이서 중 상기 제 2 마스크 패턴의 측벽에 형성된 스페이서는 상기 셀 스트링 내 복수의 콘트롤 게이트 패턴을 형성하기 위한 상기 식각마스크로 사용되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제 1 마스크 패턴은 폴리 실리콘막으로 형성되고, 상기 제 2마스크 패턴은 TEOS막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 스페이서는 폴리 실리콘막으로 형성된 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제 1 마스크 패턴을 형성하는 단계는상기 피식각층 상에 폴리 실리콘막을 형성하는 단계;상기 폴리 실리콘막 상에 반사방지막을 형성하는 단계;상기 반사방지막 상에 형성된 감광막을 패터닝하는 단계; 및패터닝된 감광막을 기준으로 상기 반사방지막과 상기 폴리 실리콘막을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 제 2마스크 패턴을 형성하는 단계는상기 피식각층 및 제 1 마스크 패턴 상에 TEOS막을 형성하는 단계;상기 TEOS막 상에 반사방지막을 형성하는 단계;상기 반사방지막 상에 형성된 감광막을 패터닝하는 단계; 및패터닝된 감광막을 기준으로 상기 반사방지막과 상기 TEOS막을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
- 스위칭 트랜지스터의 게이트 패턴을 형성하기 위한 성긴 마스크 패턴 및 셀 스트링 내 콘트롤 게이트 패턴을 형성하기 위한 세밀한 마스크 패턴을 순차적으로 형성하는 단계; 및상기 성긴 마스크 패턴 및 상기 세밀한 마스크 패턴의 측벽에 스페이서를 형성한 후 STI 공정을 수행하는 단계를 포함하고,상기 성긴 마스크 패턴은 상기 스페이서와 식각 선택비가 동일하지만, 상기 세밀한 마스크 패턴과는 식각 선택비가 상이한 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제8항에 있어서,상기 성긴 마스크 패턴 및 세밀한 마스크 패턴을 순차적으로 형성하는 단계는하드마스크층 상에 제 1 반사방지막을 형성하는 단계;제 1 반사방지막 상에 형성된 성긴 감광막 패턴을 기준으로 상기 하드 마스크층을 패터닝하는 단계;패터닝된 하드 마스크층을 덮는 희생막을 형성하고 평탄화하는 단계;상기 희생막 상에 제 2 반사방지막을 형성하는 단계; 및제 2 반사방지막 상에 형성된 세밀한 감광막 패턴을 기준으로 상기 희생막을 패터닝하는 단계를 포함하는 반도체 소자의 제조 방법.
- 삭제
- 제8항에 있어서,상기 STI 공정을 수행하는 단계는상기 성긴 마스크 패턴 및 상기 세밀한 마스크 패턴의 측벽에 스페이서를 형성하는 단계;상기 세밀한 마스크 패턴을 제거하는 단계; 및상기 스페이서 및 상기 성긴 마스크 패턴을 기준으로 피식각층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
- 반도체 기판 상부에 피식각층을 형성하는 단계;상기 반도체 기판 에지부에 위치한 상기 피식각층 상부에 패드용 패턴을 형성하는 단계;상기 패드용 패턴을 포함하는 전체 상부에 평탄화된 희생막을 형성하는 단 계;상기 희생막을 식각하여 희생막 패턴을 형성하되, 상기 패드용 패턴은 식각되지 않는 단계;상기 희생막 패턴 및 패드용 패턴 측벽에 스페이서를 형성하는 단계;상기 희생막 패턴을 제거하여 상기 스페이서만 남기는 단계; 및상기 스페이서 및 스페이서가 구비된 패드용 패턴을 마스크로 상기 피식각층을 식각하여 피식각층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 피식각층은 폴리실리콘층 및 질화막의 적층구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 패드용 패턴은 SSL(Source Selection Line)용 게이트 및 DSL(Drain Selection Line)용 게이트를 정의하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 패드용 패턴 형성을 위한 감광막 패턴 형성 시 반사 방지막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 패드용 패턴의 CD는 타켓 패턴의 CD보다 작게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 희생막은 TEOS막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서,상기 희생막 패턴 형성을 위한 감광막 패턴 형성 시 반사방지막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 13 항에 있어서,상기 희생막 패턴은 HF 용액을 이용한 습식 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 13 항에 있어서,상기 희생막 패턴은 라인/스페이스 형태로 형성하며, 상기 라인 : 스페이스 의 비율이 1 : 3인 것을 특징으로 하는 반도체 소자의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
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| PA0109 | Patent application |
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| PA0201 | Request for examination | ||
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Comment text: Notification of reason for refusal Patent event date: 20091124 Patent event code: PE09021S01D |
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| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20100527 |
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| GRNT | Written decision to grant | ||
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Comment text: Registration of Establishment Patent event date: 20100622 Patent event code: PR07011E01D |
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Payment date: 20100622 End annual number: 3 Start annual number: 1 |
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| PG1601 | Publication of registration | ||
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