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KR101046651B1 - Clock Data Recovery Device to Minimize Fixed Time - Google Patents

Clock Data Recovery Device to Minimize Fixed Time Download PDF

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Publication number
KR101046651B1
KR101046651B1 KR1020100040490A KR20100040490A KR101046651B1 KR 101046651 B1 KR101046651 B1 KR 101046651B1 KR 1020100040490 A KR1020100040490 A KR 1020100040490A KR 20100040490 A KR20100040490 A KR 20100040490A KR 101046651 B1 KR101046651 B1 KR 101046651B1
Authority
KR
South Korea
Prior art keywords
clock
edge
input data
control signal
receives
Prior art date
Application number
KR1020100040490A
Other languages
Korean (ko)
Inventor
오원석
박강엽
Original Assignee
전자부품연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 전자부품연구원 filed Critical 전자부품연구원
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

본 발명은 고정시간을 최소화하기 위한 클록 데이터 복원장치에 관한 것으로, 입력데이터를 전송받고 위상고정루프부로부터 제어신호를 전송받아 제어신호를 기준으로 입력데이터를 한 클록 지연시키는 지연회로와, 입력데이터를 전송받고 위상고정루프부로부터 제어신호를 전송받아 제어신호를 기준으로 입력데이터의 상승에지와 하강에지를 검출하는 에지검출부와, 에지검출부로부터 상승에지와 하강에지의 시간정보를 전송받고 위상고정루프부로부터 제어신호를 전송받아 입력데이터 전송속도의 1/2에 해당하는 동기된 클록을 복원하는 이중에지 주입동기식 발진기와, 지연회로로부터 한 클록 지연된 입력데이터를 전송받고 이중에지 주입동기식 발진기로부터 복원된 클록을 전송받아 샘플링하여 입력데이터를 복원하는 샘플러로 구성된 클록 데이터 복원부와; 클록 데이터 복원부의 지연회로와 에지검출부와 이중에지 주입동기식 발진기로 설정된 주파수 클록을 갖는 제어신호를 전송하는 위상고정루프부를 포함하는 것을 특징으로 한다.
이상과 같은 본 발명에 의하면, 클록 데이터 복원부에 의해 고속 직렬 인터페이스를 갖는 데이터 통신에서 고정시간(Lock-time)을 획기적으로 줄여 버스트 모드 동작이 가능하며, 입력부에 의해 넓은 주파수 동작범위를 보장할 수 있다. 이에 따라, 모바일 전자기기의 직렬 인터페이스에 범용적으로 응용될 수 있다.The present invention relates to a clock data recovery apparatus for minimizing a fixed time, comprising: a delay circuit that receives input data, receives a control signal from a phase locked loop, and delays the input data by one clock based on the control signal; The edge detection unit detects the rising edge and the falling edge of the input data based on the control signal, receives the control signal from the phase locked loop, and receives the time information of the rising edge and the falling edge from the edge detection part. A dual edge injection synchronous oscillator for receiving a control signal from the negative terminal and restoring a synchronous clock corresponding to 1/2 of the input data transmission rate, and a double edge injection synchronous oscillator for receiving a clock delayed input data from a delay circuit. A clock consisting of a sampler that receives and samples the clock and restores the input data A data recovery unit; And a phase locked loop for transmitting a control signal having a delay circuit of the clock data recovery unit and a frequency clock set to an edge detector and a dual edge injection synchronous oscillator.
According to the present invention as described above, in the data communication having a high-speed serial interface by the clock data recovery unit, it is possible to significantly reduce the lock-time to enable the burst mode operation, and to ensure a wide frequency operating range by the input unit. Can be. Accordingly, it can be universally applied to the serial interface of the mobile electronic device.

Figure R1020100040490
Figure R1020100040490

Description

고정시간을 최소화하기 위한 클록 데이터 복원장치{Clock And Data Recovering Device}Clock data recovery device to minimize fixed time {Clock And Data Recovering Device}

본 발명은 고속 직렬 인터페이스를 갖는 데이터 통신에서 고정시간을 최소화하기 위한 클록 데이터 복원장치에 관한 것이다.The present invention relates to a clock data recovery apparatus for minimizing fixed time in data communication having a high speed serial interface.

최근 모바일 전자기기에 대한 수요가 급격히 증가하면서 고속 저전력 입출력 링크에 대한 관심이 급증하고 있다. 특히, 인터페이스의 간소화를 위해 저속 병렬 링크에서 고속 직렬 링크로의 전환이 빠르게 이루어지고 있다. 이러한 직렬 인터페이스의 필수적인 핵심기술인 클록 데이터 복원장치는 저전력, 고속 성능뿐만 아니라 범용적으로 사용될 수 있도록 넓은 동작주파수 범위와 버스트 모드 기능을 갖고 있어야 한다. Recently, as the demand for mobile electronic devices increases rapidly, interest in high-speed low-power I / O links is rapidly increasing. In particular, in order to simplify the interface, the transition from the low speed parallel link to the high speed serial link is fast. Clock data recovery, an essential core technology for these serial interfaces, must have low power, high speed performance, as well as a wide operating frequency range and burst mode capability for universal use.

종래에는 모바일용 직렬 인터페이스에서 넓은 동작주파수 범위를 갖기 위해 위상이동기(Phase Rotator)를 이용한 위상고정루프(Phase Locked Loop, PLL) 기반의 클록데이터 복원장치에 대한 연구가 활발히 진행되고 있다. 그러나, 이러한 PLL 기반의 클록데이터 복원장치는 수십 비트 이상의 고정시간(Lock-time)을 필요로 하여 버스트 모드 동작이 불가능하고, 위상이동기에서 주입되는 위상잡음(Phase Noise) 문제로 특정 응용분야에서 한정적으로 사용할 수 밖에 없는 문제점이 발생하였다.Background Art In the past, research on a phase locked loop (PLL) based clock data recovery device using a phase rotator has been actively conducted to have a wide operating frequency range in a mobile serial interface. However, this PLL-based clock data recovery device requires a lock-time of more than a few tens of bits, which makes it impossible to operate in burst mode, and is limited in certain applications due to the problem of phase noise injected from a phase shifter. There was a problem that can only be used as.

본 발명은 상기의 문제점을 해결하기 위한 것으로서, 고속 직렬 인터페이스를 갖는 데이터 통신에서 넓은 주파수 동작범위를 보장하고, 고정시간(Lock-time)을 획기적으로 줄여 버스트모드(burst mode) 동작이 가능하도록 고정시간을 최소화하기 위한 클록 데이터 복원장치을 제공하는데 그 목적이 있다.The present invention is to solve the above problems, to ensure a wide frequency operating range in a data communication having a high-speed serial interface, and fixed to enable burst mode operation by significantly reducing the lock-time It is an object of the present invention to provide a clock data recovery apparatus for minimizing time.

상기 목적을 달성하기 위해 본 발명에 따른 고정시간을 최소화하기 위한 클록 데이터 복원장치는, Clock data recovery apparatus for minimizing the fixed time according to the present invention to achieve the above object,

입력데이터를 전송받고 위상고정루프부로부터 제어신호를 전송받아 제어신호를 기준으로 입력데이터를 한 클록 지연시키는 지연회로와, 입력데이터를 전송받고 위상고정루프부로부터 제어신호를 전송받아 제어신호를 기준으로 입력데이터의 상승에지와 하강에지를 검출하는 에지검출부와, 에지검출부로부터 상승에지와 하강에지의 시간정보를 전송받고 위상고정루프부로부터 제어신호를 전송받아 입력데이터 전송속도의 1/2에 해당하는 동기된 클록을 복원하는 이중에지 주입동기식 발진기와, 지연회로로부터 한 클록 지연된 입력데이터를 전송받고 이중에지 주입동기식 발진기로부터 복원된 클록을 전송받아 샘플링하여 입력데이터를 복원하는 샘플러로 구성된 클록 데이터 복원부와;A delay circuit that receives input data and receives a control signal from a phase locked loop and receives a control signal based on the control signal, and delays the input data by one clock, and receives a control signal from the phase locked loop and receives a control signal to reference the control signal. The edge detection unit detects the rising edge and the falling edge of the input data, and receives the time information of the rising edge and the falling edge from the edge detection unit, and receives the control signal from the phase fixing loop part to correspond to 1/2 of the input data transmission rate. Clock data recovery consisting of a dual-edge injection synchronous oscillator for restoring a synchronized clock, and a sampler for receiving one clock delayed input data from a delay circuit, receiving a clock recovered from the double edge injection synchronous oscillator, and sampling and restoring the input data. Wealth;

클록 데이터 복원부의 지연회로와 에지검출부와 이중에지 주입동기식 발진기로 설정된 주파수 클록을 갖는 제어신호를 전송하는 위상고정루프부를 포함하는 것을 특징으로 한다.And a phase locked loop for transmitting a control signal having a delay circuit of the clock data recovery unit and a frequency clock set to an edge detector and a dual edge injection synchronous oscillator.

여기서, 상기 클록 데이터 복원부는 고속차동신호인 입력데이터를 입력받아 설정된 레벨로 증폭시키는 증폭기와 심볼간간섭으로 인한 데이터 손실을 보상하는 등화기가 구비된 입력부를 포함한다.The clock data recovery unit includes an input unit including an amplifier for receiving input data, which is a high speed differential signal, and amplifying the input data to a predetermined level, and an equalizer for compensating for data loss due to symbol interference.

이상과 같은 본 발명에 의하면, 클록 데이터 복원부에 의해 고속 직렬 인터페이스를 갖는 데이터 통신에서 고정시간(Lock-time)을 획기적으로 줄여 버스트 모드 동작이 가능하며, 입력부에 의해 넓은 주파수 동작범위를 보장할 수 있다. 이에 따라, 모바일 전자기기의 직렬 인터페이스에 범용적으로 응용될 수 있다.According to the present invention as described above, in the data communication having a high-speed serial interface by the clock data recovery unit, it is possible to significantly reduce the lock-time to enable the burst mode operation, and to ensure a wide frequency operating range by the input unit. Can be. Accordingly, it can be universally applied to the serial interface of the mobile electronic device.

도 1은 본 발명의 일실시예에 따른 고정시간을 최소화하기 위한 클록 데이터 복원장치의 구성도를 나타내고,
도 2는 본 발명의 또 다른 일실시예에 따른 고정시간을 최소화하기 위한 클록 데이터 복원장치의 구성도를 나타내며,
도 3은 본 발명의 일실시예에 따른 클록데이터 복원부의 회로도를 나타내며,
도 4는 본 발명의 일실시예에 따른 이중에지 주입동기식 발진기에 사용되는 주입셀의 회로도를 나타낸다.1 is a block diagram of a clock data recovery apparatus for minimizing a fixed time according to an embodiment of the present invention,
2 is a block diagram of a clock data recovery apparatus for minimizing a fixed time according to another embodiment of the present invention.
3 is a circuit diagram of a clock data recovery unit according to an embodiment of the present invention;
Figure 4 shows a circuit diagram of the injection cell used in the dual-edge injection synchronous oscillator according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 상세히 설명하기로 한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 공지 구성에 대한 구체적인 설명 또는 당업자에게 자명한 사항으로서 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, when it is determined that the detailed description of related known functions or known configurations or obvious matters to those skilled in the art may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

도 1에 도시된 바와 같이, 본 발명에 따른 클록 데이터 복원장치는, 크게 클록 데이터 본원부(100)와 위상고정루프부(200)로 구성될 수 있다.As shown in FIG. 1, the clock data recovery apparatus according to the present invention may be largely comprised of a clock data main unit 100 and a phase locked loop 200.

여기서, 클록 데이터 복원부(100)는 입력데이터를 전송받고 위상고정루프부(200)로부터 제어신호를 전송받아 제어신호를 기준으로 입력데이터를 한 클록 지연시키는 지연회로(110)와, 입력데이터를 전송받고 위상고정루프부(200)로부터 제어신호를 전송받아 제어신호를 기준으로 입력데이터의 상승에지와 하강에지를 검출하는 에지검출부(120)와, 에지검출부(120)로부터 상승에지와 하강에지의 시간정보를 전송받고 위상고정루프부(200)로부터 제어신호를 전송받아 입력데이터 전송속도의 1/2에 해당하는 동기된 클록을 복원하는 이중에지 주입동기식 발진기(130)와, 지연회로(110)로부터 한 클록 지연된 입력데이터를 전송받고 이중에지 주입동기식 발진기(130)로부터 복원된 클록을 전송받아 샘플링하여 입력데이터를 복원하는 샘플러(140)로 구성된다.Here, the clock data recovery unit 100 receives the input data, receives a control signal from the phase locked loop 200, delays the input data based on the control signal, and delays the clock 110 with the input data. The edge detector 120 detects the rising edge and the falling edge of the input data based on the control signal by receiving the control signal from the phase locked loop unit 200 and the rising edge and the falling edge of the edge detection unit 120. The dual-edge injection synchronous oscillator 130 and delay circuit 110 for receiving time information and receiving a control signal from the phase locked loop 200 to restore a synchronized clock corresponding to 1/2 of the input data transmission rate. It is composed of a sampler 140 to receive the input data delayed by one clock from the received from the dual-edge injection synchronous oscillator 130 to receive and sample the recovered clock to recover the input data.

상기 위상고정루프부(200)는 클록 데이터 복원부(100)의 지연회로(110)와 에지검출부(120)와 이중에지 주입동기식 발진기(130)로 설정된 주파수 클록을 갖는 제어신호를 전송하는 기능을 갖는다.The phase locked loop 200 has a function of transmitting a control signal having a frequency clock set to the delay circuit 110, the edge detector 120, and the dual edge injection synchronous oscillator 130 of the clock data recovery unit 100. Have

또한, 도 2에서와 같이, 상기 클록 데이터 복원부(100)는 고속차동신호인 입력데이터를 입력받아 설정된 레벨로 증폭시키는 증폭기(162)와 심볼간간섭으로 인한 데이터 손실을 보상하는 등화기(164)가 구비된 입력부(160)를 더 구비하는 것이 바람직하다. In addition, as shown in FIG. 2, the clock data recovery unit 100 receives an input data that is a high speed differential signal and amplifies the amplifier 162 to a predetermined level and an equalizer 164 that compensates for data loss due to symbol interference. It is preferable to further include an input unit 160 provided with).

보다 구체적으로, 상기 클록 데이터 복원부(100)는 입력 데이터 전송속도의 1/2에 해당하는 동기된 클록을 복원해내고, 이 복원된 클록을 바탕으로 샘플러가 데이터를 복원하는 역할을 수행한다.More specifically, the clock data recovery unit 100 restores a synchronized clock corresponding to 1/2 of an input data transmission rate, and the sampler restores data based on the restored clock.

상기 지연회로(110)는 위상고정루프부(200)에서 입력되는 제어신호를 전송받고 고속 직렬 인터페이스를 갖는 데이터 통신에서 외부로부터 입력데이터를 전송받아, 입력데이터를 제어신호의 설정된 주파수 클록에 동기화시키면서 한 클록을 지연시켜 샘플러(140)로 전달한다.The delay circuit 110 receives a control signal input from the phase locked loop 200 and receives input data from an external device in a data communication having a high speed serial interface, while synchronizing the input data to a set frequency clock of the control signal. The clock is delayed and transferred to the sampler 140.

상기 에지검출부(120)는 도 3에서와 같이, 지연회로와 NAND 게이트를 고속에서 동작 가능한 아날로그 구조로 구현되어 고정시간을 최소화할 수 있도록 입력데이터의 상승에지와 하강에지를 모두 검출해낸다. 이렇게 검출된 입력데이터의 상승에지 정보와 하강에지 정보를 이중에지 주입동기식 발진기(130)로 전달한다.As shown in FIG. 3, the edge detector 120 detects both the rising edge and the falling edge of the input data so that the delay circuit and the NAND gate can be implemented in an analog structure capable of operating at high speed to minimize a fixed time. The rising edge information and the falling edge information of the detected input data are transferred to the dual edge injection synchronous oscillator 130.

상기 이중에지 주입동기식 발진기(130)는 4개의 주입셀이 링형태로 구성되어, 에지검출부(120)로부터 입력받은 입력데이터의 상승 에지 및 하강 에지의 시간정보에 근거하여 입력 데이터의 전송속도에 1/2에 해당하는 동기된 클록을 복원하여 출력한다. 한편, 주입셀은 도 4에서와 같이 입력신호에 따라 지연회로, 인버터, AND 게이트로 모두 동작가능한 것으로서, 이중에지 주입동기식 발진기(130)에서는 지연회로로써의 동작을 수행한다.The double-edge injection synchronous oscillator 130 has four injection cells configured in a ring shape, and the transmission speed of the input data is 1 based on the time information of the rising edge and falling edge of the input data received from the edge detector 120. Restore and output the synchronized clock corresponding to / 2. Meanwhile, as shown in FIG. 4, the injection cell is operable as a delay circuit, an inverter, and an AND gate according to an input signal, and the double edge injection synchronous oscillator 130 performs an operation as a delay circuit.

상기 샘플러(140)는 지연회로(110)로부터 지연된 입력데이터를 입력받고 이중에지 주입동기식 발진기(130)로부터 출력된 복원된 클록으로 샘플링함으로써 입력데이터를 복원해내고 정렬하는 역할을 수행한다. 한편, 도 2에서와 같이 샘플러(140)는 샘플러 1(142) 및 샘플러 2(144)로 구성되어 이중에지 주입동기식 발진기(130)로부터 서로 위상이 반대인 복원된 클록을 입력받아 지연회로(110)로부터 지연된 입력데이터를 샘플링하여 서로 90도의 위상차를 갖는 복원된 데이터를 출력할 수 있다. 이렇게 사용자의 요구에 따라 90도의 위상차를 갖는 본원된 데이터의 출력하도록 설계가 가능하다. 이 때, 두개의 샘플러(142, 144)는 전류모드 로직(Current mode Logic) 구조의 플립플롭으로 구성될 수 있다.The sampler 140 recovers and aligns the input data by receiving the delayed input data from the delay circuit 110 and sampling the recovered data output from the double edge injection synchronous oscillator 130. Meanwhile, as shown in FIG. 2, the sampler 140 is composed of the sampler 1 142 and the sampler 2 144 and receives the restored clocks having opposite phases from each other from the dual-edge injection synchronous oscillator 130. The delayed input data may be sampled to output recovered data having a phase difference of 90 degrees from each other. Thus, it is possible to design to output the data of the present invention having a phase difference of 90 degrees according to the user's request. In this case, the two samplers 142 and 144 may be configured as flip-flops having a current mode logic structure.

상기 위상고정루프부(200)는 도 2에서와 같이, 단지 종래의 PLL(Phase Lock Loop) 구조에 고정시간을 최소화하기 위해 이중에지 주입동기식 발진기(240)를 채용한 형태로 동작되며, 클록발생기(210)를 통해 기준클록을 발생시켜 설정된 출력주파수를 갖는 제어신호를 클록 데이터 복원부(100)의 지연회로(110), 에지검출부(120) 및 이중에지 주입동기식 발진기(130)로 전송한다. 여기서 제어신호는 DC 신호로서, DC 전압값에 따라 이중에지 주입동기식 발진기(130)의 주파수를 결정한다.As shown in FIG. 2, the phase-locked loop unit 200 operates in a form employing a double edge injection synchronous oscillator 240 to minimize a fixed time in a conventional phase lock loop (PLL) structure. A reference clock is generated through 210 to transmit a control signal having a set output frequency to the delay circuit 110, the edge detector 120, and the double edge injection synchronous oscillator 130 of the clock data recovery unit 100. The control signal is a DC signal, and determines the frequency of the double edge injection synchronous oscillator 130 according to the DC voltage value.

한편, 상기 클록 데이터 복원부(100)에 구비되는 입력부(160)는 넓은 주파수 동작범위를 보장하고 전송채널에서의 대역폭 손실을 보상하는 기능을 갖는 것으로서, 고속차동신호인 입력데이터를 입력받아 증폭기(162)를 통해 입력데이터의 레벨을 증폭시킨 후, 등화기(164)를 통해 전송채널의 제한된 대역폭한계로 인한 심볼간 간섭(ISI)으로 인한 데이터 손실을 보상한다. 이 때, 증폭기(162)는 차동신호의 오프셋에러를 최소화하기 위해 오프셋제어신호를 외부로부터 입력받을 수 있다. 여기서, 증폭기(162)는 공통게이트 증폭기인 것이 바람직하며, 등화기(164)는 소스디제너레이션 등화기(164)인 것이 바람직하다.Meanwhile, the input unit 160 provided in the clock data recovery unit 100 has a function of guaranteeing a wide frequency operating range and compensating for bandwidth loss in a transmission channel. After amplifying the level of the input data through 162, the equalizer 164 compensates for data loss due to inter-symbol interference (ISI) due to the limited bandwidth limitation of the transmission channel. At this time, the amplifier 162 may receive an offset control signal from the outside to minimize the offset error of the differential signal. Here, the amplifier 162 is preferably a common gate amplifier, and the equalizer 164 is preferably a source degeneration equalizer 164.

이상과 같은 본 발명에 의하면, 클록 데이터 복원부(100)에 의해 고속 직렬 인터페이스를 갖는 데이터 통신에서 고정시간(Lock-time)을 획기적으로 줄여 버스트 모드 동작이 가능하며, 입력부(160)에 의해 넓은 주파수 동작범위를 보장할 수 있다. 이에 따라, 모바일 전자기기의 직렬 인터페이스에 범용적으로 응용될 수 있다.According to the present invention as described above, in the data communication having a high-speed serial interface by the clock data recovery unit 100, a burst mode operation is possible by drastically reducing the lock-time, and by the input unit 160 Frequency operating range can be guaranteed. Accordingly, it can be universally applied to the serial interface of the mobile electronic device.

이상, 본 발명에 대하여 도면과 실시예를 가지고 설명하였으나, 본 발명은 특정 실시예에 한정되지 않으며, 이 기술분야에서 통상의 지식을 가진 자라면 본 발명의 범위에서 벗어나지 않으면서 많은 수정과 변형이 가능함을 이해할 것이다. 또한, 상기 도면은 발명의 이해를 돕기 위해 도시된 것으로서, 청구범위를 한정하도록 이해해서는 아니될 것이다. In the above, the present invention has been described with reference to the drawings and embodiments, but the present invention is not limited to the specific embodiments, and those skilled in the art can make many modifications and variations without departing from the scope of the present invention. I will understand what is possible. In addition, the drawings are shown for the purpose of understanding the invention and should not be understood to limit the scope of the claims.

100 : 클록 데이터 복원부 110 : 지연회로
120 : 에지검출부 130,240 :이중에지 주입동기식 발진기
140 : 샘플러 142 : 샘플러1
144 : 샘플러 2 160 : 입력부
162 : 증폭기 164 : 등화기
200 : 위상고정루프부 210 : 클록 발생기
220 : 위상주파수 검출기 230 : 필터
250 : 주파수 분주기100: clock data recovery unit 110: delay circuit
120: edge detection unit 130, 240: double edge injection synchronous oscillator
140: sampler 142: sampler 1
144: sampler 2 160: input unit
162: amplifier 164: equalizer
200: phase locked loop portion 210: clock generator
220: phase frequency detector 230: filter
250: frequency divider

Claims (2)

입력데이터를 전송받고 위상고정루프부(200)로부터 제어신호를 전송받아 제어신호를 기준으로 입력데이터를 한 클록 지연시키는 지연회로(110)와, 입력데이터를 전송받고 위상고정루프부(200)로부터 제어신호를 전송받아 제어신호를 기준으로 입력데이터의 상승에지와 하강에지를 검출하는 에지검출부(120)와, 에지검출부(120)로부터 상승에지와 하강에지의 시간정보를 전송받고 위상고정루프부(200)로부터 제어신호를 전송받아 입력데이터 전송속도의 1/2에 해당하는 동기된 클록을 복원하는 이중에지 주입동기식 발진기(130)와, 지연회로(110)로부터 한 클록 지연된 입력데이터를 전송받고 이중에지 주입동기식 발진기(130)로부터 복원된 클록을 전송받아 샘플링하여 입력데이터를 복원하는 샘플러(140)로 구성된 클록 데이터 복원부(100)와;
클록 데이터 복원부(100)의 지연회로(110)와 에지검출부(120)와 이중에지 주입동기식 발진기(130)로 설정된 주파수 클록을 갖는 제어신호를 전송하는 위상고정루프부(200)를 포함하는 고정시간을 최소화하기 위한 클록 데이터 복원장치.A delay circuit 110 which receives the input data and receives the control signal from the phase locked loop 200 and delays the input data by one clock based on the control signal, and receives the input data from the phase locked loop 200. The edge detection unit 120 detects the rising edge and the falling edge of the input data based on the control signal, and receives time information of the rising edge and the falling edge from the edge detection unit 120 and receives the phase fixed loop unit ( A dual-edge injection synchronous oscillator 130 for receiving a control signal from 200 and restoring a synchronized clock corresponding to one half of the input data transmission rate, and receiving one clock delayed input data from the delay circuit 110 A clock data recovery unit (100) comprising a sampler (140) for receiving the clock recovered from the edge injection synchronous oscillator (130) and sampling the received data;
Fixed phase including a phase locked loop 200 for transmitting a control signal having a frequency clock set by the delay circuit 110, the edge detector 120 of the clock data recovery unit 100 and the dual edge injection synchronous oscillator 130. Clock data recovery device to minimize time. 제 1 항에 있어서,
상기 클록 데이터 복원부(100)는 고속차동신호인 입력데이터를 입력받아 설정된 레벨로 증폭시키는 증폭기(162)와 심볼간간섭으로 인한 데이터 손실을 보상하는 등화기(164)가 구비된 입력부(160)를 더 구비하는 것을 특징으로 하는 고정시간을 최소화하기 위한 클록 데이터 복원장치.The method of claim 1,
The clock data recovery unit 100 includes an input unit 160 including an amplifier 162 for receiving input data, which is a fast differential signal, and amplifying the input data to a predetermined level, and an equalizer 164 for compensating for data loss due to symbol interference. Clock data recovery apparatus for minimizing the fixed time characterized in that it further comprises.
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