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KR101041147B1 - 박막 트랜지스터, 박막 트랜지스터의 액티브층의 제조 방법 및 표시 장치 - Google Patents

박막 트랜지스터, 박막 트랜지스터의 액티브층의 제조 방법 및 표시 장치 Download PDF

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KR101041147B1
KR101041147B1 KR1020100031962A KR20100031962A KR101041147B1 KR 101041147 B1 KR101041147 B1 KR 101041147B1 KR 1020100031962 A KR1020100031962 A KR 1020100031962A KR 20100031962 A KR20100031962 A KR 20100031962A KR 101041147 B1 KR101041147 B1 KR 101041147B1
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KR
South Korea
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polycrystalline semiconductor
semiconductor layer
layer
metal catalysts
silicon layer
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KR1020100031962A
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English (en)
Inventor
손용덕
이기용
서진욱
정민재
소병수
박승규
이길원
정윤모
박병건
이동현
박종력
이탁영
정재완
Original Assignee
삼성모바일디스플레이주식회사
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Filing date
Publication date
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Priority to US12/964,028 priority patent/US9142405B2/en
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Abstract

박막 트랜지스터는 기판 상에 위치하는 제1 다결정 반도체층 제1 다결정 반도체층 상에 위치하는 제2 다결정 반도체층 및 제1 다결정 반도체층과 이웃하며, 상호 소정 간격으로 이격되어 있는 금속 촉매들을 포함한다.

Description

박막 트랜지스터, 박막 트랜지스터의 액티브층의 제조 방법 및 표시 장치{THIN FILM TRANSISTOR, MANUFATURING METHOD OF ACTIVE LAYER OF THIN FILM TRANSISTOR AND DISPLAY DEVICE}
본 발명은 박막 트랜지스터에 관한 것으로서, 보다 상세하게는 다결정 반도체층을 포함하는 박막 트랜지스터, 박막 트랜지스터의 액티브층의 제조 방법 및 표시 장치에 관한 것이다.
표시 장치는 이미지를 표시하는 장치로서, 최근 유기 발광 표시 장치(organic light emitting diode display)가 주목 받고 있다.
유기 발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
종래의 유기 발광 표시 장치는 각 화소마다 형성된 박막 트랜지스터(thin film transistor) 및 박막 트랜지스터와 연결된 유기 발광 소자를 포함하였다.
박막 트랜지스터는 반도체층을 포함하는데, 최근 금속 촉매의 확산을 이용하여 실리콘층을 다결정 반도체층으로 형성하는 기술이 개발되었다.
그런데, 금속 촉매의 확산을 이용하여 실리콘층을 다결정 반도체층으로 형성하는 경우, 금속 촉매의 확산이 끝나는 부분에 금속 촉매의 농도가 다른 부분에 비해 높아 다결정 반도체층의 반도체 특성이 저하되는 문제점이 있었다.
본 발명의 일 실시예는 상술한 문제점을 해결하기 위한 것으로서, 금속 촉매의 확산을 이용해 실리콘층을 다결정 반도체층으로 형성하더라도, 금속 촉매의 농도 차이에 의한 다결정 반도체층의 반도체 특성 저하가 최소화되는 박막 트랜지스터, 박막 트랜지스터의 액티브층의 제조 방법 및 표시 장치를 제공하고자 한다.
상술한 기술적 과제를 달성하기 위한 본 발명의 제1 측면은 기판 상에 위치하는 제1 다결정 반도체층, 제1 다결정 반도체층 상에 위치하는 제2 다결정 반도체층 및 제1 다결정 반도체층과 이웃하며, 상호 소정 간격으로 이격되어 있는 금속 촉매들을 포함하는 박막 트랜지스터를 제공한다.
제1 다결정 반도체층 및 제2 다결정 반도체층은 금속 촉매들을 통해 결정화될 수 있다.
금속 촉매들은 니켈(Ni), 팔라듐(Pd), 티타늄(Ti), 은(Ag), 금(Au), 주석(Sn), 안티몬(Sb), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 테르븀(Tb), 루테늄(Ru), 카드뮴(Cd), 및 백금(Pt) 중 하나 이상을 포함할 수 있다.
제2 다결정 반도체층은 제1 다결정 반도체층에 비해 0.3 내지 3 배의 두께를 가질 수 있다.
금속 촉매들은 기판과 제1 다결정 반도체층 사이에 위치할 수 있다.
금속 촉매들은 제1 다결정 반도체층과 제2 다결정 반도체층 사이에 위치할 수 있다.
박막 트랜지스터는 제2 다결정 반도체층 상에 위치하는 게이트 전극, 제2 다결정 반도체층에 각각 접속되는 소스 전극 및 드레인 전극을 더 포함할 수 있다.
또한, 본 발명의 제2 측면은 기판 상에 상호 소정 간격으로 이격되도록 금속 촉매들을 뿌리는 단계, 금속 촉매들을 사이에 두고 기판 상에 제1 폭을 가지는 제1 실리콘층을 형성하는 단계, 제1 실리콘층을 덮도록 제1 실리콘층 상에 제1 폭보다 큰 제2 폭을 가지는 제2 실리콘층을 형성하는 단계, 제1 실리콘층 및 제2 실리콘층을 가열하여 제1 실리콘층을 제1 다결정 반도체층으로 형성하고, 제2 실리콘층을 제2 다결정 반도체층으로 형성하는 단계 및 제1 다결정 반도체층 및 제2 다결정 반도체층이 제1 폭보다 작은 제3 폭을 가지도록 제1 다결정 반도체층 및 제2 다결정 반도체층을 패터닝하는 단계를 포함하는 박막 트랜지스터의 제조 방법을 제공한다.
제1 다결정 반도체층 및 제2 다결정 반도체층을 패터닝하는 단계는 제1 다결정 반도체층의 양 단부가 제거되도록 수행될 수 있다.
제1 다결정 반도체층 및 제2 다결정 반도체층을 형성하는 단계는 금속 촉매들이 제1 실리콘층 및 제2 실리콘층 내로 확산됨으로써 수행될 수 있다.
금속 촉매들을 뿌리는 단계는 금속 촉매들이 1012/cm2 내지 1014/cm2의 농도로 위치하도록 수행될 수 있다.
또한, 본 발명의 제3 측면은 기판 상에 제1 실리콘층을 형성하는 단계, 제1 실리콘층 상에 상호 소정 간격으로 이격되도록 금속 촉매들을 뿌리는 단계, 제1 실리콘층이 제1 폭을 가지도록 제1 실리콘층을 패터닝하는 단계, 금속 촉매들을 사이에 두고 제1 실리콘층을 덮도록 제1 실리콘층 상에 제1 폭보다 큰 제2 폭을 가지는 제2 실리콘층을 형성하는 단계, 제1 실리콘층 및 제2 실리콘층을 가열하여 제1 실리콘층을 제1 다결정 반도체층으로 형성하고, 제2 실리콘층을 제2 다결정 반도체층으로 형성하는 단계 및 제1 다결정 반도체층 및 제2 다결정 반도체층이 제1 폭보다 작은 제3 폭을 가지도록 제1 다결정 반도체층 및 제2 다결정 반도체층을 패터닝하는 단계를 포함하는 박막 트랜지스터의 제조 방법을 제공한다.
제1 다결정 반도체층 및 제2 다결정 반도체층을 패터닝하는 단계는 제1 다결정 반도체층의 양 단부가 제거되도록 수행될 수 있다.
제1 다결정 반도체층 및 제2 다결정 반도체층을 형성하는 단계는 금속 촉매들이 제1 실리콘층 및 제2 실리콘층 내로 확산됨으로써 수행될 수 있다.
금속 촉매들을 뿌리는 단계는 금속 촉매들이 1012/cm2 내지 1014/cm2의 농도로 위치하도록 수행될 수 있다.
또한, 본 발명의 제4 측면은 기판, 기판 상에 위치하는 제1 다결정 반도체층, 제1 다결정 반도체층 상에 위치하는 제2 다결정 반도체층 및 제1 다결정 반도체층과 이웃하며 상호 소정 간격으로 이격되어 있는 금속 촉매들을 포함하는 박막 트랜지스터 및 박막 트랜지스터와 연결되는 제1 전극, 제1 전극 상에 위치하는 유기 발광층 및 유기 발광층 상에 위치하는 제2 전극을 포함하는 유기 발광 소자를 포함하는 유기 발광 표시 장치를 제공한다.
제1 다결정 반도체층 및 제2 다결정 반도체층은 금속 촉매들을 통해 결정화될 수 있다.
금속 촉매들은 기판과 제1 다결정 반도체층 사이에 위치할 수 있다.
금속 촉매들은 제1 다결정 반도체층과 제2 다결정 반도체층 사이에 위치할 수 있다.
박막 트랜지스터는 제2 다결정 반도체층 상에 위치하는 게이트 전극, 제2 다결정 반도체층에 각각 접속되는 소스 전극 및 드레인 전극을 더 포함하며, 제1 전극은 드레인 전극과 접속할 수 있다.
상술한 본 발명의 과제 해결 수단의 일부 실시예 중 하나에 의하면, 유기 발광층의 구동을 위해 박막이면서 면적이 큰 전극을 통하는 구동 전원의 전압 강하를 최소화할 수 있는 표시 장치가 제공된다.
도 1은 본 발명의 제1 실시예에 따른 유기 발광 표시 장치를 나타낸 평면도이다.
도 2는 도 1의 유기 발광 표시 장치가 갖는 화소 회로를 나타낸 회로도이다.
도 3은 도 1의 유기 발광 표시 장치를 부분 확대하여 나타낸 단면도이다.
도 4는 도 3의 A 부분의 확대도이다.
도 5는 도 3에 도시된 제1 및 제2 다결정 반도체층의 깊이에 따른 금속 촉매의 농도를 나타낸 그래프이다.
도 6은 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 순서도이다.
도 7 내지 도 13은 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 14는 본 발명의 제3 실시예에 따른 유기 발광 표시 장치를 부분 확대하여 나타낸 단면도이다.
도 15는 도 14의 B 부분의 확대도이다.
도 16은 본 발명의 제4 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 순서도이다.
도 17 내지 도 21은 본 발명의 제4 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 여러 실시예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1 실시예에서 설명하고, 그 외의 실시예에서는 제1 실시예와 다른 구성에 대해서만 설명하기로 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 때, 이는 다른 부분 "바로 상에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "상에"라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것은 아니다.
이하, 도 1 내지 도 5를 참조하여 본 발명의 제1 실시예에 따른 유기 발광 표시 장치(101)를 설명한다. 본 발명의 제1 실시예에 따른 표시 장치는 일례로서 유기 발광 표시 장치를 대표적으로 설명하나, 본 발명의 다른 실시예에 따른 표시 장치는 박막 트랜지스터를 포함하는 액정 표시 장치 등의 표시 장치일 수 있다. 또한, 아래에서 설명하는 제1 다결정 반도체층 및 제2 다결정 반도체층은 박막 트랜지스터의 액티브층을 형성한다.
도 1은 본 발명의 제1 실시예에 따른 유기 발광 표시 장치를 나타낸 평면도이다.
도 1에 도시한 바와 같이, 유기 발광 표시 장치(101)는 표시 영역(DA)과 비표시 영역(NA)으로 구분된 기판(111)을 포함한다. 기판(111)의 표시 영역(DA)에는 다수의 화소 영역(PE)들이 형성되어 화상을 표시하고, 비표시 영역(NA)에는 하나 이상의 구동 회로(GD, DD)가 형성된다. 여기서, 화소 영역(PE)은 화상을 표시하는 최소 단위인 화소가 형성된 영역을 말한다. 하지만, 본 발명의 제1 실시예에 따른 유기 발광 표시 장치에서, 반드시 비표시 영역(NA)에 모든 구동 회로(GD, DD)가 형성되어야 하는 것은 아니며 일부 또는 전부 생략될 수도 있다.
도 2는 도 1의 유기 발광 표시 장치가 갖는 화소 회로를 나타낸 회로도이다.
도 2에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 유기 발광 표시 장치(101)는 하나의 화소 영역(PE)마다 유기 발광 소자(organic light emitting diode)(70), 두 개의 박막 트랜지스터(thin film transistor, TFT)들(10, 20), 그리고 하나의 캐패시터(capacitor)(80)이 배치된 2Tr-1Cap 구조를 갖는다. 하지만, 본 발명의 제1 실시예에 따른 유기 발광 표시 장치가 이에 한정되는 것은 아니다. 따라서, 유기 발광 표시 장치는 하나의 화소 영역(PE)마다 셋 이상의 박막 트랜지스터와 둘 이상의 캐패시터가 배치된 구조를 가질 수도 있으며, 별도의 배선이 더 형성되어 다양한 구조를 갖도록 형성될 수도 있다. 이와 같이, 추가로 형성되는 박막 트랜지스터 및 캐패시터 중 하나 이상은 보상 회로의 구성이 될 수 있다.
보상 회로는 각 화소 영역(PE)마다 형성된 유기 발광 소자(70)의 균일성을 향상시켜 표시 품질에 편차가 생기는 것을 억제한다. 일반적으로 보상 회로는 2개 내지 8개의 박막 트랜지스터를 포함할 수 있다.
또한, 기판(111)의 비표시 영역(NA) 상에 형성된 구동 회로(GD, DD)(도 1에 도시)도 추가의 박막 트랜지스터들을 포함할 수 있다.
유기 발광 소자(70)는 정공 주입 전극인 애노드(anode) 전극과, 전자 주입 전극인 캐소드(cathode) 전극, 그리고 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층을 포함한다.
구체적으로, 본 발명의 제1 실시예에 따른 유기 발광 표시 장치(101)는 하나의 화소 영역(PE)마다 제1 박막 트랜지스터(10)와 제2 박막 트랜지스터(20)를 포함한다. 제1 박막 트랜지스터(10) 및 제2 박막 트랜지스터(20)는 각각 게이트 전극, 제1 다결정 반도체층, 제2 다결정 반도체층, 소스 전극, 및 드레인 전극을 포함한다.
도 2에는 게이트 라인(GL), 데이터 라인(DL), 및 공통 전원 라인(VDD)과 함께 캐패시터 라인(CL)이 나타나 있으나, 본 발명의 제1 실시예에 따른 유기 발광 표시 장치가 도 2에 도시된 구조에 한정되는 것은 아니다. 따라서, 캐패시터 라인(CL)은 경우에 따라 생략될 수도 있다.
데이터 라인(DL)에는 제1 박막 트랜지스터(10)의 소스 전극이 연결되고, 게이트 라인(GL)에는 제1 박막 트랜지스터(10)의 게이트 전극이 연결된다. 그리고 제1 박막 트랜지스터(10)의 드레인 전극은 캐패시터(80)을 통하여 캐패시터 라인(CL)에 연결된다. 그리고 제1 박막 트랜지스터(10)의 드레인 전극과 캐패시터(80) 사이에 노드가 형성되어 제2 박막 트랜지스터(20)의 게이트 전극이 연결된다. 그리고 제2 박막 트랜지스터(20)의 소스 전극에는 공통 전원 라인(VDD)이 연결되며, 드레인 전극에는 유기 발광 소자(70)의 애노드 전극이 연결된다.
제1 박막 트랜지스터(10)는 발광시키고자 하는 화소 영역(PE)을 선택하는 스위칭 소자로 사용된다. 제1 박막 트랜지스터(10)가 순간적으로 턴온되면 캐패시터(80)는 축전되고, 이때 축전되는 전하량은 데이터 라인(DL)으로부터 인가되는 전압의 전위에 비례한다. 그리고 제1 박막 트랜지스터(10)가 턴오프된 상태에서 캐패시터 라인(CL)에 한 프레임 주기로 전압이 증가하는 신호가 입력되면, 제2 박막 트랜지스터(20)의 게이트 전위는 캐패시터(80)에 축전된 전위를 기준으로 인가되는 전압의 레벨이 캐패시터 라인(CL)을 통하여 인가되는 전압을 따라서 상승한다. 그리고 제2 박막 트랜지스터(20)는 게이트 전위가 문턱 전압을 넘으면 턴온된다. 그러면 공통 전원 라인(VDD)에 인가되던 전압이 제2 박막 트랜지스터(20)를 통하여 유기 발광 소자(70)에 인가되고, 유기발광 소자(70)는 발광된다.
이와 같은 화소 영역(PE)의 구성은 전술한 바에 한정되지 않고 해당 기술 분야의 종사자가 용이하게 변형 실시할 수 있는 범위 내에서 다양하게 변형 가능하다.
이하, 도 3 및 도 4를 참조하여 본 발명의 제1 실시예에 따른 유기 발광 표시 장치(101)를 제2 박막 트랜지스터(20) 및 캐패시터(80)의 구조를 중심으로 적층 순서에 따라 상세히 설명한다. 이하에서는, 제2 박막 트랜지스터(20)를 박막 트랜지스터라 한다.
도 3은 도 1의 유기 발광 표시 장치를 부분 확대하여 나타낸 단면도이다. 도 4는 도 3의 A 부분의 확대도이다.
도 3에 도시된 바와 같이, 기판(111)은 유리, 석영, 세라믹, 및 플라스틱 등으로 이루어진 절연성 기판으로 형성될 수 있다. 그러나 본 발명의 제1 실시예에 따른 유기 발광 표시 장치가 이에 한정되는 것은 아니며, 기판(111)이 스테인리스 강 등으로 이루어진 금속성 기판으로 형성될 수도 있다.
기판(111) 상에는 버퍼층(120)이 형성된다. 일례로, 버퍼층(120)은 질화 규소(SiNx)의 단일막 또는 질화 규소(SiNx)와 산화 규소(SiOx)가 적층된 다중막 구조로 형성될 수 있다. 버퍼층(120)은 불순 원소 또는 수분과 같이 불필요한 성분의 침투를 방지하면서 동시에 표면을 평탄화하는 역할을 한다. 하지만, 버퍼층(120)은 반드시 필요한 구성은 아니며, 기판(111)의 종류 및 공정 조건에 따라 생략될 수도 있다.
도 3 및 도 4에 도시된 바와 같이, 버퍼층(120) 상에는 금속 촉매(125)들이 위치하고 있다.
금속 촉매(125)들은 기판(111)과 제1 다결정 반도체층(136) 사이인 버퍼층(120)과 제1 다결정 반도체층(136) 사이에 위치하고 있다. 즉, 금속 촉매(125)들은 제1 다결정 반도체층(136)과 이웃하고 있다. 금속 촉매(125)들은 상호 소정 간격으로 이격되어 있다. 금속 촉매(125)들은 가장 작게는 분자 단위로 버퍼층(120) 상에 위치한다. 금속 촉매(125)들은 니켈(Ni), 팔라듐(Pd), 티타늄(Ti), 은(Ag), 금(Au), 주석(Sn), 안티몬(Sb), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 테르븀(Tb), 루테늄(Ru), 카드뮴(Cd), 및 백금(Pt) 중 하나 이상을 포함한다. 이 중에서 바람직한 금속 촉매(125)는 니켈(Ni)이며, 니켈(Ni)과 실리콘(Si)이 결합된 니켈 디실리사이드(NiSi₂)는 실리콘의 결정 성장을 효과적으로 촉진시킨다.
금속 촉매(125)들을 사이에 두고 버퍼층(120) 상에는 제1 다결정 반도체층(136)이 위치하며, 제1 다결정 반도체층(136) 상에는 제2 다결정 반도체층(137)이 위치한다. 제1 다결정 반도체층(136)은 제2 다결정 반도체층(137)에 비해 0.3 내지 3배의 두께를 가진다. 보다 상세하게는 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)은 10nm 내지 200nm의 두께를 가지는데, 이 두께 범위 안에서 제1 다결정 반도체층(136)이 제2 다결정 반도체층(137)에 비해 0.3 내지 3배의 두께를 가지게 된다. 특히, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)의 두께가 10nm 미만일 경우, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137) 각각의 두께 균일도 문제가 발생할 수 있으며, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)의 두께가 200nm 초과일 경우, 제2 박막 트랜지스터(20) 자체의 두께가 증가하여 전체적인 유기 발광 표시 장치(101)의 두께가 두꺼워지는 문제가 발생할 수 있다.
제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)은 제3 폭(W3)을 가지는데, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)이 제3 폭(W3)을 가지는 이유에 대해서는 후술한다.
제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)은 버퍼층(120)과 제1 다결정 반도체층(136) 사이에 위치하는 금속 촉매(125)들을 통해 결정화되었는데, 이러한 금속 촉매(125)를 통해 결정화하는 방법은 비정질 실리콘층을 상대적으로 저온에서 비교적 짧은 시간에 결정화시킬 수 있다. 일례로, 니켈(Ni)을 금속 촉매(125)로 사용하여 비정질 실리콘층이 결정화되는 과정을 살펴보면, 니켈(Ni)은 비정질 실리콘층 내에 확산되어 비정질 실리콘층의 실리콘(Si)과 결합하여 니켈 디실리사이드(NiSi₂)가 된다. 이 니켈 디실리사이드(NiSi₂)는 시드(seed)가 되어 이를 중심으로 비정질 실리콘층 내에 결정이 성장함으로써, 비정질 실리콘층으로부터 다결정 실리콘층, 즉 다결정 반도체층으로 형성된다.
금속 촉매(125)를 통해 결정화된 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137) 각각의 그레인의 크기는 수십 ㎛ 수준으로, 일반적인 결정화(일례로 레이저를 이용한 결정화) 공정을 이용해 형성된 다결정 반도체층의 그레인보다 더 크다. 또한, 하나의 그레인 바운더리(grain boundary) 내에 다수의 서브 그레인 바운더리가 존재하며, 이로 인해 그레인 바운더리로 인해 균일성이 저하되는 것이 최소화된다.
또한, 금속 촉매(125)가 비정질 실리콘층 아래에 배치된 경우가, 비정실 실리콘층 상에 배치한 경우보다 그레인 바운더리(grain boundary)가 희미해지고 그레인 내 결함(defect)이 더욱 감소되는 이점이 있는데, 본 발명의 제1 실시예에 따른 유기 발광 표시 장치(101)는 금속 촉매(125)들이 제1 다결정 반도체층(136)의 아래인 기판(111)과 제1 다결정 반도체층(136) 사이에 위치함으로써, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137) 각각을 구성하는 그레인 바운더리가 희미해지고 그레인 내의 결함이 더욱 감소되어 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137) 내의 전자 이동도가 높기 때문에, 유기 발광 표시 장치(101)를 구성하는 박막 트랜지스터(20)의 반도체 특성이 향상된다. 이는 유기 발광 표시 장치(101)의 표시 품질이 향상되는 요인으로서 작용한다.
한편, 금속 촉매를 통해 결정화된 다결정 반도체층은 다결정 반도체층 내에 잔존하는 금속 성분으로 인해 높은 누설 전류를 가지나, 본 발명의 제1 실시예에 따른 유기 발광 표시 장치(101)에 포함된 박막 트랜지스터(20)는 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137) 내에 상대적으로 금속 성분이 적게 잔류하여 낮은 누설 전류를 가지게 된다.
도 5는 도 3에 도시된 제1 및 제2 다결정 반도체층의 깊이에 따른 금속의 농도를 나타낸 그래프이다.
도 5에 도시된 바와 같이, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)은 다결정 반도체층의 깊이에 따라 낮은 금속 농도를 가지고 있다. 특히, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)은 10nm 내지 200nm의 두께를 가지는데, 제2 다결정 반도체층(137)으로부터 제1 다결정 반도체층(136)까지 낮은 금속 농도를 가지며, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)이 낮은 금속 농도를 가지는 이유에 대해서는 후술할 박막 트랜지스터의 제조 방법에서 설명한다.
제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)과 이격된 버퍼층(120) 상에는 제1 캐패시터 전극(138)이 위치한다. 즉, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)과 제1 캐패시터 전극(138)은 동일한 층에 형성된다.
제1 다결정 반도체층(136), 제2 다결정 반도체층(137) 및 제1 캐패시터 전극(138)은 각각 불순물이 도핑된 다결정 실리콘층을 포함한다.
구체적으로, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)은 채널 영역(CA)과 채널 영역(CA)의 양측에 각각 형성된 소스 영역(SA) 및 드레인 영역(DA)으로 구분된다. 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)의 채널 영역(CA)은 불순물이 도핑되지 않은 다결정 실리콘층인 진성 반도체(intrinsic semiconductor)이고 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)의 소스 영역(SA) 및 드레인 영역(DA)은 불순물이 도핑된 다결정 실리콘층인 불순물 반도체(impurity semiconductor)이다. 또한, 제1 캐패시터 전극(138)은 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)의 소스 영역(SA) 및 드레인 영역(DA)과 실질적으로 동일하게 불순물이 도핑된 다결정 실리콘층으로 형성된다. 즉, 제1 캐패시터 전극(138)은 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)의 소스 영역(SA) 및 드레인 영역(DA)이 형성될 때 함께 형성된다.
제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)과 제1 캐패시터 전극(138) 상에는 게이트 절연막(140)이 위치한다. 게이트 절연막(140)은 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화 규소(SiNx), 및 산화 규소(SiO2) 중 하나 이상을 포함하여 형성된다.
게이트 절연막(140) 상에는 게이트 전극(155)과 제2 캐패시터 전극(158)이 형성된다. 게이트 전극(155)과 제2 캐패시터 전극(158)은 서로 동일한 층에 위치하며, 실질적으로 동일한 금속 물질로 형성된다. 이때, 금속 물질은 몰리브덴(Mo), 크롬(Cr), 및 텅스텐(W) 중 하나 이상을 포함한다. 일례로, 게이트 전극(155) 및 제2 캐패시터 전극(158)은 몰리브덴(Mo) 또는 몰리브덴(Mo)을 포함하는 합금으로 형성될 수 있다.
게이트 전극(155)은 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)의 채널 영역(CA)과 중첩되도록 제2 다결정 반도체층(137) 상에 위치한다. 게이트 전극(155)은 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)을 형성하는 과정에서 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)의 소스 영역(SA)과 드레인 영역(DA)에 불순물을 도핑할 때 채널 영역(CA)에는 불순물이 도핑되는 것을 차단하는 역할을 한다.
제2 캐패시터 전극(158)은 제1 캐패시터 전극(138) 상에 형성되나, 제2 캐패시터 전극(158)이 게이트 전극(155)보다 얇은 두께로 형성됨으로써, 불순물이 제2 캐패시터 전극(158)을 통과하여 제1 캐패시터 전극(138)에 도핑된다. 이와 같이, 제2 캐패시터 전극(158)이 게이트 절연막(140)을 사이에 두고 제1 캐패시터 전극(138) 상에 위치하며, 캐패시터(80)가 완성된다. 이때, 게이트 절연막(140)은 캐패시터(80)의 유전체가 된다.
게이트 전극(155) 및 제2 캐패시터 전극(158) 상에는 층간 절연막(160)이 형성된다. 층간 절연막(160)은 게이트 절연막(140)과 마찬가지로 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화 규소(SiNx) 또는 산화 규소(SiOx) 등으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
층간 절연막(160)과 게이트 절연막(140)은 함께 제2 다결정 반도체층(137)의 소스 영역(SA) 및 드레인 영역(DA)의 일부를 각각 드러내는 소스 접촉 홀(167)과 드레인 접촉 홀(166)을 갖는다.
층간 절연막(160) 상에는 소스 접촉 홀(167) 및 드레인 전극 홀(166)을 통해 제2 다결정 반도체층(137)의 소스 영역(SA) 및 드레인 영역(DA)과 각각 접촉되며 서로 이격된 소스 전극(177) 및 드레인 전극(176)이 형성된다. 이에, 본 발명의 제1 실시예에 따른 유기 발광 표시 장치(101)에 포함된 박막 트랜지스터(20)가 형성된다.
또한, 도시하지는 않았으나, 층간 절연막(160) 상에는 소스 전극(177)과 드레인 전극(176)과 동일한 층에 동일한 소재로 형성된 추가의 캐패시터 전극이 배치될 수 있다. 이때, 추가의 캐패시터는 제1 캐패시터 전극(138) 및 제2 캐패시터 전극(158) 중 하나 이상의 전극과 중첩되도록 형성될 수 있다. 이와 같이, 추가의 캐패시터 전극이 배치될 경우, 캐패시터(80)는 듀얼 구조를 가져 축전 용량을 더욱 향상시킬 수 있다.
층간 절연막(160) 상에는 소스 전극(177) 및 드레인 전극(176)을 덮는 평탄화막(180)이 형성된다. 평탄화막(180)은 그 위에 형성될 유기 발광 소자(70)의 발광 효율을 높이기 위해 단차를 없애고 평탄화시키는 역할을 한다. 또한, 평탄화막(180)은 드레인 전극(176)의 일부를 노출시키는 애노드 접촉 홀(186)을 갖는다.
평탄화막(180)은 폴리아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly(phenylenethers) resin), 폴리페닐렌설파이드계 수지(poly(phenylenesulfides) resin) 및 벤조사이클로부텐(benzocyclobutene, BCB) 중 하나 이상의 물질을 포함하여 형성될 수 있다.
평탄화막(180) 상에는 유기 발광 소자(70)의 제1 전극(710)이 위치한다. 여기서, 제1 전극(710)은 애노드 전극을 말한다. 제1 전극(710)은 평탄화막(180)의 애노드 접촉 홀(186)을 통해 드레인 전극(176)과 연결된다.
또한, 평탄화막(180) 상에는 제1 전극(710)을 드러내는 개구부(195)를 갖는 화소 정의막(190)이 형성된다. 즉, 제1 전극(710)은 화소 정의막(190)의 개구부(195)에 대응하도록 배치된다. 화소 정의막(190)은 폴리아크릴계(polyacrylates) 또는 폴리이미드계(polyimides) 등의 수지와 실리카 계열의 무기물 등을 포함하여 만들어질 수 있다.
화소 정의막(190)의 개구부(195) 내에서 제1 전극(710) 상에는 유기 발광층(720)이 형성되고, 화소 정의막(190) 및 유기 발광층(720) 상에는 제2 전극(730)이 형성된다. 여기서, 제2 전극(730)은 캐소드 전극을 말한다.
이와 같이, 제1 전극(710), 유기 발광층(720), 및 제2 전극(730)을 포함하는 유기 발광 소자(70)가 형성된다.
유기 발광 소자(70)가 빛을 방출하는 방향에 따라 유기 발광 표시 장치(101)는 전면 발광형, 배면 발광형 또는 양면 발광형 중 어느 한 구조를 가질 수 있다.
유기 발광 표시 장치(101)가 전면 발광형일 경우, 제1 전극(710)은 반사막으로 형성되고 제2 전극(730)은 반투과막으로 형성된다. 반면, 유기 표시 장치(101)가 배면 발광형일 경우, 제1 전극(710)이 반투과막으로 형성되고, 제2 전극(730)은 반사막으로 형성된다. 또한, 유기 표시 장치(101)가 양면 발광형일 경우, 제1 전극(710) 및 제2 전극(730)은 투명막 또는 반투과막으로 형성된다.
반사막 및 반투과막은 마그네슘(Mg), 은(Ag), 금(Au), 칼슘(Ca), 리튬(Li), 크롬(Cr), 및 알루미늄(Al) 중 하나 이상의 금속 또는 이들의 합금을 사용하여 형성된다. 이때, 반사막과 반투과막은 두께로 결정될 수 있으며, 일반적으로 반투과막은 200nm 이하의 두께를 갖는다. 반투과막은 두께가 얇아질수록 빛의 투과율이 높아지고, 두께가 두꺼워질수록 빛의 투과율이 낮아진다.
투명막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(산화 아연) 또는 In₂O₃(Indium Oxide) 등의 물질을 사용하여 만들어진다.
또한, 유기 발광층(720)은 발광층과, 정공 주입층(hole-injection layer, HIL), 정공 수송층(hole-transporting layer, HTL), 전자 수송층(electron-transportiong layer, ETL), 및 전자 주입층(electron-injection layer, EIL) 중 하나 이상을 포함하는 다중막으로 형성된다. 유기 발광층(720)이 이들 모두를 포함할 경우, 정공 주입층이 애노드 전극인 제1 전극(710) 상에 배치되고, 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층된다. 또한, 유기 발광층(720)은 필요에 따라 다른 층을 더 포함할 수도 있다.
이상과 같이, 본 발명의 제1 실시예에 따른 유기 발광 표시 장치(101)에 포함된 박막 트랜지스터(20)는 박막 트랜지스터(20)를 구성하는 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)이 금속 촉매를 통해 결정화됨으로써, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)의 전자 이동도가 높기 때문에, 박막 트랜지스터(20)의 반도체 특성이 향상된다. 이로 인해, 박막 트랜지스터(20)를 포함하는 유기 발광 표시 장치(101)는 표시 품질이 향상된다.
또한, 본 발명의 제1 실시예에 따른 유기 발광 표시 장치(101)의 박막 트랜지스터(20)는 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)이 금속 촉매를 통해 결정화되었으나, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137) 내에는 상대적으로 금속 성분이 적게 잔류하기 때문에, 박막 트랜지스터(20)의 반도체 특성 저하가 최소화된다. 이로 인해, 박막 트랜지스터(20)를 포함하는 유기 발광 표시 장치(101)는 표시 품질 저하가 최소화된다.
이하, 도 6 내지 도 13을 참조하여 본 발명의 제2 실시예에 따른 박막 트랜지스터(20)의 제조 방법에 대해 설명한다.
도 6은 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 순서도이다. 도 7 내지 도 13은 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
우선, 도 6 및 도 7에 도시된 바와 같이, 기판(111) 상에 소정 간격으로 이격되도록 금속 촉매(125)들을 뿌린다(S110).
구체적으로, 절연성 기판(111) 상에 버퍼층(120)을 형성하고 버퍼층(120) 상에 금속 촉매(125)들이 소정 간격으로 이격되도록 버퍼층(120) 상에 금속 촉매(125)들을 뿌린다. 금속 촉매(125)들은 버퍼층(120) 상에 1012/cm2 내지 1014/cm2의 농도로 위치하게 된다. 금속 촉매(125)들은 니켈(Ni), 팔라듐(Pd), 티타늄(Ti), 은(Ag), 금(Au), 주석(Sn), 안티몬(Sb), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 테르븀(Tb), 루테늄(Ru), 카드뮴(Cd), 및 백금(Pt) 중 하나 이상을 포함하며, 금속 촉매(125)로서 바람직하게는 니켈(Ni)을 사용할 수 있다. 금속 촉매(125)들은 가장 작게는 분자 단위로 버퍼층(120) 상에 위치한다.
다음, 도 7 및 도 8에 도시된 바와 같이, 금속 촉매(125)들을 사이에 두고 기판(111) 상에 제1 폭(W1)을 가지는 제1 실리콘층(1361)을 형성한다(S120).
구체적으로, 금속 촉매(125)들을 사이에 두고 기판(111) 상에 제1 실리콘층(1361)을 형성하고, 포토리소그래피(photolithography) 공정 등의 멤스(microelectromechanical systems, MEMS) 기술을 이용하여 제1 실리콘층(1361)이 제1 폭(W1)을 가지도록 제1 실리콘층(1361)을 패터닝한다. 제1 실리콘층(1361)은 비정질 실리콘(amorphous silicon)을 포함한다.
다음, 도 9에 도시된 바와 같이, 제1 실리콘층(1361)을 덮도록 제1 실리콘층(1361) 상에 제1 폭(W1)보다 큰 제2 폭(W2)을 가지는 제2 실리콘층(1371)을 형성한다(S130).
구체적으로, 제1 폭(W1)을 가지는 제1 실리콘층(1361) 상에 제1 실리콘층(1361)을 덮도록 제1 폭(W1)보다 큰 제2 폭(W2)을 가지는 제2 실리콘층(1371)을 형성한다. 제2 실리콘층(1371)은 비정질 실리콘을 포함한다.
다음, 도 10에 도시된 바와 같이, 제1 실리콘층(1361) 및 제2 실리콘층(1371)을 가열하여 제1 실리콘층(1361)을 제1 다결정 반도체층(136)으로 형성하고, 제2 실리콘층(1371)을 제2 다결정 반도체층(137)으로 형성한다(S140).
구체적으로, 제1 실리콘층(1361) 및 제2 실리콘층(1371)을 600℃ 내지 700℃로 가열(H)하며, 가열(H)은 10분 내지 20시간 수행한다. 제1 실리콘층(1361) 및 제2 실리콘층(1371)을 600℃ 미만으로 가열할 경우, 제1 실리콘층(1361) 및 제2 실리콘층(1371)의 완전 결정화 가능성이 저하되며, 제1 실리콘층(1361) 및 제2 실리콘층(1371)을 700℃ 초과로 가열할 경우, 기판(111)이 열에 의해 변형될 가능성이 발생한다. 제1 실리콘층(1361) 및 제2 실리콘층(1371)을 가열하게 되면, 버퍼층(120)과 제1 실리콘층(1361) 사이에 위치하는 금속 촉매(125)들의 확산이 발생된다. 금속 촉매(125)들의 확산은 도 10에 표시된 화살표의 방향을 따라 기판(111)과 제1 실리콘층(1361)의 사이로부터 제1 실리콘층(1361)을 거쳐 제2 실리콘층(1371)의 양 단부 방향으로 수행된다. 금속 촉매(125)로서 니켈(Ni)을 사용할 경우, 금속 촉매(125)들이 확산하면서, 금속 촉매(125)의 니켈(Ni)과 제1 실리콘층(1361) 및 제2 실리콘층(1371)의 실리콘(Si)이 결합하여 제1 실리콘층(1361) 및 제2 실리콘층(1371) 내에 니켈 디실리사이드(NiSi₂)가 형성된다. 제1 실리콘층(1361) 및 제2 실리콘층(1371) 내에 형성된 니켈 디실리사이드(NiSi₂)는 시드(seed)가 되며, 이 시드를 중심으로 제1 실리콘층(1361) 및 제2 실리콘층(1371) 내에 결정이 성장함으로써, 제1 실리콘층(1361)이 제1 다결정 반도체층(136)으로 형성되고 제2 실리콘층(1371)이 제2 다결정 반도체층(137)으로 형성된다.
다음, 도 11에 도시된 바와 같이, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)이 제1 폭(W1)보다 작은 제3 폭(W3)을 가지도록 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)을 패터닝한다(S150).
구체적으로, 포토리소그래피 공정 등의 멤스 공정을 이용하여 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)이 제1 다결정 반도체층(136)의 제1 폭(W1)보다 작은 제3 폭(W3)을 가지도록 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)을 패터닝한다. 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)을 패터닝할 때, 제1 다결정 반도체층(136)의 양 단부(EP)가 제거되도록 수행하며, 제1 다결정 반도체층(136)의 양 단부(EP)는 제1 다결정 반도체층(136)이 최초 가지는 제1 폭(W1)의 0% 초과 내지 50% 미만의 폭을 가진다. 즉, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)이 제3 폭(W3)을 가지도록 패터닝됨으로써, 제1 다결정 반도체층(136)의 단부(EP)와 제2 다결정 반도체층(137) 사이의 계면이 제거된다. 이와 같이, 제1 다결정 반도체층(136)의 단부(EP)와 제2 다결정 반도체층(137) 사이의 계면이 제거되도록 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)이 패터닝됨으로써 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137) 내에 금속 성분의 잔류량이 상대적으로 적어진다. 그 이유는, 버퍼층(120)과 제1 실리콘층(1361) 사이의 금속 촉매(125)들이 최초 위치로부터 제1 실리콘층(1361)을 거쳐 제2 실리콘층(1371)의 양 단부 방향으로 확산하는데 있다.
보다 구체적으로, 금속 촉매(125)들이 확산하면서 제1 실리콘층(1361)을 제1 다결정 반도체층(136)으로 형성하고 제2 실리콘층(1371)을 제2 다결정 반도체층(137)으로 형성할 때, 제1 다결정 반도체층(136)의 단부(EP)와 제2 다결정 반도체층(137) 사이의 계면에 금속 촉매(125)들의 금속 성분이 잔류하게 되는데, 제1 다결정 반도체층(136)의 단부(EP)와 제2 다결정 반도체층(137) 사이의 계면이 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)의 패터닝에 의해 제거되기 때문에, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137) 내에 금속 성분의 잔류량이 상대적으로 적어진다.
또한, 금속 촉매(125)들의 확산이 끝나는 부분에 금속 성분의 잔류량이 상대적으로 많아지는데, 금속 촉매(125)들의 확산이 버퍼층(120)과 제1 다결정 반도체층(136) 사이로부터 제1 다결정 반도체층(136)을 거쳐 제2 다결정 반도체층(137)의 양 단부 방향으로 수행되기 때문에 금속 촉매(125)들의 확산이 끝나는 부분은 제2 다결정 반도체층(137)의 양 단부 방향이나, 제1 다결정 반도체층(136)의 양 단부가 제거되도록 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)의 패터닝이 수행되기 때문에, 제2 다결정 반도체층(137)의 양 단부도 제거된다. 즉, 많은 양의 금속 성분이 잔류되어 있는 제2 다결정 반도체층(137)의 양 단부가 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)의 패터닝에 의해 제거됨으로써, 상대적으로 금속 성분의 잔류량이 적은 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137) 만이 남게 되며, 이로 인해 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137) 내에 금속 성분의 잔류량이 상대적으로 적어진다.
다음, 도 12 및 도 13에 도시된 바와 같이, 게이트 전극(155), 소스 전극(177) 및 드레인 전극(176)을 형성한다.
구체적으로, 우선 도 12의 (a)에 도시된 바와 같이 제2 다결정 반도체층(137) 상에 게이트 절연막(140)을 형성하고, 다음 도 12의 (b)에 도시된 바와 같이 게이트 절연막(140) 상에 게이트 금속막(1551)을 형성한 후, 도 12의 (c)에 도시된 바와 같이 게이트 금속막(1551)을 포토리소그래피 공정 등의 멤스 기술을 이용하여 패터닝하여 게이트 전극(155)을 형성한다.
다음, 도 13의 (a)에 도시된 바와 같이 게이트 전극(155)을 마스크로서 사용하여 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)에 불순물을 도핑하여 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)에 소스 영역(SA), 채널 영역(CA) 및 드레인 영역(DA)을 형성한다. 이로 인해, 채널 영역(CA)에 대응하는 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)은 진성 반도체가 되며, 소스 영역(SA) 및 드레인 영역(DA)에 대응하는 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)은 불순물 반도체가 된다. 이후, 도 13의 (b)에 도시된 바와 같이 게이트 전극(155) 상에 층간 절연막(160)을 형성하고, 도 13의 (c)에 도시된 바와 같이 포토리소그래피 공정 등의 멤스 기술을 이용해 층간 절연막(160) 및 게이트 절연막(140)을 함께 패터닝하여 제2 다결정 반도체층(137)의 소스 영역(SA) 및 드레인 영역(DA)의 일부를 각각 드러내는 소스 접촉 홀(167) 및 드레인 접촉 홀(166)을 형성한다. 다음, 층간 절연막(160) 상에 소스 전극(177) 및 드레인 전극(176)을 형성하며, 이 소스 전극(177) 및 드레인 전극(176) 각각은 소스 접촉 홀(167) 및 드레인 접촉 홀(166)을 통해 제2 다결정 반도체층(137)의 소스 영역(SA) 및 드레인 영역(DA)과 접촉된다.
이상과 같은 공정에 의해 본 발명의 제2 실시예에 따른 박막 트랜지스터(20)가 제조되며, 이 후 소스 전극(177) 및 드레인 전극(176) 상에 평탄화막(180, 도 3에 도시됨), 제1 전극(710, 도 3에 도시됨), 화소 정의막(190, 도 3에 도시됨), 유기 발광층(720, 도 3에 도시됨) 및 제2 전극(730)을 순차적으로 형성하여 유기 발광 표시 장치를 제조할 수 있다.
이와 같이, 본 발명의 제2 실시예에 따른 박막 트랜지스터(20)의 제조 방법은 금속 촉매(125)들의 확산되는 성질을 이용하여 금속 촉매(125)들의 금속 성분이 상대적으로 많이 잔류되는 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)의 일 부분을 패터닝 하여 제3 폭(W3)을 가지는 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)을 형성함으로써, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137) 내에 금속 성분이 상대적으로 적게 잔류된다. 즉, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137) 내에 금속 농도가 상대적으로 적으며, 이로 인해 박막 트랜지스터의 반도체 특성 저하가 최소화된다.
이하, 도 14 및 도 15를 참조하여 본 발명의 제3 실시예에 따른 유기 발광 표시 장치(102)를 설명한다.
도 14는 본 발명의 제3 실시예에 따른 유기 발광 표시 장치를 부분 확대하여 나타낸 단면도이다. 도 15는 도 14의 B 부분의 확대도이다.
도 14 및 도 15에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 유기 발광 표시 장치(102)는 금속 촉매(125)들이 제1 다결정 반도체층(136)과 이웃하며, 제1 다결정 반도체층(136)과 제2 다결정 반도체층(137) 사이에 위치하고 있다.
제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)은 제1 다결정 반도체층(136)과 제2 다결정 반도체층(137) 사이에 위치하는 금속 촉매(125)들을 통해 결정화되었다.
본 발명의 제2 실시예에 따른 유기 발광 표시 장치(102)에 포함된 박막 트랜지스터(25)는 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137) 내에 상대적으로 금속 성분이 적게 잔류하여 낮은 누설 전류를 가지게 된다.
이상과 같이, 본 발명의 제2 실시예에 따른 유기 발광 표시 장치(102)에 포함된 박막 트랜지스터(25)는 박막 트랜지스터(25)를 구성하는 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)이 금속 촉매(125)를 통해 결정화됨으로써, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)의 전자 이동도가 높기 때문에, 박막 트랜지스터(25)의 반도체 특성이 향상된다. 이로 인해, 박막 트랜지스터(25)를 포함하는 유기 발광 표시 장치(102)는 표시 품질이 향상된다.
또한, 본 발명의 제2 실시예에 따른 유기 발광 표시 장치(102)의 박막 트랜지스터(25)는 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)이 금속 촉매를 통해 결정화되었으나, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137) 내에는 상대적으로 금속 성분이 적게 잔류하기 때문에, 박막 트랜지스터(25)의 반도체 특성 저하가 최소화된다. 이로 인해, 박막 트랜지스터(25)를 포함하는 유기 발광 표시 장치(102)는 표시 품질 저하가 최소화된다.
이하, 도 16 내지 도 21을 참조하여 본 발명의 제4 실시예에 따른 박막 트랜지스터(25)의 제조 방법에 대하여 설명한다.
도 16은 본 발명의 제4 실시예에 따른 박막 트랜지스터의 제조 방법을 나타낸 순서도이다. 도 17 내지 도 21은 본 발명의 제4 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
우선, 도 16 및 도 17에 도시된 바와 같이, 기판(111) 상에 제1 실리콘층(1361)을 형성한다(S210).
구체적으로, 절연성 기판(111) 상에 버퍼층(120)을 형성하고 버퍼층(120) 상에 비정질 실리콘을 포함하는 제1 실리콘층(1361)을 형성한다.
다음, 제1 실리콘층(1361) 상에 소정 간격으로 이격되도록 금속 촉매(125)들을 뿌린다(S220).
구체적으로, 제1 실리콘층(1361) 상에 금속 촉매(125)들이 소정 간격으로 이격되도록 제1 실리콘층(1361) 상에 금속 촉매(125)들을 뿌린다. 금속 촉매(125)들은 제1 실리콘층(1361) 상에 1012/cm2 내지 1014/cm2의 농도로 위치하게 된다. 금속 촉매(125)들은 니켈(Ni), 팔라듐(Pd), 티타늄(Ti), 은(Ag), 금(Au), 주석(Sn), 안티몬(Sb), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 테르븀(Tb), 루테늄(Ru), 카드뮴(Cd), 및 백금(Pt) 중 하나 이상을 포함하며, 금속 촉매(125)로서 바람직하게는 니켈(Ni)을 사용할 수 있다. 금속 촉매(125)들은 가장 작게는 분자 단위로 버퍼층(120) 상에 위치한다.
다음, 도 18에 도시된 바와 같이, 제1 실리콘층(1361)을 제1 폭(W1)으로 패터닝한다(S230).
구체적으로, 금속 촉매(125)들이 뿌려진 제1 실리콘층(1361)을 포토리소그래피 공정 등의 멤스 기술을 이용하여 제1 실리콘층(1361)이 제1 폭(W1)을 가지도록 제1 실리콘층(1361)을 패터닝한다.
다음, 도 19에 도시된 바와 같이, 금속 촉매(125)들을 사이에 두고 제1 실리콘층(1361)을 덮도록 제1 실리콘층(1361) 상에 제1 폭(W1)보다 큰 제2 폭(W2)을 가지는 제2 실리콘층(1371)을 형성한다(S240).
구체적으로, 금속 촉매(125)들을 사이에 두고 제1 폭(W1)을 가지는 제1 실리콘층(1361) 상에 제1 실리콘층(1361)을 덮도록 제1 폭(W1)보다 큰 제2 폭(W2)을 가지는 제2 실리콘층(1371)을 형성한다.
다음, 도 20에 도시된 바와 같이, 제1 실리콘층(1361) 및 제2 실리콘층(1371)을 가열하여 제1 실리콘층(1361)을 제1 다결정 반도체층(136)으로 형성하고, 제2 실리콘층(1371)을 제2 다결정 반도체층(137)으로 형성한다(S250).
구체적으로, 제1 실리콘층(1361) 및 제2 실리콘층(1371)을 600℃ 내지 700℃로 가열(H)하며, 가열(H)은 10분 내지 20시간 수행한다. 제1 실리콘층(1361) 및 제2 실리콘층(1371)을 600℃ 미만으로 가열할 경우, 제1 실리콘층(1361) 및 제2 실리콘층(1371)의 완전 결정화 가능성이 저하되며, 제1 실리콘층(1361) 및 제2 실리콘층(1371)을 700℃ 초과로 가열할 경우, 기판(111)이 열에 의해 변형될 가능성이 발생한다. 제1 실리콘층(1361) 및 제2 실리콘층(1371)을 가열하게 되면, 제1 실리콘층(1361)과 제2 실리콘층(1371) 사이에 위치하는 금속 촉매(125)들의 확산이 발생된다. 금속 촉매(125)들의 확산은 도 20에 표시된 화살표의 방향을 따라 제1 실리콘층(1361)과 제2 실리콘층(1371) 사이로부터 제1 실리콘층(1361)을 거쳐 제2 실리콘층(1371)의 양 단부 방향으로 수행되는 동시에, 제1 실리콘층(1361)과 제2 실리콘층(1371) 사이로부터 제2 실리콘층(1371)의 양 단부 방향으로 수행된다. 금속 촉매(125)로서 니켈(Ni)을 사용할 경우, 금속 촉매(125)들이 확산하면서, 금속 촉매(125)의 니켈(Ni)과 제1 실리콘층(1361) 및 제2 실리콘층(1371)의 실리콘(Si)이 결합하여 제1 실리콘층(1361) 및 제2 실리콘층(1371) 내에 니켈 디실리사이드(NiSi₂)가 형성된다. 제1 실리콘층(1361) 및 제2 실리콘층(1371) 내에 형성된 니켈 디실리사이드(NiSi₂)는 시드(seed)가 되며, 이 시드를 중심으로 제1 실리콘층(1361) 및 제2 실리콘층(1371) 내에 결정이 성장함으로써, 제1 실리콘층(1361)이 제1 다결정 반도체층(136)으로 형성되고 제2 실리콘층(1371)이 제2 다결정 반도체층(137)으로 형성된다.
다음, 도 21에 도시된 바와 같이, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)이 제1 폭(W1)보다 작은 제3 폭(W3)을 가지도록 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)을 패터닝한다(S260).
구체적으로, 포토리소그래피 공정 등의 멤스 공정을 이용하여 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)이 제1 다결정 반도체층(136)의 제1 폭(W1)보다 작은 제3 폭(W3)을 가지도록 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)을 패터닝한다. 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)이 패터닝됨으로써, 제1 다결정 반도체층(136)의 양 단부(EP)가 제거되어 제1 다결정 반도체층(136)의 단부(EP)와 제2 다결정 반도체층(137) 사이의 계면이 제거되는 동시에, 제2 다결정 반도체층(137)의 양 단부도 제거된다. 이로 인해, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137) 내에 금속 성분의 잔류량이 상대적으로 적어진다.
다음, 게이트 전극, 소스 전극 및 드레인 전극을 형성한다(S270).
이상과 같은 공정에 의해 본 발명의 제4 실시예에 따른 박막 트랜지스터(25)가 제조되며, 소스 전극 및 드레인 전극 상에 평탄화막, 제1 전극, 화소 정의막, 유기 발광층 및 제2 전극을 순차적으로 형성하여 유기 발광 표시 장치를 제조할 수 있다.
이와 같이, 본 발명의 제4 실시예에 따른 박막 트랜지스터(25)의 제조 방법은 금속 촉매(125)들의 확산되는 성질을 이용하여 금속 촉매(125)들의 금속 성분이 상대적으로 많이 잔류되는 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)의 일 부분을 패터닝 하여 제3 폭(W3)을 가지는 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137)을 형성함으로써, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137) 내에 금속 성분이 상대적으로 적게 잔류된다. 즉, 제1 다결정 반도체층(136) 및 제2 다결정 반도체층(137) 내에 금속 농도가 상대적으로 적으며, 이로 인해 박막 트랜지스터의 반도체 특성 저하가 최소화된다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
금속 촉매(125), 제1 다결정 반도체층(136), 제2 다결정 반도체층(137), 박막 트랜지스터(20, 25)

Claims (21)

  1. 기판 상에 위치하는 제1 다결정 반도체층;
    상기 제1 다결정 반도체층 상에 위치하는 제2 다결정 반도체층; 및
    상기 제1 다결정 반도체층과 이웃하며, 상호 소정 간격으로 이격되어 있는 금속 촉매들
    을 포함하는 박막 트랜지스터.
  2. 제1항에서,
    상기 제1 다결정 반도체층 및 상기 제2 다결정 반도체층은 상기 금속 촉매들을 통해 결정화된 박막 트랜지스터.
  3. 제2항에서,
    상기 금속 촉매들은 니켈(Ni), 팔라듐(Pd), 티타늄(Ti), 은(Ag), 금(Au), 주석(Sn), 안티몬(Sb), 구리(Cu), 코발트(Co), 몰리브덴(Mo), 테르븀(Tb), 루테늄(Ru), 카드뮴(Cd), 및 백금(Pt) 중 하나 이상을 포함하는 박막 트랜지스터.
  4. 제2항에서,
    상기 제2 다결정 반도체층은 상기 제1 다결정 반도체층에 비해 0.3 내지 3 배의 두께를 가지는 박막 트랜지스터.
  5. 제2항에서,
    상기 금속 촉매들은 상기 기판과 상기 제1 다결정 반도체층 사이에 위치하는 박막 트랜지스터.
  6. 제2항에서,
    상기 금속 촉매들은 상기 제1 다결정 반도체층과 상기 제2 다결정 반도체층 사이에 위치하는 박막 트랜지스터.
  7. 제5항 또는 제6항에서,
    상기 제2 다결정 반도체층 상에 위치하는 게이트 전극;
    상기 제2 다결정 반도체층에 각각 접속되는 소스 전극 및 드레인 전극을 더 포함하는 박막 트랜지스터.
  8. 기판 상에 상호 소정 간격으로 이격되도록 금속 촉매들을 뿌리는 단계;
    상기 금속 촉매들을 사이에 두고 상기 기판 상에 제1 폭을 가지는 제1 실리콘층을 형성하는 단계;
    상기 제1 실리콘층을 덮도록 상기 제1 실리콘층 상에 상기 제1 폭보다 큰 제2 폭을 가지는 제2 실리콘층을 형성하는 단계;
    상기 제1 실리콘층 및 상기 제2 실리콘층을 가열하여 상기 제1 실리콘층을 제1 다결정 반도체층으로 형성하고, 상기 제2 실리콘층을 제2 다결정 반도체층으로 형성하는 단계; 및
    상기 제1 다결정 반도체층 및 상기 제2 다결정 반도체층이 상기 제1 폭보다 작은 제3 폭을 가지도록 상기 제1 다결정 반도체층 및 상기 제2 다결정 반도체층을 패터닝하는 단계
    를 포함하는 박막 트랜지스터의 액티브층의 제조 방법.
  9. 제8항에서,
    상기 제1 다결정 반도체층 및 상기 제2 다결정 반도체층을 패터닝하는 단계는 상기 제1 다결정 반도체층의 양 단부가 제거되도록 수행되는 박막 트랜지스터의 액티브층의 제조 방법.
  10. 제8항에서,
    상기 제1 다결정 반도체층 및 상기 제2 다결정 반도체층을 형성하는 단계는 상기 금속 촉매들이 상기 제1 실리콘층 및 상기 제2 실리콘층 내로 확산됨으로써 수행되는 박막 트랜지스터의 액티브층의 제조 방법.
  11. 제8항에서,
    상기 금속 촉매들을 뿌리는 단계는 상기 금속 촉매들이 1012/cm2 내지 1014/cm2의 농도로 위치하도록 수행되는 박막 트랜지스터의 액티브층의 제조 방법.
  12. 기판 상에 제1 실리콘층을 형성하는 단계;
    상기 제1 실리콘층 상에 상호 소정 간격으로 이격되도록 금속 촉매들을 뿌리는 단계;
    상기 제1 실리콘층이 제1 폭을 가지도록 상기 제1 실리콘층을 패터닝하는 단계;
    상기 금속 촉매들을 사이에 두고 상기 제1 실리콘층을 덮도록 상기 제1 실리콘층 상에 상기 제1 폭보다 큰 제2 폭을 가지는 제2 실리콘층을 형성하는 단계;
    상기 제1 실리콘층 및 상기 제2 실리콘층을 가열하여 상기 제1 실리콘층을 제1 다결정 반도체층으로 형성하고, 상기 제2 실리콘층을 제2 다결정 반도체층으로 형성하는 단계; 및
    상기 제1 다결정 반도체층 및 상기 제2 다결정 반도체층이 상기 제1 폭보다 작은 제3 폭을 가지도록 상기 제1 다결정 반도체층 및 상기 제2 다결정 반도체층을 패터닝하는 단계
    를 포함하는 박막 트랜지스터의 액티브층의 제조 방법.
  13. 제12항에서,
    상기 제1 다결정 반도체층 및 상기 제2 다결정 반도체층을 패터닝하는 단계는 상기 제1 다결정 반도체층의 양 단부가 제거되도록 수행되는 박막 트랜지스터의 액티브층의 제조 방법.
  14. 제12항에서,
    상기 제1 다결정 반도체층 및 상기 제2 다결정 반도체층을 형성하는 단계는 상기 금속 촉매들이 상기 제1 실리콘층 및 상기 제2 실리콘층 내로 확산됨으로써 수행되는 박막 트랜지스터의 액티브층의 제조 방법.
  15. 제12항에서,
    상기 금속 촉매들을 뿌리는 단계는 상기 금속 촉매들이 1012/cm2 내지 1014/cm2의 농도로 위치하도록 수행되는 박막 트랜지스터의 액티브층의 제조 방법.
  16. 기판; 및
    상기 기판 상에 위치하는 제1 다결정 반도체층, 상기 제1 다결정 반도체층 상에 위치하는 제2 다결정 반도체층 및 상기 제1 다결정 반도체층과 이웃하며 상호 소정 간격으로 이격되어 있는 금속 촉매들을 포함하는 박막 트랜지스터
    를 포함하는 표시 장치.
  17. 제16항에서,
    상기 제1 다결정 반도체층 및 상기 제2 다결정 반도체층은 상기 금속 촉매들을 통해 결정화된 표시 장치.
  18. 제17항에서,
    상기 금속 촉매들은 기판과 상기 제1 다결정 반도체층 사이에 위치하는 표시 장치.
  19. 제17항에서,
    상기 금속 촉매들은 상기 제1 다결정 반도체층과 상기 제2 다결정 반도체층 사이에 위치하는 표시 장치.
  20. 제18항 또는 제19항에서,
    상기 박막 트랜지스터와 연결되는 제1 전극, 상기 제1 전극 상에 위치하는 유기 발광층 및 상기 유기 발광층 상에 위치하는 제2 전극을 포함하는 유기 발광 소자를 더 포함하는 표시 장치.
  21. 제20항에서,
    상기 박막 트랜지스터는 상기 제2 다결정 반도체층 상에 위치하는 게이트 전극, 상기 제2 다결정 반도체층에 각각 접속되는 소스 전극 및 드레인 전극을 더 포함하며,
    상기 제1 전극은 상기 드레인 전극과 접속하는 표시 장치.
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