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KR100996186B1 - 내부 전압 생성회로 - Google Patents

내부 전압 생성회로 Download PDF

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KR100996186B1
KR100996186B1 KR1020080110039A KR20080110039A KR100996186B1 KR 100996186 B1 KR100996186 B1 KR 100996186B1 KR 1020080110039 A KR1020080110039 A KR 1020080110039A KR 20080110039 A KR20080110039 A KR 20080110039A KR 100996186 B1 KR100996186 B1 KR 100996186B1
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internal
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leakage current
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임재혁
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주식회사 하이닉스반도체
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Abstract

본 발명은 외부 전원전압으로 내부 전압단을 구동하여 목표전압레벨에 대응하는 내부전압을 생성하기 위한 내부전압 생성수단과, 상기 내부 전압단으로 유입되는 누설전류의 양을 상기 외부 전원전압에 따라 조절하여 싱킹하기 위한 전류싱킹수단을 구비하는 내부 전압 생성회로를 제공한다.
누설전류, 내부전압, 목표전압레벨

Description

내부 전압 생성회로{INTERNAL VOLTAGE GENERATOR}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 안정적인 내부전압을 생성하기 위한 내부 전압 생성회로(internal voltage generator)에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치 내에는 내부 전압 생성회로가 탑재되어 있으며, 반도체 메모리 장치는 여기서 생성되는 다양한 전압레벨의 내부전압을 이용하여 보다 효율적인 전력 소모 및 보다 안정적인 회로 동작을 보장받는다. 이러한 내부전압에는 외부 전원전압을 다운 컨버팅(down converting)하여 생성하는 코어 전압(core voltage)과, 프리차지 전압(precharge voltage), 및 셀 판 바이어스 전압(cell plate bias voltage) 등이 있으며, 외부 전원전압 및 접지 전원전압을 펌핑(pumping)하여 생성하는 펌핑 전압(pumping voltage) 및 기판 바이어스 전압(substrate bias voltage) 등이 있다.
한편, 반도체 메모리 장치가 점점 고 집적화됨에 따라 내부 회로를 설계함에 있어서 서브-미크론(sub-micron)급 이하의 디자인-롤(design-rule)이 적용되고 있으며, 이와 더불어 반도체 메모리 장치의 동작 주파수 역시 점점 높아지고 있다. 이렇게 극 미세화된 소자들이 고주파수의 동작을 수행하기 위해서는 기본적으로 외부 전원전압이 낮아질 수밖에 없다. 그래서, 요즈음에는 이렇게 낮아지는 외부 전원전압을 이용하여 생성되는 내부전압의 중요성이 더욱 부가되고 있다.
도 1 은 기존의 내부 전압 생성회로를 설명하기 위한 회로도로써, 내부전압인 코어전압(VCORE)을 생성하는 코어전압 생성회로이다.
도 1 을 참조하면, 코어전압 생성회로는 전압비교부(110)와, 활성화부(130)와, 구동부(150), 및 전압분배부(170)를 구비한다.
전압비교부(110)는 기준전압(VREFC)과 피드백전압(VFED)을 비교하고, 비교 결과에 따라 구동부(150)를 활성화한다. 여기서, 기준전압(VREFC)은 코어전압(VCORE)이 목표하는 전압레벨(이하, 목표전압레벨)에 대응하는 전압 값을 가진다.
활성화부(130)는 활성화신호(EN)에 응답하여 전압비교부(110)를 활성화한다. 즉, 전압비교부(110)는 활성화신호(EN)에 응답하여 기준전압(VREFC)과 피드백전압(VFED)의 비교 동작을 수행한다.
구동부(150)는 전압비교부(110)의 출력신호에 응답하여 외부 전원전압(VDD)으로 코어전압(VCORE)단을 구동한다. 아래 동작 설명에서 다시 설명하겠지만, 코어전압(VCORE)은 구동부(150)에 의하여 기준전압(VREFC)에 대응하는 목표전압레벨까지 상승한다.
전압분배부(170)는 코어전압(VCORE)을 분배하여 피드백전압(VFED)을 생성한다.
이하, 코어전압 생성회로의 간단한 설명을 살펴보기로 한다.
우선, 활성화부(130)의 제1 NMOS 트랜지스터(NM1)는 논리'하이(high)'의 활성화신호(EN)에 응답하여 턴 온(turn on)된다. 최초 코어전압(VCORE)은 목표전압레벨보다 낮은 전압레벨을 가지기 때문에, 피드백전압(VFED)은 기준전압(VREFC)보다 낮은 전압레벨을 가진다. 전압비교부(110)는 기준전압(VREFC)과 기준전압(VREFC)보다 낮은 피드백전압(VFED)에 의하여 논리'로우(low)'의 신호를 출력한다. 이어서, 구동부(150)의 제1 PMOS 트랜지스터(PM1)는 전압비교부(110)의 출력신호(논리'로우')에 응답하여 턴 온 된다. 그래서, 코어전압(VCORE)단에는 외부 전원전압(VDD)에 대응하는 구동전류가 유입되고, 결국, 코어전압(VCORE)은 점점 상승하게 된다.
이와 같은 동작은 코어전압(VCORE)이 목표전압레벨까지 상승하는 동안 계속 이루어진다.
한편, 코어전압(VCORE)이 목표전압레벨보다 높아지게 되면, 피드백전압(VFED)은 기준전압(VREFC)보다 높은 전압레벨을 가진다. 전압비교부(110)는 기준전압(VREFC)과 이보다 높은 피드백전압(VFED)에 의하여 논리'하이'의 신호를 출력한다. 이어서, 구동부(150)의 제1 PMOS 트랜지스터(PM1)는 전압비교부(110)의 출력신호(논리'하이')에 응답하여 턴 오프(turn off)된다. 그래서, 코어전압(VCORE)단에는 더 이상 외부 전원전압(VDD)에 대응하는 구동전류가 유 입되지 않게 되고, 결국, 코어전압(VCORE)의 상승은 멈추게 된다.
다시 말하면, 코어전압 생성회로는 위에서 설명한 일련의 동작을 통해 코어전압(VCORE)을 목표전압레벨로 유지시켜 준다. 이렇게 생성된 코어전압(VCORE)은 반도체 메모리 장치의 내부 회로(도시되지 않음)에 인가되어 사용된다.
한편, 모든 회로는 전원을 인가받아 동작하며, 이러한 회로에는 실질적으로 누설전류(leakage current)가 발생한다. 코어전압 생성회로 역시 누설전류가 발생한다. 이상적으로는 활성화신호(EN)가 논리'로우'가 되어 전압비교부(110)가 동작하지 않는 경우나, 코어전압(VCORE)이 목표전압레벨까지 상승하여 구동부(150)의 제1 PMOS 트랜지스터(PM1)가 턴 오프 되는 경우, 제1 PMOS 트랜지스터(PM1)에는 전류가 흐르지 않아야 한다. 하지만, 이는 이상적인 경우이고 사실상 제1 PMOS 트랜지스터(PM1)에는 누설전류가 발생한다. 물론, 이러한 누설전류는 전압분배부(170)에도 발생하며, 코어전압(VCORE)을 인가받는 내부 회로에도 발생한다.
도 2 는 도 1 의 코어전압 생성회로와 관련된 누설전류에 대하여 설명하기 위한 개념도이다.
도 2 에는 코어전압 생성회로(210) 내부에 존재하는 누설전류 유입원(212)과 누설전류 유출원(214), 및 코어전압(VCORE)이 인가되는 내부 회로의 로직에 의한 누설전류 유출원(230)이 도시되어 있다.
누설전류 유입원(212)는 코어전압(VCORE)단으로 누설전류가 유입되는 부분으로 도 1 의 구동부(150)가 이에 해당한다. 누설전류 유출원(214)은 코어전압(VCORE)단에서 누설전류가 유출되는 부분으로 도 1 의 전압분배부(170)가 이에 해당한다. 로직에 의한 누설전류 유출원(230)은 코어전압(VCORE)단에서 누설전류가 유출되는 또 다른 부분으로 코어전압(VCORE)을 인가받아 사용하는 내부 회로가 이에 해당한다. 다시 말하면, 누설전류 유입원(212)에서 유입되는 누설전류는 누설전류 유출원(214)과 로직에 의한 누설전류 유출원(230)에서 유출되는 것이 일반적이다.
도 3 은 도 2 와 관련하여 유입되는 누설전류와 유출되는 누설전류를 설명하기 위한 도면이다.
도 1 내지 도 3 을 참조하면, 초기에 코어전압(VCORE)이 목표전압레벨로 상승하는 구간에서는 접지 전원전압(VSS)단으로 유출되는 누설전류 - 누설전류 유출원(214)과 로직에 의한 누설전류 유출원(230)에서 유출되는 누설전류 - 가 외부 전원전압(VDD)을 따라 상승한다. 이후, 코어전압(VCORE)이 목표전압레벨까지 상승하여 구동부(150)가 비활성화되면 접지 전원전압(VSS)단으로 유출되는 누설전류는 일정하게 된다.
한편, 초기에 코어전압(VCORE)이 목표전압레벨로 상승하는 구간에서는 외부 전원전압(VDD)단에서 유입되는 전류 - 구동부(150)의 제1 PMOS 트랜지스터(PM1)를 통해 흐르는 전류 - 는 모두 코어전압(VCORE)을 높여주기 위하여 사용된다. 즉, 누설전류 측면에서 살펴보면 외부 전원전압(VDD)단에서 코어전압(VCORE)단으로 유입되는 누설전류는 거의 없게 된다. 이후, 코어전압(VCORE)이 목표전압레벨까지 상승하게 되면, 구동부(150)의 제1 PMOS 트랜지스터(PM1)가 턴 오프 되더라도 누설전류가 흐르게 된다. 이때, 흐르는 누설전류는 외부 전원전압(VDD)의 전압레벨이 높아 질수록 많아지게 된다.
다시 말하면, 외부 전원전압(VDD)의 전압레벨이 높아짐에 따라 외부 전원전압(VDD)단에서 코어전압(VCORE)단으로 유입되는 누설전류가 코어전압(VCORE)단에서 접지 전원전압(VSS)단으로 유출되는 누설전류보다 커지게 된다.
도 4 는 도 3 에서 설명한 누설전류와 코어전압(VCORE)의 관계를 설명하기 위한 도면이다.
도면에서 볼 수 있듯이, 코어전압(VCORE)은 외부 전원전압(VDD)이 증가하더라도 어느 정도 목표전압레벨을 유지한다. 하지만, 도 3 에서 설명하였듯이 외부 전원전압(VDD)이 점점 더 높아짐에 따라 외부 전원전압(VDD)단에서 코어전압(VCORE)단으로 유입되는 전류가 코어전압(VCORE)단에서 접지 전원전압(VSS)단으로 유출되는 누설전류보다 커지게 된다. 결국, 코어전압(VCORE)단에 잉여로 유입되는 누설전류로 인하여 코어전압(VCORE)의 전압레벨은 목표전압레벨 이상으로 높아지게 된다.
이와 같은 상황은 항상 예정된 목표전압레벨을 생성하여야 하는 내부 전압 생성회로의 목적에 어긋나는 동작이라 볼 수 있다. 또한, 누설전류로 인하여 상승한 코어전압(VCORE)은 이를 사용하는 내부 회로에 원치 않은 스트레스(stress)로 작용하기 때문에, 그 회로의 수명을 단축하는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 외부 전원전압에 따라 과도하게 유입되는 누설전류를 유출시켜 줄 수 있는 내부 전압 생성회로를 제공하는데 그 목적이 있다.
또한, 본 발명은 외부 전원전압에 상관없이 항상 일정한 내부전압을 생성할 수 있는 내부 전압 생성회로를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 내부 전압 생성회로는, 외부 전원전압으로 내부 전압단을 구동하여 목표전압레벨에 대응하는 내부전압을 생성하기 위한 내부전압 생성수단과, 상기 내부 전압단으로 유입되는 누설전류의 양을 상기 외부 전원전압에 따라 조절하여 싱킹하기 위한 전류싱킹수단을 구비한다.
본 발명에서는 내부 전압단에 유입되는 누설전류를 외부 전원전압에 따라 조절하여 싱킹(sinking)해줌으로써, 내부전압의 전압레벨을 외부 전원전압에 상관없이 항상 일정하게 유지시켜 주는 것이 가능하다. 또한, 본 발명에서 추가되는 전류싱킹부를 효율적으로 동작시켜 줌으로써, 전류싱킹부의 싱킹 동작에 의한 내부전압의 손실을 막아주는 것이 가능하다. 또한, 공정, 전압, 온도(process, voltage, temprature)에 대한 스큐가 발생하더라도 목표전압레벨에 대하여 항상 일정한 내부전압을 생성하는 것이 가능하다.
본 발명은 외부 전원전압에 상관없이 항상 일정한 내부전압을 생성함으로써, 이 내부전압을 사용하는 내부 회로가 과도한 스트레스를 받지않아 수명이 늘어나는 효과를 얻을 수 있다.
또한, 본 발명은 공정, 전압, 온도(process, voltage, temprature)에 대한 스큐가 발생하더라도 목표전압레벨에 대하여 항상 일정한 내부전압을 생성할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 5 는 본 발명에 따른 내부 전압 생성회로를 설명하기 위한 회로도로써, 내부전압 중 코어전압(VCORE)을 생성하는 코어전압 생성회로이다.
도 5 를 참조하면, 코어전압 생성회로는 코어전압 생성부(510)와, 전류싱킹부(530)를 구비할 수 있다.
코어전압 생성부(510)는 외부 전원전압(VDD)으로 코어전압(VCORE)단을 구동 하여 목표전압레벨에 대응하는 코어전압(VCORE)을 생성하기 위한 것으로, 전압비교부(512)와, 활성화부(514)와, 구동부(516), 및 전압분배부(518)를 구비할 수 있다.
전압비교부(512)는 기준전압(VREFC)과 피드백전압(VFED)을 비교하고, 비교 결과에 따라 구동부(516)를 활성화할 수 있다. 여기서, 기준전압(VREFC)은 목표전압레벨에 대응하는 전압레벨을 가질 수 있다.
활성화부(514)는 활성화신호(EN)에 응답하여 전압비교부(512)를 활성화할 수 있다. 즉, 전압비교부(512)는 활성화신호(EN)에 응답하여 기준전압(VREFC)과 피드백전압(VFED)의 비교 동작을 수행한다.
구동부(516)는 전압비교부(512)의 출력신호에 응답하여 외부 전원전압(VDD)으로 코어전압(VCORE)단을 구동할 수 있다. 여기서, 구동부(516)는 외부 전원전압(VDD)단과 코어전압(VCORE)단 사이에 소오스-드레인 경로가 형성되고 전압비교부(512)의 출력신호를 게이트로 인가받는 제1 PMOS 트랜지스터(PM1)를 구비할 수 있다.
전압분배부(518)는 코어전압(VCORE)을 분배하여 피드백전압(VFED)을 생성할 수 있다.
한편, 전류싱킹부(530)는 코어전압(VCORE)단으로 유입되는 누설전류의 양을 외부 전원전압(VDD)에 따라 조절하여 싱킹(sinking)하기 위한 것으로, 동작시점제어부(532)와, 전류제어부(534)를 구비할 수 있다.
동작시점제어부(532)는 코어전압(VCORE)단으로 흐르는 전류의 유출 시점을 제어하기 위한 것으로, 코어전압(VCORE)단과 전류제어부(534) 사이에 연결된 제2 내지 제4 PMOS 트랜지스터(PM2, PM3, PM4)를 구비할 수 있다.
여기서, 동작시점제어부(532)는 다이오드 타입의 세 개의 제2 내지 제4 PMOS 트랜지스터(PM2, PM3, PM4)로 구성되었지만, 설계에 따라 하나 이상의 트랜지스터로 설계될 수 있다. 다만, 이때 설계되는 트랜지스터는 목표전압레벨에 대응하는 문턱 전압 값을 가지는 것이 바람직하다. 즉, 동작시점제어부(532)에서 코어전압(VCORE)단의 전류를 접지 전원전압(VSS)단으로 유출하는 시점은 코어전압(VCORE)이 목표전압레벨보다 높아지는 시점으로 정의될 수 있다. 그래서, 코어전압(VCORE)이 목표전압레벨보다 낮은 구간에서는 동작시점제어부(532)로 흐르는 전류가 발생하지 않게 되고, 코어전압(VCORE)이 목표전압레벨보다 높은 구간에서는 동작시점제어부(532)로 흐르는 전류가 발생한다.
전류제어부(534)는 외부 전원전압(VDD)에 응답하여 자신을 통해 흐르는 전류를 제어하기 위한 것으로, 동작시점제어부(532)와 접지 전원전압(VSS)단 사이에 연결된 제2 NMOS 트랜지스터(NM2)를 구비할 수 있다. 그래서, 전류제어부(534)는 외부 전원전압(VDD)이 높은 경우 보다 많은 전류를 접지 전원전압(VSS)단으로 싱킹하고, 외부 전원전압(VDD)이 낮은 경우 보다 적은 전류를 접지 전원전압(VSS)단으로 싱킹한다. 즉, 전류제어부(534)는 외부 전원전압(VDD)에 대응하는 전류를 접지 전원전압(VSS)단으로 싱킹할 수 있다.
한편, 동작시점제어부(532)의 제2 내지 제4 PMOS 트랜지스터(PM2, PM3, PM4)는 구동부(516)의 제1 PMOS 트랜지스터(PM1)와 동일한 공정 스큐를 가지도록 설계하는 것이 바람직하다. 이는 제1 PMOS 트랜지스터(PM1)로 흐르는 전류 양이 공정, 전압, 온도에 따라 달라지는 것을 보완해 주기 위한 것이다. 즉, 공정, 전압 온도에 따라 제1 PMOS 트랜지스터(PM1)로 흐르는 전류 양이 많아지는 경우 제2 내지 제4 PMOS 트랜지스터(PM2, PM3, PM4)에 흐르는 전류 양도 많아질 수 있으며, 제1 PMOS 트랜지스터(PM1)로 흐르는 전류 양이 적어지는 경우 제2 내지 제4 PMOS 트랜지스터(PM2, PM3, PM4)에 흐르는 전류 양도 적어질 수 있다.
이하, 본 발명에 따른 코어전압 생성회로의 간단한 설명을 살펴보기로 한다.
우선, 활성화부(514)의 제1 NMOS 트랜지스터(NM1)는 논리'하이'의 활성화신호(EN)에 응답하여 턴 온 된다. 최초 코어전압(VCORE)은 목표전압레벨보다 낮은 전압레벨을 가지기 때문에, 피드백전압(VFED)은 기준전압(VREFC)보다 낮은 전압레벨을 가진다. 전압비교부(512)는 기준전압(VREFC)과 기준전압(VREFC)보다 낮은 피드백전압(VFED)에 의하여 논리'로우'의 신호를 출력한다. 이어서, 구동부(516)의 제1 PMOS 트랜지스터(PM1)는 전압비교부(512)의 출력신호(논리'로우')에 응답하여 턴 온 된다. 그래서, 코어전압(VCORE)단에는 외부 전원전압(VDD)에 대응하는 구동전류가 유입되고, 결국, 코어전압(VCORE)은 점점 상승하게 된다.
이와 같은 동작은 코어전압(VCORE)이 목표전압레벨까지 상승하는 동안 계속 이루어진다. 이때, 전류싱킹부(530)는 싱킹 동작을 수행하지 않는다. 즉, 제2 내지 제3 PMOS 트랜지스터(PM2, PM3, PM4)의 문턱 전압 값에 의하여 코어전압(VCORE)단을 통해 흐르는 전류가 전류싱킹부(530)로 유출되지 않게 된다. 이는 본 발명에 따른 전류싱킹부(530)에 의하여 코어전압(VCORE)단으로 흐르는 전류가 불필요하게 유출되지 않음을 의미한다.
한편, 코어전압(VCORE)이 목표전압레벨보다 높아지게 되면, 피드백전압(VFED)은 기준전압(VREFC)보다 높은 전압레벨을 가진다. 전압비교부(512)는 기준전압(VREFC)과 이보다 높은 피드백전압(VFED)에 의하여 논리'하이'의 신호를 출력한다. 이어서, 구동부(516)의 제1 PMOS 트랜지스터(PM1)는 전압비교부(512)의 출력신호(논리'하이')에 응답하여 턴 오프 된다. 그래서, 코어전압(VCORE)단에는 더 이상 외부 전원전압(VDD)에 대응하는 구동전류가 유입되지 않게 되고, 결국, 코어전압(VCORE)의 상승은 멈추게 된다.
이때, 코어전압(VCORE)단에는 외부 전원전압(VDD)에 대응하는 누설전류가 유입되며, 본 발명에 따른 전류싱킹부(530)의 싱킹 동작에 의하여 코어전압(VCORE)단에 유입되는 누설전류는 접지 전원전압(VSS)단으로 유출된다. 만약, 외부 전원전압(VDD)의 전압레벨이 높아져 많은 누설전류가 유입되는 경우 전류싱킹부(530)는 그에 대응하는 전류를 접지 전원전압(VSS)단으로 유출할 수 있다.
도 6 은 도 5 의 코어전압 생성회로와 관련된 누설전류에 대하여 설명하기 위한 개념도이다.
도 6 에는 코어전압 생성회로(610) 내부에 존재하는 누설전류 유입원(612)과, 제1 누설전류 유출원(614)과, 제2 누설전류 유출원(616), 및 코어전압(VCORE)이 인가되는 내부 회로의 로직에 의한 누설전류 유출원(630)이 도시되어 있다. 본 발명에서는 제2 누설전류 유출원(616)이 추가되었다.
누설전류 유입원(612)는 코어전압(VCORE)단으로 누설전류가 유입되는 부분으 로 도 5 의 구동부(516)가 이에 해당한다. 제1 누설전류 유출원(614)은 코어전압(VCORE)단에서 누설전류가 유출되는 부분으로 도 5 의 전압분배부(518)가 이에 해당하고, 제2 누설전류 유출원(616)은 코어전압(VCORE)단에 과도하게 유입되는 누설전류가 유출되는 부분으로 도 5 의 전류싱킹부(530)가 이에 해당한다. 마지막으로, 로직에 의한 누설전류 유출원(630)은 코어전압(VCORE)단에서 누설전류가 유출되는 또 다른 부분으로 코어전압(VCORE)을 인가받는 내부 회로(도시되지 않음)가 이에 해당한다.
결국, 본 발명에서는 제2 누설전류 유출원(616)을 추가하여 코어전압(VCORE)단에 과도하게 유입되는 누설전류를 접지 전원전압(VSS)단으로 유출시켜 줌으로써, 외부 전원전압(VDD)과 무관하게 항상 일정한 코어전압(VCORE)을 생성하는 것이 가능하다.
도 7 은 5 와 관련하여 유입되는 누설전류와 유출되는 누설전류를 설명하기 위한 도면이다.
도 5 내지 도 7 을 참조하면, 초기에 코어전압(VCORE)이 목표전압레벨로 상승하는 구간에서는 외부 전원전압(VDD)단에서 유입되는 전류 - 구동부(516)의 제1 PMOS 트랜지스터(PM1)를 통해 흐르는 전류 - 는 모두 코어전압(VCORE)을 높여주기 위하여 사용된다. 즉, 누설전류 측면에서 살펴보면 외부 전원전압(VDD)단에서 코어전압(VCORE)단으로 유입되는 누설전류는 거의 없게 된다. 이후, 코어전압(VCORE)이 목표전압레벨까지 상승하게 되면, 구동부(516)의 제1 PMOS 트랜지스터(PM1)가 턴 오프 되더라도 누설전류가 흐르게 된다. 이때, 흐르는 누설전류는 외부 전원전압(VDD)의 전압레벨이 높아질수록 많아지게 된다.
한편, 초기에 코어전압(VCORE)이 목표전압레벨로 상승하는 구간에서는 접지 전원전압(VSS)단으로 유출되는 누설전류 - 제1 누설전류 유출원(614)과 로직에 의한 누설전류 유출원(630)에서 유출되는 누설전류 - 가 외부 전원전압(VDD)을 따라 상승한다. 이후, 코어전압(VCORE)이 목표전압레벨까지 상승하여 구동부(516)가 비활성화되면 접지 전원전압(VSS)단으로 유출되는 누설전류는 일정하게 된다.
위에서 설명하였듯이, 외부 전원전압(VDD)의 전압레벨이 높아짐에 따라 외부 전원전압(VDD)단에서 코어전압(VCORE)단으로 유입되는 누설전류가 코어전압(VCORE)단에서 접지 전원전압(VSS)단으로 유출되는 누설전류보다 커지게 된다. 이때, 본 발명에 따른 제2 누설전류 유출원(616)인 전류싱킹부(530)가 활성화되며, 코어전압(VCORE)단에 흐르는 전류를 접지 전원전압(VSS)단으로 추가 유출한다. 즉, 코어전압(VCORE)단으로 과도하게 유입되는 누설전류를 접지 전원전압(VSS)단으로 유출한다.
도 8 은 도 7 에서 설명한 누설전류와 코어전압(VCORE)의 관계를 설명하기 위한 도면이다.
도면에서 볼 수 있듯이, 코어전압(VCORE)은 외부 전원전압(VDD)이 증가하더라도 어느 정도 목표전압레벨을 유지하며, 외부 전원전압(VDD)이 점점 더 높아지더라도 외부 전원전압(VDD)단에서 코어전압(VCORE)단으로 유입되는 누설전류와 코어전압(VCORE)단에서 접지 전원전압(VSS)단으로 유출되는 전류가 동일하기 때문에 코어전압(VCORE)은 항상 목표전압레벨을 유지하게 된다.
결국, 본 발명에서는 코어전압(VCORE)이 외부 전원전압(VDD)의 전압레벨에 상관없이 항상 일정한 전압레벨을 유지할 수 있다. 또한, 이러한 코어전압(VCORE)을 이용하는 내부 회로는 과도한 스트레스가 인가되지 않기 때문에, 내부 회로의 수명이 늘어날 수 있다. 또한, 효율적인 싱킹 동작을 통해 코어전압(VCORE)의 원치않는 손실을 막아줄 수 있고, 공정, 전압, 온도에 대한 스큐가 발생하더라도 목표전압레벨에 대하여 항상 일정한 코어전압(VCORE)을 생성하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시 예에서는 내부전압 중 코어전압(VCORE)을 생성하는 경우를 일례로 들어 설명하였으나, 본 발명은 코어전압(VCORE) 뿐 아니라 다른 내부전압을 생성하는 경우에도 적용될 수 있다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 기존의 내부 전압 생성회로를 설명하기 위한 회로도.
도 2 는 도 1 의 코어전압 생성회로와 관련된 누설전류에 대하여 설명하기 위한 개념도.
도 3 은 도 2 와 관련하여 유입되는 누설전류와 유출되는 누설전류를 설명하기 위한 도면.
도 4 는 도 3 에서 설명한 누설전류와 코어전압(VCORE)의 관계를 설명하기 위한 도면.
도 5 는 본 발명에 따른 내부 전압 생성회로를 설명하기 위한 회로도.
도 6 은 도 5 의 코어전압 생성회로와 관련된 누설전류에 대하여 설명하기 위한 개념도.
도 7 은 5 와 관련하여 유입되는 누설전류와 유출되는 누설전류를 설명하기 위한 도면.
도 8 은 도 7 에서 설명한 누설전류와 코어전압(VCORE)의 관계를 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명
510 : 코어전압 생성부
530 : 전류싱킹부

Claims (10)

  1. 외부 전원전압으로 내부 전압단을 구동하여 목표전압레벨에 대응하는 내부전압을 생성하기 위한 내부전압 생성수단과,
    상기 내부 전압단으로 유입되는 누설전류의 양을 상기 외부 전원전압에 따라 조절하여 싱킹하기 위한 전류싱킹수단
    을 구비하는 내부 전압 생성회로.
  2. 제1항에 있어서,
    상기 내부전압은 코어전압인 것을 특징으로 하는 내부 전압 생성회로.
  3. 제1항에 있어서,
    상기 전류싱킹수단은 상기 내부전압이 상기 목표전압레벨보다 높아지는 구간에서 활성화되는 것을 특징으로 하는 내부 전압 생성회로.
  4. 제1항에 있어서,
    상기 전류싱킹수단은,
    상기 외부 전원전압에 응답하여 자신을 통해 흐르는 전류를 제어하기 위한 전류제어부와,
    상기 내부 전압단으로 흐르는 전류의 유출 시점을 제어하기 위한 동작시점제어부를 구비하는 것을 특징으로 하는 내부 전압 생성회로.
  5. 제4항에 있어서,
    상기 동작시점제어부는,
    상기 내부 전압단과 상기 전류제어부 사이에 연결되고, 적어도 하나 이상의 다이오드 타입의 제1 MOS 트랜지스터를 구비하는 것을 특징으로 하는 내부 전압 생성회로.
  6. 제4항에 있어서,
    상기 동작시점제어부는 상기 목표전압레벨에 대응하는 문턱 전압 값을 가지는 것을 특징으로 하는 내부 전압 생성회로.
  7. 제4항에 있어서,
    상기 전류제어부는 상기 외부 전원전압에 대응하는 전류를 접지 전원전압단 으로 출력하는 것을 특징으로 하는 내부 전압 생성회로.
  8. 제5항에 있어서,
    상기 내부전압 생성수단은,
    상기 목표전압레벨에 대응하는 기준전압과 피드백전압을 비교하기 위한 전압비교부;
    상기 전압비교부의 출력신호에 응답하여 상기 외부 전원전압으로 상기 내부 전압단을 구동하기 위한 구동부; 및
    상기 내부 전압단에서 출력되는 상기 내부전압을 분배하여 상기 피드백전압을 생성하기 위한 전압분배부를 구비하는 내부 전압 생성회로.
  9. 제8항에 있어서,
    상기 구동부는,
    외부 전원전압단과 상기 내부 전압단 사이에 연결되고, 상기 전압비교부의 출력신호의 제어받는 제2 MOS 트랜지스터를 구비하는 것을 특징으로 하는 내부 전압 생성회로.
  10. 제9항에 있어서,
    상기 제1 MOS 트랜지스터와 상기 제2 MOS 트랜지스터는 동일한 공정 스큐를 가지는 것을 특징으로 하는 내부 전압 생성회로.
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