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KR100990944B1 - 상변화 기억 소자 및 그의 제조방법 - Google Patents

상변화 기억 소자 및 그의 제조방법 Download PDF

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KR100990944B1
KR100990944B1 KR1020080111253A KR20080111253A KR100990944B1 KR 100990944 B1 KR100990944 B1 KR 100990944B1 KR 1020080111253 A KR1020080111253 A KR 1020080111253A KR 20080111253 A KR20080111253 A KR 20080111253A KR 100990944 B1 KR100990944 B1 KR 100990944B1
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phase change
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Abstract

본 발명은 센싱 마진을 개선하고 셀 효율을 향상시킬 수 있는 상변화 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 상변화 기억 소자는, 반도체 기판 활성 영역 상에 형성된 다수개의 다이오드와, 상기 다이오드 상에 각각 형성된 제1 도전패턴과, 상기 제1 도전패턴 상부에 상기 제1 도전패턴과 전기적으로 연결되지 않도록 형성된 제2 도전패턴과, 상기 제2 도전패턴 상에 형성된 비트라인 및 상기 비트라인 상부에 형성된 글로벌 로오 디코더 라인을 포함한다.

Description

상변화 기억 소자 및 그의 제조방법{PHASE CHANGE RAM DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 상변화 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게, 센싱 마진을 개선하고 셀 효율을 향상시킬 수 있는 상변화 기억 소자 및 그의 제조방법에 관한 것이다.
일반적으로, 상변화 기억 소자의 메모리 셀 구성시 셀 어레이는 에피 실리콘층으로 이루어진 다수개의 다이오드들을 포함하는 메모리 셀 스트링(Memory Cell String)의 반복 배치로 구성될 수 있다. 즉, 하나의 셀 어레이에는 워드라인 방향으로 8비트 메모리 셀 스트링이 배치될 수 있고, 비트라인 방향으로는 8비트 메모리 셀 스트링과 함께 글로벌 로오 디코더(Global X-decoder)에 연결되는 글로벌 로오 디코더 라인이 배치될 수 있다.
여기서, 상기 글로벌 로오 디코더 라인은 셀 어레이와 셀 어레이 사이에 위치한 로컬 스위치 트랜지스터의 게이트에 인가되는 바이어스를 전달하기 위한 목적으로 사용되므로, 셀 어레이 내에 배치되는 메모리 셀들과는 연결되지 않는다. 또한, 상기 글로벌 로오 디코더 라인 하부에는 메모리 셀과 유사한 공정 조건을 만들 기 위해 더미 셀이 형성된다.
이하에서는, 종래기술에 따른 글로버 로오 디코더 라인을 포함한 상변화 기억 소자에 대해 간략하게 설명하도록 한다.
글로벌 로오 디코더 라인은 글로벌 로오 디코더에서 출력되는 워드라인을 선택하기 위한 신호를 전달하는 라인을 의미한다. 여기서, 상기 글로벌 로오 디코더 라인은 비트라인들의 상부 레이어, 즉, 워드라인과 동일 레이어에 형성되므로, 그 하부에는 메모리 셀과 유사한 조건을 만들기 위해 8비트 메모리 셀 스트링과 동일한 구조의 더미 셀 스트링이 형성된다. 다시 말해, 상기 글로벌 로오 디코더 라인 하부에는 다이오드와 상변화 기억 셀 및 비트라인이 형성되며, 상기 상변화 기억 셀은 하부 전극 콘택, 상변화막, 상변화막 및 상부 전극 콘택 등을 포함한다. 그리고, 상기 더미 셀 스트링의 양측 활성 영역에는 하부 콘택플러그가 형성될 뿐, 글로벌 로오 디코더 라인과 더미 셀 스트링 간의 전기적 연결을 차단하기 위해 상부 콘택플러그는 형성되지 않는다. 그리고, 상기 글로벌 로오 디코더 라인 하부의 활성 영역이 접지 Vss 상태이다.
그러나, 전술한 종래 기술의 경우에는 상기 글로벌 로오 디코더 라인 하부에 형성된 더미 셀 스트링이 다른 메모리 셀과 마찬가지로 비트라인과 각각 전기적으로 연결된 상태이기 때문에, 상변화 기억 소자의 데이타 리딩시 기생 전류가 발생된다.
구체적으로, 전술한 종래 기술의 경우에는, 상변화 기억 소자의 데이타 리딩시 하나의 비트라인이 선택되면, 선택된 비트라인으로 소정 전압(일반적으로, 승압 전압 Vpp)이 공급되어 메모리 셀에 데이터가 액세스되며, 이때, 글로벌 로오 디코더 라인 하부의 활성 영역은 접지 Vss 상태이므로, 선택된 비트라인과 전기적으로 연결된 더미 셀을 통해 비트라인에서 활성 영역으로 전류가 흘러 기생 전류가 발생되는 것이다.
그 결과, 전술한 종래 기술의 경우에는 이러한 기생 전류가 상변화 기억 소자의 상변화에 따른 데이타 상태에 영향을 줄 수 있으며, 이 때문에, 상기 데이터를 감지 및 증폭하는 감지 증폭기의 오동작이 발생하여 데이터의 "1"과 "0"을 구분하는 데에 어려움이 있어 센싱 마진이 저하된다.
한편, 이러한 기생 전류의 발생을 억제하기 위해 상기 글로벌 로오 디코더 라인 하부의 활성 영역에 Vpp를 인가하여 선택되지 않은 워드라인과 동일한 조건으로 만들어주는 방법이 제안된 바 있다. 하지만, 이 경우에는 상기 활성 영역에 Vpp를 인가하기 위해, 셀 어레이 가장자리 부분에 추가로 더미 라인을 형성해주어야 하므로 셀 어레이의 면적이 증가되어 셀 효율이 감소된다.
본 발명은 센싱 마진을 개선할 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 셀 효율을 향상시킬 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 상변화 기억 소자는, 반도체 기판 활성 영역 상에 형성된 다수개의 다이오드와, 상기 다이오드 상에 각각 형성된 제1 도전패턴과, 상기 제1 도전패턴 상부에 상기 제1 도전패턴과 전기적으로 연결되지 않도록 형성된 제2 도전패턴과, 상기 제2 도전패턴 상에 형성된 비트라인 및 상기 비트라인 상부에 형성된 글로벌 로오 디코더 라인을 포함한다.
또한, 본 발명의 실시예에 따른 상변화 기억 소자는, 상기 활성 영역의 표면 내에 형성된 N형 불순물 영역을 더 포함한다.
상기 활성 영역에는 접지 전압이 인가된다.
상기 다이오드는 수직형 PN 다이오드이다.
또한, 본 발명의 실시예에 따른 상변화 기억 소자는, 상기 다이오드 상에 형성된 오믹 콘택층을 더 포함한다.
상기 제1 도전패턴은 하부 전극 콘택이고, 상기 제2 도전패턴은 상부 전극 콘택이다.
또한, 본 발명의 실시예에 따른 상변화 기억 소자는, 상기 제1 도전패턴과 상기 제2도전패턴 사이에 형성된 절연막을 더 포함한다.
상기 글로벌 로오 디코더 라인은 상기 활성 영역과 전기적으로 연결되지 않는다.
본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 반도체 기판 활성 영역 상에 다수개의 다이오드를 형성하는 단계와, 상기 다이오드 상에 각각 제1 도 전패턴을 형성하는 단계와, 상기 제1 도전패턴 상부에 상기 제1 도전패턴과 전기적으로 연결되지 않는 제2 도전패턴을 형성하는 단계와, 상기 제2 도전패턴 상에 비트라인을 형성하는 단계 및 상기 비트라인 상부에 글로벌 로오 디코더 라인을 형성하는 단계를 포함한다.
또한, 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 상기 다이오드를 형성하는 단계 전, 상기 활성 영역의 표면 내에 N형 불순물 영역을 형성하는 단계를 더 포함한다.
상기 활성 영역에는 접지 전압이 인가된다.
상기 다이오드는 수직형 PN 다이오드로 형성한다.
또한, 본 발명의 실시예에 따른 상변화 기억 소자는, 상기 다이오드를 형성하는 단계 후, 그리고, 상기 제1 도전패턴을 형성하는 단계 전, 상기 다이오드 상에 오믹 콘택층을 형성하는 단계를 더 포함한다.
상기 제1 도전패턴은 하부 전극 콘택으로 형성하고, 상기 제2 도전패턴은 상부 전극 콘택으로 형성한다.
또한, 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 상기 제1 도전패턴을 형성하는 단계 후, 그리고, 상기 제2 도전패턴을 형성하는 단계 전, 상기 제1 도전패턴 상에 절연막을 형성하는 단계를 더 포함한다.
상기 글로벌 로오 디코더 라인은 상기 활성 영역과 전기적으로 연결되지 않는다.
본 발명은 글로벌 로오 디코더 라인 하부의 더미 셀을 상변화막 및 상부 전극 없이 형성함으로써, 상기 더미 셀과 활성 영역 간을 전기적으로 끊을 수 있으며, 따라서, 본 발명은 상기 더미 셀에 의해 기생 전류가 발생되는 것을 방지하여 상변화 기억 소자의 센싱 마진을 개선할 수 있다.
또한, 본 발명은 상기 기생 전류가 발생되는 것을 방지하기 위해 셀 어레이 가장자리 부분에 추가로 더미 라인을 형성할 필요가 없으며, 그러므로, 본 발명은 셀 어레이의 면적이 감소되어 셀 효율을 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 상변화 기억 소자를 도시한 단면도이다.
도시된 바와 같이, 반도체 기판(100)의 활성 영역 표면 내에 N형 불순물 영역(110)이 형성되어 있으며, 상기 N형 불순물 영역(110)이 형성된 활성 영역에는 접지 전압이 인가된다. 상기 활성 영역 상에 제1 층간절연막(115)이 형성되어 있으며, 상기 제1 층간절연막(115) 내에 상기 활성 영역 상에 배치되는 다수개의 다이오드(120)가 형성되어 있다. 상기 다이오드(120)는 상기 N형 불순물 영역(110) 상에 차례로 적층되는 N 영역(N)과 P 영역(P)을 포함하는 수직형 PN 다이오드이다. 상기 각 다이오드(120) 상에 오믹 콘택층(125)이 형성되어 있으며, 상기 오믹 콘택층(125)은, 예컨대, 금속 실리사이드막을 포함한다. 그리고, 제1 층간절연막(115) 내에 제1 콘택플러그(130)가 형성되어 있다.
상기 오믹 콘택층(125)이 형성된 다이오드(120)를 덮도록 제2 층간절연막(135)이 형성되어 있으며, 상기 제2 층간절연막(135) 내에 상기 오믹 콘택층(125)을 포함한 다이오드(120) 상에 각각 배치되는 제1 도전패턴(140), 예컨대, 하부 전극 콘택이 형성되어 있다. 상기 제1 도전패턴(140) 상에 절연막(145)과 제3 층간절연막(150)이 차례로 형성되어 있으며, 상기 제3 층간절연막(150) 내에 제2 도전패턴(155), 예컨대, 상부 전극 콘택이 형성되어 있다. 여기서, 상기 제1 도전패턴(140)과 상기 제2 도전패턴(155) 사이에는 상변화막이나 상부 전극 없이 절연막(145)만 형성되어 있으며, 따라서, 본 발명은, A 부분에 도시된 바와 같이, 상기 제1 도전패턴(140)과 제2 도전패턴(155)이 전기적으로 연결되지 않는다.
상기 제3 층간절연막(150)과 절연막(145) 및 제2 층간절연막(135) 내에 상기 제1 콘택플러그(130)와 콘택되는 제2 콘택플러그(160)가 형성되어 있으며, 제2 도전패턴(155) 상에 각각 비트라인(BL)이 형성되어 있다. 상기 제2 도전패턴(155), 제2 콘택플러그(160) 및 제3 층간절연막(150) 상에 비트라인(BL)을 덮도록 제4 층간절연막(170)이 형성되어 있으며, 상기 제4 층간절연막(170) 상에 글로벌 로우 디코더 라인(GXDEC)이 형성되어 있다.
한편, 상기 글로벌 로오 디코더 라인(GXDEC)은 셀 어레이와 셀 어레이 사이에 위치한 로컬 스위치 트랜지스터의 게이트에 인가되는 바이어스를 전달하기 위한 목적으로 사용되므로, 셀 어레이 내에 배치되는 메모리 셀들과는 연결되지 않는다. 따라서, 상기 글로벌 로오 디코더 라인(GXDEC)과 제2 콘택플러그(160)는 전기적으 로 연결되지 않는 바, 상기 글로벌 로오 디코더 라인(GXDEC)은 상기 활성 영역과 전기적으로 연결되지 않는다. 또한, 상기 글로벌 로오 디코더 라인(GXDEC) 하부에 형성된 구조물들는 메모리 셀과 유사한 공정 조건을 만들기 위해 형성된 더미 셀 구조물이며, 상기 더미 셀 구조물 중 제1 및 제2 콘택플러그(130, 160)는 하나의 단일 구조로 형성되는 것도 가능하다.
전술한 본 발명의 실시예에 따른 상변화 기억 소자는, 글로벌 로오 디코더 라인(GXDEC) 하부에 배치되는 더미 셀 구조물을 포함하며, 상기 더미 셀 구조물에서는 상변화막 및 상부 전극이 생략되어 비트라인(BL)과 활성 영역이 전기적으로 연결되지 않는다.
따라서, 본 발명은 메모리 셀에서 선택된 비트라인(BL)에서 더미 셀 구조물 하부의 활성 영역으로 전류가 흐르는 것을 억제하여 기생 전류가 발생되는 것을 방지할 수 있으며, 이를 통해, 본 발명은 상변화 기억 소자의 센싱 마진을 효과적으로 개선할 수 있다.
또한, 본 발명은 상기 메모리 셀에서 선택된 비트라인(BL)에서 더미 셀 구조물 하부의 활성 영역으로 전류가 흐르는 것을 억제하기 위해, 셀 어레이 가장자리에 추가로 더미 라인을 배치할 필요가 없으며, 그러므로, 본 발명은 셀 어레이의 면적이 감소되어 향상된 셀 효율을 얻을 수 있다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 도시한 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 내에 활성 영역, 바람직하게, 라인 타 입 활성 영역을 정의한다. 그리고 나서, 상기 활성 영역의 표면 내에 N형 불순물 영역(110)을 형성한다. 상기 N형 불순물 영역(110)은, 예컨대, N형 이온주입 공정을 통해 형성한다. 상기 N형 불순물 영역(110)이 형성된 활성 영역에는 접지 전압이 인가된다.
도 2b를 참조하면, 상기 N형 불순물 영역(110)이 형성된 반도체 기판(100)의 결과물 상에 제1 층간절연막(115)을 형성하고, 상기 제1 층간절연막(115) 내에 상기 활성 영역 상에 배치되는 다수개의 다이오드(120)를 형성한다. 상기 다이오드(120)는 상기 N형 불순물 영역(110)이 형성된 활성 영역 상에 차례로 적층되는 N 영역(N)과 P 영역(P)을 포함한 수직형 PN 다이오드로 형성한다. 상기 다이오드(120) 상에 오믹 콘택층(125)을 형성함이 바람직하며, 상기 오믹 콘택층(125)은, 예컨대, 금속 실리사이드막으로 형성한다.
도 2c를 참조하면, 상기 제1 층간절연막(115) 내에 상기 N형 불순물 영역(110)과 콘택하는 제1 콘택플러그(130)를 형성한다. 상기 제1 콘택플러그(130)는 상기 다이오드(120)를 형성하기 전에 형성하는 것, 또는, 상기 다이오드(120)와 동시에 형성하는 것 모두 가능하다.
도 2d를 참조하면, 상기 제1 콘택플러그(130)와 오믹 콘택층(125) 및 제1 층간절연막(115) 상에 제2 층간절연막(135)을 형성한다. 그런 다음, 상기 제2 층간절연막(135) 내에 상기 오믹 콘택층(125) 상에 각각 배치되는 제1 도전패턴(140)을 형성한다. 상기 제1 도전패턴(140)은, 예컨대, 하부 전극 콘택으로 형성한다.
도 2e를 참조하면, 상기 제1 도전패턴(140) 및 제2 층간절연막(135) 상에 절 연막(145)을 형성한다. 도시하지는 않았으나, 셀 어레이의 셀 메모리 부분에서는 상기 제2 층간절연막(135) 내에 상변화막 및 상부 전극이 형성되지만, 도시된 바와 같이, 글로벌 로오 디코더 라인 예정 영역 부분에서는 상변화막 및 상부 전극이 형성되지 않는다.
도 2f를 참조하면, 상기 절연막(145) 상에 제3 층간절연막(150)을 형성한 후, 상기 제3 층간절연막(150) 내에 제2 도전패턴(155), 예컨대, 상부 전극 콘택을 형성한다. 이때, 셀 메모리 부분에서는 상기 제2 도전패턴(155)이 상부 전극과 콘택하도록 형성되지만, 본 발명은, A 부분에 도시된 바와 같이, 글로벌 로오 디코더 라인 예정 영역 부분에서는 상부 전극 없이 절연막(145)만 형성되어 있으므로, 상기 제2 도전패턴(155)이 제1 도전패턴(140)과 전기적으로 연결되지 않는다.
이어서, 상기 제3 층간절연막(115)과 절연막(145) 및 제2 층간절연막(135) 내에 상기 제1 콘택플러그(130)와 콘택하는 제2 콘택플러그(160)를 형성한다. 상기 제2 콘택플러그(160)는 상기 제2 도전패턴(155)을 형성하기 전에 형성하는 것, 또는, 상기 제2 도전패턴(155)과 동시에 형성하는 것 모두 가능하다. 또한, 상기 제2 콘택플러그(160)와 제1 콘택플러그(130)는 하나의 단일 구조로 형성해도 무방하다.
도 2g를 참조하면, 상기 제2 도전패턴(155) 및 제3 층간절연막(150) 상에 비트라인(BL)을 형성한다. 상기 비트라인(BL)은 반도체 기판(100)의 일 방향으로 연장하도록 형성함이 바람직하다.
도 2h를 참조하면, 상기 비트라인(BL)이 형성된 반도체 기판(100)의 결과물 상에 상기 비트라인(BL)을 덮도록 제4 층간절연막(170)을 형성한다. 그런 다음, 상 기 제4 층간절연막(170) 상에 글로벌 로오 디코더 라인(GXDEC)을 형성한다. 상기 글로벌 로오 디코더 라인(GXDEC)은 상기 비트라인(BL)과 수직하는 방향으로 연장하도록 형성하며, 셀 메모리 부분에 형성되는 워드라인과 동일 레이어로 형성한다.
여기서, 상기 글로벌 로오 디코더 라인(GXDEC)은 셀 어레이와 셀 어레이 사이에 위치한 로컬 스위치 트랜지스터의 게이트에 인가되는 바이어스를 전달하기 위한 목적으로 사용되므로, 셀 어레이 내에 배치되는 메모리 셀들과는 연결되지 않는다. 즉, 상기 글로벌 로오 디코더 라인(GXDEC) 하부에 형성된 구조물은 메모리 셀과 유사한 공정 조건을 만들기 위해 더미 셀 구조물이다. 따라서, 상기 글로벌 로오 디코더 라인(GXDEC)은 상기 활성 영역과 전기적으로 연결되지 않는다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 상변화 기억 소자의 제조를 완성한다.
이상에서와 같이, 본 발명의 실시예에서는 글로벌 로오 디코더 라인 하부에 형성된 더미 셀 구조물 형성시 상변화막 및 상부 전극 없이 제1 도전패턴과 제2 도전패턴 사이에 절연막만 형성함으로써, 상기 제1 도전패턴과 제2 도전패턴이 전기적으로 연결되지 않는다.
따라서, 본 발명의 실시예에서는, 상변화 기억 소자의 데이타 리딩시 선택된 비트라인으로 소정 전압(일반적으로, 승압 전압 Vpp)이 공급되고 글로벌 로오 디코더 라인 하부의 활성 영역이 접지 Vss 상태이더라도, 상기 글로벌 로오 디코더 라인 하부에서 비트라인과 활성 영역이 전기적으로 연결되지 않았으므로, 상기 비트라인에서 활성 영역으로 전류가 흐르는 것을 억제하여 기생 전류가 발생되는 것을 방지할 수 있다.
이를 통해, 본 발명은 상기 기생 전류가 상변화 기억 소자의 상변화에 따른 데이타 상태에 영향을 주는 것을 방지하여, 상변화 기억 소자의 센싱 마진을 효과적으로 개선할 수 있다.
또한, 본 발명의 실시예에서는 상기 기생 전류의 발생을 억제하기 위해 셀 어레이 가장자리 부분에 추가로 더미 라인을 형성할 필요가 없으므로, 셀 어레이의 면적을 감소시킬 수 있으며, 이에 따라, 본 발명은 셀 효율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 상변화 기억 소자를 도시한 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 110 : N형 불순물 영역
115 : 제1 층간절연막 N : N 영역
P : P 영역 120 : 다이오드
125 : 오믹 콘택층 130 : 제1 콘택플러그
135 : 제2 층간절연막 140 : 제1 도전패턴
145 : 절연막 150 : 제3 층간절연막
155 : 제2 도전패턴 160 : 제2 콘택플러그
BL : 비트라인 170 : 제4 층간절연막
GXDEC : 글로벌 로오 디코더 라인

Claims (16)

  1. 반도체 기판 활성 영역 상에 형성된 다수개의 다이오드;
    상기 다이오드 상에 각각 형성된 제1 도전패턴;
    상기 제1 도전패턴 상부에 상기 제1 도전패턴과 전기적으로 연결되지 않도록 형성된 제2 도전패턴;
    상기 제2 도전패턴 상에 형성된 비트라인; 및
    상기 비트라인 상부에 형성된 글로벌 로오 디코더 라인;
    을 포함하는 상변화 기억 소자.
  2. 제 1 항에 있어서,
    상기 활성 영역의 표면 내에 형성된 N형 불순물 영역;
    을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  3. 제 1 항에 있어서,
    상기 활성 영역에는 접지 전압이 인가되는 것을 특징으로 하는 상변화 기억 소자.
  4. 제 1 항에 있어서,
    상기 다이오드는 수직형 PN 다이오드인 것을 특징으로 하는 상변화 기억 소 자.
  5. 제 1 항에 있어서,
    상기 다이오드 상에 형성된 오믹 콘택층;
    을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  6. 제 1 항에 있어서,
    상기 제1 도전패턴은 하부 전극 콘택이고, 상기 제2 도전패턴은 상부 전극 콘택인 것을 특징으로 하는 상변화 기억 소자.
  7. 제 1 항에 있어서,
    상기 제1 도전패턴과 상기 제2도전패턴 사이에 형성된 절연막;
    을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  8. 제 1 항에 있어서,
    상기 글로벌 로오 디코더 라인은 상기 활성 영역과 전기적으로 연결되지 않는 것을 특징으로 하는 상변화 기억 소자.
  9. 반도체 기판 활성 영역 상에 다수개의 다이오드를 형성하는 단계;
    상기 다이오드 상에 각각 제1 도전패턴을 형성하는 단계;
    상기 제1 도전패턴 상부에 상기 제1 도전패턴과 전기적으로 연결되지 않는 제2 도전패턴을 형성하는 단계;
    상기 제2 도전패턴 상에 비트라인을 형성하는 단계; 및
    상기 비트라인 상부에 글로벌 로오 디코더 라인을 형성하는 단계;
    를 포함하는 상변화 기억 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 다이오드를 형성하는 단계 전,
    상기 활성 영역의 표면 내에 N형 불순물 영역을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 활성 영역에는 접지 전압이 인가되는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 다이오드는 수직형 PN 다이오드로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  13. 제 9 항에 있어서,
    상기 다이오드를 형성하는 단계 후, 그리고, 상기 제1 도전패턴을 형성하는 단계 전,
    상기 다이오드 상에 오믹 콘택층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  14. 제 9 항에 있어서,
    상기 제1 도전패턴은 하부 전극 콘택으로 형성하고, 상기 제2 도전패턴은 상부 전극 콘택으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 제1 도전패턴을 형성하는 단계 후, 그리고, 상기 제2 도전패턴을 형성하는 단계 전,
    상기 제1 도전패턴 상에 절연막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  16. 제 9 항에 있어서,
    상기 글로벌 로오 디코더 라인은 상기 활성 영역과 전기적으로 연결되지 않는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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