KR100954951B1

KR100954951B1 - 카운팅 회로 및 이를 이용한 어드레스 카운터

Info

Publication number: KR100954951B1
Application number: KR1020080047043A
Authority: KR
Inventors: 윤미선; 양철우; 임상오
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-05-21
Filing date: 2008-05-21
Publication date: 2010-04-27
Also published as: KR20090120975A; US8023614B2; US8165263B2; US20110013741A1; US20090290678A1; US20120008733A1; US7760847B2

Abstract

본 발명은 카운팅 회로에 관한 것으로, 4비트의 세트단에 입력되는 프리셋 제어신호에 의해 초기값이 결정되고, 클럭신호에 따라서 입력단에 입력되는 신호를 출력단으로 출력하는 제 1 내지 제 4 플립플롭; 상기 제 4 플립플롭의 출력단에 연결되고, 상기 제 4 플립플롭의 출력신호를 클럭신호에 동기화하여 출력하는 제 5 플립플롭; 및 상기 제 2 내지 제 4 플립플롭의 출력신호를 논리 연산하여 제 1 및 제 2 카운팅 신호를 출력하는 논리 연산부를 포함한다.

카운터, 링카운터, 랜덤값, 어드레스 카운터

Description

카운팅 회로 및 이를 이용한 어드레스 카운터{Counting Circuit and address counter using the same}

본 발명은 카운팅 회로에 관한 것으로, 랜덤하게 데이터 입력이 가능한 고속 카운팅 회로 및 이를 이용한 어드레스 카운터에 관한 것이다.

도 1은 일반적인 고속 카운터의 구조를 나타낸 회로도이다.

일반적으로 사용되는 고속 카운터(100)는 제 1 내지 제 4 FF(Flip Flop)(110 내지 140)과 제 1 및 제 2 OR 게이트(OR1, OR2)를 포함한다. 상기 고속 카운터(100)는 링카운터(Ring Counter) 구조를 응용한 것이고, 2비트의 카운팅 동작을 수행한다.

제 1 내지 제 4 FF(110 내지 140)는 입력단(D)에 입력되는 신호를 클럭(CLK)에 따라서 출력단(Q)으로 출력한다. 그리고 제 1 내지 제 4 FF(110 내지 140)는 각각 세트단(S)과 리셋단(R)을 포함한다.

제 1 FF(110)의 입력단(D)과 제 4 FF(140)의 출력단(Q)과 연결된다. 그리고 제 1 FF(110)의 세트단(S)에는 프리셋 제어신호(PRE)가 입력된다. 제 1 FF(110)의 출력단(Q)은 제 2 FF(120)의 입력단(D)에 연결되고, 제 2 FF(120)의 출력단(Q)은 제 3 FF(130)의 입력단(D)에 연결된다.

제 3 FF(130)의 출력단(Q)은 제 4 FF(140)의 입력단(D)에 연결된다. 그리고 제 1 내지 제 4 FF(110 내지 140)의 클럭단(CK)으로 클럭신호(CLK)가 입력된다. 상기 프리셋 제어신호(PRE)는 제 2 내지 제 4 FF(120 내지 140)의 리셋단(R)에 입력된다. 상기의 제 1 내지 제 4 FF(110 내지 140)는 D 플립플롭이다.

한편, 제 1 및 제 2 OR 게이트(OR1, OR2)는 2 비트 카운터의 바이너리 숫자의 연산을 위한 구성이다. 제 1 OR 게이트(OR1)에는 제 3 FF(130)의 출력신호와, 제 4 FF(140)의 출력신호가 입력된다. 제 1 OR 게이트(OR1)의 출력은 MSB(Most Significant Bit)인 제 2 비트(B1)이다.

제 2 OR 게이트(OR2)에는 제 2 FF(120)의 출력신호와, 제 3 FF(130)의 출력신호가 입력된다. 제 2 OR 게이트(OR2)의 출력은 LSB(Least Significant Bit)인 제 1 비트(B0)이다.

상기의 고속 카운터(100)는 2비트 카운트를 수행한다. 이러한 구조를 UCB(Unit Counter Block)라하며, 2N 비트의 카운터를 구성하기 위해서는 상기의 USB인 고속 카운터(100)가 N 개 필요하다.

상기 고속 카운터(100)의 동작 원리는 다음과 같다. 제 1 내지 제 4 FF(110 내지 140)은 클럭신호(CLK)에 동기하여 동작한다. 따라서 제 1 내지 제 4 FF(110 내지 140)는 쉬프트 레지스터로 동작한다.

제 1 FF(110)에만 프리셋 제어신호(PRE)가 세트단에 연결되고, 제 2 내지 제 4 FF(120 내지 140)에는 프리셋 제어신호(PRE)가 리셋단(R)에 연결된다. 따라서 제 1 내지 제 4 FF(110 내지 140)의 초기상태는 '1000'이 된다.

그 후에 클럭신호(CLK)의 동기하여 '1000', '0100', '0010', '0001'상태를 반복한다. 이때 제 1 및 제 2 OR 게이트(OR1)의 출력인 제 1 및 제 2 비트(B0, B1)가 생성된다.

상기의 고속 카운터(100)는 필요에 따라서 초기의 상태를 입력하는 것이 불가능하다. 즉 항상 초기 상태가 '1000'이 되고, 이는 카운터의 카운팅 시작 값을 항상 '0'으로 고정시키게 된다. 하지만 카운터는 항상 '0'에서 시작하는 것이 아니라 상황에 따라서 랜덤한 값을 입력받아서 카운팅 동작을 해야 하는 경우도 발생한다.

또한 상기 고속 카운터(100)를 여러 개 연결하여 4비트, 8비트로 확장된 카운팅 회로를 구성하는 경우에 상기 제 4 FF(140)의 출력신호(Q3)를 다음단에 연결되는 고속 카운터의 클럭신호로서 사용하게 되는데, 이러한 경우 출력신호(Q3)가 스큐(Skew)등의 영향으로 클럭과 맞지 않는 경우가 발생하고, 이로 인해서 오동작이 발생할 수 있다.

따라서 본 발명이 이루고자 하는 기술적 과제는 카운터의 초기 세팅값을 임의로 변경할 수 있고, 또한 동작의 오류를 방지하기 위해 클럭신호를 제어할 수 있는 카운팅 회로 및 이를 이용한 어드레스 카운터를 제공하는데 있다.

본 발명의 특징에 따른 카운팅 회로는,

4비트의 세트단에 입력되는 프리셋 제어신호에 의해 초기값이 결정되고, 클럭신호에 따라서 입력단에 입력되는 신호를 출력단으로 출력하는 제 1 내지 제 4 플립플롭; 상기 제 4 플립플롭의 출력단에 연결되고, 상기 제 4 플립플롭의 출력신호를 클럭신호에 동기화하여 출력하는 제 5 플립플롭; 및 상기 제 2 내지 제 4 플립플롭의 출력신호를 논리 연산하여 제 1 및 제 2 카운팅 신호를 출력하는 논리 연산부를 포함하는 것을 특징으로 한다.

상기 제 1 내지 제 4 플립플롭은 각각 출력단과 이웃하는 플립플롭의 입력단이 연결되는 것을 특징으로 한다.

상기 논리 연산부는, 상기 제 2 플립플롭의 출력신호와, 제 4 플립플롭의 출력신호를 오아(OR) 연산하여 제 1 카운팅 신호를 출력하는 제 1 논리게이트와; 상기 제 3 플립플롭의 출력신호와 제 4 플립플롭의 출력신호를 오아(OR) 연산하여 제 2 카운팅 신호를 출력하는 제 2 논리게이트를 포함하는 것을 특징으로 한다.

본 발명의 다른 특징에 따른 카운팅 회로는,

세트단에 입력되는 제 1 프리셋 제어신호에 의해 초기값이 결정되고, 클럭신호에 따라서 제 1 및 제 2 카운팅 신호와, 제 1 제어신호를 출력하는 제 1 카운터부; 상기 제 1 카운터부가 출력하는 제 1 제어신호와 상기 클럭신호를 이용하여 제어클럭 신호를 출력하는 클럭부; 및 세트단에 입력되는 제 2 프리셋 제어신호에 의해 초기값이 결정되고, 상기 클럭부가 출력하는 제어 클럭신호에 따라서 제 3 및 제 4 카운팅 신호를 출력하는 제 2 카운터부를 포함한다.

상기 제 1 카운터부는, 상기 제 1 프리셋 제어신호에 의해 초기값이 결정되고, 클럭신호에 따라서 입력단에 입력되는 신호를 출력단으로 출력하는 제 1 내지 제 4 플립플롭; 상기 제 4 플립플롭의 출력단에 연결되고, 상기 제 4 플립플롭의 출력신호를 클럭신호에 동기화하여 제 1 제어신호로 출력하는 제 5 플립플롭; 및 상기 제 2 내지 제 4 플립플롭의 출력신호를 논리 연산하여 제 1 및 제 2 카운팅 신호를 출력하는 논리연산부를 포함한다.

상기 클럭부는, 상기 제 1 제어신호와 상기 클럭신호를 앤드 연산하는 제 3 논리 게이트와,

상기 제 3 논리 게이트의 출력신호와 제 2 제어신호를 오아 연산하여 제어 클럭신호로 출력하는 제 4 논리 게이트를 포함하는 것을 특징으로 한다.

상기 제 2 카운터부는, 상기 제 2 프리셋 제어신호에 의해 초기값이 결정되고, 클럭신호에 따라서 입력단에 입력되는 신호를 출력단으로 출력하는 제 6 내지 제 9 플립플롭; 상기 제 9 플립플롭의 출력단에 연결되고, 상기 제 9 플립플롭의 출력신호를 클럭신호에 동기화하여 제 3 제어신호로 출력하는 제 10 플립플롭; 및 상기 제 6 내지 제 9 플립플롭의 출력신호를 논리 연산하여 제 3 및 제 4 카운팅 신호를 출력하는 논리연산부를 포함한다.

상기 논리연산부는, 상기 제 7 플립플롭의 출력신호와, 제 9 플립플롭의 출력신호를 오아(OR) 연산하여 제 3 카운팅 신호를 출력하는 제 5 논리게이트와; 상기 제 8 플립플롭의 출력신호와 제 9 플립플롭의 출력신호를 오아(OR) 연산하여 제 4 카운팅 신호를 출력하는 제 6 논리게이트를 포함하는 것을 특징으로 한다.

상기 제 2 제어신호는 동기식 프리셋 신호 입력을 위하여, 상기 제 1 및 제 2 프리셋 제어신호 입력을 위해서, 클럭신호에 동기화하여 하이 레벨로 입력되는 것을 특징으로 한다.

상기 제 2 제어신호는 비동기식 프리셋 신호 입력을 위하여 하이 레벨로 고정되는 것을 특징으로 한다.

본 발명의 다른 특징에 따른 카운팅 회로는,

세트단에 입력되는 입력 데이터에 의해 초기값이 결정되고, 클럭신호에 따라서 제 1 및 제 2 카운팅 신호와, 제 1 제어신호를 출력하는 제 1 카운터; 상기 제 1 카운터가 출력하는 제 1 제어신호와 상기 클럭신호를 이용하여 제 1 제어클럭 신호를 출력하는 제 1 클럭부; 입력 데이터에 의해 초기값이 결정되고, 상기 제 1 제 어 클럭신호에 따라서 제 3 및 제 4 카운팅 신호와, 제 2 제어신호를 출력하는 제 2 카운터; 상기 제 2 제어신호와 상기 제 1 제어클럭 신호를 이용하여 제 2 제어 클럭신호를 출력하는 제 2 클럭부; 입력 데이터에 의해 초기값이 결정되고, 상기 제 2 제어 클럭신호에 따라서 제 5 및 제 6 카운팅 신호와, 제 3 제어신호를 출력하는 제 3 카운터; 상기 제 3 제어신호와 상기 제 2 제어 클럭신호를 이용하여 제 3 제어 클럭신호를 출력하는 제 3 클럭부; 및 입력 데이터에 의해 초기값이 결정되고, 상기 제 3 제어 클럭신호에 따라서 제 7 및 제 8 카운팅 신호를 출력하는 제 4 카운터를 포함한다.

상기 제 1 내지 제 4 카운터 각각은, 입력 데이터에 의해 초기값이 결정되고, 클럭신호에 따라서 입력단에 입력되는 신호를 출력단으로 출력하는 제 1 내지 제 4 플립플롭; 상기 제 4 플립플롭의 출력단에 연결되고, 상기 제 4 플립플롭의 출력신호를 클럭신호에 동기화하여 출력하는 제 5 플립플롭; 및 상기 제 2 내지 제 4 플립플롭의 출력신호를 논리 연산하여 각각 두 개의 카운팅 신호를 출력하는 논리 연산부를 포함하고, 상기 제 1 카운터의 논리 연산부는 제 1 및 제 2 카운팅 신호를 출력하고, 상기 제 2 카운터의 논리 연산부는 제 3 및 제 4 카운팅 신호를 출력하고, 상기 제 3 카운터의 논리 연산부는 제 5 및 제 6 카운팅 신호를 출력하고, 상기 제 4 카운터의 논리 연산부는 제 7 및 제 8 카운팅 신호를 출력하는 것을 특징으로 한다.

본 발명의 다른 특징에 따른 어드레스 카운터는,

어드레스 신호를 분할하는 비트 분배부; 상기 비트 분배부가 분배한 어드레스 비트를 이용하여 제 1 내지 제 4 프리셋 신호로 출력하는 제 1 내지 제 4 먹스; 상기 먹스들이 출력하는 제 1 내지 제 4 프리셋신호를 각각 입력 데이터로 하여 초기값이 결정되고 클럭 신호에 따라 카운팅 신호들을 출력하는 제 1 내지 제 4 카운터; 및

상기 제 1 프리셋 신호에 의해 초기값이 결정되고, 클럭신호에 따라서 제 1 및 제 2 카운팅 신호와, 제 1 제어신호를 출력하는 제 1 카운터, 상기 제 1 카운터가 출력하는 제 1 제어신호와 상기 클럭신호를 이용하여 제 1 제어클럭 신호를 출력하는 제 1 클럭부, 상기 제 2 프리셋 신호에 의해 초기값이 결정되고, 상기 제 1 제어 클럭신호에 따라서 제 3 및 제 4 카운팅 신호와, 제 2 제어신호를 출력하는 제 2 카운터, 상기 제 2 제어신호와 상기 제 1 제어클럭 신호를 이용하여 제 2 제어 클럭신호를 출력하는 제 2 클럭부, 제 3 프리셋 신호에 의해 초기값이 결정되고, 상기 제 2 제어 클럭신호에 따라서 제 5 및 제 6 카운팅 신호와, 제 3 제어신호를 출력하는 제 3 카운터, 상기 제 3 제어신호와 상기 제 2 제어 클럭신호를 이용하여 제 3 제어 클럭신호를 출력하는 제 3 클럭부, 및 제 4 프리셋 신호에 의해 초기값이 결정되고, 상기 제 3 제어 클럭신호에 따라서 제 7 및 제 8 카운팅 신호를 출력하는 제 4 카운터를 포함하는 카운팅 회로를 포함한다.

상기 제 1 내지 제 4 카운터 각각은, 각각 입력되는 제 1 내지 제 4 프리셋 신호에 의해 초기값이 결정되고, 클럭신호에 따라서 입력단에 입력되는 신호를 출력단으로 출력하는 제 1 내지 제 4 플립플롭; 상기 제 4 플립플롭의 출력단에 연결되고, 상기 제 4 플립플롭의 출력신호를 클럭신호에 동기화하여 출력하는 제 5 플립플롭; 및 상기 제 2 내지 제 4 플립플롭의 출력신호를 논리 연산하여 각각 두 개의 카운팅 신호를 출력하는 논리 연산부를 포함하고, 상기 제 1 카운터의 논리 연산부는 제 1 및 제 2 카운팅 신호를 출력하고, 상기 제 2 카운터의 논리 연산부는 제 3 및 제 4 카운팅 신호를 출력하고, 상기 제 3 카운터의 논리 연산부는 제 5 및 제 6 카운팅 신호를 출력하고, 상기 제 4 카운터의 논리 연산부는 제 7 및 제 8 카운팅 신호를 출력하는 것을 특징으로 한다.

이상에서 설명한 바와 같이, 본 발명에 따른 카운팅 회로 및 이를 이용한 어 드레스 카운터는 초기의 값을 임의로 제어할 수 있고, 또한 동작시의 오류를 방지하기 위해 클럭신호를 제어함으로써 자유롭게 세팅하여 적용할 수 있는 고속 카운팅 회로를 제공할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2a는 본 발명의 제 1 실시 예에 따른 고속 카운팅 회로를 이용한 8비트용 카운터의 구조를 나타낸 도면이다.

이때 도 2a의 8비트 카운터는 8비트의 어드레스를 카운팅 하는 어드레스 카운터로 사용되는 경우를 예로 나타낸 것이다.

도 2a를 참조하면, 본 발명의 실시 예에 따른 8비트 카운터(200)는 디코더부(210)와 카운터부(220)를 포함한다.

디코더부(210)는 8비트의 어드레스 제어신호(ADD<7:0>)를 16비트의 프리셋 신호(PRE<15:0>)로 디코딩하여 출력한다. 상기 어드레스 제어신호(ADD<7:0>)를 임의로 변경함으로써 카운터부(220)에 입력되는 랜덤값(Random Value)을 조절할 수 있다. 카운터부(220)는 디코더부(210)가 출력하는 16비트의 프리셋 신호(PRE<15:0>)를 이용해서 8비트의 카운팅 신호(B<7:0>)를 출력한다.

상기 카운터부(220)는 제 1 내지 제 4 카운터(221 내지 224)와, 제 1 내지 제 3 클럭부(225 내지 227)를 포함한다. 제 1 내지 제 4 카운터(221 내지 224)는 각각 4비트의 프리셋 신호에 의하여 2비트의 카운팅신호를 출력하고, 제 1 내지 제 3 클럭부(225 내지 227)는 각각 입력되는 클럭신호(CLK)와 제 1 내지 제 3 카운터(221 내지 223)가 출력하는 제 1 내지 제 3 제어신호(S1 내지 S3)에 의하여 제 2 내지 제 4 카운터(222 내지 224)의 동작을 위한 제 1 내지 제 3 제어 클럭신호(CNT1 내지 CNT3)를 출력한다.

즉, 제 1 카운터(221)는 제 1 클럭(CLK)에 의해 동작하고, 프리셋 신호(PRE<3:0>)를 입력받아 제 1 및 제 2 출력단(MSB; Most Significant Bit, LSB; Least Significant Bit)을 통해서 제 1 및 제 2 카운팅 신호(B<1:0>)를 출력하고, 제 3 출력단(Q3)으로는 제 1 제어신호(S1)를 출력한다. 제 1 클럭부(225)는 제 1 제어신호(S1)를 입력단(D)으로 입력받고, 제 1 클럭신호(CLK)를 클럭단으로 입력받아서 제 1 제어 클럭신호(CNT1)를 출력한다.

제 2 카운터(222)는 제 1 제어 클럭신호(CNT1)를 클럭단에 입력받고, 프리셋신호(PRE<7:4>)를 입력단으로 입력받는다. 그리고 제 2 카운터(222)는 제 1 및 제 2 출력단(MSB, LSB)로 제 3 및 제 4 카운팅신호(B<2:3>)를 출력하고, 제 3 출력단(Q3)으로 제 2 제어신호(S2)를 출력한다.

제 2 클럭부(226)는 제 2 제어신호(S2)를 입력단(D)으로 입력받고, 제 1 제어 클럭신호(CNT1)를 클럭단으로 입력받는다. 제 2 클럭부(226)는 제 2 제어 클럭신호(CNT2)를 출력한다.

제 3 카운터(223)는 프리셋 신호(PRE<11:8>)를 입력단에 입력받고, 제 2 제어 클럭신호(CNT2)를 클럭단으로 입력받는다. 제 3 카운터(223)는 제 1 및 제 2 출력단(MSB, LSB)을 통해서 제 5 내지 제 6 카운팅 신호(B<5:4>)를 출력하고, 제 3 출력단(Q3)으로 제 3 제어신호(S3)를 출력한다.

제 3 클럭부(227)는 제 3 제어신호(S3)를 입력단(D)으로 입력받고, 제 2 제어 클럭신호(CNT2)를 클럭단으로 입력받는다. 제 3 클럭부(227)는 제 3 제어 클럭신호(CNT3)를 출력한다. 상기 제 1 내지 제 3 클럭부(225 내지 227)에는 또한 제어신호(LOAD)가 입력되어 출력이 제어된다.

제 4 카운터(224)는 프리셋 신호(PRE<15:12> )를 입력단에 입력받고, 제 3 제어 클럭신호(CNT3)를 클럭단으로 입력받는다. 제 4 카운터(224)는 제 1 및 제 2 출력단(MSB, LSB)을 통해서 제 7 내지 제 8 카운팅 신호(B<6:7>)를 출력한다.

상기와 같이 제 1 내지 제 4 카운터(221 내지 224)를 통해서 8비트의 카운팅 신호(B<7:0>)가 출력된다. 상기의 제 1 내지 제 4 카운터(221 내지 224)는 프리셋 신호(PRE)에 의해서 각각 초기 상태가 설정되고 2비트의 카운팅 신호를 출력하는 카운터 회로이다.

상기의 8비트 카운터(200)의 디코더부(210)와 카운터부(220)를 좀 더 상세히 설명하면 다음과 같다.

도 2b는 도 2a의 디코더부를 나타내는 블록도이다.

도 2b를 참조하면, 디코더부(210)는 8비트로 입력되는 어드레스 신호(ADD<7:0>)를 16비트의 프리셋 신호(PRE<15:0>)로 출력하기 위하여 비트 분배 부(211)와 제 1 내지 제 4 먹스(212 내지 215)를 포함한다.

비트 분배부(211)는 입력되는 어드레스 신호(ADD<7:0>)들을 두 비트씩 분배하여 출력한다(ADD<0:1>, ADD<2:3>, ADD<4:5>, 및 ADD<6:7>). 그리고 제 1 내지 제 4 먹스(211 내지 215)는 비트 분배부(211)가 두비트로 분배하여 출력하는 어드레스 신호들에 의해서 각각 4비트의 프리셋 신호를 출력한다.

즉, 제 1 먹스(212)는 어드레스 신호(ADD<0:1>)에 의해서 프리셋 신호(PRE<3:0>)를 출력하고, 제 2 먹스(213)는 어드레스 신호(ADD<2:3>)에 의해서 프리셋 신호(PRE<7:4>)를 출력한다. 제 3 먹스(214)는 어드레스 신호(ADD<4:5>)에 의해서 프리셋 신호(PRE<11:8>)를 출력하고, 제 4 먹스(215)는 어드레스 신호(ADD<6:7>)에 의해서 프리셋 신호(PRE<15:12>)를 출력한다. 즉, 제 1 내지 제 4 먹스(212 내지 215)는 2비트 데이터를 4비트 신호로 출력하는 먹스이다. 상기 먹스의 개수를 조절함으로써 2N 비트의 데이터가 제어신호로 입력되는 경우 4N 비트의 프리셋 신호를 출력할 수 있다.

상기의 디코더부(210)가 출력하는 16비트의 프리셋 신호(PRE<15:0>)에 의해서 8비트의 카운팅 신호(B<7:0>)를 출력하는 카운터부(220)에서 제 1 내지 제 4 카운터(221 내지 224)는 동일한 구조를 가지고 있으며, 또한 제 1 내지 제 3 클럭부(225 내지 227)도 동일한 구조를 갖는다.

도 2c는 도 2a의 카운터부의 제 1 카운터를 나타낸 블록도이다.

도 2c를 참조하면, 제 1 카운터(221)는 제 1 내지 제 5 FF(221A 내지 221E)와, 제 1 및 제 2 OR 게이트(OR10, OR20)를 포함한다. 제 1 내지 제 5 FF(221A 내 지 221E)의 각각의 FF는 입력단(D)으로 입력되는 신호를 클럭단으로 입력되는 클럭에 따라서 제 1 출력단(Q)으로 출력한다. 그리고 제 2 출력단(/Q)으로는 제 1 출력단(Q)으로 출력하는 신호의 반전 신호를 출력한다.

상기 제 1 FF(221A)와 유사하게 제 2 내지 제 5 FF(221B 내지 221E)도 구성된다. 제 2 FF(221B)의 입력단(D)은 제1 FF(221A)의 출력단(Q)에 연결되고, 제 3 FF(221C)의 입력단(D)은 제 2 FF(221B)의 출력단(Q)에 연결된다.

제 4 FF(221D)의 입력단(D)은 제 3 FF(221C)의 출력단(Q)에 연결되고, 제 5 FF(221E)의 입력단(D)은 제 4 FF(221D)의 출력단(Q)에 연결된다.

제 1 내지 제 5 FF(221A 내지 221E)의 클럭단에는 클럭신호(CLK)가 입력된다. 그리고 제 1 내지 제 4 FF(221A 내지 221D)의 세트단(S)에 프리셋 신호(PRE<3:0>)가 입력된다. 이때 프리셋 신호(PRE<3:0>)의 네 개의 비트가 각각 한 비트씩 제 1 내지 제 4 FF(221A 내지 221D)의 세트단(S)으로 입력된다.

상기 프리셋 신호(PRE<3:0>)에 의해서 제 1 내지 제 4 FF(221A 내지 221D)의 초기값이 설정된다.

제 1 OR 게이트(OR10)에는 제 3 FF(221C)와 제 4 FF(221D)의 출력신호가 입력되고, 제 1 OR 게이트(OR10)의 출력신호는 제 1 출력단(MSB; Most Significant Bit)을 통해서 출력되는 제 2 비트(B1)이다.

제 2 OR 게이트(OR20)에는 제 2 FF(221B)와 제 4 FF(221D)의 출력신호가 입력되고, 제 2 OR 게이트(OR20)의 출력신호는 제 2 출력단(LSB; Least Significant Bit)을 통해서 출력되는 제 1 비트(B0)이다.

제 1 내지 제 5 FF(221A 내지 221E)는 프리셋 신호(PRE<3:0>)에 의해서 초기화된 상태로 데이터가 클럭신호(CLK)에 의해 출력되는 데이터 저장부의 역할을 하고, 제 1 및 제 2 OR 게이트(OR10, OR20)는 제2 내지 제 4 FF(221B 내지 221D)의 출력신호를 조합하여 연산한 후 출력하기 위한 연산부의 역할을 한다.

상기의 제 1 카운터(221)와 유사하게 제 2 내지 제 4 카운터(222 내지 224)가 동작을 하여 제 3 내지 제 8 비트(B<7:2>)를 출력한다. 이때 제 2 카운터(222)는 제 1 클럭부(225)가 출력하는 제 1 제어 클럭신호(CNT1)에 의해 동작을 하고, 제 3 카운터(223)는 제 2 클럭부(226)가 출력하는 제 2 제어 클럭신호(CNT2)에 의해 동작하며, 제 4 카운터(224)는 제 3 클럭부(227)가 출력하는 제 3 제어신호(CNT3)에 의해 동작을 한다.

상기 제 1 카운터(221)가 출력하는 제 1 제어신호(S1)는 다음과 같이 출력된다.

도 2d는 도 2c의 제 1 제어신호의 출력을 설명하기 위한 타이밍도이다.

도 2d를 참조하면, 제 1 카운터(221)에서 출력되는 제 1 제어신호(S1)는 클럭신호(CLK)에 의해서 제 4 FF(221D)가 출력하는 출력신호를 동기화하여 출력하는 것을 알 수 있다. 이와 같은 동기화를 통해서 다음번의 제 2 카운터(222)는 제 1 카운터(221)가 4번째의 클럭에 의해서 처음 세팅된 값으로 돌아갈 때마다 한 번씩 동작을 한다.

상기와 같은 제 1 내지 제 3 제어신호(S1 내지 S3)에 의해 제 1 내지 제 3 클럭부(225 내지 227)는 다음과 같이 구성된다.

도 2e는 도 2a의 제 1 클럭부를 나타낸다.

도 2e를 참조하면, 제 1 클럭부(225)는 제 1 앤드 게이트(AN10)와 제 3 OR 게이트(OR30)를 포함한다.

제 1 앤드 게이트(AN10)에는 제 1 제어신호(S1)와 클럭신호(CLK)가 입력된다. 제 1 앤드 게이트(AN10)의 출력신호는 제 3 OR 게이트(OR30)로 입력된다. 제 3 OR 게이트(OR30)의 다른 입력단으로는 제어신호(LOAD)가 입력된다. 제어신호(LOAD)는 동작을 인에이블 시키는 신호이고, 동기식으로 랜덤값을 입력하는 경우에는 제어신호(LOAD)를 이용해서 동기를 맞추고, 비동기식으로 랜덤값을 입력하는 경우에는 제어신호(LOAD)를 계속 하이 레벨로 고정한다. 그리고 제 3 OR 게이트(OR30)의 출력이 제 1 제어 클럭신호(CNT1)이다.

상기 제 1 클럭부(225)와 유사하게 제 2 및 제 3 클럭부(226, 227)가 구성된다. 다만 제 2 및 제 3 클럭부(226, 227)는 클럭신호(CLK) 대신에 각각 제 1 제어 클럭신호(CNT1)와 제 2 제어 클럭신호(CNT2)가 입력된다.

상기의 제 1 내지 제 3 제어 클럭신호(CNT1 내지 CNT3)는 게이트 클럭신호로서 제 1 내지 제 3 제어신호(S1 내지 S3)에 의해 스큐(Skew)현상으로 인한 오류가 발생될 수 있다. 이를 방지하기 위해서 제 1 내지 제 3 제어신호(S1 내지 S3)가 각각 제 1 내지 제 4 카운터(221 내지 223)의 마지막 FF, 제 1 카운터(221)를 예를 들면 제 5 FF(221E)의 출력단(Q)을 통해서 출력되도록 한다.

상기와 같이 앞의 카운터가 동기화하여 출력하는 제어 신호에 의해 제어 클럭신호를 출력하는 제 1 내지 제 3 클럭부(225 내지 227)에 의해서 클럭에 의한 오 류 발생을 줄인다.

앞서 언급했던 제어 신호(LOAD)에 의해 동기 또는 비동기식으로 랜덤값을 입력하는 방식은 다음과 같다.

도 3a 및 도 3b는 비동기 또는 동기식 랜덤값 입력을 설명하기 위한 타이밍도이다.

도 3a 및 도 3b를 참조하면 프리셋 신호(PRE<3:0>)를 입력하도록 하는 제 1 내지 제 3 클럭부(225 내지 227)에 경우에 비동기식 방식은 제어신호(LOAD)가 항상 하이 레벨로 고정되어 있기 때문에 데이터가 동기화되지 않은 상태에서도 입력될 수 있다.

또한 동기화를 하는 경우에는 제어신호(LOAD)를 클럭에 동기화하여 하이 레벨로 입력함으로써 프리셋 신호(PRE<3:0>)를 입력하여 동기화를 할 수 있다.

상기의 제 1 내지 제 4 카운터(221 내지 224)는 4비트의 입력신호에 의해 초기값이 설정되어 2비트의 카운팅 신호를 출력하는 카운터 회로이다. 상기의 카운터 회로와 클럭부를 이용하여 4비트의 카운팅 회로를 구성할 수 있다.

도 4는 본 발명의 제 2 실시 예에 따른 4비트 카운터 회로를 나타낸다.

도 4를 참조하면, 4비트 카운터 회로(400)는 제 1 및 제 2 카운터(410, 420)와, 클럭부(430)를 포함한다.

제 1 및 제 2 카운터(410 및 420)는 상기 도 2c에서 설명한 2비트 카운터회로와 동일하고, 클럭부(430)는 제 1 카운터(410)가 출력하는 제어신호(S)와, 클럭신호(CLK) 및 제어신호(LOAD)를 이용해서 제어 클럭신호(CNT)를 출력한다.

그리고 제 2 카운터(420)는 제어 클럭신호(CNT)에 의해서 2비트 카운팅 신호를 출력한다.

상기와 같이 카운터회로와 클럭부의 수를 조절하여 2의 N 승의 카운팅 신호를 출력하는 카운팅 회로를 구성하는 것이 가능하다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 1은 일반적인 고속 카운터의 구조를 나타낸 블록도이다.

도 2b는 도 2a의 디코더부를 나타내는 블록도이다.

도 2e는 도 2a의 제 1 클럭부를 나타낸다.

*도면의 주요 부분의 간단한 설명*

221 내지 224 : 제 1 내지 제 4 카운터

225 내지 227 : 제 1 내지 제 3 클럭부

Claims

4비트의 세트단에 입력되는 프리셋 제어신호에 의해 초기값이 결정되고, 클럭신호에 따라서 입력단에 입력되는 신호를 출력단으로 출력하는 제 1 내지 제 4 플립플롭;

상기 제 4 플립플롭의 출력단에 연결되고, 상기 제 4 플립플롭의 출력신호를 클럭신호에 동기화하여 출력하는 제 5 플립플롭; 및

상기 제 2 내지 제 4 플립플롭의 출력신호를 논리 연산하여 제 1 및 제 2 카운팅 신호를 출력하는 논리 연산부

를 포함하는 것을 특징으로 하는 카운팅 회로.
제 1항에 있어서,

상기 제 1 내지 제 4 플립플롭은 각각 출력단과 이웃하는 플립플롭의 입력단이 연결되는 것을 특징으로 하는 카운팅 회로.
제 1항에 있어서

상기 논리 연산부는,

상기 제 2 플립플롭의 출력신호와, 제 4 플립플롭의 출력신호를 오아(OR) 연산하여 제 1 카운팅 신호를 출력하는 제 1 논리게이트와;

상기 제 3 플립플롭의 출력신호와 제 4 플립플롭의 출력신호를 오아(OR) 연 산하여 제 2 카운팅 신호를 출력하는 제 2 논리게이트를 포함하는 것을 특징으로 하는 카운팅 회로.
세트단에 입력되는 제 1 프리셋 제어신호에 의해 초기값이 결정되고, 클럭신호에 따라서 제 1 및 제 2 카운팅 신호와, 제 1 제어신호를 출력하는 제 1 카운터부;

상기 제 1 카운터부가 출력하는 제 1 제어신호와 상기 클럭신호를 이용하여 제어클럭 신호를 출력하는 클럭부; 및

세트단에 입력되는 제 2 프리셋 제어신호에 의해 초기값이 결정되고, 상기 클럭부가 출력하는 제어 클럭신호에 따라서 제 3 및 제 4 카운팅 신호를 출력하는 제 2 카운터부

를 포함하는 카운팅 회로.
제 4항에 있어서,

상기 제 1 카운터부는,

상기 제 1 프리셋 제어신호에 의해 초기값이 결정되고, 클럭신호에 따라서 입력단에 입력되는 신호를 출력단으로 출력하는 제 1 내지 제 4 플립플롭;

상기 제 4 플립플롭의 출력단에 연결되고, 상기 제 4 플립플롭의 출력신호를 클럭신호에 동기화하여 제 1 제어신호로 출력하는 제 5 플립플롭; 및

상기 제 2 내지 제 4 플립플롭의 출력신호를 논리 연산하여 제 1 및 제 2 카 운팅 신호를 출력하는 논리연산부

를 포함하는 것을 특징으로 하는 카운팅 회로.
제 5항에 있어서,

상기 논리 연산부는,

상기 제 2 플립플롭의 출력신호와, 제 4 플립플롭의 출력신호를 오아(OR) 연산하여 제 1 카운팅 신호를 출력하는 제 1 논리게이트와;

상기 제 3 플립플롭의 출력신호와 제 4 플립플롭의 출력신호를 오아(OR) 연산하여 제 2 카운팅 신호를 출력하는 제 2 논리게이트를 포함하는 것을 특징으로 하는 카운팅 회로.
제 4항에 있어서,

상기 클럭부는,

상기 제 1 제어신호와 상기 클럭신호를 앤드 연산하는 제 3 논리 게이트와,

상기 제 3 논리 게이트의 출력신호와 제 2 제어신호를 오아 연산하여 제어 클럭신호로 출력하는 제 4 논리 게이트를 포함하는 것을 특징으로 하는 카운팅 회로.
제 4 항에 있어서,

상기 제 2 카운터부는,

상기 제 2 프리셋 제어신호에 의해 초기값이 결정되고, 클럭신호에 따라서 입력단에 입력되는 신호를 출력단으로 출력하는 제 6 내지 제 9 플립플롭;

상기 제 9 플립플롭의 출력단에 연결되고, 상기 제 9 플립플롭의 출력신호를 클럭신호에 동기화하여 제 3 제어신호로 출력하는 제 10 플립플롭; 및

상기 제 6 내지 제 9 플립플롭의 출력신호를 논리 연산하여 제 3 및 제 4 카운팅 신호를 출력하는 논리연산부

를 포함하는 것을 특징으로 하는 카운팅 회로.
제 8항에 있어서,

상기 논리연산부는,

상기 제 7 플립플롭의 출력신호와, 제 9 플립플롭의 출력신호를 오아(OR) 연산하여 제 3 카운팅 신호를 출력하는 제 5 논리게이트와;

상기 제 8 플립플롭의 출력신호와 제 9 플립플롭의 출력신호를 오아(OR) 연산하여 제 4 카운팅 신호를 출력하는 제 6 논리게이트를 포함하는 것을 특징으로 하는 카운팅 회로.
제 7항에 있어서,

상기 제 2 제어신호는 동기식 프리셋 신호 입력을 위하여,

상기 제 1 및 제 2 프리셋 제어신호의 입력을 위해서, 클럭신호에 동기화하여 하이 레벨로 입력되는 것을 특징으로 하는 카운팅 회로.
제 7항에 있어서,

상기 제 2 제어신호는 비동기식 프리셋 신호 입력을 위하여 하이 레벨로 고정되는 것을 특징으로 하는 카운팅 회로.
세트단에 입력되는 입력 데이터에 의해 초기값이 결정되고, 클럭신호에 따라서 제 1 및 제 2 카운팅 신호와, 제 1 제어신호를 출력하는 제 1 카운터;

상기 제 1 카운터가 출력하는 제 1 제어신호와 상기 클럭신호를 이용하여 제 1 제어클럭 신호를 출력하는 제 1 클럭부;

입력 데이터에 의해 초기값이 결정되고, 상기 제 1 제어 클럭신호에 따라서 제 3 및 제 4 카운팅 신호와, 제 2 제어신호를 출력하는 제 2 카운터;

상기 제 2 제어신호와 상기 제 1 제어클럭 신호를 이용하여 제 2 제어 클럭신호를 출력하는 제 2 클럭부;

입력 데이터에 의해 초기값이 결정되고, 상기 제 2 제어 클럭신호에 따라서 제 5 및 제 6 카운팅 신호와, 제 3 제어신호를 출력하는 제 3 카운터;

상기 제 3 제어신호와 상기 제 2 제어 클럭신호를 이용하여 제 3 제어 클럭신호를 출력하는 제 3 클럭부; 및

입력 데이터에 의해 초기값이 결정되고, 상기 제 3 제어 클럭신호에 따라서 제 7 및 제 8 카운팅 신호를 출력하는 제 4 카운터;

를 포함하는 카운팅 회로.
제 12항에 있어서,

상기 제 1 내지 제 4 카운터 각각은,

입력 데이터에 의해 초기값이 결정되고, 클럭신호에 따라서 입력단에 입력되는 신호를 출력단으로 출력하는 제 1 내지 제 4 플립플롭;

상기 제 4 플립플롭의 출력단에 연결되고, 상기 제 4 플립플롭의 출력신호를 클럭신호에 동기화하여 출력하는 제 5 플립플롭; 및

상기 제 2 내지 제 4 플립플롭의 출력신호를 논리 연산하여 각각 두 개의 카운팅 신호를 출력하는 논리 연산부를 포함하고,

상기 제 1 카운터의 논리 연산부는 제 1 및 제 2 카운팅 신호를 출력하고,

상기 제 2 카운터의 논리 연산부는 제 3 및 제 4 카운팅 신호를 출력하고,

상기 제 3 카운터의 논리 연산부는 제 5 및 제 6 카운팅 신호를 출력하고,

상기 제 4 카운터의 논리 연산부는 제 7 및 제 8 카운팅 신호를 출력하는 것을 특징으로 하는 카운팅 회로.
제 12항에 있어서,

상기 제 1 클럭부는

상기 제 1 제어신호와 상기 클럭신호를 앤드 연산하는 제 3 논리 게이트와,

상기 제 3 논리 게이트의 출력신호와 제 4 제어신호를 오아 연산하여 제 1 제어클럭 신호로 출력하는 제 4 논리 게이트를 포함하는 것을 특징으로 하는 카운팅 회로.
제 12항에 있어서,

상기 제 2 클럭부는

상기 제 2 제어신호와 상기 제 1 제어클럭신호를 앤드 연산하는 제 5 논리 게이트와,

상기 제 5 논리 게이트의 출력신호와 제 4 제어신호를 오아 연산하여 제 2 제어클럭 신호로 출력하는 제 6 논리 게이트를 포함하는 것을 특징으로 하는 카운팅 회로.
제 12항에 있어서,

상기 제 3 클럭부는

상기 제 3 제어신호와 상기 제 2 제어클럭 신호를 앤드 연산하는 제 7 논리 게이트와,

상기 제 7 논리 게이트의 출력신호와 제 4 제어신호를 오아 연산하여 제 3 제어클럭 신호로 출력하는 제 8 논리 게이트를 포함하는 것을 특징으로 하는 카운팅 회로.
어드레스 신호를 분할하는 비트 분배부;

상기 비트 분배부가 분배한 어드레스 비트를 이용하여 제 1 내지 제 4 프리셋 신호로 출력하는 제 1 내지 제 4 먹스;

상기 먹스들이 출력하는 제 1 내지 제 4 프리셋신호를 각각 입력 데이터로 하여 초기값이 결정되고 클럭 신호에 따라 카운팅 신호들을 출력하는 제 1 내지 제 4 카운터; 및

상기 제 1 프리셋 신호에 의해 초기값이 결정되고, 클럭신호에 따라서 제 1 및 제 2 카운팅 신호와, 제 1 제어신호를 출력하는 제 1 카운터,

상기 제 1 카운터가 출력하는 제 1 제어신호와 상기 클럭신호를 이용하여 제 1 제어클럭 신호를 출력하는 제 1 클럭부,

상기 제 2 프리셋 신호에 의해 초기값이 결정되고, 상기 제 1 제어 클럭신호에 따라서 제 3 및 제 4 카운팅 신호와, 제 2 제어신호를 출력하는 제 2 카운터,

상기 제 2 제어신호와 상기 제 1 제어클럭 신호를 이용하여 제 2 제어 클럭신호를 출력하는 제 2 클럭부,

제 3 프리셋 신호에 의해 초기값이 결정되고, 상기 제 2 제어 클럭신호에 따라서 제 5 및 제 6 카운팅 신호와, 제 3 제어신호를 출력하는 제 3 카운터,

상기 제 3 제어신호와 상기 제 2 제어 클럭신호를 이용하여 제 3 제어 클럭신호를 출력하는 제 3 클럭부, 및

제 4 프리셋 신호에 의해 초기값이 결정되고, 상기 제 3 제어 클럭신호에 따라서 제 7 및 제 8 카운팅 신호를 출력하는 제 4 카운터를 포함하는 카운팅 회로를

포함하는 어드레스 카운터.
제 17항에 있어서,

상기 제 1 내지 제 4 카운터 각각은,

각각 입력되는 제 1 내지 제 4 프리셋 신호에 의해 초기값이 결정되고, 클럭신호에 따라서 입력단에 입력되는 신호를 출력단으로 출력하는 제 1 내지 제 4 플립플롭;

상기 제 4 플립플롭의 출력단에 연결되고, 상기 제 4 플립플롭의 출력신호를 클럭신호에 동기화하여 출력하는 제 5 플립플롭; 및

상기 제 2 내지 제 4 플립플롭의 출력신호를 논리 연산하여 각각 두 개의 카운팅 신호를 출력하는 논리 연산부를 포함하고,

상기 제 1 카운터의 논리 연산부는 제 1 및 제 2 카운팅 신호를 출력하고,

상기 제 2 카운터의 논리 연산부는 제 3 및 제 4 카운팅 신호를 출력하고,

상기 제 3 카운터의 논리 연산부는 제 5 및 제 6 카운팅 신호를 출력하고,

상기 제 4 카운터의 논리 연산부는 제 7 및 제 8 카운팅 신호를 출력하는 것을 특징으로 하는 어드레스 카운터.
제 17항에 있어서,

상기 제 1 클럭부는

상기 제 1 제어신호와 상기 클럭신호를 앤드 연산하는 제 3 논리 게이트와,

상기 제 3 논리 게이트의 출력신호와 제 4 제어신호를 오아 연산하여 제 1 제어클럭 신호로 출력하는 제 4 논리 게이트를 포함하는 것을 특징으로 하는 어드레스 카운터.
제 17항에 있어서,

상기 제 2 클럭부는

상기 제 2 제어신호와 상기 제 1 제어클럭신호를 앤드 연산하는 제 5 논리 게이트와,

상기 제 5 논리 게이트의 출력신호와 제 4 제어신호를 오아 연산하여 제 2 제어클럭 신호로 출력하는 제 6 논리 게이트를 포함하는 것을 특징으로 하는 어드 레스 카운터
제 17항에 있어서,

상기 제 3 클럭부는

상기 제 3 제어신호와 상기 제 2 제어클럭 신호를 앤드 연산하는 제 7 논리 게이트와,

상기 제 7 논리 게이트의 출력신호와 제 4 제어신호를 오아 연산하여 제 3 제어클럭 신호로 출력하는 제 8 논리 게이트를 포함하는 것을 특징으로 하는 어드레스 카운터.