KR19990069871A

KR19990069871A - 클록 분주 회로

Info

Publication number: KR19990069871A
Application number: KR1019980004394A
Authority: KR
Inventors: 손창일
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-02-13
Filing date: 1998-02-13
Publication date: 1999-09-06

Abstract

본 발명은 분주 회로에 관한 것으로 레지스터는 프리로드 데이터를 기억시키고, 카운터는 로드된 데이터를 클록에 따라 시프트 시키고, 캐리발생회로는 카운터의 값이 정해진 값과 같아지면 캐리를 발생시키고, 카운트이네이블회로는 카운터의 동작을 이네이블 시키고, 캐리가 발생될 때마다 출력을 반전시킨다. 이와 같이 구성된 본 발명에 의하면, 다항식 카운터를 사용하여 입력된 데이터에 따라 클록을 분주 시켜 발생시킬 수 있다.

Description

클록 분주 회로(Clock Divide Circuit)

본 발명은 분주 회로에 관한 것으로, 좀 더 구체적으로는 프리로드데이터에 따라 클록을 다양하게 분주 시켜 출력시킬 수 있는 장치에 관한 것이다.

일반적으로 회로 설계시 여러 가지 클럭(Clock)을 사용하여야 할 때가 있다. 이때 가장 일반적인 경우는 마스터클럭(Master Clock)을 분주하여 사용하는 방법이다.

클록을 분주하기 위한 다른 방법으로는 플립플롭(Flip-Flop)을 사용하거나 프로그래머블 카운터(Programable Counter)를 사용하여 원하는 클록을 발생시키는 것이다.

그러나 플립플롭만을 사용하는 경우에는 2의 배수에 해당되는 클록만을 발생시킬 수 있다. 한편, 프로그래머블 카운터를 사용하는 경우에는 여러 가지 클록을 발생시킬 수 있으나 다수의 디코딩논리회로(Decoding Logic)가 필요하게 된다.

따라서, 본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서 다항식 카운터(Polynomial Counter)를 통해 프리로드 데이터에 따라 원하는 클록을 발생시킬 수 있는 클록 분주 회로를 제공함에 그 목적이 있다.

도 1은 본 발명의 실시예에 따른 클록 분주 회로를 도시한 도면;

도 2는 도 1에 도시된 카운터를 상세히 도시한 도면;

도 3은 본 발명의 실시예에 따른 프리로드 데이터가 01f인 경우의 클록 분주 회로의 동작을 나타낸 타이밍 챠트.

<도면의 주요 부분에 대한 부호의 설명>

11 : 레지스터 12 : 카운터

14~17 : 앤드게이트 13, 19 : 익스클루시브오아게이트

18 : 인버터 20, 22 : D플립플롭

21 : 멀티플렉서 32 : 캐리발생회로

31 : 카운트이네이블회로 33 : 출력회로

상술한 목적을 달성하기 위해 제안된 본 발명의 특징에 의하면, 클록 분주 회로는 프리로드 이네이블신호가 이네이블되면 입력 데이타를 로드 시키는 레지스터와, 로드/시프트신호가 로우레벨이면 상기 레지스터에 기억된 데이터를 로드 시키고 하이레벨이면 데이터를 클록에 따라 시프트 시키는 카운터와, 카운터의 값이 1FF(Hex)이면 1클록 폭의 하이레벨의 캐리신호를 출력시키는 캐리발생회로와, 카운트이네이블신호와 캐리발생회로로부터의 캐리신호에 따라 로드/시프트신호를 출력시키는 카운트이네이블회로와; 캐리발생회로로부터의 캐리신호가 발생될 때마다 출력신호를 반전시키는 출력회로를 포함한다.

이 특징의 바람직한 실시예에 있어서, 카운터는 데이터를 시프트 레프트 시킨다.

이 특징의 바람직한 실시예에 있어서, 카운터는 제1 데이터입력단으로 초기 데이터가 입력되고, 제2 데이터입력단으로 시프트 출력데이터가 입력되고, 로드/시프트신호가 로우레벨이면 제1 데이터입력단의 데이터를 출력시키고, 로드/시프트신호가 하이레벨이면 제2 데이터입력단의 데이터를 출력시키는 멀티플렉서와, 데이터입력단으로 멀티플렉서로부터 출력된 데이터가 입력되고, 클록 입력단으로 클록이 입력되는 D플립플롭을 포함한다.

이 특징의 바람직한 실시예에 있어서, 캐리발생회로는 카운터의 0번 비트 내지 3번 비트의 출력을 논리곱 시키는 제1 앤드게이트와, 카운터의 4번 비트 내지 8번 비트의 출력을 논리곱 시키는 제2 앤드게이트와, 상기 제1 및 제2 앤드게이트의 출력을 논리곱 시키는 제3 앤드게이트를 포함한다.

이 특징의 바람직한 실시예에 있어서, 카운트이네이블회로는 캐리발생회로로부터의 캐리신호를 반전시키는 인버터와, 카운트이네이블신호와 인버터의 출력신호를 논리곱 시키는 앤드게이트를 포함한다.

이 특징의 바람직한 실시예에 있어서, 출력회로는 캐리발생회로로부터의 캐리신호와 이전의 출력신호를 배타적으로 논리합 하는 익스클루시브오아게이트와, 데이터입력단으로 익스클루시브오아게이트로부터의 신호가 입력되고 클록 입력단으로 클록이 입력되는 D플립플롭을 포함한다.

이하, 도 1 내지 도 3을 참조하여 본 발명의 실시예를 상세히 설명한다.

도 1을 참조하면, 본 발명의 신규한 클록 분주 회로는 레지스터, 카운터, 캐래발생회로, 카운트이네이블회로, 출력회로를 구비하여, 다항식 카운터를 사용하여 입력된 데이터에 따라 클록을 분주 시켜 발생시킬 수 있다.

다음은 전체 회로의 입력 및 출력핀을 정의한 테이블이다.

Pin의 명칭	Pin의 정의	설명
PreLd<8:0>	입력	프리로드 9비트 데이터
PreLdEn	입력	프리로드 이네이블신호
ClockIn	입력	클록 입력 신호
Reset	입력	시스템 리셋 신호
CntEn	입력	다항식 카운터 데이터 로드 신호
ClockOut	출력	분주된 클록 출력

도 1에 도시된 바와 같이 프리로드데이터(PreLd<8:0>)는 레지스터(11)를 사용하여 데이터의 변화와 상관없이 어떤 특정한 데이터를 프리로드 이네이블신호(PreLdEn)에 따라 로드시켜 그 값을 항상 유지하도록 한다.

도 2는 도 1에 도시된 프리로드 카운터(12)를 상세히 도시한 도면이다.

도면에서 카운터(12, Polynomial Count)는 로드/시프트(LdSft)가 0일 경우 에는 프리로드 데이터(PreLd<8:0>)를 플립플롭 입력으로, 로드/시프트(LdSft)가 1일 경우에는 시프트데이터(shift data)를 각각 플립플롭(22)의 입력으로 인가한다.

처음 카운트 이네이블(CntEn)에 의해 프리로드데이터(PreLD<8:0>)가 다항식 카운터(12, Polynomial Count)에 로딩(loading)된 고, 이 값이 클록(ck)이 발생될 때 마다 1비트씩 시프트 하여 카운트값이 1FF(Hex)가 되면 캐리(Carry)를 발생시킨다. 이때 다시 프리로드 데이터(PreLD<8:0>)를 카운터(12)에 로딩하여 캐리의 주기가 일정하게 계속 발생 되도록 한다.

그러므로 프리로드 데이터(PreLd<8:0>)가 바뀌게 되면, 캐리의 발생 주기가 변화하게 된다.

다시 도 1을 참조하면, 출력회로(33)의 D플립플롭(20)은 일반적인 D플립플롭이고 이 블록은 다항식카운터(12; Polynomial Counter)의 캐리(Carry)와 출력신호(ClockOut)를 배타적논리 합한 값을 입력으로 하여 캐리가 발생할 때마다 출력(ClockOut)이 반전된다.

즉, 프리로드 데이터(PreLd<8:0>)에 따라서 캐리(carry)가 발생하는 주기가 변화하므로 출력신호(ClockOut)의 주기를 제어할 수 있다.

상기 프리로드 데이터(PreLd<8:0>)에 따른 출력신호(ClockOut)의 분주된 값을 예로 들어보면 다음과 같다.

프리로드 데이터(PreLd<8:0>)	분주값(10진)
16c	60
143	40
77	30
1bc	24
0f0	20
144	120
64	960
01f	10

본 발명은 종래의 플립플롭만을 사용하는 분주회로는 2의 배수에 해당되는 클록만을 발생시킬 수 있고, 프로그래머블 카운터를 사용하는 분주회로는 여러 가지 클록을 발생시킬 수 있으나 다수의 디코딩논리회로가 필요하게 되는 문제점을 해결한 것으로, 다항식 카운터를 통해 프리로드 데이터에 따라 원하는 클록을 발생시킬 수 있다.

Claims

입력데이타(PreLd<8:0>)에 따라 클록(ClockIn)을 분주시켜 출력하는 분주회로에 있어서:

프리로드 이네이블신호(PreLdEn)가 이네이블되면, 입력데이타(PreLd<8:0>)를 로드 시키는 레지스터(11)와;

로드/시프트신호(LdSft)가 로우레벨이면 상기 레지스터(11)에 기억된 데이터(LdData<8:0>)를 로드 시키고, 하이레벨이면 데이터를 클록(ClockIn)에 따라 시프트 시키는 카운터(12)와;

상기 카운터(12)의 값이 1FF(Hex)이면 1클록 폭의 하이레벨의 캐리신호(Carry)를 출력시키는 캐리발생회로(32)와;

카운트이네이블신호(CntEn)와 캐리발생회로(32)로 부터의 캐리신호(Carry)에 따라 로드/시프트신호(LdSft)를 출력시키는 카운트이네이블회로(31)와;

상기 캐리발생회로(32)로부터의 캐리신호(Carry)가 발생될 때마다 출력신호(ClockOut)를 반전시키는 출력회로(33)를 구비하여 구성된 것을 특징으로 하는 클록 분주 회로.
제 1 항에 있어서,

상기 카운터(12)는 데이터를 시프트 레프트(Shift Left) 시키는 것을 특징으로 하는 클록 분주 회로.
제 1 항에 있어서,

상기 카운터(12)는 제1 데이터입력단(a)으로 초기 데이터(dIn<8:0>)가 입력되고, 제2 데이터입력단(b)으로 시프트 출력데이터(Cnt<7:0>)가 입력되고, 로드/시프트신호(LdSft)가 로우레벨이면 제1 데이터입력단(a)의 데이터를 출력시키고, 로드/시프트신호(LdSft)가 하이레벨이면 제2 데이터입력단(b)의 데이터를 출력시키는 멀티플렉서(21)와;

데이터입력단(dIn)으로 상기 멀티플렉서(21)로부터 출력된 데이터가 입력되고, 클록 입력단으로 클록(ck)이 입력되는 D플립플롭(22)을 구비하여 구성된 것을 특징으로 하는 클록 분주 회로.
제 1 항에 있어서,

상기 캐리발생회로(32)는 상기 카운터(12)의 0번 비트 내지 3번 비트의 출력을 논리곱 시키는 제1 앤드게이트(14)와;

카운터(12)의 4번 비트 내지 8번 비트의 출력을 논리곱 시키는 제2 앤드게이트(16)와;

상기 제1 및 제2 앤드게이트(14, 16)의 출력을 논리곱 시키는 제3 앤드게이트(15)를 구비하여 구성된 것을 특징으로 하는 클록 분주 회로.
제 1 항에 있어서,

상기 카운트이네이블회로(31)는 상기 캐리발생회로(32)로부터의 캐리신호(Carry)를 반전시키는 인버터(18)와;

카운트이네이블신호(CntEn)와 상기 인버터(18)의 출력신호를 논리곱 시키는 앤드게이트(17)를 구비하여 구성된 것을 특징으로 하는 클록 분주 회로.
제 1 항에 있어서,

상기 출력회로(33)는 상기 캐리발생회로(32)로부터의 캐리신호(Carry)와 이전의 출력신호(ClockOut)를 배타적으로 논리합 하는 익스클루시브오아게이트(19)와;

데이터입력단(dIn)으로 익스클루시브오아게이트(19)로부터의 신호가 입력되고 클록 입력단으로 클록(ck)이 입력되는 D플립플롭(20)을 구비하여 구성된 것을 특징으로 하는 클록 분주 회로.