JP2002204157A - カウンタ回路 - Google Patents

Abstract

(57)【要約】 【課題】 バイナリカウンタでは演算による遅延時間の
影響で高速クロックによるカウンタ動作が不安定にな
り、シフトカウンタでは大きなカウント値を得るために
は大規模な回路になるという問題点があった。 【解決手段】 複数のシフトレジスタ１〜４を有し、最
前段のシフトレジスタ１の最上位ビットの値をシフト動
作イネーブル信号として、カウントアップイネーブルの
通過を論理積ゲート１０で阻止し、これがイネーブルの
時のみカウントアップイネーブルを次段のシフトレジス
タに入力させることで、各段のシフトカウンタはカウン
ト値の各桁を表すので回路規模が小さくなり、また各シ
フトカウンタはシフトレジスタ内の値をシフトするだけ
なので遅延時間が問題とならず安定して高速動作が確保
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はカウンタ回路に関
し、特にシフトレジスタを用いたカウンタ回路に関す
る。

【０００２】

【従来の技術】従来、この種のカウンタ回路は一般的に
バイナリ形式で構成されており、例えば図３に示すよう
な回路構成となっている。この従来のバイナリ形式のカ
ウンタ回路（以下「バイナリカウンタ」と称す）は、バ
ッファと排他的論理和とフリップフロップ（以下「Ｆ
Ｆ」と称す）から構成される回路が縦列に接続されて構
成されている。図においては８ビットのバイナリカウン
タを示している。

【０００３】図において左端からカウントアップイネー
ブルが入力されると、ＦＦに格納されている値と当該カ
ウントアップイネーブルの排他的論理和（ＥＸＯＲ）を
行い、その結果をＦＦに格納する。それと同時に、ＦＦ
に格納されていた値はバッファのイネーブル信号とな
り、イネーブル信号が１の時にカウントアップイネーブ
ルを次段に通過させる。各段のＦＦから出力される値は
８ビットのバイナリ値となり、これがカウンタ回路の出
力となる。

【０００４】また、特開昭６０−２０６３８号公報に示
されているようなシフト形式で構成されたカウンタ回路
も知られている。このシフト形式のカウンタ回路（以下
「シフトカウンタ」と称す）は、図４に示すようにＦＦ
が縦列に接続されるシフトレジスタによって構成され、
ＦＦの最上位ビットの出力を最下位ビットに入力すると
ともに、各ビットの出力、つまりシフトレジスタの出力
をエンコーダによってバイナリ値に変換する構成となっ
ている。

【０００５】カウンタ回路がリセットされると、シフト
レジスタには最下位ビットにのみ”１”が、その他のビ
ットには”０”が設定される。その後、カウントアップ
イネーブルが入力されると、クロックタイミングに同期
して順次シフトアップされるようになっている。従っ
て、エンコーダはこの”１”の位置に応じてバイナリ値
に変換している。なお、図５では８ビットのバイナリ値
を得るために、２５６個のＦＦが縦列に接続されてい
る。

【０００６】

【発明が解決しようとする課題】上述したように、カウ
ンタ回路を構成するためにはバイナリカウンタとシフト
カウンタという２種類のカウンタ回路が存在する。

【０００７】しかし、バイナリカウンタは回路構成が小
さいので小規模のカウンタを作成することが可能である
が、各ビットの値は、それより下位の全てのビットの論
理積とそのビットの値自身との排他的論理和の演算によ
り得られる。従って、カウントできる値が大きくなると
カウンタのビット長が大きくなるので、上位のビットほ
ど演算量が増し、それに伴い遅延時間が大きくなってし
まう。これにより、高速クロックによりカウンタを動作
させた場合、遅延時間の影響により動作不安定となる問
題点があった。

【０００８】一方、シフトカウンタはバイナリカウンタ
のような演算を経ることなく動作できるため遅延が問題
とならないが、カウンタのビット長が大きくなるとそれ
に伴い回路が増大し、カウンタが大規模となる問題点が
あった。

【０００９】そこで本発明は、高速クロックでも安定し
た動作を保証すると共に、回路規模を極力小さくできる
カウンタ回路を提供することを目的とする。

【００１０】更に本発明は、よりフレキシブルなカウン
ト動作を可能とするため、各桁毎に繰り上がり値を任意
に変更することができる変則的なカウンタ回路を提供す
ることを目的とする。

【００１１】

【課題を解決するための手段】本発明はかかる目的を達
成するために、複数のビットが接続されたシフトレジス
タによって構成されカウントアップイネーブルが入力さ
れると設定された値を順次シフトアップするカウンタ回
路において、前記シフトレジスタを複数個有し、当該シ
フトレジスタの最上位ビットの値をシフト動作イネーブ
ル信号とし、当該シフト動作イネーブル信号がイネーブ
ルの時のみカウントアップイネーブルを次段のシフトレ
ジスタに入力させることとする。

【００１２】この場合、前記シフトレジスタには、任意
のビットに他のビットと異なる値を設定し、より現実的
には最下位ビットのみ１を設定し、リセット信号の入力
により、前記シフトレジスタに値を設定することが望ま
しい。

【００１３】また、シフト動作イネーブル信号がイネー
ブルの時にカウントアップイネーブルを通過させるバッ
ファを有し、前記シフトレジスタの出力をバイナリ値に
変換するエンコーダを有することとする。

【００１４】さらに、より様々な状況に対応すべく、前
記１又は２以上のシフトレジスタと、１又は２以上のバ
イナリカウンタとを混在させることとし、前記シフトレ
ジスタ及び前記バイナリカウンタは、各段毎に任意のビ
ット数を設定可能とすることとする。

【００１５】

【発明の実施の形態】次に本発明の第一の実施の形態に
ついて図を参照して説明する。図１は本発明のカウンタ
回路の構成を示しており、複数のＦＦから構成され、カ
ウントアップイネーブルの入力により保持している値を
順次シフトアップし、最上位ビットの値を再開ビットに
入力すると共にシフト動作イネーブル信号として出力す
るシフトレジスタ１〜４と、シフトレジスタ１〜４の各
ＦＦの値をコード値として入力し、バイナリ値に変換す
るエンコーダ５〜８と、シフトレジスタ１〜４の最上位
ビットの値、つまりシフト動作イネーブル信号がイネー
ブルである場合にカウントアップイネーブルを次段のシ
フトレジスタに通過させる論理積ゲートであるバッファ
１０〜１３とから構成される。

【００１６】本実施例では８ビットのシフトカウンタを
４段構成にしている。従って、各段のシフトカウンタか
らは０〜８の値が得られ、これが４段構成になっている
のでカウンタ回路全体で８進法の４桁のカウント値を得
ることができる。つまり、各段のシフトカウンタのビッ
ト数は何進法なのかを意味し、段数は桁数を意味するも
のである。

【００１７】次に第一の実施例の動作について説明す
る。

【００１８】動作を行う前の初期設定として、各シフト
レジスタ１〜４にリセット信号を入力し、シフトレジス
タに設定される値を”１０００００００”にロードする
（左端が最下位ビット、右端が最上位ビットとする）。
つまり最下位ビットに１が設定され、他のビットは全て
０が設定する。この時、シフトレジスタ１〜４は全て”
１０００００００”となっているので、エンコーダ５〜
８はこれをコード値として入力し、”０００”のバイナ
リ値を出力する。またシフトレジスタ１〜４の出力デー
タ信号の内最上位ビット信号は”０”であるため、バッ
ファ１０〜１３はイネーブルされず、カウントアップイ
ネーブルはバッファ１０〜１３を通過できない状態にあ
る。

【００１９】カウントアップイネーブルが入力される
と、一定の間隔で到来するクロックに同期して以下に示
すようにシフトレジスタが動作する。

【００２０】１つ目のクロックにより、シフトレジスタ
１は保持している値を後段に１つシフトすると同時に最
上位ビットの値を最下位ビットにフィードバックするの
で”０１００００００”となる。エンコーダ５はこのシ
フトレジスタ１の値をコード値として入力し、バイナリ
値に変換して”００１”を出力する。

【００２１】なお、クロック入力前のシフトレジスタ１
〜４の最上位ビットの値は全て”０”、つまりシフト動
作イネーブル信号は”０”となるので、バッファ１０〜
１３はイネーブルされないためカウントアップイネーブ
ルは次段のシフトカウンタに入力されない。従って、エ
ンコーダ６〜８からは初期状態と同様に”０００”のバ
イナリ値が出力される。

【００２２】よって、カウンタ回路全体のカウンタ値は
８進数の”１”を示す。

【００２３】次に２つ目のクロックにより、シフトレジ
スタ１は保持している値を後段に１つシフトすると同時
に最上位ビットの値を最下位ビットにフィードバックす
るので”００１０００００”となる。エンコーダ５はこ
のシフトレジスタ１の値をコード値として入力し、バイ
ナリ値に変換して”０１０”を出力する。

【００２４】なお、クロック入力前のシフトレジスタ１
〜４の最上位ビットの値は全て”０”、つまりシフト動
作イネーブル信号は”０”となるので、バッファ１０〜
１３はイネーブルされないためカウントアップイネーブ
ルは次段のシフトカウンタに入力されない。従って、エ
ンコーダ６〜８からは初期状態と同様に”０００”のバ
イナリ値が出力される。

【００２５】よって、カウンタ回路全体のカウンタ値は
８進数の”２”を示す。

【００２６】同様に７クロック目まで動作が繰り返され
ると、シフトレジスタ１には”０００００００１”とな
る。

【００２７】次に８つ目のクロックにより、シフトレジ
スタ１は保持している値を後段に１つシフトすると同時
に最上位ビットの値を最下位ビットにフィードバックす
るので”１０００００００”となる。エンコーダ５はこ
のシフトレジスタ１の値をコード値として入力し、バイ
ナリ値に変換して”０００”を出力する。

【００２８】このとき、クロックが入力される前のシフ
トレジスタ１の最上位ビットの値は”１”、つまりシフ
ト動作イネーブル信号は”１”となるので、バッファ１
０はイネーブルされてカウントアップイネーブルを通過
させて２段目のシフトカウンタに入力することになる。

【００２９】２段目のシフトカウンタにカウントアップ
イネーブルが入力すると、シフトレジスタ２は保持して
いる値を後段に１つシフトすると同時に最上位ビットの
値を最下位ビットにフィードバックするので”０１００
００００”となる。エンコーダ５はこのシフトレジスタ
２の値をコード値として入力し、バイナリ値に変換し
て”００１”を出力する。

【００３０】なお、クロック入力前のシフトレジスタ２
〜４の最上位ビットの値は全て”０”、つまりシフト動
作イネーブル信号は”０”となるので、バッファ１１〜
１３はイネーブルされないためにカウントアップイネー
ブルは次段のシフトカウンタに入力されない。従って、
エンコーダ７、８からは初期状態と同様に”０００”の
バイナリ値が出力される。

【００３１】よって、カウンタ回路全体のカウンタ値は
８進数の”１０”を示し、桁が一つ上がる。

【００３２】同様にカウントアップイネーブルが入力さ
れる間はクロック入力により順次シフト動作が行われ、
１段目のシフトレジスタ１で保持している値が一巡する
と２段目のシフトレジスタ２で保持している値がシフト
アップされるので、クロックが８進数で１００回（１０
進数で６４回）入力すると２段目のシフトレジスタ２で
保持している値が一巡することになり、カウントアップ
イネーブルはバッファ１１を通過して３段目のシフトカ
ウンタに入力されることになる。この様にカウントアッ
プ・桁上がりは順次３段目、４段目へと繰り返され、第
一の実施例の構成では８進数で１００００をカウント可
能となる。

【００３３】ここで、８進数で１００００をカウントす
るための最大遅延時間を生じさせる素子を考えてみる
と、バッファ１０〜１２、及びシフトレジスタ内の８つ
のＦＦのみ（全てのシフトレジスタではなく一つのシフ
トレジスタのみ）となるので、実用上問題となる遅延を
生じることはない。

【００３４】なお、第一の実施例では各段のシフトレジ
スタのビット数は等しくしているが、設計上等の理由に
より桁毎にカウント数を変えたい場合は、適宜シフトレ
ジスタのビット数を変更すれば可能となる。また、第一
の実施例では全ての段をシフトカウンタで構成している
が、設計上等の理由により、適宜段毎にシフトカウンタ
とバイナリカウンタとを混合させることも可能である。

【００３５】これらの場合を第二の実施例として図２に
示す。図において、１、３、４段目はシフトカウンタで
あるが、２段目はバイナリカウンタ２５である。また、
１、４段目は図１と同様に３ビットのバイナリ値を出力
するシフトカウンタであるが、３段目は２ビットのバイ
ナリ値を出力するシフトカウンタであり、２段目は４ビ
ットのバイナリ値を出力するバイナリカウンタである。

【００３６】従って、１、４段目のシフトカウンタは図
１と同様の構成であるが、３段目のシフトカウンタにお
けるシフトレジスタ１５は４ビット構成となっており、
エンコーダ１８は４ビットのデータをコード値として入
力して２ビットのバイナリ値を出力する構成となってい
る。

【００３７】なお、２段目のバイナリカウンタは従来技
術で示したバイナリカウンタを４列構成として４ビット
のバイナリ値を出力できるカウンタとなっており、全て
のＦＦが”１”になると次段のシフトカウンタに桁上が
り信号を出力、つまりバッファ２２をイネーブルする構
成となっている。

【００３８】次に動作を説明すると、基本的には図１の
実施例と同様に、カウントアップイネーブル２０が入力
されると一定の間隔で到来するクロックに同期して、シ
フトレジスタ１４に保持されている値が順次後段にシフ
トされ、エンコーダ１７はシフトレジスタ１４の値をコ
ード値として入力し、これをバイナリ値に変換して”
１、２・・・７”と順次カウント値を出力する。

【００３９】次にシフトレジスタ１４からのシフト動作
イネーブル信号が”１”となり、カウントアップイネー
ブルがバッファ２１を通過して２段目のバイナリカウン
タ２５に入力すると、従来技術で示したように、バッフ
ァと排他的論理和とＦＦとによって順次バイナリ値がカ
ウントアップされていき、バイナリカウンタ２５から
は”１、２・・・Ｆ”と順次カウント値が出力されてい
く。本実施例では４ビットのバイナリカウンタによって
構成しているので、このバイナリ値は１６進数で表され
た値を表す。

【００４０】このとき、バッファ２２，２３はイネーブ
ルされていないので、３、４段目のシフトカウンタには
未だカウントアップイネーブルが入力されておらず、そ
れぞれのカウント値は”０”のままである。従って、バ
イナリカウンタ２５のカウントが一巡するまでに”０〜
Ｆ７”のカウント値が出力される。前述したように２桁
目の”Ｆ”は１６進数、１桁目の”７”は８進数で表さ
れた値である。

【００４１】更にバイナリカウンタ２５のＦＦが全て”
１”になるとバッファ２２にはシフト動作イネーブル信
号として”１”が入力されるので、カウントアップイネ
ーブルがバッファ２２を通過して３段目のシフトカウン
タに入力する。

【００４２】なお、３段目のシフトカウンタは４ビット
のシフトレジスタ１５を用いてカウントし、エンコーダ
１８で２ビットのバイナリ値を出力するので、３桁目は
４進数で”０〜３”のカウント値が出力される。

【００４３】この様にカウンタ全体では、”０〜７３Ｆ
７”のカウント値を出力することができる。なお、４桁
目の”７”は８進数、３桁目の”３”は４進数、２桁目
の”Ｆ”は１６進数、１桁目の”７”は８進数を表され
た値である。

【００４４】

【発明の効果】以上説明したように、本発明では、シフ
トレジスタを複数構成とし、カウント値の各桁毎にシフ
トレジスタを構成することで、従来のシフトカウンタで
問題となっていた、回路規模の増大が解消され、大きな
カウント値を得たい場合であっても小規模な回路構成で
可能となる。

【００４５】また、回路構成が単純で、演算も必要ない
ことから、従来のバイナリカウンタで問題となっていた
遅延時間による高速クロックでの誤動作が防止され、安
定した動作が可能となる。

【００４６】更に、本発明によれば、シフトカウンタと
バイナリカウンタを自由に組み合わせることができるの
で、設計上等の理由から、各桁毎にシフトカウンタ、バ
イナリカウンタの特性に応じた選択が可能となる。

【００４７】また各シフトカウンタ及びバイナリカウン
タは、そのビット数を適宜変更することができるので、
設計上等の理由から、各桁毎にカウントしたい値に応じ
た選択が可能となる。

【図面の簡単な説明】

【図１】本発明にかかる第一の実施例を示した図。

【図２】本発明にかかる第二の実施例を示した図。

【図３】従来のバイナリカウンタを示した図。

【図４】従来のシフトカウンタを示した図。

【符号の説明】

１〜４ シフトレジスタ ５〜８ エンコーダ ９ カウントアップイネーブル １０〜１３ バッファ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数のビットが接続されたシフトレジス
   タによって構成されカウントアップイネーブルが入力さ
   れると設定された値を順次シフトアップするカウンタ回
   路において、 前記シフトレジスタを複数個有し、当該シフトレジスタ
   の最上位ビットの値をシフト動作イネーブル信号とし、
   当該シフト動作イネーブル信号がイネーブルの時のみカ
   ウントアップイネーブルを次段のシフトレジスタに入力
   させることを特徴とするカウンタ回路。
2. 【請求項２】 前記シフトレジスタには、任意のビット
   に他のビットと異なる値を設定することを特徴とする請
   求項１記載のカウンタ回路。
3. 【請求項３】 前記シフトレジスタには、最下位ビット
   のみ１を設定することを特徴とする請求項１記載のカウ
   ンタ回路。
4. 【請求項４】 リセット信号の入力により、前記シフト
   レジスタに値を設定することを特徴とする請求項２又は
   ３に記載のカウンタ回路。
5. 【請求項５】 シフト動作イネーブル信号がイネーブル
   の時にカウントアップイネーブルを通過させるバッファ
   を有することを特徴とする請求項１〜４の何れか１に記
   載のカウンタ回路。
6. 【請求項６】 前記シフトレジスタの出力をバイナリ値
   に変換するエンコーダを有することを特徴とする請求項
   １〜５の何れか１に記載のカウンタ回路。
7. 【請求項７】 前記１又は２以上のシフトレジスタと、
   １又は２以上のバイナリカウンタとを混在させることを
   特徴とする請求項１〜６の何れか１に記載のカウンタ回
   路。
8. 【請求項８】 前記シフトレジスタ及び前記バイナリカ
   ウンタは、各段毎に任意のビット数を設定可能であるこ
   とを特徴とする請求項１〜７の何れか１に記載のカウン
   タ回路。