KR100930141B1

KR100930141B1 - 데이터 전송 시스템, 데이터 송신 장치, 데이터 수신 장치,데이터 전송 방법, 데이터 송신 방법 및 데이터 수신 방법

Info

Publication number: KR100930141B1
Application number: KR1020090007731A
Authority: KR
Inventors: 히데까즈 기꾸찌
Original assignee: 소니 가부시끼 가이샤
Priority date: 2003-11-07
Filing date: 2009-01-30
Publication date: 2009-12-07
Anticipated expiration: 2024-11-05
Also published as: JP2005142872A; US7822143B2; KR101057856B1; KR20090019000A; JP4254492B2; US20050147178A1; KR20050044297A

Abstract

본 발명의 데이터 전송 시스템은 데이터 송신 장치와 데이터 수신 장치로 구성된다. 데이터 송신 장치는 전송할 복수 비트의 병렬 데이터를 직렬 데이터로 변환하고, 직렬 데이터에서의 워드의 구분을 나타내는 워드 클럭을 1 비트의 정보로서 더한 복수 비트의 정보를 1 심볼로 나타내는 다치 논리 신호를 생성한다. 데이터 수신 장치(300)는, 송출된 다치 논리 신호를 수신하여, 그것으로부터 상기 직렬 데이터 및 상기 워드 클럭을 추출하고, 추출한 상기 워드 클럭을 기초로 상기 병렬 데이터를 재생한다. 본 발명의 데이터 전송 시스템에서는, 다비트의 디지털 신호의 전송이 워드 클럭을 포함하는 1개의 신호로 전송 가능하고, 전송에 할당될 물량과 실장 공간을 절약할 수 있다.

데이터 송신 장치, 병렬·직렬 변환 회로, 주파수 체배 회로, 다치 논리 신호 발생 회로, 데이터 수신 장치

Description

데이터 전송 시스템, 데이터 송신 장치, 데이터 수신 장치, 데이터 전송 방법, 데이터 송신 방법 및 데이터 수신 방법{DATA TRANSFER SYSTEM, DATA TRANSMISSION APPARATUS, DATA RECEPTION APPARATUS, DATA TRANSFER METHOD, DATA TRANSMISSION METHOD, AND DATA RECEPTION METHOD}

본 발명은 데이터 전송 시스템, 데이터 송신 장치, 데이터 수신 장치, 데이터 전송 방법, 데이터 송신 방법 및 데이터 수신 방법에 관한 것으로, 특히 다비트의 디지털 데이터를 전송하는 데이터 전송 시스템, 데이터 송신 장치, 데이터 수신 장치, 데이터 전송 방법, 데이터 송신 방법 및 데이터 수신 방법에 관한 것이다.

디지털 데이터의 전송에 있어서, 다비트의 디지털 전송이 요구되는 용도는 산업상 매우 많다. 그러나, 그 전송에 거리적 또는 실장 면적·체적의 제약으로부터 다극의 케이블이나 커넥터를 사용할 수 없는 일이 종종 있어, 여러 가지의 다중화 방법이 이용되고 있다.

이하, 종래의 디지털 데이터 전송의 전형적인 예로서, 컴퓨터의 고정밀 컬러 액정 모니터 등에의 디지털 데이터 전송에 대하여 설명한다.

JEIDA 규격(http://it.jeita.or.jp/document/publica/standard/summary/Dism -v1j.pdf)에 공개되어 있는 자료에는 RGB 신호, 동기 신호로 이루어지는 다비트의 영상 데이터를, 다중화에 의해서 적은 극수의 전송로에서 전송하는 것을 목적으로 한, 이하에 나타내는 방법이 기재되어 있다.

LVDS(Low Voltage Differential Signaling)라는 전송 방식에서는, 데이터 7 비트를 병렬-직렬 변환으로 다중화하여 한쌍의 차동 신호로 하고, 데이터와는 별도로 병렬 데이터의 클럭을 전송하는 한쌍의 차동 신호를 설정하고 있다. 데이터 수신 장치는, 이 클럭 신호를 체배하여 7배의 주파수의 직렬 데이터를 취입하기 위한 클럭을 생성함과 함께, 직렬 데이터를 병렬로 변환하는 타이밍을 이 전송된 클럭으로부터 얻고 있다.

그러나, 이 원리에 기초하면, 아무리 데이터의 다중화를 진행시키더라도, 최종적으로 필요한 전송로로서는, 데이터와 클럭을 전송하는 2개가 필요하다라는 하한이 있었다. 또한, 그 2개의 전송에 전달 시간차 즉, 스큐가 있으면, 데이터 수신 장치의 직렬·병렬 변환의 타이밍이 달라진다는 문제가 있었다.

한편, TMDS(Transition Minimized Differential Signaling) 방식(TMDS는 Silicon Image사의 등록 상표임)은, 병렬 데이터를 부호화하여 보내고 있기 때문에, 직렬·병렬 변환의 타이밍은 그 부호 자신으로부터 추출할 수 있어, 스큐의 문제는 해결하고 있다. 그러나, 그 타이밍을 얻기 위해서, 정기적으로 자유로운 데이터 전송을 정지하여 특수한 신호를 전송해야만 한다는 제약이 있어, 원하는 시간에 자유롭게 데이터를 보낼 수 없다는 문제가 있었다. 또한, 전송에는 최저라도 2개의 전송로가 필요하다는 것에는 LVDS 방식과 변함이 없다.

또한, GVIF(Giga-bit Video InterFace) 방식(GVIF는 SONY 주식회사의 등록 상표임)은, 최소 구성인 경우에는 화상 데이터 모두를 클럭과 함께 1 비트의 신호로 다중화하고 있고, 필요 최소한의 전송로는 한쌍의 차동 신호이다. 이 경우, 독립의 클럭선이 필요없게 되어, 데이터와 클럭의 전송 스큐라는 문제는 존재하지 않게 된다. 이 방식에서의 클럭과 직렬·병렬 변환의 타이밍을 전송 부호 내에 짜넣는 구조가 특허 문헌 1에 개시되어 있다.

특허 문헌 1에 개시되어 있는 종래 기술에서는, 비트 클럭을 전송 데이터의 천이로부터 추출하고, 직렬·병렬 변환의 타이밍은 동기 코드(수직 동기 데이터나 수평 동기 데이터)의 검출에 따르고 있다. 전송 데이터의 천이 시각을 클럭의 정보로서 데이터와 클럭을 추출하는 클럭 데이터 리커버리에서는, 주파수의 오인식이 발생하기 쉬워, 이상한 주파수의 클럭과 의미가 없는 데이터를 추출하는 하모닉록되는 현상이 발생하는 경우가 있다.

이것을 방지하는 기술로서 특허 문헌 2에 기재된 복잡한 보조 수단이 필요하게 되었다.

[특허 문헌 1] 일본특허공개 평9-168147호 공보

[특허 문헌 2] 일본특허공개 평11-98130호 공보

이와 같이, 종래의 다비트의 디지털 전송에서, LVDS 방식에서는 데이터와 클럭의 전송에 적어도 2개의 전송로가 필요하여, 스큐가 발생한다는 문제가 있고, TMDS 방식에서는 직렬·병렬 변환의 타이밍을 얻기 위해서, 정기적으로 자유로운 데이터 전송을 정지하여 특수한 신호를 전송해야만 한다는 제약이 있어, 원하는 시간에 자유롭게 데이터를 보낼 수 없다는 문제가 있었다.

또한, GVIF 방식에서는, 하모닉록이 발생할 가능성이 있다는 문제가 있어, 그것을 방지하는 복잡한 보조 수단이 필요하였다. 또한, 이 방식에서는, 동기 코드는 드물게 보내져 오고 있음으로써, 노이즈 등의 영향으로 직렬-병렬 변환의 타이밍이 달라지면 그 복귀에 시간이 걸린다는 문제가 있었다.

본 발명은 상술한 점을 감안하여 이루어진 것으로, 간단한 구성으로, 데이터와 클럭 정보를 1개의 전송로로 확실하게 전송 가능한 데이터 전송 시스템, 데이터 송신 장치, 데이터 수신 장치, 데이터 전송 방법, 데이터 송신 방법 및 데이터 수신 방법을 제공하는 것을 목적으로 한다.

본 발명에서는 상술한 문제를 해결하기 위해서, 복수 비트의 데이터를 전송로를 경유하여 전송하는 데이터 전송 시스템으로서, 전송할 복수 비트의 병렬 데이터를 직렬 데이터로 변환하고, 상기 직렬 데이터에서의 워드의 구분을 나타내는 워드 클럭을 1 비트의 정보로서 더한 복수 비트의 정보를 1 심볼로 나타내는 다치 논 리 신호를 생성하여 송출하는 데이터 송신 장치와, 송출된 상기 다치 논리 신호를 수신하여, 상기 다치 논리 신호로부터 상기 직렬 데이터 및 상기 워드 클럭을 추출하고, 추출한 상기 워드 클럭을 기초로, 상기 병렬 데이터를 재생하는 데이터 수신 장치를 포함하는 것을 특징으로 하는 데이터 전송 시스템이 제공된다.

이러한 구성에 따르면, 데이터 송신 장치는 전송할 복수 비트의 병렬 데이터를 직렬 데이터로 변환하고, 직렬 데이터에서의 워드의 구분을 나타내는 워드 클럭을 1 비트의 정보로서 더한 복수 비트의 정보를 1 심볼로 나타내는 다치 논리 신호를 생성하여 송출하고, 데이터 수신 장치는 송출된 다치 논리 신호를 수신하여, 직렬 데이터 및 워드 클럭을 추출하고, 추출한 워드 클럭을 기초로, 병렬 데이터를 재생한다.

또한, 복수 비트의 데이터를 전송로를 경유하여 송신하는 데이터 송신 장치로서, 전송할 복수 비트의 병렬 데이터를 직렬 데이터로 변환하는 병렬·직렬 변환 회로와, 상기 병렬·직렬 변환 회로의 동작에 필요한 비트 클럭을 상기 병렬 데이터와 동기하고 있던 데이터 클럭을 체배하여 생성함과 함께, 상기 데이터 클럭을 기초로 상기 직렬 데이터에서의 워드의 구분을 나타내는 워드 클럭을 생성하는 주파수 체배 회로와, 상기 직렬 데이터와, 상기 워드 클럭을 더한 복수 비트의 정보를 1 심볼로 나타내는 다치 논리 신호를 생성하는 다치 논리 신호 발생 회로를 포함하는 것을 특징으로 하는 데이터 송신 장치가 제공된다.

이러한 구성에 따르면, 병렬·직렬 변환 회로는 전송할 복수 비트의 병렬 데이터를 직렬 데이터로 변환하고, 주파수 체배 회로는 병렬·직렬 변환 회로의 동작 에 필요한 비트 클럭을 병렬 데이터와 동기하고 있던 데이터 클럭을 체배하여 생성함과 함께, 데이터 클럭을 기초로 직렬 데이터에서의 워드의 구분을 나타내는 워드 클럭을 생성하고, 다치 논리 신호 발생 회로는 직렬 데이터와, 워드 클럭을 더한 복수 비트의 정보를 1 심볼로 나타내는 다치 논리 신호를 생성한다.

또한, 복수 비트의 데이터를 전송로를 경유하여 수신하는 데이터 수신 장치로서, 직렬 데이터에 상기 직렬 데이터에서의 워드의 구분을 나타내는 워드 클럭을 더한 복수 비트의 정보를 1 심볼로 나타낸 수신된 다치 논리 신호로부터, 기준 전압값과 비교하여 상기 직렬 데이터 및 상기 워드 클럭을 추출하는 비교기부와, 추출한 상기 워드 클럭을 체배하여 비트 클럭을 생성함과 함께, 상기 워드 클럭을 기초로 병렬 데이터와 동기하는 데이터 클럭을 생성하는 주파수 체배 회로와, 상기 비트 클럭과 상기 데이터 클럭에 따라서, 추출한 상기 직렬 데이터를 병렬 데이터로 변환하는 직렬·병렬 변환 회로를 포함하는 것을 특징으로 하는 데이터 수신 장치가 제공된다.

이러한 구성에 따르면, 비교기부는 직렬 데이터에 직렬 데이터에서의 워드의 구분을 나타내는 워드 클럭을 더한 복수 비트의 정보를 1 심볼로 나타낸 수신된 다치 논리 신호로부터, 기준 전압값과 비교하여 직렬 데이터 및 워드 클럭을 추출하고, 주파수 체배 회로는 추출한 워드 클럭을 체배하여 비트 클럭을 생성함과 함께, 워드 클럭을 기초로 병렬 데이터와 동기하는 데이터 클럭을 생성하고, 직렬·병렬 변환 회로는 비트 클럭과 상기 데이터 클럭에 따라서, 추출한 직렬 데이터를 병렬 데이터로 변환한다.

본 발명의 데이터 전송 시스템에서는, 다비트의 디지털 신호의 전송이, 워드 클럭을 포함해서 1개의 신호로 전송 가능하고, 전송에 할당할 물량과 실장 공간을 절약할 수 있다. 또한, 복수의 전송로가 필요없기 때문에 전송로 사이의 전달 시간 차 즉, 스큐라는 문제가 원리적으로 존재하지 않아, 스큐의 보상을 위한 장치는 불필요하게 된다.

또한, 클럭 정보로서의 워드 클럭을 데이터와 함께, 1개의 신호에 콘볼루션할 때에, 다치 논리 신호를 이용하고 있기 때문에, 수신 장치에서의 클럭의 추출과 재생이 비교기와 주파수 체배 회로로 구성할 수 있다. 이것은 일반적인 클럭 중첩 방식인 전송 신호의 천이 시각에 클럭 위상을 전달시키는 방식에서 필요한 클럭 리커버리 PLL에 비해 안정적으로 동작하여, 클럭과 다른 주파수를 추출하게 되는 하모닉록되는 현상은 발생하지 않는다.

제1 실시 형태

이하, 본 발명의 제1 실시 형태를 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 제1 실시 형태의 데이터 전송 시스템의 구성도이다. 제1 실시 형태의 데이터 전송 시스템은, 전송할 복수 비트의 송신 병렬 데이터를 송신 직렬 데이터로 변환하고, 송신 직렬 데이터에서의 워드의 구분을 나타내는 송신 워드 클럭을 1 비트의 정보로서 더한 복수 비트의 정보를 1 심볼로 나타내는 다치 논리 신호를 생성하여 전송로(200)에 송출하는 데이터 송신 장치(100)와, 전송 로(200)를 경유하여 다치 논리 신호를 수신하여, 송신 직렬 데이터와 동일한 수신 직렬 데이터 및 송신 워드 클럭과 동일한 수신 워드 클럭을 추출하고, 추출한 워드 클럭을 기초로, 송신 병렬 데이터와 동일한 수신 병렬 데이터를 재생하는 데이터 수신 장치(300)로 이루어진다.

데이터 송신 장치(100)는, 송신할 복수 비트(K×N 비트)의 송신 병렬 데이터를 N 비트의 송신 직렬 데이터로 변환하는 병렬·직렬 변환 회로(110)와, 병렬·직렬 변환 회로(110)의 동작에 필요한 송신 비트 클럭을 송신 병렬 데이터가 동기하고 있던 송신 데이터 클럭을 체배(주파수를 K배)하여 생성함과 함께, 송신 데이터 클럭을 기초로 송신 직렬 데이터에서의 워드의 구분을 나타내는 송신 워드 클럭을 생성하는 주파수 체배 회로(130)를 갖는다. 또한, N 비트의 송신 직렬 데이터와, 1 비트 신호인 송신 워드 클럭을 정합한 N+1 비트의 정보를 1 심볼로 나타내는 다치 논리 신호를 생성하는 다치 논리 신호 발생 회로(140)를 갖는다.

여기서, 1 심볼이란 1개의 값을 유지하는 시간을 의미한다. 예를 들면, N=2 비트의 송신 직렬 데이터로 변환하는 경우, 1 심볼로, N+1=3 비트의 정보 즉, 2(N+1)=8치의 정보가 유지된다.

데이터 수신 장치(300)는, 전송로(200)를 경유하여 데이터 송신 장치(100)로부터 보내지는 다치 논리 신호로부터, 기준 전압값과 비교하여 송신 직렬 데이터와 송신 워드 클럭과 같은 수신 직렬 데이터와 수신 워드 클럭을 추출하는 비교기부(310)와, 수신 워드 클럭의 주파수를 K배하여, 각 심볼에서의 데이터를 식별하기 위한 트리거로 되는 수신 비트 클럭을 생성하는 주파수 체배 회로(330)와, 수신 비 트 클럭과 수신 데이터 클럭에 따라서, 수신 직렬 데이터를 수신 병렬 데이터로 변환하는 직렬·병렬 변환 회로(340)를 갖는다.

이하, 간단히 도 1의 데이터 전송 시스템의 동작을 설명한다.

데이터 송신 장치(100)에서, K×N 비트의 송신 병렬 데이터가 병렬·직렬 변환 회로(110)에 입력되면, 주파수 체배 회로(130)는 송신 병렬 데이터와 동기하고 있던 송신 데이터 클럭의 주파수를 K배한 송신 비트 클럭을 생성하고, 또한 병렬·직렬 변환 회로(110)의 출력의 타이밍을 결정하는 로드 신호를 생성한다. 또한, 송신 데이터 클럭과 등가인 송신 워드 클럭을 생성한다.

병렬·직렬 변환 회로(110)는 송신 비트 클럭과 로드 신호에 따라서, K×N 비트의 송신 병렬 데이터를 N 비트의 송신 직렬 데이터로 변환하여 다치 논리 신호 발생 회로(140)에 송출한다.

다치 논리 신호 발생 회로(140)는 입력되는 N 비트의 송신 직렬 데이터와, 1 비트의 송신 워드 클럭을 정합한 전 N+1 비트의 데이터를, 1 심볼에 2(N+1)개의 레벨을 갖는 다치 논리 신호로 변환하여 전송로(200)에 송출한다.

데이터 수신 장치(300)에서, 데이터 송신 장치(100)로부터 전송로(200)를 경유하여 다치 논리 신호를 수신하면, 비교기부(310)는 다치 논리 신호의 레벨을 기준 전압값과 비교하는 것에 의해 양자화하여, 송신 직렬 데이터와 송신 비트 클럭과 같은 수신 직렬 데이터와 수신 워드 클럭을 추출한다.

주파수 체배 회로(330)는 수신 워드 클럭의 주파수를 K배한 수신 비트 클럭과, 수신 병렬 데이터와 동기하는 수신 워드 클럭과 등가인 수신 데이터 클럭을 생 성한다.

직렬·병렬 변환 회로(340)는 수신 비트 클럭과 수신 데이터 클럭에 따라서, N 비트의 수신 직렬 데이터를 K×N 비트의 수신 병렬 데이터를 생성하여 출력한다.

다음에, K=4, N=2로 한 경우 즉, K×N=8 비트의 데이터를 전송하는 경우에 대해, 제1 실시 형태의 상세를 설명한다.

도 2는 데이터 송신 장치의 병렬·직렬 변환 회로의 회로도이다.

여기서 나타내는 병렬·직렬 변환 회로는 8 비트의 송신 병렬 데이터를 2 비트의 송신 직렬 데이터로 변환하는 회로이다.

병렬·직렬 변환 회로는 송신 병렬 데이터 중 데이터 D0∼D3를 송신 직렬 데이터 S0로 변환하는 회로와, 데이터 D4∼D7을 송신 직렬 데이터 S1으로 변환하는 회로로 이루어진다.

데이터 D0∼D3를 송신 직렬 데이터 S0으로 변환하는 회로는 D 플립플롭(이하, FF로 표기함)(111, 112, 113, 114)과, 셀렉터(119, 120, 121)로 이루어진다.

여기서, 데이터 D0는 FF(111)의 입력 단자, 데이터 D1은 셀렉터(119)의 한쪽의 입력 단자, 데이터 D2는 셀렉터(120)의 한쪽의 입력 단자, 데이터 D3는 셀렉터(121)의 한쪽의 입력 단자에 각각 입력된다.

FF(111)의 출력 단자는, 셀렉터(119)의 다른쪽의 입력 단자와 접속된다. 셀렉터(119)의 출력 단자는 FF(112)의 입력 단자와 접속된다. 또한, FF(112)의 출력 단자는 셀렉터(120)의 다른쪽의 입력 단자와 접속된다. 셀렉터(120)의 출력 단자는 FF(113)의 입력 단자와 접속된다. FF(113)의 출력 단자는 셀렉터(121)의 다른 쪽의 입력 단자와 접속된다. 셀렉터(121)의 출력 단자는 FF(114)의 입력 단자와 접속된다. FF(114)로부터는 1 비트의 송신 직렬 데이터 S0이 출력된다.

데이터 D0∼D3는 FF(111∼114)의 클럭 단자에 입력되는 송신 비트 클럭의, 셀렉터(119∼121)에 입력되는 로드 신호가 H(High) 레벨로 되어 있는 기간 중의 상승에 따라서 FF(111∼114)에 취입된다. 셀렉터(119∼121)에 입력되는 로드 신호가 L(Low) 레벨이 되었을 때는, 송신 비트 클럭의 상승에 따라서 전단의 FF의 출력이 후단에 순서대로 취입되고, FF(114)로부터 1 비트의 송신 직렬 데이터 S0로서 출력된다.

데이터 D4∼D7을 송신 직렬 데이터 S1으로 변환하는 회로는, FF(115, 116, 117, 118)와, 셀렉터(122, 123, 124)로 이루어진다. 회로 구성은, 상술한 송신 직렬 데이터 S0를 출력하는 회로와 마찬가지의 구성이고, 로드 신호가 예를 들면 L 레벨이 되면, 송신 비트 클럭에 따라서 전단의 FF의 출력이 후단에 순서대로에 취입되고, FF(118)로부터 송신 직렬 데이터 S1이 출력된다.

도 3은 데이터 송신 장치의 주파수 체배 회로의 회로도이다.

주파수 체배 회로는 위상 비교기인 PFD(Phase Frequency Detector)(131), LPF(Low Pass Filter 또는 LooP Filter)(132), VCO(Voltage Controlled Oscillator)(133)와, FF(134, 135), AND 회로(136)를 갖는다.

PFD(131)에는, FF(135)의 출력이 되는 송신 워드 클럭과, 송신 데이터 클럭이 입력되어, 각각의 신호의 위상이 비교되고, 그 출력은 LPF(132)를 통하여 VCO(133)에 입력된다. VCO(133)는, 송신 데이터 클럭의 4배의 주파수가 되는 송신 비트 클럭을 생성하여, 주파수 체배 회로로부터 출력된다. 또한, 생성된 송신 비트 클럭은 FF(134, 135)의 클럭 신호로서 입력된다. FF(134, 135)를 직렬로 접속한 회로는 1/4배의 분주 회로로서 기능하고, 분주 회로의 출력 즉, FF(135)의 출력인 송신 워드 클럭은 전단의 FF(134) 및 PFD(131)의 한쪽의 입력 단자에 입력된다. 이러한 위상 동기 루프(PLL : Phase Locked Loop)를 구성함으로써, 입력의 송신 데이터 클럭과 주파수나 위상의 어긋남이 없는 송신 워드 클럭이 생성되어, 주파수 체배 회로로부터 출력된다.

또한, FF 회로(134)의 출력 신호와, FF 회로(135)의 출력 신호를 반전시킨 신호가 AND 회로(136)에 입력되고, AND 회로(136)의 출력은 로드 신호로서 주파수 체배 회로로부터 출력된다.

도 4는 데이터 송신 장치의 다치 논리 신호 발생 회로의 회로도이다. 여기에 나타내는 다치 논리 신호 발생 회로는 2 비트의 송신 직렬 데이터와, 1 비트의 송신 워드 클럭을 입력하여 8치 신호를 발생하는 회로이다.

송신 직렬 데이터 S0, S1은 각각 인버터(141, 142)에 입력되고, 송신 워드 클럭은 인버터(143)에 입력된다. 인버터(141)의 출력 단자는 p채널 M0SFET(Metal-0xide-Semiconductor Field Effect Transistor)(이하, pMOS라고 칭함)(144)의 게이트에 접속되고, 인버터(142)의 출력 단자는 pMOS(145)의 게이트에 접속되고, 인버터(143)의 출력 단자는 pMOS(146)의 게이트에 접속된다. pMOS(144)의 소스 단자는 전류원(147)에 접속되어, 전류 Io가 흐른다. 또한, pMOS(145)의 소스 단자는 전류원(148)에 접속되어, 전류 2Io가 흐르고, pMOS(146)의 소스 단자는 전류원(149)에 접속되어, 전류 4Io가 흐른다. pMOS(145, 146, 147)의 드레인 단자는 상호 접속되어 있고, 이들 드레인 단자의 출력의 합계의 전류값이 8치 신호로서 다치 논리 신호 발생 회로로부터 출력된다. 여기서 나타낸 예에서는, 8치의 전류는 송신 워드 클럭을 MSB(Most Significant Bit)로 하는 3 비트의 2진수에 비례하고 있고, 3 비트의 내용과 전송 데이터는 이하의 도면과 같은 대응을 갖는다.

도 5는 다치 논리와 전송 데이터의 대응을 나타내는 도면이다. 여기서는, 도 4에 도시한 데이터 송신 장치의 다치 논리 신호 발생 회로의 입력 신호와, 출력 신호의 대응에 대하여 설명한다. 수신측에 대해서는 후술한다.

이 도면과 같이, 다치 논리 신호 발생 회로에 입력되는 송신 워드 클럭 및 송신 직렬 데이터 S1, S0의 값에 의해서, 데이터 송신 장치로부터 출력되는 출력 전류는 8치의 값을 갖는다. 송신 워드 클럭, 송신 직렬 데이터 S1, S0이 모두 "1"인 경우, 도 4의 pMOS(144, 145, 146)가 온하여, Io+2Io+4Io=7Io의 출력 전류가 흘러, 그것이 최대가 된다. 한편 송신 워드 클럭, 송신 직렬 데이터 S1, S0가 모두 "0"인 경우, pMOS(144, 145, 146)가 모두 오프하여, 출력 전류는 최저인 0이 된다.

이러한 신호가, 데이터 송신 장치로부터 전송로를 경유하여 데이터 수신 장치에 송출된다.

도 6은 데이터 수신 장치의 비교기부의 회로도이다.

여기서 나타내는 비교기부는 데이터 송신 장치로부터 보내져 온 8치 신호를 검출하는 기능을 갖는 것이다.

비교기부는 입력된 8치의 전류 신호를 8치의 전압으로 변환하는 종단 저항 Rt와, 복수의 기준 전압과 수신 전압을 비교함으로써 8치 신호를 검출하는 비교기(311, 312, …, 317)를 갖는다.

기준 전압 6.5IoRt와 수신 전압을 비교하는 비교기(311)의 출력은 인버터(318)를 통하여 NAND 회로(322)의 한쪽의 입력 단자에 입력된다. 기준 전압 5.5IoRt와 수신 전압을 비교하는 비교기(312)의 출력은 셀렉터(326)의 한쪽의 입력 단자 및 인버터(319)를 통하여 NAND 회로(323)의 한쪽의 입력 단자에 입력된다. 기준 전압 4.5IoRt와 수신 전압을 비교하는 비교기(313)의 출력은 NAND 회로(323)의 다른 쪽의 입력 단자에 입력된다.

NAND 회로(323)의 출력은 NAND 회로(322)의 다른 쪽의 입력 단자에 입력되고, NAND 회로(322)의 출력은 셀렉터(327)의 한쪽의 단자에 입력된다.

기준 전압 2.5IoRt와 수신 전압을 비교하는 비교기(314)의 출력은 인버터(320)를 통하여 NAND 회로(324)의 한쪽의 입력 단자에 입력된다. 기준 전압 1.5IoRt와 수신 전압을 비교하는 비교기(315)의 출력은 셀렉터(326)의 다른쪽의 입력 단자 및 인버터(321)를 통하여 NAND 회로(325)의 한쪽의 입력 단자에 입력된다.

기준 전압 0.5IoRt와 수신 전압을 비교하는 비교기(316)의 출력은, NAND 회로(325)의 다른쪽의 입력 단자에 입력된다. NAND 회로(325)의 출력은 NAND 회로(324)의 다른 쪽의 입력 단자에 입력되고, NAND 회로(324)의 출력은 셀렉터(327)의 다른쪽의 입력 단자에 입력된다.

또한, 송신 워드 클럭이 전송 레벨을 정할 때에 MSB로 되어 있는 것부터, 기준 전압 3.5IoRt와 수신 전압을 비교하는 1개의 비교기(317)에 의해 수신 워드 클 럭이 추출된다. 또한, 비교기(317)의 출력은 셀렉터(326, 327)에 입력됨과 함께 비교기부의 외부로 추출된다.

셀렉터(326)로부터는 수신 직렬 데이터 S1이, 셀렉터(327)로부터는 수신 직렬 데이터 S0이 출력된다.

이와 같이, 2 비트의 수신 직렬 데이터 S0, S1은 수신 전압을 6개의 비교기(311∼316)에서 양자화한 정보를 논리 연산하여 얻어진다.

이러한 회로 구성에 의해, 상술한 도 5와 같이, 수신 전압을 기준 전압과 비교함으로써, 수신 워드 클럭이 "1"인 경우의 수신 직렬 데이터 S1, S0, "00, 01, 10, 11", 수신 워드 클럭이 "0"인 경우의 수신 직렬 데이터 S1, S0, "00, 01, 10, 11"의 합계 8치의 수신 직렬 데이터 S1, S0가 얻어진다.

도 7은 데이터 수신 장치의 주파수 체배 회로의 회로도이다.

데이터 수신 장치의 주파수 체배 회로도, 도 3에 도시한 데이터 송신 장치의 것과 같이, PFD(331), LPF(332), VCO(333)와, FF(334, 335)를 갖는다. 또한, 인버터(336, 337)를 갖는다.

PFD(331)에는, FF(335)의 출력과 수신 워드 클럭이 입력되어, 각각의 신호의 위상이 비교되고, 그 출력은 LPF(332)를 통하여 VCO(333)에 입력된다. VCO(333)는 수신 워드 클럭의 4배의 주파수로 되는 수신 비트 클럭을 재생하여, 각 심볼에서의 데이터를 식별하기 위한 트리거로서 주파수 체배 회로로부터 출력한다. 또한, 재생된 수신 비트 클럭은 FF(334, 335)의 클럭 신호로서 입력된다. FF(334, 335)를 직렬로 접속한 회로는 1/4배의 분주 회로로서 기능하고, 분주 회로의 출력 즉, FF(335)의 출력은 전단의 FF(334) 및 PFD(331)의 한쪽의 입력 단자에 입력된다. 이러한 PLL을 구성함으로써, 입력의 수신 워드 클럭과 주파수나 위상의 어긋남이 없는 송신 워드 클럭이 생성되어, 주파수 체배 회로로부터 출력된다.

또한, 분주 회로의 출력은 인버터(336, 337)를 통하여 수신 데이터 클럭으로서 주파수 체배 회로로부터 출력된다.

도 8은 데이터 수신 장치의 직렬·병렬 변환 회로의 회로도이다.

여기서 나타내는 직렬·병렬 변환 회로는 2 비트의 수신 직렬 데이터로부터 송신 병렬 데이터와 동일한 8 비트의 수신 병렬 데이터를 재생하는 회로이다. 직렬·병렬 변환 회로는 수신 직렬 데이터 S0을 수신 병렬 데이터 중 데이터 D0∼D3로 변환하는 회로와, 수신 직렬 데이터 S1을 데이터 D4∼D7으로 변환하는 회로로 이루어진다.

수신 직렬 데이터 S0를 데이터 D0∼D3로 변환하는 회로는 시프트 레지스터를 구성하는 FF(341, 342, 343, 344)와, 병렬 레지스터를 구성하는 FF(345, 346, 347, 348)를 갖는다.

시프트 레지스터를 구성하는 FF(341∼344)는 직렬로 접속되고, 초단의 FF(341)에는 수신 직렬 데이터 S0이 입력된다. 또한, FF(341∼344)의 클럭 단자에는 수신 비트 클럭이 시프트 트리거로서 공급된다.

병렬 레지스터를 구성하는 FF(345∼348)의 입력 단자에는, 각각 FF(341∼344)의 출력이 입력되고, 클럭 단자에는 수신 데이터 클럭이 입력되어 트리거가 걸려 있다. 이 트리거에 의해 시프트 레지스터를 흘러 가는 수신 직렬 데이터를 정 확한 타이밍 샘플링함으로써, 송신 병렬 데이터와 동일한 수신 병렬 데이터를 재생할 수 있다. 왜냐하면, 워드 클럭은 데이터 송신 장치에서 병렬·직렬 변환의 타이밍을 정하고 있기 때문에, 연속하여 송신되는 8치 심볼 중에서 워드 클럭을 의미하는 MSB가 L 레벨로부터 H 레벨로 상승하고 있는 것이 직렬·병렬 변환 회로에서 워드의 선두가 되도록 규칙으로 할 수 있기 때문이다.

이러한 구성에 의해, 수신 비트 클럭에 따라서, 수신 직렬 데이터 S0을 취입하고, 수신 데이터 클럭에 따라서 데이터 D0∼D3를 병렬로 출력한다.

수신 직렬 데이터 S1을 데이터 D4∼D7으로 변환하는 회로도 마찬가지로, 시프트 레지스터를 구성하는 FF(349, 350, 351, 352)와, 병렬 레지스터를 구성하는 FF(353, 354, 355, 356)를 갖는다. 이 회로는, 수신 직렬 데이터 S0를 데이터 D0∼D3로 변환하는 회로와 마찬가지의 회로 구성이고, 수신 비트 클럭에 따라서 수신 직렬 데이터 S1을 취입하고, 수신 데이터 클럭에 따라서 데이터 D4∼D7을 병렬로 출력한다.

다음에, K×N=8 비트의 신호를 송수신하는 경우에 대해, 제1 실시 형태의 데이터 송수신 시스템에서의 신호의 흐름을 타이밍차트를 이용하여 정리한다.

도 9는 제1 실시 형태의 데이터 송수신 시스템의 처리를 나타내는 타이밍차트이다.

데이터 송신 장치측의 병렬·직렬 변환 회로에 송신 병렬 데이터 D7-0, 주파수 체배 회로에 송신 데이터 클럭이 입력되면, 주파수 체배 회로는 송신 데이터 클럭의 주파수를 4배한 송신 비트 클럭, 로드 신호, 송신 워드 클럭을 생성한다. 송 신 데이터 클럭에 동기하여 송신 워드 클럭이 L 레벨의 정보가 되면(T1), 송신 비트 클럭의 상승에 동기하여 로드 신호가 H 레벨로 된다(T2).

한편, 병렬·직렬 변환 회로에서는, 송신 비트 클럭에 동기하여, FF(111∼114)에 송신 병렬 데이터 중 데이터 D0∼D3, FF(115∼118)에 송신 병렬 데이터 중 데이터 D4∼D7가 취입된다. 로드 신호가 H 레벨이 되면, 송신 비트 클럭의 상승에 동기하여, 송신 직렬 데이터 S0으로서, 송신 병렬 데이터를 데이터 D3, D2, D1, D0의 순, 송신 직렬 데이터 S1로서, 송신 병렬 데이터를 데이터 D7, D6, D5, D4의 순으로 출력한다(T3).

다치 논리 신호 발생 회로는, 송신 직렬 데이터 S0, S1 및 송신 워드 클럭을 입력하면, 1 심볼에 3 비트의 데이터 즉, 8치의 신호를 생성하여 다치 전류 신호로서 전송로에 송출한다.

데이터 송수신 장치는 전송로를 경유하여 다치 전류 신호를 수신하면, 비교기부의 종단 저항 Rt에서, 다치 전류 신호를 다치(8치) 전압 신호로 변환한다. 또한, 비교기(311∼317)에서 8치의 신호 및 수신 워드 클럭을 추출하여, 수신 직렬 데이터 S0, S1 및 수신 워드 클럭을 출력한다.

데이터 수신 장치의 주파수 체배 회로는, 수신 워드 클럭을 입력하면, 수신 워드 클럭의 주파수를 4배한 수신 비트 클럭과, 수신 워드 클럭과 동기한 수신 데이터 클럭을 재생하여 출력한다.

직렬·병렬 변환 회로는 수신 비트 클럭에 따라서 수신 직렬 데이터를 FF(341∼344, 349∼352)에서 취입하여, 수신 데이터 클럭의 상승에 따라서 FF(345 ∼348, 353∼356)로부터 수신 병렬 데이터 D7-0를 출력한다(T4).

이와 같이, 다비트의 디지털 신호의 전송이, 클럭 정보(송신 데이터 클럭, 송신 워드 클럭, 수신 워드 클럭, 수신 데이터 클럭)를 포함해서 1개의 신호의 전송로에서 전송 가능하여, 전송로에 할당할 물량과 실장 공간을 절약할 수 있다. 또한, 복수의 전송로가 필요없기 때문에, 전송로 사이의 전달 시간차 즉, 스큐라는 문제가 원리적으로 존재하지 않아, 스큐의 보상을 위한 장치는 불필요하게 된다.

또한, 클럭 정보로서의 워드 클럭을 데이터와 함께, 1개의 전송로에 콘볼루션할 때에, 다치 논리 신호를 이용하고 있기 때문에, 수신 장치에서의 클럭의 추출과 재생을 비교기와 주파수 체배 회로로 구성할 수 있다. 이것은 일반적인 클럭 중첩 방식인 전송 신호의 천이 시각에 클럭 위상을 전달시키는 방식에서 필요한 클럭 리커버리 PLL에 비해서 안정적으로 동작하여, 클럭과 다른 주파수를 추출하게 되는 하모닉록되는 현상이 발생하지 않는다.

또한, 다치 논리 신호를 이용하여 데이터와 중첩된 클럭 정보는, 데이터가 직렬 변환되었을 때의 워드 선두의 위치를 나타내는 워드 클럭이기 때문에, 데이터의 전송을 일시적으로 중단하여 워드 선두를 나타내기 위한 특수한 신호를 전송한다는 복잡한 처리가 필요없다. 이것은 송수신 장치의 구성을 간략화함과 함께, 노이즈 등으로 수신 장치의 직렬·병렬 변환 회로의 동작이 흐트러져 버린 경우에 다음의 특수 신호의 전송을 대기하지 않고 항상 전송되고 있는 워드 클럭에 의해서 빠르게 정상 동작으로 복귀할 수 있다는 이점을 갖는다.

또한, 상기에서는 데이터 수신 장치에서, 비교기부는 다치 논리 신호로부터 수신 비트 클럭 및 수신 워드 클럭을 추출하는 복수의 비교기로 구성되어 있는 경우에 대해 설명했지만, AD 컨버터를 이용하여도 된다.

제2 실시 형태

다음에, 본 발명의 제2 실시 형태의 데이터 전송 시스템을 설명한다.

고속 유선 통신에서는 전송 신호에 이용할 수 있는 전압 진폭은, EMI(Electro Magnet Interference) 특성이나 소비 전력의 점에서 최대로도 수백 ㎷이고, 진폭을 미세하게 분할하여 이용하는 다치 신호인 경우, 노이즈 마진이 작아진다는 문제가 있다. 그 작은 노이즈 마진으로 에러가 없는 전송이 성립하기 위해서는 외래의 노이즈에 대하여 내성이 강한 것, 전송로의 특성 임피던스와 종단 저항이 정밀도 좋게 일치하여 반사가 발생하지 않는 것, 수신 데이터의 식별이 노이즈 마진이 가장 크게 떨어지는 최적의 타이밍에서 행해지는 것이 중요하다.

제2 실시 형태의 데이터 전송 시스템은, 상기한 점을 고려한 것이다.

도 10은 본 발명의 제2 실시 형태의 데이터 전송 시스템의 구성도이다.

제2 실시 형태의 데이터 전송 시스템은, 제1 실시 형태의 데이터 전송 시스템과 같이, 전송할 복수 비트의 송신 병렬 데이터를 송신 직렬 데이터로 변환하여, 송신 직렬 데이터에서의 워드의 구분을 나타내는 송신 워드 클럭을 1 비트의 정보로서 더한 복수 비트의 정보를 1 심볼로 나타내는 다치 논리 신호를 생성하여 전송로(500)에 송출하는 데이터 송신 장치(400)와, 전송로(500)를 경유하여 다치 논리 신호를 수신하여, 송신 직렬 데이터와 동일한 수신 직렬 데이터 및 송신 워드 클럭과 동일한 수신 워드 클럭을 추출하고, 추출한 워드 클럭을 기초로 송신 병렬 데이 터와 동일한 수신 병렬 데이터를 재생하는 데이터 수신 장치(600)로 이루어진다.

단, 전송로(500)는 제1 실시 형태에서의 전송로(200)와 달리, 다치 차동 신호를 송출하는 차동 전송로를 이용하고 있다. 이에 의해, 전송로(500)에 인가되는 외래 노이즈에의 내성을 강화할 수 있다.

또한, 여기서 나타내고 있는 제2 실시 형태의 데이터 전송 시스템에서는, 데이터 송신 장치(400)는 병렬·직렬 변환 회로(410), 주파수 체배(10 체배) 회로(420), 다치(4치) 논리 신호 발생 회로(430)를 갖고, K×N=10비트의 송신 병렬 데이터를 N=1비트의 송신 직렬 데이터로 변환한 후, 다치(2N+1=4치)화하여 전송하는 경우에 대해 나타내고 있다.

10 비트의 송신 병렬 데이터를 1 비트의 송신 직렬 데이터로 변환하는 병렬 직렬 변환 회로(410)의 회로 구성은, 도시를 생략하지만 8 비트의 송신 병렬 데이터를 2 비트의 송신 직렬 데이터로 변환하는 상술한 도 2의 회로에서, 송신 직렬 데이터 S0 또는 S1으 출력하는 FF를 각각 셀렉터를 통하여 10단 직렬로 접속한 회로 구성으로 실현할 수 있다.

또한, 주파수 10 체배 회로(420)에 대해서도 도시를 생략하지만, 상술한 도 3의 주파수 체배(4 체배) 회로에서, FF를 5개 설치하고 1/10 분주 회로를 구성함으로써 실현할 수 있다.

이하, 4치 차동 신호를 생성하는 4치 논리 신호 발생 회로(430)를 설명한다.

도 11은 4치 논리 신호 발생 회로의 회로도이다.

4치 논리 신호 발생 회로(430)에서, 송신 직렬 데이터는 인버터(431, 432)를 통하여 n 채널 MOSFET(이하, nMOS라 칭함)(433)의 게이트에 입력되고, 인버터(434)를 통하여 nMOS(435)의 게이트에 입력된다. nMOS(433, 435)의 소스 단자는 전류원(436)에 접속되어, 전류 2Io가 흐른다.

또한, 송신 직렬 데이터는 EX-NOR 회로(437)의 한쪽의 입력 단자에 입력되고, 다른쪽의 입력 단자에는 송신 워드 클럭이 입력된다. EX-NOR 회로의 출력은 인버터(438, 439)를 통하여 nMOS(440)의 게이트에 입력되고, 인버터(441)를 통하여 nMOS(442)의 게이트에 입력된다. nMOS(440, 442)의 소스 단자는 전류원(443)에 접속되어, 전류 Io가 흐른다. 또한, nMOS(440)의 드레인 단자는 nMOS(433)의 드레인 단자 및 4치 차동 신호의 NEG 신호를 송출하는 NEG 단자(도시하지 않음)와 접속된다. nMOS(442)의 드레인 단자는 nMOS(435)의 드레인 단자 및 4치 차동 신호의 POS 신호를 송출하는 POS 단자(도시하지 않음)와 접속된다.

이러한 회로 구성에 의해서, 1 심볼에 송신 직렬 데이터와 송신 워드 클럭의 2 비트(즉, 4치)의 정보를, 이하의 도면에 도시한 바와 같은 관계로 대응을 갖는 다치 논리 신호가 생성된다.

도 12는 4치 논리와 전송 데이터의 대응을 나타내는 도면이다.

이 도면과 같이, 4치 논리 신호 발생 회로(430)에 입력되는 송신 직렬 데이터 및 송신 워드 클럭의 값에 의해서, POS 단자 전류, NEG 단자 전류는 각각 4개의 값을 갖는다． 예를 들면, 송신 직렬 데이터, 송신 워드 클럭이 함께 "1"인 경우에는, POS 단자 전류는 0, NEG 단자 전류는 3Io로 되고, 송신 직렬 데이터가 "1", 송신 워드 클럭이 "0"인 경우에는, POS 단자 전류는 Io, NEG 단자 전류는 2Io로 된 다. 또한, 송신 직렬 데이터, 송신 워드 클럭이 함께 "0"인 경우에는, POS 단자 전류는 2Io, NEG 단자 전류는 Io로 되고, 송신 직렬 데이터가 "0", 송신 워드 클럭이 "1"인 경우에는, POS 단자 전류는 3Io, NEG 단자 전류는 0으로 된다.

도 13은 4치 논리 신호 발생 회로에서 발생되는 4치 차동 신호를 나타내는 도면이다.

이 도면에서는, 4치 차동 신호를 POS 신호 - NEG 신호(전류값)로 나타내고 있다. 여기서, 송신 워드 클럭이 H 레벨일 때는 POS 신호 - NEG 신호는 대 진폭으로 되고, 송신 워드 클럭이 L 레벨일 때에는 소 진폭으로 된다. 이에 의해, POS-NEG가 3Io일 때는, 송신 직렬 데이터가 "0", 송신 워드 클럭이 "1"이고, POS-NEG가 Io일 때는, 송신 직렬 데이터와 송신 워드 클럭이 모두 "0"이고, POS-NEG가 -Io일 때는, 송신 직렬 데이터가 "1", 송신 워드 클럭이 "0"이고, POS-NEG가 -3Io일 때는, 송신 직렬 데이터와 송신 워드 클럭이 모두 "1"인 것이 나타내고, 1 심볼로 2 비트, 4치의 정보를 보유하고 있는 것으로 된다.

이러한 다치 논리 신호가 데이터 송신 장치(400)로부터 차동의 전송로(500)를 경유하여, 데이터 수신 장치(600)에 입력된다. 단, 이 때 실제의 전류는 데이터 수신 장치(600)로부터 데이터 송신 장치(400)에 흐르고 있다.

제2 실시 형태의 데이터 수신 장치(600)는 제1 실시 형태의 데이터 수신 장치와 같이, 비교기부(610), 주파수 체배(10 체배) 회로(640), 직렬·병렬 변환 회로(660)를 갖지만, 또한 종단 저항을 전송로(500)의 특성 임피던스에 맞추는 종단 저항 조정 회로(630)와, 수신 직렬 데이터를 취입하는 수신 비트 클럭의 위상을 조 정하는 위상 조정 회로(650)를 갖는다.

도 14는 비교기부와 종단 저항 조정 회로의 회로도이다.

비교기부(610)는 프론트 엔드에, nMOS(611, 612), pMOS(613, 614), 저항 Rt1, Rt2로 이루어지는 케스코드 회로를 갖는다.

이 케스코드 회로에서, nMOS(611)의 소스 단자는 전류원(615)에 접속되어, 구동 전류 Iidol이 흐른다. nMOS(612)의 소스 단자도 전류원(616)에 접속되어, 구동 전류 Iidol이 흐른다. nMOS(611)의 드레인 단자는 저항 Rt1을 통하여 pMOS(613)의 드레인 단자에 접속된다. nMOS(612)의 드레인 단자는 저항 Rt2를 통하여 pMOS(614)의 드레인 단자에 접속된다. 또한, nMOS(611)의 게이트는 pMOS(614)의 드레인 단자, nMOS(612)의 게이트는 pMOS(613)의 드레인 단자와 접속된다. pMOS(613, 614)의 소스 단자에는 전원이 공급된다. pMOS(613, 614)의 게이트에는, 종단 저항 조정 회로(630)로부터의 신호가 입력된다.

4치 차동 신호인 POS 신호는, nMOS(611)의 소스 단자에, NEG 신호는 nMOS(612)의 소스 단자에 각각 입력된다. 또한, 케스코드 회로의 출력은 nMOS(611, 612)의 드레인 단자로부터 추출된다.

종단 저항 조정 회로(630)는 비교기부(610)의 프론트 엔드의 복제(replica)로 되어 있어, 상술한 케스코드 회로와 동일한 회로 구성으로, nMOS(631, 632), pMOS(633, 634)가 접속된다. nMOS(631)의 소스 단자는 전류원(635)에 접속되어, 구동 전류 Iidol이 흐르고, nMOS(632)의 소스 단자는 전류원(636)에 접속되어, 구동 전류 Iidol + 기준 전류 Io가 흐른다. 이 케스코드 회로에서의 출력은 차동 증 폭기(637)에 입력된다. 차동 증폭기(637)의 출력은 기준 전압 Vo가 입력된 차동 증폭기(638)의 출력과 차동 증폭기(639)에서 비교되어, 그 출력은 pMOS(633, 634) 및, 비교기부(610)의 케스코드 회로의 pMOS(613, 614)에 입력된다.

이러한 케스코드 회로와 종단 저항 조정 회로(630)에 의해서, 입력 저항을 피드백에 의해 비교적 작은 전송로 특성 임피던스에 맞출 수 있고, 또한 비교적 큰 부하 저항으로 전송 수신단의 전압 진폭을 증폭하여, 회로 내부에 큰 수신 신호 진폭을 얻을 수 있다.

추출된 출력 신호는 3개의 비교기(617, 618, 619)에 입력되고, 그 중 오프셋이 없는 비교기(617)가 수신 직렬 데이터의 재생을 행한다. 오프셋이 부여된 2개의 비교기(618, 619)와, 비교기(619)의 출력을 반전하는 인버터(620)와, 비교기(618), 인버터(620)의 출력 신호의 어느 하나를 비교기(618)의 출력 신호에 따라서 선택하는 셀렉터(621), 글리치를 없애기 위한 LPF(622)가 수신 워드 클럭의 재생을 행한다.

도 15는 주파수 체배(10 체배) 회로와 위상 조정 회로의 회로도이다.

주파수 10 체배 회로(640)는 PFD(641), 차지 펌프 회로(642), LPF(643), VCO(644)와, 1/10 분주 회로로서 기능하는 FF(645, 646, …, 649)를 갖는다. 위상 조정 회로(650)는 차지 펌프 회로(642)와 LPF(643) 사이에 접속된다.

여기서, 차지 펌프 회로(642)는 PFD(641)로부터 UP 신호가 입력되면 스위치 SW1을 온하여, 차지 펌프 전류 Icp에 의해 LPF(643)의 컨덴서를 충전한다. 또한, PFD(641)로부터 DOWN 신호가 입력되면 스위치 SW2를 온하여, LPF(643)의 컨덴서를 방전하여, 차지 펌프 전류 Icp를 흘린다.

위상 조정 회로(650)는 오프셋 전류 Icp·α/10를 생성하여, 이것을 차지 펌프 전류 Icp에 가산함으로써, 수신 비트 클럭을 수신 워드 클럭에 대하여 고정의 시간 어긋남을 갖고서 록시키는 기능을 갖추고 있다. 직렬·병렬 변환 회로(660)에서, 수신 직렬 데이터를 수신 병렬 데이터로 변환하기 위한 수신 비트 클럭은 통상이면 수신 직렬 데이터의 엣지와 일치되어, 변환이 부정확하게 될 우려가 있다. 위상 조정 회로(650)는 시간 어긋남을 발생시켜, 수신 비트 클럭의 엣지를 수신 직렬 데이터의 아이 패턴이 가장 안정하게 개구하고 있는 노이즈 마진 최대점으로 설정하는 것을 가능하게 한다.

이 조정에는 수신 워드 클럭 주기와 시간 어긋남의 비가 차지 펌프 전류와 오프셋 전류의 비와 같게 된다는 성질을 이용하여 행한다. 수신 워드 클럭 주기는 심볼 레이트의 상수배이고, 직렬 데이터의 1 비트 시간과 같기 때문에, 차지 펌프 전류와 오프셋 전류의 비의 적절한 설정은 수신 직렬 데이터의 노이즈 마진이 가장 큰 시각에 정확하고 또한 안정적으로 맞추는 것을 가능하게 한다. 또한, 일본특허 제3395818호 공보에 개시되어 있는 바와 같이 이 오프셋 전류를 펄스 상에 인가하여 보다 높은 정밀도로 위상을 조정할 수도 있다.

제3 실시 형태

다음에, 전송로에 AC 결합을 포함하는 경우에 적합한 본 발명의 제3 실시 형태의 데이터 전송 시스템을 설명한다.

상술한 실시 형태 1 및 2에서는, 송신 병렬 데이터가 모두 0일 때와 1일 때 에는 다치 논리 신호의 평균 DC값이 다른 것으로 된다. 신호의 DC 성분이 전해지지 않는 AC 결합을 통한 전송을 행한 경우, 데이터 수신 장치는 잃어버린 DC 성분 때문에 다치 논리 신호의 레벨 식별이 불능이 되어 정확한 신호 재생이 불가능하다.

도 16은 본 발명의 제3 실시 형태의 데이터 전송 시스템의 구성도이다.

제3 실시 형태의 데이터 전송 시스템에서, 데이터 송신 장치(400a)는 8 비트의 송신 병렬 데이터를 10 비트의 송신 병렬 코드로 변환하는 8B10B 인코더(440)를 갖는다. 그 밖의 구성 요소는 도 10에 도시한 제2 실시 형태의 데이터 송신 장치(400)와 동일하기 때문에, 동일 부호로 하여, 설명을 생략한다. 데이터 송신 장치(400a)로부터는 제2 실시 형태와 마찬가지인 4치의 다치 차동 신호가 생성되어, AC 결합을 갖는 차동의 전송로(500a)를 경유하여 데이터 수신 장치(600a)에 전송된다.

데이터 수신 장치(600a)는 재생한 10 비트의 수신 병렬 코드를 8 비트의 수신 병렬 데이터로 변환하는 10B8B 디코더(670)를 갖는다. 그 밖의 구성 요소에 대해서는, 도 10에 도시한 제2 실시 형태의 데이터 수신 장치(600)와 동일하기 때문에, 동일 부호로 하여, 설명을 생략한다.

이와 같이, 8B1OB 변환을 함으로써, 변환 전의 8 비트 데이터가 모두 0, 모두 1, 또는 어떤 다른 조합인 것으로 해도 변환 후의 송신 병렬 코드에는 동일한 비율로 0과 1이 혼재한다. 따라서 8 비트 데이터의 내용에 상관없이, 4치의 차동 신호의 시간 평균 전압은 차동으로 밸런스하여, 신호의 DC 성분이 전해지지 않는 AC 결합을 통한 전송을 행하여도, 정확하게 레벨을 식별하여 수신 워드 클럭과, 수신 직렬 코드를 재생 할 수 있다. 또한 진폭의 피크-투-피크값도 일정하게 되는 것이 보증되기 때문에, 다치의 식별 레벨을 피크-투-피크 진폭에 대한 비로 결정함으로써, 송수신 장치 간의 소자의 변동의 영향을 받지 않는 레벨 식별이 가능하게 된다.

또한, 8B10B 변환으로 바꿔 데이터 스크램블러를 이용하면, 전송하는 신호를 늘리는 일없이 4치 신호의 시간 평균 전압과 진폭의 피크-투-피크값을 일정하게 유지하는 것도 가능하다.

이상의 설명에서는, 워드 클럭은 병렬 데이터를 직렬 데이터로 변환했을 때의 선두 비트와 함께 상승하여, 워드 클럭 주기의 반분의 시간 H 레벨에 있었지만, 워드 클럭은 이러한 파형에 한정되지 않는다.

도 17은 워드 클럭의 예를 나타내는 도면으로, (A)가 선두 비트의 2 비트전에서 상승하는 워드 클럭이고, (B)가 펄스 폭이 변화하는 워드 클럭이다.

도 17의 (A)에 도시한 바와 같이, 워드 클럭의 상승으로부터 특정한 비트 수를 경과한 곳이 직렬 데이터의 선두 비트이도록 정의하는 것도 가능하다.

또한, 도 17의 (B)에 도시한 바와 같이, 워드 클럭의 상승이 직렬 데이터의 선두 위치를 나타내기 위해서 고정되어 있으면, 워드 클럭이 H 레벨에 있는 기간 즉, 펄스 폭은 임의이어도 된다. 8 비트의 병렬 데이터를 1 심볼이 2 비트의 4치 논리로 보낸다고 하면, 워드 클럭의 펄스 폭은 직렬 데이터 1 비트분으로부터 7 비트분까지 변화하는 자유도가 있다. 이 펄스 폭의 자유도를 이용하여 워드 클럭에 8 비트 병렬 데이터와는 다른 2 비트의 정보를 전송하는 것도 가능하다.

또한, 직렬 데이터의 선두 비트의 위치를 나타내는 기준이 워드 클럭의 하강이더라도 상관없는 것은 물론이다.

예를 들면, 컴퓨터, 휴대 단말기, 차량 탑재 정보 표시 장치 등의 고정밀 컬러 액정 모니터 등에의 디지털 화상 정보 전송, 스캐너 헤드나 프린터 헤드 등의 가동 부품과 본체 간의 고속 다비트 정보 전달 시에 적용할 수 있다.

도 1은 본 발명의 제1 실시 형태의 데이터 전송 시스템의 구성도.

도 2는 데이터 송신 장치의 병렬·직렬 변환 회로의 회로도.

도 3은 데이터 송신 장치의 주파수 체배 회로의 회로도.

도 4는 데이터 송신 장치의 다치 논리 신호 발생 회로의 회로도.

도 5는 다치 논리와 전송 데이터의 대응을 나타내는 도면.

도 6은 데이터 수신 장치의 비교기부의 회로도.

도 7은 데이터 수신 장치의 주파수 체배 회로의 회로도.

도 8은 데이터 수신 장치의 직렬·병렬 변환 회로의 회로도.

도 9는 제1 실시 형태의 데이터 송수신 시스템의 처리를 나타내는 타이밍차트.

도 10은 본 발명의 제2 실시 형태의 데이터 전송 시스템의 구성도.

도 11은 4치 논리 신호 발생 회로의 회로도.

도 12는 4치 논리와 전송 데이터의 대응을 나타내는 도면.

도 13은 4치 논리 신호 발생 회로에서 발생되는 4치 차동 신호를 나타내는 도면.

도 14는 비교기부와 종단 저항 조정 회로의 회로도.

도 15는 주파수 체배(10 체배) 회로와 위상 조정 회로의 회로도.

도 16은 본 발명의 제3 실시 형태의 데이터 전송 시스템의 구성도.

도 17은 워드 클럭의 예를 나타내는 도면으로, (A)가 선두 비트의 2 비트전 에서 상승하는 워드 클럭이고, (B)가 펄스 폭이 변화하는 워드 클럭임.

<도면의 주요 부분에 대한 부호의 설명>

100 : 데이터 송신 장치

110 : 병렬·직렬 변환 회로

130 : 주파수 체배 회로

140 : 다치 논리 신호 발생 회로

200 : 전송로

300 : 데이터 수신 장치

310 : 비교기부

330 : 주파수 체배 회로

340 : 직렬·병렬 변환 회로

Claims

송신할 직렬 데이터에 포함되는 연속하는 소정 수의 데이터에 의해서 구성되는 워드의 구분을 나타내는 워드 클럭을 상기 워드와 다중하고, 상기 워드 클럭에 따라서 진폭 조정이 가해진 논리신호을 생성해 송신하는 데이터 송신 장치와,

송신된 상기 논리 신호를 수신하여, 상기 논리 신호로부터 상기 직렬 데이터 및 상기 워드 클럭을 추출하는 데이터 수신 장치

를 포함하는 것을 특징으로 하는 데이터 전송 시스템.
제1항에 있어서,

상기 데이터 송신 장치는, 상기 워드 클럭을 최상위 비트로 한 상기 논리 신호를 생성하는 것을 특징으로 하는 데이터 전송 시스템.
제1항에 있어서,

상기 데이터 송신 장치는, 상기 워드 클럭의 1 비트의 정보를 진폭의 대소에 따라 나타낸 상기 논리 신호를 생성하는 것을 특징으로 하는 데이터 전송 시스템.
제1항에 있어서,

상기 데이터 수신 장치는, 수신한 상기 논리 신호를 기준 전압값과 비교함으로써, 상기 직렬 데이터 및 상기 워드 클럭을 추출하고, 추출한 상기 워드 클럭을 체배하여 각 심볼에서의 데이터를 식별하기 위한 트리거로 되는 비트 클럭을 생성하는 것을 특징으로 하는 데이터 전송 시스템.
제4항에 있어서,

상기 데이터 수신 장치는, 상기 워드 클럭과 상기 비트 클럭의 위상이 상기 워드 클럭의 주기에 비례하는 시간만큼 어긋나도록 조정하는 위상 조정 회로를 포함하는 것을 특징으로 하는 데이터 전송 시스템.
제1항에 있어서,

상기 데이터 수신 장치는, 추출한 상기 워드 클럭을 기초로, 상기 직렬 데이터로부터 병렬 데이터를 재생하는 것을 특징으로 하는 데이터 전송 시스템.
제1항에 있어서,

상기 데이터 송신 장치는, 인코더 또는 스크램블러에 의해 병렬 데이터를 변환한 후, 상기 직렬 데이터로 변환하고,

상기 데이터 수신 장치는, 디코더 또는 디스크램블러에 의해 상기 병렬 데이터를 재생하는 것을 특징으로 하는 데이터 전송 시스템.
송신할 직렬 데이터에 포함되는 연속하는 소정 수의 데이터에 의해서 구성되는 워드의 구분을 나타내는 워드 클럭을 상기 워드와 다중하고, 상기 워드 클럭에 따라서 진폭 조정이 가해진 논리 신호을 생성하는 논리 신호 발생 회로를 포함하는 것을 특징으로 하는 데이터 송신 장치.
제8항에 있어서,

상기 논리 신호 발생 회로는, 상기 워드 클럭을 최상위 비트로 한 상기 논리 신호를 생성하는 것을 특징으로 하는 데이터 송신 장치.
제8항에 있어서,

상기 논리 신호 발생 회로는, 상기 워드 클럭의 1 비트의 정보를 진폭의 대소에 따라 나타낸 상기 논리 신호를 생성하는 것을 특징으로 하는 데이터 송신 장치.
제8항에 있어서,

송신할 복수 비트의 병렬 데이터를 상기 직렬 데이터로 변환하는 병렬·직렬 변환 회로를 포함하고, 상기 병렬·직렬 변환 회로의 전단에, 상기 병렬 데이터를 변환하는 인코더 또는 디스크램블러를 포함하는 것을 특징으로 하는 데이터 송신 장치.
직렬 데이터에 포함되는 연속하는 소정 수의 데이터에 의해서 구성되는 워드의 구분을 나타내는 워드 클럭이 상기 워드와 다중되고, 상기 워드 클럭에 따라서 진폭 조정이 가해진 논리 신호를 수신하고, 상기 논리 신호를 기준 전압값과 비교해 상기 직렬 데이터 및 상기 워드 클럭을 추출하는 비교기부를 포함하는 것을 특징으로 하는 데이터 수신 장치.
제12항에 있어서,

상기 워드 클럭과 비트 클럭의 위상이 상기 워드 클럭의 주기에 비례하는 시간만큼 어긋나도록 조정하는 위상 조정 회로를 포함하는 것을 특징으로 하는 데이터 수신 장치.
제12항에 있어서,

추출한 상기 워드 클럭을 체배하여 비트 클럭을 생성하는 것과 함께, 상기 워드 클럭을 기초로 병렬 데이터와 동기하는 데이터 클럭을 생성하는 주파수 체배 회로와,

상기 비트 클럭과 상기 데이터 클럭에 따라서, 추출한 상기 직렬 데이터를 상기 병렬 데이터로 변환하는 직렬·병렬 변환 회로를 포함하는 것을 특징으로 하는 데이터 수신 장치.
송신할 직렬 데이터에서 포함되는 연속하는 소정 수의 데이터에 의해서 구성되는 워드의 구분을 나타내는 워드 클럭을 상기 워드와 다중하고, 상기 워드 클럭에 따라서 진폭 조정이 가해진 논리 신호를 생성해 송신하는 것과 함께,

수신된 상기 논리 신호로부터, 상기 직렬 데이터 및 상기 워드 클럭을 추출하는 것을 특징으로 하는 데이터 전송 방법.
제15항에 있어서,

추출한 상기 워드 클럭을 기초로, 상기 직렬 데이터로부터 병렬 데이터를 재생하는 것을 특징으로 하는 데이터 전송 방법.
송신할 직렬 데이터에 포함되는 연속하는 소정 수의 데이터에 의해서 구성되는 워드의 구분을 나타내는 워드 클럭을 상기 워드와 다중하고, 상기 워드 클럭에 따라서 진폭 조정이 가해진 논리 신호을 생성하는 것을 특징으로 하는 데이터 송신 방법.
직렬 데이터에 포함되는 연속하는 소정 수의 데이터에 의해서 구성되는 워드의 구분을 나타내는 워드 클럭은 상기 워드와 다중하고, 상기 워드 클럭에 따라서 진폭 조정이 가해진 논리 신호를 수신하고, 상기 논리 신호를 기준 전압값과 비교해 상기 직렬 데이터 및 상기 워드 클럭을 추출하는 것을 특징으로 하는 데이터 수신 방법.
제18항에 있어서,

추출한 상기 워드 클럭을 체배하여 비트 클럭을 생성하는 것과 함께, 상기 워드 클럭을 기초로 병렬 데이터와 동기하는 데이터 클럭을 생성하고,

상기 비트 클럭과 상기 데이터 클럭에 따라서, 추출한 상기 직렬 데이터를 상기 병렬 데이터로 변환하는 것을 특징으로 하는 데이터 수신 방법.