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KR101266067B1 - 클럭 임베디드 신호를 이용한 직렬 통신 방법 및 장치 - Google Patents

클럭 임베디드 신호를 이용한 직렬 통신 방법 및 장치 Download PDF

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KR101266067B1
KR101266067B1 KR1020070003602A KR20070003602A KR101266067B1 KR 101266067 B1 KR101266067 B1 KR 101266067B1 KR 1020070003602 A KR1020070003602 A KR 1020070003602A KR 20070003602 A KR20070003602 A KR 20070003602A KR 101266067 B1 KR101266067 B1 KR 101266067B1
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이상근
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삼성디스플레이 주식회사
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Abstract

본 발명은 클럭 임베디드 신호를 이용한 직렬 통신 방법 및 장치에 관한 것이다.
본 발명의 클럭 임베디드 신호를 이용한 직렬 통신 장치는 데이터 스트림을 홀수 및 짝수 번째 데이터 스트림으로 분리하는 데이터 분리부, 홀수 및 짝수 번째 데이터 스트림을 펄스 진폭 변조하고 외부 클럭이 입력되면 홀수 및 짝수 번째 데이터 스트림의 펄스 진폭 변조의 극성을 반전시켜 클럭 임베디드 홀수 및 짝수 신호를 생성하는 클럭 임베디드 신호 생성부, 클럭 임베디드 홀수 및 짝수 신호의 진폭을 기준 레벨 진폭과 각각 비교하여 홀수 및 짝수 번째 데이터 스트림을 복원하고 클럭 임베디드 홀수 및 짝수 신호의 진폭 극성이 반전되는 시점을 검출하여 클럭의 동기 정보를 복원하는 클럭 임베디드 신호 복원부 및 홀수 및 짝수 번째 데이트 스트림을 통합하여 데이터 스트림으로 제공하는 데이터 통합부를 포함한다.

Description

클럭 임베디드 신호를 이용한 직렬 통신 방법 및 장치{METHOD FOR SERIAL COMMUNICATIONN USING SIGNAL EMBEDDED CLOCK AND APPARATUS THEREOF}
도 1은 본 발명의 일실시 예에 따른 클럭 임베디드 신호를 이용한 직렬 통신 장치의 구성 블록도,
도 2는 도 1에 도시된 클럭 임베디드 신호 생성부의 구성 블록도,
도 3은 도 2에 도시된 클럭 임베디드 짝수 신호 생성부의 예시 회로도,
도 4는 도 1에 도시된 클럭 임베디드 신호 복원부의 구성 블록도,
도 5는 도 4에 도시된 클럭 임베디드 홀수 신호 복원부의 구성 블록도,
도 6은 본 발명의 일실시 예에 따른 클럭 임베디드 신호를 이용한 직렬 통신 방법의 절차 흐름도,
도 7은 본 발명의 일실시 예에 따라 생성된 클럭 임베디드 신호를 도시한 도면,
도 8은 본 발명의 다른 실시 예에 따른 클럭 임베디드 신호를 이용한 직렬 통신 장치의 구성 블록도,
도 9는 도 8에 도시된 클럭 임베디드 신호 생성부의 예시 회로도,
도 10은 도 8에 도시된 클럭 임베디드 신호 복원부의 구성 블록도,
도 11은 본 발명의 다른 실시 예에 따른 클럭 임베디드 신호를 이용한 직렬 통신 방법의 절차 흐름도,
도 12는 본 발명의 다른 실시 예에 따라 생성된 클럭 임베디드 신호를 도시한 도면이다.
본 발명은 직렬 통신 방법 및 장치에 관한 것으로서, 보다 상세하게는 클럭 임베디드 신호를 이용한 직렬 통신 방법 및 장치에 관한 것이다.
최근 HD(High Definition)급 동영상 컨텐츠를 디지털 텔레비젼(DTV: Digital TeleVision), 개인용 컴퓨터(PC: Personal Computer), 모니터(Monitor) 등 제품 내부 및 제품 간에 효과적으로 신호를 전달하는 인터페이스 표준화가 유럽 공동체 인증 마크(CE: Conforrmite Europene) 업계가 주도하는 UDI(Unified Display Interface)와 개인용 컴퓨터 업계가 주도하는 Display Port를 중심으로 진행되고 있다.
UDI는 현재 30인치 이상 대형 디지털 텔레비젼 영역에서 산업 표준으로 인정되는 HDMI(High-Definition Multimedia Interface)의 확장이고, Display Port는 기존 4.95Gbps의 대역폭을 가지는 디지털 비주얼 인터페이스(DVI: Digital Visual Interface)의 2배 이상인 최대 10.8Gbps의 대역폭을 가지는 새로운 인터페이스 표 준이다.
현재 LVDS(Low Voltage Differential Signaling), DVI, HDMI, RSDS(Reduced Swing Differential Signaling), Mini-LVDS, PPDS(Point to Point Differenteal Signaling) 및 UDI의 외부 프로토콜(External Protocol)은 클럭(Clock) 전송을 위한 별도의 클럭 레인(Clock Lane)을 가지고 있다. 반면, UDI의 임베디드 포로토콜(Embedded Protocol)과 Display Port는 안시(ANSI: American National Standards Institute)의 8B/10B 코딩(coding)을 이용하여 클럭(Clock) 정보를 데이터 스트림(Data Stream) 속에 임베디드시켜 전송하는 신호 구조(Signaling scheme)을 채택하고 있다.
그런데 클럭을 전송하기 위하여 종래 클럭 레인을 필요로 하는 기술은 클럭 레인을 위한 별로의 배선을 필요로 하고, 또한 이에 따른 전자파 장애(EMI: Electro-Magnetic Interference)가 증가하는 문제점이 있다. 또한 안시(ANSI: American National Standards Institute)의 8B/10B 코딩(coding)을 이용하여 클럭(Clock) 정보를 데이터 스트림(Data Stream) 속에 내장시켜 전송하는 방식은 클럭 레인을 필요로 하지 않지만 8비트의 데이터를 10비트로 변환하여 전송하는 채널 코딩(Channel Coding) 방법을 사용하기 때문에 8비트 데이터 전송시 2비트의 오버헤드가 발생하는 문제점이 있다.
따라서, 본 발명은 종래의 문제점을 해결하기 위하여 안출된 것으로, 4 레벨 펄스 진폭 변조되는 홀수 및 짝수 데이터 신호의 극성을 반전시켜 클럭 정보를 데이터 스트림에 임베디드 시킨 신호를 이용한 직렬 통신 방법 및 장치를 제공함에 그 목적이 있다.
또한 차동 신호(Difference signal)를 이퀄라이즈시켜 클럭 정보를 데이터 스트림에 임베디드 시킨 신호를 이용한 직렬 통신 방법 및 장치를 제공함에 다른 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 클럭 임베디드 신호를 이용한 직렬 통신 장치는 데이터 스트림을 홀수 및 짝수 번째 데이터 스트림으로 분리하는 데이터 분리부; 상기 홀수 및 짝수 번째 데이터 스트림을 펄스 진폭 변조하고, 외부 클럭이 입력되면 상기 홀수 및 짝수 번째 데이터 스트림의 펄스 진폭 변조의 극성을 반전시켜 클럭 임베디드 홀수 및 짝수 신호를 생성하는 클럭 임베디드 신호 생성부; 상기 클럭 임베디드 홀수 및 짝수 신호의 진폭을 기준 전압과 각각 비교하여 상기 홀수 및 짝수 번째 데이터 스트림을 복원하고, 상기 클럭 임베디드 홀수 및 짝수 신호의 진폭 극성이 반전되는 시점을 검출하여 상기 클럭의 동기 정보를 복원하는 클럭 임베디드 신호 복원부; 및 상기 홀수 및 짝수 번째 데이트 스트림을 통합하여 상기 데이터 스트림으로 제공하는 데이터 통합부를 포함한다.
여기서, 상기 클럭 임베디드 신호 생성부는, 상기 클럭 임베디드 홀수 신호를 생성하는 제1 신호 생성부, 상기 클럭 임베디드 짝수 신호를 생성하는 제2 신호 생성부를 포함하며, 상기 제1 신호 생성부와 제2 신호 생성부는 상기 홀수 번째 데이터 스트림과 짝수 번째 데이터 스트림을 서로 다른 극성을 가진 진폭으로 펄스 진폭 변조하는 것이 바람직하다.
또한 상기 제1 신호 생성부는, 상기 홀수 번째 데이터 스트림을 두 개의 정극성 진폭을 가진 신호로 펄스 진폭 변조하는 제1 정극성 신호 생성부, 상기 홀수 번째 데이터 스트림을 두 개의 부극성 진폭을 가진 신호로 펄스 진폭 변조하는 제1 부극성 신호 생성부 및 상기 클럭에 응답하여 홀수 번째 데이터 스트림을 상기 정극성 신호 생성부와 상기 부극성 신호 생성부로 교번하여 스위칭하는 제1 클럭 정보 삽입부를 포함한다.
또한 상기 제2 신호 생성부는, 상기 짝수 번째 데이터 스트림을 두 개의 정극성 진폭을 가진 신호로 펄스 진폭 변조하는 제2 정극성 신호 생성부, 상기 짝수 번째 데이터 스트림을 두 개의 부극성 진폭을 가진 신호로 펄스 진폭 변조하는 제2 부극성 신호 생성부 및 상기 클럭에 응답하여 짝수 번째 데이터 스트림을 상기 부극성 신호 생성부와 상기 정극성 신호 생성부로 교번하여 스위칭하는 제2 클럭 정보 삽입부를 포함한다.
본 발명의 클럭 임베디드 신호를 이용한 직렬 통신 방법은, 데이터 스트림을 홀수 및 짝수 번째 데이터 스트림으로 분리하는 데이터 분리 단계; 상기 홀수 및 짝수 번째 데이터 스트림을 기준 레벨 전압에 대응시켜 펄스 진폭 변조하는 펄스 진폭 변조 단계; 클럭에 응답하여 상기 홀수 및 짝수 번째 데이터 스트림에 대응되는 진폭의 극성을 반전시켜 클럭 임베디드 홀수 및 짝수 신호를 생성하는 클럭 정 보 삽입 단계; 상기 클럭 임베디드 홀수 및 짝수 신호의 진폭을 기준 전압과 각각 비교하여 상기 홀수 및 짝수 번째 데이터 스트림을 복원하는 펄스 진폭 복조 단계; 및 상기 클럭 임베디드 홀수 및 짝수 신호의 진폭의 극성이 반전되는 시점을 검출하여 상기 클럭의 동기 정보를 복원하는 클럭 정보 복원 단계;를 포함한다.
여기서, 상기 펄스 진폭 변조 단계에서 기준 레벨 전압은 정극성 제1 레벨 전압, 정극성 제2 레벨 전압, 부극성 제1 레벨 전압 및 부극성 제2 레벨 전압을 포함한다.
또한 상기 펄스 진폭 변조 단계는, 상기 홀수 및 짝수 번째 데이터 스트림을 진폭의 극성을 서로 달리하여 각각 펄스 진폭 변조하는 것이 바람직하다.
또한 상기 펄스 진폭 변조 단계는, 상기 홀수 및 짝수 번째 데이터 스트림의 데이터가 "1"일 때 상기 정극성 제1 레벨 전압 또는 부극성 제1 레벨 전압으로 펄스 진폭 변조하고, 상기 홀수 및 짝수 번째 데이터 스트림의 데이터가 "0"일 때 상기 정극성 제2 레벨 전압 또는 부극성 제2 레벨 전압으로 펄스 진폭 변조하는 것이 바람직하다.
또한 상기 펄스 진폭 복조 단계에서 상기 기준 전압은, 상기 정극성 제1 레벨 전압과 상기 정극성 제2 레벨 전압의 중간값을 가지는 제1 기준 전압과 상기 부극성 제1 레벨 전압과 상기 부극성 제2 레벨 전압의 중간값을 가지는 제2 기준 전압을 포함한다.
또한 상기 펄스 진폭 복조 단계는, 상기 클럭 임베디드 홀수 및 짝수 신호의 진폭 전압과 상기 기준 전압을 각각 비교하여 상기 홀수 및 짝수 번째 데이터 스트 림을 복원하는 단계를 포함한다.
본 발명의 클럭 임베디드 신호를 이용한 직렬 통신 장치는 상대적인 위치에 따라 데이터 스트림을 표시하는 데이터 신호와 데이터바 신호를 생성하며, 외부 클럭이 입력되면 상기 데이터 신호와 데이터바 신호를 이퀄라이징시켜 클럭 임베디드 데이터 및 데이터바 신호를 생성하는 클럭 임베디드 신호 생성부; 상기 클럭 임베디드 데이터 및 데이터바 신호의 상대적인 위치에 따라 상기 데이터 신호와 데이터바 신호를 복원하고, 상기 클럭 임베디드 데이터 및 데이터바 신호의 이퀄라이징시점을 검출하여 상기 클럭의 동기 정보로 복원하는 클럭 임베디드 신호 복원부;를 포함한다.
여기서, 상기 데이터 신호와 데이터바 신호는 위상이 서로 반전된 신호인 것이 바람직하다.
또한 클럭 임베디드 신호 생성부는, 상기 데이터 신호를 생성하는 데이터 신호 생성부; 상기 데이터바 신호를 생성하는 데이터바 신호 생성부; 상기 클럭에 응답하여 상기 데이터 신호와 데이터바 신호를 이퀄라이징하는 제어 신호를 생성하는 클럭 임베디드 제어부; 상기 제어 신호에 응답하여 상기 데이터 신호와 데이터바 신호를 이퀄라이징하는 클럭 임베디드부를 포함한다.
또한 상기 클럭 임베디드 신호 복원부는, 상기 클럭 임베디드 데이터 및 데이터바 신호를 입력받아 비교하여 상기 데이터 스트림을 복원하는 데이터 스트림 복원부; 상기 클럭 임베디드 데이터 및 데이터바 신호의 이퀄라이징 시점을 검출하여상기 클럭의 동기 정보로 복원하는 클럭 동기 복원부를 포함한다.
본 발명의 클럭 임베디드 신호를 이용한 직렬 통신 방법은, 상대적인 위치에 따라 데이터 스트림을 표시하는 데이터 신호와 데이터바 신호를 생성하는 차동 신호 생성 단계; 클럭에 응답하여 상기 데이터 신호와 데이터바 신호를 이퀄라이징시켜 클럭 임베디드 데이터 및 데이터바 신호를 생성하는 클럭 정보 삽입 단계; 상기 클럭 임베디드 데이터 및 데이터바 신호의 상대적인 위치에 따라 상기 데이터 신호와 데이터바 신호를 복원하는 데이터 스트림 복원 단계 및 상기 클럭 임베디드 데이터 및 데이터바 신호의 이퀄라이징 시점을 검출하여 상기 클럭의 동기 정보로 복원하는 클럭 정보 복원 단계를 포함한다.
여기서, 상기 차동 신호 생성 단계는, 상기 데이터 스트림의 데이터가 "1"이면 제1 레벨 전압에 대응시켜 상기 데이터 신호를 생성하고, 제2 레벨 전압에 대응시켜 상기 데이터바 신호를 생성하고, 상기 데이터 스트림의 데이터가 "0"이면 상기 제2 레벨 전압에 대응시켜 상기 데이터 신호를 생성하고, 상기 제2 레벨 전압에 대응시켜 상기 데이터바 신호를 생성하는 것이 바람직하다.
또한 상기 제1 레벨 전압과 제2 레벨 전압은 극성이 서로 반전된 것이 바람직하다.
또한 상기 차동 신호 생성 단계에서, 상기 데이터 스트림의 데이터가 "1"이면 상기 제1 레벨 전압은 상기 제2 레벨 전압보다 크고, 상기 데이터 스트림의 데이터가 "0"이면 상기 제1 레벨 전압이 상기 제2 레벨 전압보다 작은 것이 바람직하다.
또한 상기 데이터 스트림 복원 단계는, 상기 데이터 신호가 상기 데이터바 신호보다 크면, "1"을 상기 데이터 스트림으로 복원하고, 상기 데이터 신호가 상기 데이터바 신호보다 작으면, "0"을 상기 데이터 스트림으로 복원하는 것이 바람직하다.
또한 상기 클럭 정보 복원 단계는, 상기 데이터 신호가 상기 데이터바 신호와 동일한 구간을 검출하여 상기 클럭의 동기 정보로 제공하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일 실시예에 대해 상세히 설명한다.
도 1은 본 발명의 일실시 예에 따른 클럭 임베디드 신호를 이용한 직렬 통신 장치의 구성 블록도이다. 도 1에 도시된 바와 같이, 본 발명의 일실시 예에 따른 클럭 임베디드 신호를 이용한 직렬 통신 장치(100)는 송신기(110)와 수신기(150)을 포함한다.
상기 송신기(110)는 데이터 스트림(DATA STREAM)에 클럭(CLK) 정보를 임베디드시킨 클럭 임베디드 데이터 신호(E_DATA_C, O_DATA_C)를 수신기(150)로 전송한다. 이를 위해 송신기(110)는 데이터 분리부(112), 클럭 임베디드 신호 생성부(120) 및 송신부(114)를 포함한다.
데이터 분리부(112)는 외부로부터 제공받은 데이터 스트림(DATA STREAM)으로부터 홀수 번째 데이터(O_D) 스트림과 짝수 번째 데이터(E_D) 스트림을 분리하여 이를 클럭 임베디드 신호 생성부(120)로 제공한다.
클럭 임베디드 신호 생성부(120)는 데이터 분리부(112)로부터 제공받은 홀수 번째 데이터(O_D) 스트림과 짝수 번째 데이터(E_D) 스트림을 펄스 진폭 변조(PAM: Pulse Amplitude Modulation)하면서, 외부로부터 제공받은 클럭(CLK) 정보를 임베디드시켜 클럭 임베디드된 클럭 임베디드 신호(O_D_C, E_D_C)를 생성하여 송신부(114)로 제공한다.
여기서 펄스 진폭 변조는 홀수 번째 데이터(O_D)와 짝수 번째 데이터(E_D)를 각각 0과 1을 표시하는 두 개의 정극성 진폭과 0과 1을 표시하는 두 개의 부극성 진폭을 가진 신호로 변환하는 것을 말한다. 클럭(CLK) 정보는 펄스 진폭 변조되는 홀수 번째 데이터(O_D) 스트림과 짝수 번째 데이터(E_D) 스트림의 극성을 정극성에서 부극성으로 반전시키거나 부극성에서 정극성으로 반전시키는 극성 반전 시점에 임베디드된다.
송신부(114)는 클럭 임베디드 신호 생성부(120)로부터 제공받은 클럭 임베디드 신호(O_D_C, E_D_C)를 클럭 임베디드 데이터 신호(E_DATA_C, O_DATA_C)로 변환하여 두 개의 전송 라인을 통하여 수신기(150)로 전송한다. 송신부(114)는 두 개의 전송 라인을 통하여 클럭 임베디드 신호(O_D_C, E_D_C)를 차동 신호(Differential Signal) 형식으로 동시에 전송하기 위하여 버퍼링 기능을 수행하며, 클럭 임베디드 신호(O_D_C, E_D_C)를 증폭시켜 전송에 적합한 클럭 임베디드 데이터 신호(E_DATA_C, O_DATA_C)로 변환한다.
상기 수신기(150)는 송신부(110)로부터 전송되는 클럭 임베디드 데이터 신호(E_DATA_C, O_DATA_C)로부터 클럭 동기 정보(C_Sync), 홀수 번째 데이터(O_D) 스트림과 짝수 번째 데이터(E_D) 스트림을 복원한다. 이를 위해 수신기(150)는 수신 부(152), 클럭 임베디드 신호 복원부(160), 데이터 통합부(154) 및 클럭 펄스 발생부(156)를 포함한다.
수신부(152)는 두 개의 전송 라인을 통하여 송신부(114)로부터 제공되는 클럭 임베디드 데이터 신호(E_DATA_C, O_DATA_C)를 클럭 임베디드 신호(O_D_C,E_D_C)로 변환하여 클럭 임베디드 신호 복원부(160)로 제공한다. 이를 위해 수신부(152)는 클럭 임베디드 데이터 신호(E_DATA_C, O_DATA_C)를 클럭 임베디드 신호 복원부(160)가 처리할 수 있는 신호 레벨인 클럭 임베디드 신호(O_D_C,E_D_C)로 변환한다.
클럭 임베디드 신호 복원부(160)는 수신부(152)로부터 제공되는 클럭 임베디드 신호(O_D_C, E_D_C)로부터 클럭 동기 정보(C_Sync), 홀수 번째 데이터(O_D) 스트림과 짝수 번째 데이터(E_D) 스트림을 복원하여 클럭 펄스 발생부(156)와 데이터 통합부(154)로 각각 제공한다.
구체적으로, 클럭 임베디드 신호 복원부(160)는 클럭 임베디드 신호(O_D_C, E_D_C)의 진폭을 기준 전압의 레벨과 비교하여 홀수 번째 데이터(O_D) 스트림과 짝수 번째 데이터(E_D) 스트림을 복원한다. 여기서, 클럭 임베디드 신호(O_D_C, E_D_C)는 송신기(110)의 클럭 임베디드 신호 생성부(120)에 의해, 0과 1을 표시하는 두 개의 정극성 진폭과 0과 1을 표시하는 두 개의 부극성 진폭을 가진 펄스 진폭 변조된 신호이다. 기준 전압은 0과 1을 표시하는 두 개의 정극성 진폭과 0과 1을 표시하는 두 개의 부극성 진폭을 검출하기 위한 전압이다.
또한 클럭 임베디드 신호 복원부(160)는 클럭 임베디드 신호(O_D_C, E_D_C) 의 진폭 극성이 정극성에서 부극성으로 바뀌거나 부극성에서 정극성으로 바뀌는 극성 반전 시점에 클럭 동기 정보(C_Sync)를 생성하여 클럭 펄스 발생기(156)로 제공한다.
데이터 통합부(154)는 클럭 임베디드 신호 복원부(160)로부터 제공되는 홀수 번째 데이터(O_D) 스트림과 짝수 번째 데이터(E_D) 스트림을 통합하여 하나의 데이터 스트림(DATA STREAM)으로 생성한다.
클럭 펄스 발생기(156)는 클럭 임베디드 신호 복원부(160)로부터 제공되는 클럭 동기 정보(C_Sync)에 동기되는 클럭(CLK)을 발생시킨다.
도 2는 도 1에 도시된 클럭 임베디드 신호 생성부의 구성 블록도이다. 도 2에 도시된 바와 같이, 클럭 임베디드 신호 생성부(120)는 클럭 임베디드 홀수 신호 생성부(121) 및 클럭 임베디드 짝수 신호 생성부(125)를 포함한다.
상기 클럭 임베디드 홀수 신호 생성부(121)는 홀수 번째 데이터(O_D) 스트림과 클럭(CLK)를 제공받아 클럭(CLK) 정보가 임베디드된 클럭 임베디드 홀수 신호(O_D_C)를 생성한다. 이를 위해 클럭 임베디드 홀수 신호 생성부(121)는 클럭 정보 삽입부(122), 정극성 신호 생성부(123) 및 부극성 신호 생성부(124)를 포함한다.
클럭 정보 삽입부(122)는 클럭(CLK)에 응답하여 홀수 번째 데이터(O_D) 스트림을 스위칭하여 정극성 신호 생성부(123) 또는 부극성 신호 생성부(124)로 교번하여 제공한다. 구체적으로 클럭 정보 삽입부(122)는 홀수 번째 클럭 펄스의 하이 레 벨 상태에서 홀수 번째 데이터(O_D) 스트림을 정극성 신호 생성부(123)로 제공하고, 짝수 번째 클럭 펄스의 하이 레벨 상태에서 홀수 번째 데이터(O_D) 스트림을 부극성 신호 생성부(124)로 제공한다.
즉, 클럭 정보 삽입부(122)는 클럭(CLK)에 응답하여 홀수 번째 데이터(O_D) 스트림을 스위칭하여 정극성 신호 생성부(123) 또는 부극성 신호 생성부(124)로 교번하여 제공함으로써 홀수 번째 데이터(O_D)의 극성 반전 시점에 클럭(CLK) 정보를 임베드디한다.
정극성 신호 생성부(123)는 클럭 정보 삽입부(122)로부터 제공되는 홀수 번째 데이터(O_D) 스트림을 두 개의 정극성 진폭을 가진 신호로 펄스 진폭 변조(PAM)하여 클럭 임베디드 홀수 신호(O_D_C)로 출력한다. 여기서 두 개의 정극성 진폭은 홀수 번째 데이터(O_D)가 가질 수 있는 값인 0과 1에 각각 대응된다.
부극성 신호 생성부(124)는 클럭 정보 삽입부(122)로부터 제공되는 홀수 번째 데이터(O_D) 스트림을 두 개의 부극성 진폭을 가진 신호로 펄스 진폭 변조(PAM)하여 클럭 임베디드 홀수 신호(O_D_C)로 출력한다. 여기서 두 개의 부극성 진폭은 홀수 번째 데이터(O_D)가 가질 수 있는 값인 0과 1에 각각 대응된다.
상기 클럭 임베디드 짝수 신호 생성부(125)는 짝수 번째 데이터(E_D) 스트림과 클럭(CLK)를 제공받아 클럭(CLK) 정보가 임베디드된 클럭 임베디드 짝수 신호(E_D_C)를 생성한다. 이를 위해 클럭 임베디드 짝수 신호 생성부(125)는 클럭 정보 삽입부(126), 정극성 신호 생성부(127) 및 부극성 신호 생성부(128)를 포함한다.
클럭 정보 삽입부(126)는 클럭(CLK)에 응답하여 짝수 번째 데이터(E_D) 스트림을 스위칭하여 부극성 신호 생성부(128) 또는 정극성 신호 생성부(127)로 교번하여 제공한다. 구체적으로 클럭 정보 삽입부(126)는 홀수 번째 클럭 펄스의 하이 레벨 상태에서 짝수 번째 데이터(E_D) 스트림을 부극성 신호 생성부(128)로 제공하고, 짝수 번째 클럭 펄스의 하이 레벨 상태에서 짝수 번째 데이터(E_D) 스트림을 정극성 신호 생성부(127)로 제공한다.
즉, 클럭 정보 삽입부(126)는 클럭(CLK)에 응답하여 짝수 번째 데이터(E_D) 스트림을 스위칭하여 부극성 신호 생성부(128) 또는 정극성 신호 생성부(127)로 교번하여 제공함으로써 짝수 번째 데이터(E_D)의 극성 반전 시점에 클럭(CLK) 정보를 임베드디한다.
정극성 신호 생성부(127)는 클럭 정보 삽입부(126)로부터 제공되는 짝수 번째 데이터(E_D) 스트림을 두 개의 정극성 진폭을 가진 신호로 펄스 진폭 변조(PAM)하여 클럭 임베디드 짝수 신호(E_D_C)로 출력한다. 여기서 두 개의 정극성 진폭은 짝수 번째 데이터(E_D)가 가질 수 있는 값인 0과 1에 각각 대응된다.
부극성 신호 생성부(128)는 클럭 정보 삽입부(126)로부터 제공되는 짝수 번째 데이터(E_D) 스트림을 두 개의 부극성 진폭을 가진 신호로 펄스 진폭 변조(PAM)하여 클럭 임베디드 짝수 신호(E_D_C)로 출력한다. 여기서 두 개의 부극성 진폭은 짝수 번째 데이터(E_D)가 가질 수 있는 값인 0과 1에 각각 대응된다.
도 3은 도 2에 도시된 클럭 임베디드 짝수 신호 생성부의 예시 회로도이다. 도 3에 도시된 바와 같이, 클럭 임베디드 짝수 신호 생성부(125)는 짝수 번째 데이터(E_D) 스트림과 클럭(CLK)를 제공받아 클럭(CLK) 정보가 임베디드된 클럭 임베디드 짝수 신호(E_D_C)를 생성하기 위해, 클럭 정보 삽입부(126), 정극성 신호 생성부(127) 및 부극성 신호 생성부(128)를 포함한다.
상기 클럭 정보 삽입부(126)는 클럭(CLK)의 홀수 번째 하이 레벨 상태에서 인에이블되고, 클럭(CLK)의 짝수 번째 하이 레벨 상태에서 디스에이블되는 스위칭신호(SWSIG)를 생성하는 스위칭 신호 생성부(F-F), 임베디드된 클럭(CLK) 정보의 마진 확보를 위한 클럭 삽입 신호(INCLK)를 생성하는 클럭 삽입 신호 생성부(129), 클럭 삽입 신호(INCLK)에 응답하여 짝수 번째 데이터(E_D) 스트림의 입력을 단속하는 입력 단속 트랜지스터(PT1) 및 스위칭 신호(SWSIG)에 응답하여 짝수 번째 데이터(E_D) 스트림을 부극성 신호 생성부(128)와 정극성 신호 생성부(127)로 교번하여 제공하는 극성 교번 트랜지스터(NT1, PT2)를 포함한다.
스위칭 신호 생성부(F-F)는 클럭 단자로 클럭(CLK)을 제공받고, 반전 출력 단자(/Q)가 데이터 단자(D)와 연결되며, 출력 단자(Q)로 스위칭 신호(SWSIG)를 출력하는 D 플립 플롭일 수 있다.
클럭 삽입 신호 생성부(129)는 스위칭 신호(SWSIG)를 지연시키는 지연부(D), 스위칭 신호(SWSIG)와 지연된 스위칭 신호(SWSIG_D)를 익스클루시브 오어 연산하여 클럭 삽입 신호(INCLK)로 제공하는 익스클루시브 오어 게이트(XOR)를 포함한다. 여기서, 지연부(D)의 지연 시간은 임베디드된 클럭(CLK) 정보의 마진에 해당한다.
입력 단속 트랜지스터(PT1)는 클럭 삽입 신호(INCLK)가 제공되는 제어단, 짝 수 번째 데이터(E_D)가 제공되는 입력단 및 극성 교번 트랜지스터(NT1,PT2)의 입력단에 연결되는 출력단을 포함하는 PMOS 트랜지스터인 것이 바람직하다.
극성 교번 트랜지스터(NT1, PT2)는 스위칭 신호(SWSIG)가 인에이블되면 짝수 번째 데이터(E_D)를 부극성 신호 생성부(128)로 제공하는 트랜지스터(NT1)과 스위칭 신호(SWSIG)가 디스에이블되면 짝수 번째 데이터(E_D)를 정극성 신호 생성부(127)로 제공하는 트랜지스터(PT2)를 포함한다.
상기 정극성 신호 생성부(127)는 클럭 정보 삽입부(126)로부터 제공되는 짝수 번째 데이터(E_D)가 "1"일 때, 제1 레벨의 정극성 전압(VH1)을 클럭 임베디드 짝수 신호(E_D_C)로 제공하는 트랜지스터(NT2)와 클럭 정보 삽입부(126)로부터 제공되는 짝수 번째 데이터(E_D)가 "0"일 때, 제2 레벨의 정극성 전압(VH2)을 클럭 임베디드 짝수 신호(E_D_C)로 제공하는 트랜지스터(PT3)을 포함한다.
상기 부극성 신호 생성부(128)는 클럭 정보 삽입부(126)로부터 제공되는 짝수 번째 데이터(E_D)가 "1"일 때, 제1 레벨의 부극성 전압(VL1)을 클럭 임베디드 짝수 신호(E_D_C)로 제공하는 트랜지스터(NT3)와 클럭 정보 삽입부(126)로부터 제공되는 짝수 번째 데이터(E_D)가 "0"일 때, 제2 레벨의 부극성 전압(VL2)을 클럭 임베디드 짝수 신호(E_D_C)로 제공하는 트랜지스터(PT4)을 포함한다.
클럭 임베디드 홀수 신호 생성부(121)는 상기 클럭 임베디드 짝수 신호 생성부(125)의 구성으로부터 당업자가 용이하게 유추할 수 있으므로 상세한 설명은 생략한다.
도 4는 도 1에 도시된 클럭 임베디드 신호 복원부의 구성 블록도이다. 도 4에 도시된 바와 같이, 클럭 임베디드 신호 복원부(160)는 클럭 임베디드 홀수 신호 복원부(162), 클럭 임베디드 짝수 신호 복원부(168) 및 클럭 동기 신호 생성부(166)를 포함한다.
상기 클럭 임베디드 홀수 신호 복원부(162)는 클럭 임베디드 홀수 신호(O_D_C)를 홀수 번째 데이터(O_D) 스트림과 제1 클럭 정보 신호(C_INF1)로 복원한다. 여기서 클럭 정보 신호(C_INF1)은 홀수 번째 데이터(O_D) 스트림의 극성이 반전되는 시점을 표시하는 신호이다.
상기 클럭 임베디스 짝수 신호 복원부(168)는 클럭 임베디드 짝수 신호(E_D_C)를 짝수 번째 데이터(E_D) 스트림과 제2 클럭 정보 신호(C_INF2)로 복원한다. 여기서 클럭 정보 신호(C_INF2)은 짝수 번째 데이터(E_D) 스트림의 극성이 반전되는 시점을 표시하는 신호이다.
상기 클럭 동기 신호 생성부(166)는 클럭 임베디드 홀수 신호 복원부(162)로부터 제공되는 제1 클럭 정보 신호(C_INF1)와 클럭 임베디드 짝수 신호 복원부(168)로부터 제공되는 제2 클럭 정보 신호(C_INF2)를 이용하여 클럭 동기 신호(C_Sync)를 생성한다. 여기서 제1 클럭 정보 신호(C_INF1)는 클럭 임베디드 홀수 신호 생성부(121)에 의해 임베디드된 클럭 정보이고, 제2 클럭 정보 신호(C_INF2)는 클럭 임베디드 짝수 생성부(125)에 의해 임베디드된 클럭 정보이다.
따라서 제1 클럭 정보 신호(C_INF1)와 제2 클럭 정보 신호(C_INF2)는 반전되는 시점이 서로 크로싱(Crossing)되며, 클럭 동기 신호 생성부(166)는 크로싱 시점 을 검출하여 클럭 동기 신호(C_Sync)로 제공하는 것이 바람직하다.
도 5는 도 4에 도시된 클럭 임베디드 홀수 신호 복원부의 구성 블록도이다. 도 5에 도시된 바와 같이, 클럭 임베디드 홀수 신호 복원부(162)는 홀수 번째 데이터 검출부(163)와 제1 클럭 정보 검출부(164)를 포함한다.
상기 홀수 번째 데이터 검출부(163)는 클럭 임베디드 홀수 신호(O_D_C)를 제공받아 홀수 번째 데이터(O_D) 스트림으로 복원한다. 구체적으로 홀수 번째 데이터 검출부(163)는 클럭 임베디스 홀수 신호(O_D_C)의 진폭을 기준 전압(VREF1, VREF2)과 각각 비교한다. 여기서 기준 전압은 송신기(110)에서 수신기(150)로 전송되는 신호 레벨의 감소에 대한 마진을 제공하기 위한 것으로, 제1 기준 전압(VREF1)과 제2 기준 전압(VREF2)를 포함한다. 제1 기준 전압(VREF1)은 제1 레벨의 정극성 전압(VH1)과 제2 레벨의 정극성 전압(VH2)의 중간값이고, 제2 기준 전압(VREF2)은 제1 레벨의 부극성 전압(VL1)과 제2 레벨의 부극성 전압(VL2)의 중간값인 것이 바람직하다.
홀수 번째 데이터 검출부(163)는 클럭 임베디드 홀수 신호(O_D_C)의 진폭을 제1 기준 전압(VREF1)과 비교하여, 클럭 임베디드 홀수 신호(O_D_C)의 진폭이 제1 기준 전압(VREF1)보다 크면 "1"을 홀수 번째 데이터(O_D)로 출력하고, 클럭 임베디드 홀수 신호(O_D_C)의 진폭이 제1 기준 전압(VREF1)보다 작으면 "0"을 홀수 번째 데이터(O_D)로 출력한다.
그리고, 홀수 번째 데이터 검출부(163)는 제1 클럭 정보 검출부(164)로부터 제1 클럭 정보(C_INF1)를 제공받으면, 클럭 임베디드 홀수 신호(O_D_C)의 진폭을 제2 기준 전압(VREF2)과 비교하여, 클럭 임베디드 홀수 신호(O_D_C)의 진폭이 제2 기준 전압(VREF1)보다 크면 "0"을 홀수 번째 데이터(O_D)로 출력하고, 클럭 임베디드 홀수 신호(O_D_C)의 진폭이 제2 기준 전압(VREF2)보다 작으면 "1"을 홀수 번째 데이터(O_D)로 출력한다.
상기 제1 클럭 정보 검출부(164)는 클럭 임베디드 홀수 신호(O_D_C)를 제공받아 제1 클럭 정보(C_INF1)를 복원한다. 구체적으로 제1 클럭 정보 검출부(164)는 클럭 임베디드 홀수 신호(O_D_C)의 진폭의 극성이 반전되는 시점을 검출하여 이를 제1 클럭 정보(C_INF1)로 제공한다.
예를 들면, 클럭 임베디드 홀수 신호(O_D_C)의 진폭이 제1 레벨의 정극성 전압(VH1) 또는 제2 레벨의 정극성 전압(VH2)의 정극성 전압과 일치하다가 다음 클럭 임베디드 홀수 신호(O_D_C) 의 진폭이 제1 레벨의 부극성 전압(VL1) 또는 제2 레벨의 부극성 전압(VL2)과 일치되는 시점을 검출한다.
제1 클럭 정보 검출부(164)는 클럭 임베디드 홀수 신호(O_D_C)의 진폭과 기준 전압을 입력받아 비교하는 차동 증폭기를 포함한다. 여기서 기준 전압은 제1 레벨의 정극성 전압(VH1)과 제1 레벨의 부극성 전압(VL2)의 중간값 또는 제2 레벨의 정극성 전압(VH2)과 제2 레벨의 부극성 전압(VL2)의 중간값인 것이 바람직하다.
도 6은 본 발명의 일실시 예에 따른 클럭 임베디드 신호를 이용한 직렬 통신 방법의 절차 흐름도이다. 도 6을 참조하면 본 발명의 일실시 예에 따른 클럭 임베 디드 신호를 이용한 직렬 통신 방법은 데이터 분리 단계(S100), 펄스 진폭 변조 단계(S120), 클럭 정보 삽입 단계(S130), 송신 단계(S140), 수신 단계(S200), 펄스 진폭 복조 단계(S210), 클럭 정보 복원 단계(S220) 및 클럭 생성 단계(S230)를 포함한다.
상기 데이터 분리 단계(S100)는 데이터 스트림(DATA STREAM)을 홀수 번째 데이터(O_D) 스트림과 짝수 번째 데이터(E_D) 스트림으로 분리한다.
상기 펄스 진폭 변조 단계(S120)는 홀수 번째 데이터(O_D) 스트림과 짝수 번째 데이터(E_D) 스트림에 대응되는 진폭의 극성을 달리하여 각각 펄스 진폭 변조(PAM) 한다. 여기서 펄스 진폭 변조는 홀수 번째 데이터(O_D)와 짝수 번째 데이터(E_D) 각각에 대응하는 4개의 진폭 레벨을 가지는 4 PAM인 것이 바람직하며, 4개의 진폭 레벨은 정극성 제1 레벨 전압(VH1), 정극성 제2 레벨 전압(VH2), 부극성 제1 레벨 전압(VL1) 및 부극성 제2 레벨 전압(VL2)을 포함한다.
예를 들면, 홀수 번째 데이터(O_D)가 "1"일 때, 대응되는 진폭은 정극성 제1 레벨 전압(VH1) 또는 부극성 제1 레벨 전압(VL1)이며, 홀수 번째 데이터(O_D)가 "1"일 때, 대응되는 진폭은 정극성 제1 레벨 전압(VH1) 또는 부극성 제1 레벨 전압(VL1)이다.
펄스 진폭 변조 단계(S120)는 홀수 번째 데이터(O_D)에 대응하는 진폭을 정극성 전압으로 선택하는 경우, 짝수 번째 데이터(E_D)에 대응하는 진폭을 부극성 전압으로 선택하여, 홀수 번째 데이터(O_D)와 짝수 번째 데이터(E_D)에 대한 펄스 진폭 변조된 신호의 극성이 서로 상반되도록 하는 것이 바람직하다.
상기 클럭 정보 삽입 단계(S130)는 클럭(CLK)에 응답하여 홀수 번째 데이터(O_D) 스트림과 짝수 번째 데이터(E_D) 스트림에 대응되는 진폭의 극성을 반전시켜 펄스 진폭 변조(PAM)하여 클럭 임베디드 신호(O_D_C, E_D_C)를 생성한다. 이때, 클럭(CLK) 정보는 홀수 번째 데이터(O_D) 스트림과 짝수 번째 데이터(E_D) 스트림에 대응되는 진폭의 극성이 반전되는 시점에 임베디드 된다.
예를 들면, 클럭 정보 삽입 단계(S130)는 홀수 번째 데이터(O_D)가 "1" 또는 "0"이면, 정극성 제1 레벨 전압(VH1) 또는 정극성 제2 레벨 전압(VH2)을 진폭으로 대응시켜 펄스 진폭 변조하다가, 클럭(CLK)의 하이 레벨 구간이 입력되면, 홀수 번째 데이터(O_D)가 "1" 또는 "0"이며, 부극성 제1 레벨 전압(VL1) 또는 부극성 제2 레벨 전압(VL2)을 진폭으로 대응시켜 펄스 진폭 변조한다.
따라서 홀수 번째 데이터(O_D) 스트림에 대응되는 진폭의 극성이 반전되는 시점에 클럭 정보가 임베디드될 수 있다. 이때 짝수 번째 데이터(E_D)는 부극성 레벨 전압을 진폭으로 대응시켜 펄스 진폭 변조하다가, 클럭(CLK)의 하이 레벨 구간이 입력되면 정극성 레벨 전압으로 진폭을 대응시켜 펄스 진폭 변조한다.
즉 홀수 번째 데이터(O_D) 스트림과 짝수 번째 데이터(E_D) 스트림은 클럭(CLK)의 하이 레벨 구간이 입력되면, 서로 다른 극성 레벨 전압으로 펄스 진폭 변조되도록 대응되는 진폭의 극성을 반전시킨다. 이는 클럭 임베디드 신호(O_D_C, E_D_C)를 차동 신호(Differential Signal) 형식으로 수신부로 전송할 수 있도록 하기 위함이다.
상기 송신 단계(S140)는 클럭 임베디드 신호(O_D_C, E_D_C)를 두 개의 전송 라인을 통하여 수신부()로 전송한다. 송신 단계(S140)는 클럭 임베디드 신호(O_D_C, E_D_C)를 두 개의 전송 라인을 통하여 동시에 전송하기 위하여 클럭 임베디드 신호(O_D_C, E_D_C)를 버퍼링 및 증폭하여 클럭 임베디드 데이터 신호(O_DATA_C,E_DATA_C)를 생성하는 단계를 포함한다.
상기 수신 단계(S200)는 클럭 임베디드 데이터 신호(O_DATA_C, E_DATA_C)를 수신하여 클럭 임베디드 신호(O_D_C, E_D_C)로 변환한다.
상기 펄스 진폭 복조 단계(S210)는 클럭 임베디드 신호(O_D_C, E_D_C)를 홀수 번째 데이터(O_D) 스트림과 짝수 번째 데이터(E_D) 스트림으로 각각 복원한다. 여기서 클럭 임베디드 신호(O_D_C, E_D_C)는 홀수 번째 데이터(O_D)와 짝수 번째 데이터(E_D) 각각에 대응하는 정극성 제1 레벨 전압(VH1), 정극성 제2 레벨 전압(VH2), 부극성 제1 레벨 전압(VL1) 및 부극성 제2 레벨 전압(VL2)을 포함한 4개의 진폭 레벨을 가진다.
따라서 펄스 진폭 복조 단계(S210)는 클럭 임베디드 신호(O_D_C, E_D_C)의 진폭을 기준 전압의 레벨과 비교하여 홀수 번째 데이터(O_D) 스트림과 짝수 번째 데이터(E_D) 스트림으로 각각 복원한다. 여기서 기준 전압은 제1 기준 전압(VREF1)과 제2 기준 전압(VREF2)을 포함한다.
예를 들면, 펄스 진폭 복조 단계(S210)는 클럭 임베디드 홀수 신호(O_D_C)의 진폭이 제1 기준 전압(VREF1)보다 크면 "1"을 홀수 번째 데이터(O_D)로 출력하고, 클럭 임베디드 홀수 신호(O_D_C)의 진폭이 제1 기준 전압(VREF1)보다 작으면 "0"을 홀수 번째 데이터(O_D)로 출력한다.
그리고, 펄스 진폭 복조 단계(210)는 제1 클럭 정보 검출부(164)로부터 제1 클럭 정보가 제공되면, 클럭 임베디드 홀수 신호(O_D_C)의 진폭을 제2 기준 전압(VREF2)과 비교하여, 클럭 임베디드 홀수 신호(O_D_C)의 진폭이 제2 기준 전압(VREF1)보다 크면 "0"을 홀수 번째 데이터(O_D)로 출력하고, 클럭 임베디드 홀수 신호(O_D_C)의 진폭이 제2 기준 전압(VREF2)보다 작으면 "1"을 홀수 번째 데이터(O_D)로 출력한다.
상기 클럭 정보 복원 단계(S220)는 펄스 진폭 복조 단계(S210)에서 클럭 임베디드 신호(O_D_C, E_D_C)의 진폭에 각각 대응되는 기준 레벨의 진폭 극성이 반전되는 시점을 검출하여 클럭 동기 신호(C_Sync)로 제공한다.
예를 들면, 클럭 정보 복원 단계(S220)는 클럭 임베디드 홀수 신호(O_D_C)의 진폭이 제1 레벨의 정극성 전압(VH1) 또는 제2 레벨의 정극성 전압(VH2)의 정극성 전압과 일치하다가 다음 클럭 임베디드 홀수 신호(O_D_C)의 진폭이 제1 레벨의 부극성 전압(VL1) 또는 제2 레벨의 부극성 전압(VL2)과 일치되는 시점을 검출하여 제1 클럭 정보 신호(C_INF1)로 출력한다.
그리고 클럭 정보 복원 단계(S220)는 제1 클럭 정보 신호(C_INF1)와 제2 클럭 정보 신호(C_INF2)를 생성하고, 제1 클럭 정보 신호(C_INF1)과 제2 클럭 정보 신호(C_INF2)가 서로 크로싱(Crossing)되어 반전되는 시점을 검출하여 클럭 동기 신호(C_Sync)로 제공한다.
상기 클럭 생성 단계(S230)는 클럭 동기 신호(C_Sync)에 동기를 맞추어 클 럭(CLK)를 생성하는 단계이다. 상술한 과정을 통하여 클럭(CLK) 정보는 데이터 스트림(DATA STREAM)에 임베디드되어 전송되고 복원될 수 있다.
도 7은 본 발명의 일실시 예에 따라 생성된 클럭 임베디드 신호로서 8비트 데이터마다 하나의 클럭 펄스가 임베디드된 클럭 임베디드 데이터 신호를 도시한다. 도 7에 도시된 바와 같이, 본 발명의 일실시 예에 따라 생성된 클럭 임베드디 신호(O_DATA_C,E_DATA_C)는 데이터 스트림(DATA STREAM) 값이 "00 10 01 11", "11 00 10 01"이고, 8비트 데이터 후 하나의 클럭 펄스 정보가 임베디드된 경우이다.
클럭 임베디드 홀수 신호(D_DATA_C)는 "0 1 0 1", "1 0 1 0"에 해당하는 펄스 진폭 변조 레벨인 정극성 레벨 전압(VH2,VH1,VH2,VH1)과, 부극성 레벨 전압(VL1,VL2,VL1,VL2)을 가진다. 클럭 정보는 펄스 진폭 별조 레벨이 정극성 레벨 전압에서 부극성 레벨 전압으로 반전되는 시점에 임베디드된다.
클럭 임베디드 짝수 신호(O_DATA_C)는 "0 0 1 1", "1 0 0 1"에 해당하는 펄스 진폭 변조 레벨인 부극성 레벨 전압(VL2,VL2,VL1,VL1)과, 정극성 레벨 전압(VH1,VH2,VH2,VH1)을 가진다. 클럭 정보는 펄스 진폭 변조 레벨이 부극성 레벨 전압에서 정극성 레벨 전압으로 반전되는 시점에 임베디드된다.
따라서 수신부에서는 클럭 임베디드 홀수 신호(D_DATA_C)와 클럭 임베디드 짝수 신호(O_DATA_C)의 극성이 반전되어 크로싱(Crossing)되는 시점을 검출함으로써 임베디드된 클럭의 동기를 검출할 수 있게 된다.
본 실시 예에서는 4 펄스 진폭 변조된 8비트 데이터마다 하나의 클럭 펄스가 임베디드된 경우를 예시하였지만, 이에 한정되는 것은 아니며, 10비트 데이터, 16비트 데이터, 또는 20비트 데이터 마다 하나의 클럭 펄스가 임베디드될 수 있다.
본 발명의 일실시 예에서, 데이터 스트림(STREAM)에 대응되는 펄스 진폭 레벨의 매핑 관계를 표로 나타내면, 아래 표 1과 같다.
홀수 번째 데이터
(O_D) 		클럭 임베디드 홀수 데이터(O_DATA_C) 짝수 번째 데이터
(E_D)		 클럭 임베디드 짝수 데이터(E_DATA_C)
0 VH2 0 VL2
0 VH2 1 VL1
1 VH1 0 VL2
1 VH1 1 VL1
표 1에 표시된 매핑 관계에 따라 8비트 데이터에 대한 펄스 진폭 변조를 수행하고, 데이터 스트림에 대응하는 진폭의 극성을 변환시켜 하나의 클럭 펄스를 임베디드 시킨다. 따라서, 하나의 클럭 펄스가 임베디드된 후, 데이터 스트림(STREAM)에 대응되는 펄스 진폭 레벨의 매핑 관계를 표로 나타내면, 아래 표 2와 같다.
홀수 번째 데이터
(O_D) 		클럭 임베디드 홀수 데
이터(O_DATA_C)		 짝수 번째 데이터
(E_D)		 클럭 임베디드 짝수 데
이터(E_DATA_C)
0 VL2 0 VH2
0 VL2 1 VH1
1 VL1 0 VH2
1 VL1 1 VH1
다음으로 변조된 펄스 진폭 레벨과 복조되는 데이터 스트림의 매핑 관계를 표로 나타내면 아래 표 3과 같다.
클럭 임베디드 홀수 데
이터(O_DATA_C)		 홀수 번째 데이터
(O_D) 		클럭 임베디드 짝수 데
이터(E_DATA_C)		 짝수 번째 데이터
(E_D)
O_DATA_C < VREF1 0 E_DATA_C > VREF2 0
O_DATA_C < VREF1 0 E_DATA_C < VREF2 1
O_DATA_C > VREF1 1 E_DATA_C > VREF2 0
O_DATA_C > VREF1 1 E_DATA_C < VREF2 1
표 3에 표시된 매핑 관계에 따라 8비트 데이터에 대한 펄스 진폭 복조를 수행하고, 클럭 임베디드 데이터(O_DATA_C, E_DATA_C) 진폭의 극성 반전되는 시점을 검출하여 클럭을 복원한다. 여기서, VREF1는 제1 기준 전압이고, VREF2는 제2 기준 전압이다. 클럭을 복원한 후, 클럭 임베디드 홀수 데이터(O_DATA_C)의 복원을 위해 제2 기준 전압(VREF2)을 사용하고, 클럭 임베디드 짝수 데이터(E_DATA_C)의 복원을 위해 제1 기준 전압(VREF2)을 사용한다.
따라서, 클럭을 복원한 후, 변조된 펄스 진폭 레벨과 복조되는 데이터 스트림의 매핑 관계를 표로 나타내면 아래 표 4와 같다.
클럭 임베디드 홀수 데
이터(O_DATA_C)		 홀수 번째 데이터
(O_D) 		클럭 임베디드 짝수 데
이터(E_DATA_C)		 짝수 번째 데이터
(E_D)
O_DATA_C > VREF2 0 E_DATA_C < VREF1 0
O_DATA_C > VREF2 0 E_DATA_C > VREF1 1
O_DATA_C < VREF2 1 E_DATA_C < VREF1 0
O_DATA_C < VREF2 1 E_DATA_C > VREF1 1
다시 설명하면, 본 발명의 일실시 예에 따른 직렬 통신 방법은 하나의 심볼 기간(One Symbol Period) 동안 2비트가 전송되는 4 펄스 진폭 변조 방법을 사용하면서 클럭 정보를 데이터 스트림(DATA STREAM) 속에 임베디드 시킬 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 클럭 임베디드 신호를 이용한 직렬 통신 장치의 구성 블록도이다. 본 발명의 다른 실시 예에 따른 클럭 임베디드 신호를 이용한 직렬 통신 장치는 송신기(210)와 수신기(250)를 포함한다.
상기 송신기(210)는 데이터 스트림(DATA STREAM)에 클럭(CLK) 정보를 임베디드 시킨 신호(DATA_C, DATA_B_C)를 수신기(250)로 전송한다. 이를 위해 송신기(210)는 클럭 임베디드 신호 생성부(220) 및 송신부(212)를 포함한다.
클럭 임베디드 신호 생성부(220)는 데이터 스트림(DATA STREAM)에 대응하는 데이터 신호(DATA)와 데이터바 신호(DATA_B)를 생성하면서, 외부로부터 제공받은 클럭(CLK) 정보를 임베디드시켜 클럭 임베디드 신호(D_C, D_B_C)를 생성하여 수신기(250)로 제공한다. 여기서 데이터바 신호(DATA_B)는 데이터 신호(DATA)의 위상에 반전되는 위상을 가지는 신호이다.
클럭 임베디드 신호 생성부(220)는 데이터 신호(DATA)와 데이터바 신호(DATA_B)의 상대적인 위치에 따라 데이터 스트림(DATA STREAM)의 데이터를 표시한다. 예를 들면, 데이터가 "1"이면 데이터 신호(DATA)가 데이터바 신호(DATA_B)보다 크도록 하고, 데이터가 "0"이면 데이터 신호(DATA)가 데이터바 신호(DATA_B)보다 작도록 한다. 또한 클럭 임베디드 신호 생성부(220)는 데이터 신호(DATA)와 데이터바 신호(DATA_B)를 이퀄라이징(Equalizing)시키는 시점에 클럭(CLK) 정보를 임베디드한다.
송신부(212)는 클럭 임베디드 신호 생성부(220)로부터 제공되는 클럭 임베디드된 신호(D_C, D_B_C)를 클럭 임베디드 데이터 신호(DATA_C, DATA_B_C)로 변환하여 두 개의 전송 라인을 통하여 수신기(250)로 전송한다. 송신부(212)는 두 개의 전송 라인을 통하여 클럭 임베디드 데이터 신호(DATA_C, DATA_B_C)를 차동 신호(Differential Signal)로 동시에 전송하기 위하여 버퍼링 기능을 수행하며, 클럭 임베디드 신호(D_C, D_B_C)를 증폭시켜 전송에 적합한 클럭 임베디드 데이터 신호(DATA_C, DATA_B_C)로 변환한다.
상기 수신기(250)는 송신부(212)로부터 전송되는 클럭 임베디드 데이터 신호(DATA_C, DATA_B_C)로부터 클럭 동기 정보(C_Sync)와 데이터 스트림(DATA STREAM)을 복원한다. 이를 위해 수신기(250)는 수신부(252), 클럭 임베디드 신호 복원부(260) 및 클럭 펄스 발생부(254)를 포함한다.
수신부(252)는 두 개의 전송 라인을 통하여 송신부(212)로부터 제공되는 클럭 임베디드 데이터 신호(DATA_C, DATA_B_C)를 클럭 임베디드 신호(D_C, D_B_C)로 변환하여 클럭 임베디드 복원부(260)로 제공한다. 이를 위해 수신부(252)는 클럭 임베디드 데이터 신호(DATA_C, DATA_B_C)를 클럭 임베디드 신호 복원부(260)가 처리할 수 있는 신호 레벨을 가지는 클럭 임베디드 신호(D_C, D_B_C)로 변환한다.
클럭 임베디드 신호 복원부(260)는 수신부(252)로부터 제공되는 클럭 임베디드 신호(D_C, D_B_C)로부터 클럭 동기 정보(C_Sync)와 데이터 스트림(DATA STREAM)복원하고, 클럭 동기 정보(C_Sync)를 클럭 펄스 발생부(254)로 제공한다.
클럭 펄스 발생부(254)는 클럭 임베디드 신호 복원부(260)로부터 제공되는 클럭 동기 정보(C_Sync)에 동기되는 클럭(CLK)을 발생시킨다.
도 9는 도 8에 도시된 클럭 임베디드 신호 생성부의 예시 회로도이다. 도 9에 도시된 바와 같이, 클럭 임베디드 신호 생성부(220)는 데이터 신호 생성부(222), 데이터바 신호 생성부(224), 클럭 임베디드 제어부(226) 및 클럭 임베디드부(228)를 포함한다.
상기 데이터 신호 생성부(222)는 데이터 스트림(DATA STREAM)을 제공받아 데이터 신호(DATA)를 생성한다. 보다 구체적으로 데이터 신호 생성부(222)는 데이터 스트림(DATA STREAM)의 데이터가 "1"일 때, 정극성 전압(VH)을 데이터 신호(DATA)로 제공하는 트랜지스터(NT1)와 데이터 스트림(DATA STREAM)의 데이터가 "0"일 때 부극성 전압(VL)을 데이터 신호(DATA)로 제공하는 트랜지스터(PT1)를 포함한다.
상기 데이터바 신호 생성부(224)는 데이터 스트림(DATA STREAM)을 제공받아 데이터바 신호(DATA_B)를 생성한다. 보다 구체적으로 데이터바 신호 생성부(224)는 데이터 스트림(DATA STREAM)의 데이터의 위상을 반전시켜 출력하는 인버터(INV), 인버터의 출력이 "1"일 때, 정극성 전압(VH)을 데이터바 신호(DATA_B)로 제공하는 트랜지스터(NT2)와 인버터(INV)의 출력이 "0"일 때 부극성 전압(VL)을 데이터 신호(DATA)로 제공하는 트랜지스터(PT2)를 포함한다.
상기 클럭 임베디드 제어부(226)는 클럭(CLK)에 응답하여 데이터 신호(DATA)와 데이터바 신호(DATA_B)를 이퀄라이징하는 제어 신호(CNTL)을 생성하여 클럭 임베디드부(228)로 제공한다.
구체적으로 클럭 임베디드 제어부(226)는 클럭 단자로 클럭(CLK)을 제공받고 반전 출력 단자(/Q)가 데이터 단자(D)와 연결되며, 출력 단자(Q)로 반전 신호(CONV)를 출력하는 D 플립플롭(F-F), 반전 신호(CONV)를 지연시켜 반전 지연 신호(CONV_D)로 생성하는 지연부(D), 반전 신호(CONV)와 반전 지연 신호(CONV_D)를 익스클루시브 오어 연산하여 제어 신호(CNTL)로 제공하는 익스클루시브 오어 게이트(XOR)를 포함한다. 여기서 지연부(D)의 지연 시간은 이퀄라이징으로 임베디드된 클럭 정보의 마진에 해당한다.
상기 클럭 임베디드부(228)는 제어 신호(CNTL)에 응답하여 데이터 신호(DATA)와 데이터바 신호(DATA_B)를 이퀄라이징(Equalizing)시켜 클럭 정보를 임베디드 한다. 구체적으로 클럭 임베디드부(228)는 제어 신호(CNTL)가 인에이블되면 데이터 신호 생성부(222)의 데이터 신호(DATA)와 데이터바 신호 생성부(224)의 데이터바 신호(DATA_B)의 입력을 차단하는 트랜지스터(PT3, PT4), 각 트랜지스터의 출력단에 연결되는 래치(LAT) 및 제어 신호(CNTL)가 인에이블되면, 데이터 신호(DATA) 라인과 데이터바 신호(DATA_B) 라인을 전기적으로 연결하여 이퀄라이징시키는 트랜지스터(NT3)를 포함한다.
도 10은 도 8에 도시된 클럭 임베디드 신호 복원부의 구성 블록도이다. 도 10에 도시된 바와 같이, 클럭 임베디드 신호 복원부(260)는 데이터 스트림 복원부(262)와 클럭 동기 검출부(264)를 포함한다.
상기 데이터 스트림 복원부(262)는 클럭 임베디드 신호(D_C, D_B_C)를 데이터 스트림(DATA STREAM)으로 복원한다. 구체적으로, 클럭 임베디드 신호 복원부(262)는 차동 신호인 클럭 임베디드 신호(D_C, D_B_C)의 상대적인 위치에 따라 데이터 스트림(DATA STREAM)을 복원한다. 예를 들면, 클럭 임베디드 신호 D_C와 D_B_C를 비교하여 D_C가 더 큰 경우 "1"로 복원하고, D_C가 더 작은 경우 "0"으로 복원한다. 데이터 스트림 복원부(262)는 클럭 임베디드 신호 D_C와 D_B_C를 입력받아 비교하여 출력하는 차동 증폭기로 구현될 수 있다.
상기 클럭 동기 검출부(264)는 차동 신호인 클럭 임베디드 신호(D_C,D_B_C) 중 이퀄라이징된 부분을 검출하여 클럭 동기 신호(C_Sync)로 제공한다. 구체적으로 클럭 동기 복원부(264)는 클럭 임베디드 신호 D_C와 D_B_C를 비교하여 D_C와 D_B_C가 같은 경우 클럭 동기 신호(C_Sync)를 생성하여 출력한다.
또는 클럭 동기 복원부(264)는 클럭 임베디드 신호 D_C와 D_B_C의 최고 레벨 전압(VH)과 (D_C + D_B_C)/2 레벨 사이의 제1 기준 레벨 전압(VH_REF) 및 클럭 임베드디 신호 D_C와 D_B_C의 최저 레벨 전압(VL) 사이의 최저 레벨 전압(VL)과 (D_C + D_B_C)/2 레벨 사이의 제2 기준 레벨 전압(VL_REF)을 이용하여 클럭 동기 신호(C_Sync)를 검출할 수 있다.
예를 들면, 클럭 임베디드 신호 D_C가 제1 기준 레벨 전압(VH_REF)보다 작고, 클럭 임베디드 신호 D_B_C가 제2 기준 레벨 전압(VL_REF)보다 크면 클럭 동기 신호(C_Sync)를 생성하여 출력한다. 클럭 임베디드 신호 D_C가 VL_REF보다 크고, 클럭 임베디드 신호 D_B_C가 VH_REF보다 작은 경우도 같다.
도 11은 본 발명의 다른 실시 예에 따른 클럭 임베디드 신호를 이용한 직렬 통신 방법의 절차 흐름도이다. 도 11에 도시된 바와 같이, 본 발명의 다른 실시 예에 따른 클럭 임베디드 신호를 이용한 직렬 통신 방법은 차동 신호 생성 단계(S300), 클럭 정보 삽입 단계(S310), 송신 단계(S320), 수신 단계(S400), 데이터 스트림 복원 단계(S410), 클럭 정보 복원 단계(S420) 및 클럭 생성 단계(S430)를 포함한다.
상기 차동 신호 생성 단계(S300)는 데이터 스트림(DATA STREAM)에 대응하는 데이터 신호(DATA)와 데이터바 신호(DATA_B)를 생성한다. 데이터 스트림(DATA STREAM)은 데이터 신호(DATA)와 데이터바 신호(DATA_B)의 상대적인 위치에 따라 데이터 스트림(DATA STREAM)의 데이터를 표시한다.
예를 들면, 데이터 스트림(DATA STREAM)의 데이터가 "1"이면, 데이터 신호(DATA)를 정극성 전압에 대응시키고 데이터바 신호(DATA_B)를 부극성 전압에 대응시켜 데이터 신호(DATA)가 데이터바 신호(DATA_B)보다 크도록 하고, 데이터가 "0"이면 데이터 신호(DATA)를 부극성 전압에 대응시키고 데이터바 신호(DATA_B)를 정극성 전압에 대응시켜 데이터 신호(DATA)가 데이터바 신호(DATA_B)보다 작도록 한다.
상기 클럭 정보 삽입 단계(S310)는 클럭(CLK)에 응답하여 데이터 신호(DATA)와 데이터바 신호(DATA_B)를 이퀄라이징시켜 클럭 정보를 임베디드시켜 이를 클럭 임베디드 신호(D_C, D_B_C)로 제공한다. 예를 들면, 클럭 정보 삽입 단계(S310)는 클럭의 하이 레벨 구간이 입력되면, 데이터 신호(DATA)와 데이터바 신호(DATA_B)를 이퀄라이징시켜 데이터 신호(DATA)와 데이터바 신호(DATA_B)의 중간값을 가지는 레벨 신호가 출력되도록 한다.
상기 송신 단계(S320)는 클럭 임베디드 신호(D_C,D_B_C)를 버퍼링하고 증폭하여 차동 신호인 클럭 임베디드 데이터 신호(DATA_C, DATA_B_C)를 생성하고 이를 두 개의 전송 라인을 통하여 수신부(252)로 전송한다.
상기 수신 단계(S400)는 클럭 임베디드 데이터 신호(DATA_C,DATA_B_C)를 수신하여 클럭 임베디드 신호(D_C, D_B_C)로 변환한다.
상기 데이터 스트림 복원 단계(S410)는 차동 신호인 클럭 임베디드 신호(D_C, D_B_C)의 상대적인 위치에 따라 클럭 임베디드 신호(D_C, D_B_C)를 데이터 스트림(DATA STREAM)으로 복원한다. 예를 들면, 클럭 임베디드 신호 D_C와 D_B_C를 비교하여 D_C가 더 큰 경우 "1"로 복원하고, D_C가 더 작은 경우 "0"으로 복원한다.
상기 클럭 정보 복원 단계(S420)는 차동 신호인 클럭 임베디드 신호(D_C, D_B_C) 중 이퀄라이징된 부분을 검출하여 클럭 동기 신호(C_Sync)를 생성한다. 예를 들면, 클럭 임베디드 신호 D_C와 D_B_C를 비교하여 D_C와 D_B_C가 같은 경우 이퀄라이징된 부분으로 인식하고 클럭 동기 신호(C_Sync)를 생성한다.
또한 클럭 정보 복원 단계(S420)는 클럭 임베디드 신호(D_C, D_B_C)의 최고 레벨 전압(VH), 최저 레벨 전압(VL)과 (VH + HL)/2 레벨 사이의 제1 기준 레벨 전압(VH_REF), 제2 기준 레벨 전압(VL_REF)을 이용하여 클럭 동기 신호(C_Sync)를 검출할 수도 있다.
예를 들면, 클럭 임베디드 신호 D_C가 제2 기준 레벨 전압보다 크고, 클럭 임베디드 신호 D_B_C가 제1 기준 레벨 전압보다 작으면 이를 이퀄라이징된 부분으로 인식하고 클럭 동기 신호(C_Sync)를 생성한다.
상기 클럭 생성 단계(S430)는 클럭 동시 신호(C_Sync)에 동기를 맞추어 클럭을 생성한다. 상술한 과정을 통하여 클럭 정보는 데이터 스트림에 임베디드되어 전송되고 복원될 수 있다.
도 12는 본 발명의 다른 실시 예에 따라 생성된 클럭 임베디드 신호로서 4비트 데이터마다 하나의 클럭 펄스가 임베디드된 클럭 임베디드 신호를 도시한다. 도 12에 도시된 바와 같이, 본 발명의 다른 실시 예에 따라 생성된 클럭 임베디드 신호(DATA_C, DATA_B_C)는 데이터 스트림(DATA STREAM) 값이 "1 1 0 1", "0 1 1 0"이고, 4비트 데이터 후 하나의 클럭 펄스 정보가 임베디드된 경우이다.
클럭 임베디드 신호(DATA_C, DATA_B_C)는 데이터 스트림 값에 따라 데이터 값이 "1"일 경우 클럭 임베디드 신호 DATA_C가 클럭 임베디드 신호 DATA_B_C보다 상대적으로 높은 전압 레벨을 가지며, 데이터 값이 "0"인 경우 클럭 임베디드 신호 DATA_C가 클럭 임베디드 신호 DATA_B_C보다 상대적으로 낮은 전압 레벨을 가진다. 클럭 정보는 클럭 임베디드 신호 DATA_C와 클럭 임베디드 신호 DATA_B_C가 이퀄라이징된 부분, 즉 클럭 임베디드 신호 DATA_C와 클럭 임베디드 신호 DATA_B_C의 최고 레벨 전압과 최저 레벨 전압의 중간 레벨 부분에 임베디드된다.
따라서 수신기는 클럭 임베디드 신호의 이퀄라이징 부분을 검출함으로써 데이터 스트림에 임베디드된 클럭의 동기를 검출할 수 있다.
본 실시 예에서는 차동 신호로 변환된 4비트 데이터마다 하나의 클럭 펄스가 임베디드된 경우를 예시하였지만, 이에 한정되는 것은 아니며, 8비트 데이터, 10비트 데이터, 16비트 데이터 또는 20비트 데이터마다 하나의 클럭이 임베디드될 수 있다.
도 1 내지 도 7 및 도 8 내지 도 12에서 설명된 클럭 임베디드 신호를 이용한 직렬 통신 장치 및 방법은 액정 표시 장치에서 그래픽 컨트롤러(Graphic Controller)와 타이밍 컨트롤러(Timming Controller) 사이의 인터페이스 또는 타이밍 컨트롤러와 드라이버 집적 회로(IC: Integrated Circuit) 사이의 인터페이스에 적용될 수 있다.
또한 도 1 내지 도 7 및 도 8 내지 도 12에서 설명된 클럭 임베디드 신호를 이용한 직렬 통신 장치 및 방법은 액정 표시 장치뿐만 아니라, Serial ATA, PCI Express, Giga bit Ethernet 등 각종 직렬 통신 장치에 적용될 수 있다.
본 발명의 클럭 임베디드 신호를 이용한 직렬 통신 방법 및 장치는, 4 레벨로 펄스 진폭 변조되는 홀수 및 짝수 데이터 신호의 극성이 반전되는 시점에 클럭 정보를 임베디드 시킨 신호 또는 차동 신호(Differential signal)를 이퀄라이즈시켜 클럭 정보를 임베디드 시킨 신호를 이용한 직렬 통신을 수행할 수 있기 때문에, 별도의 클럭 레인과 채널 코딩을 사용하지 않는다. 따라서, 별도의 클럭 레인에 의한 전자파 장애가 제거되고, 채널코딩에 의한 오버헤드가 줄어드는 효과가 있다.
이상에서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

Claims (20)

  1. 데이터 스트림을 홀수 및 짝수 번째 데이터 스트림으로 분리하는 데이터 분리부;
    상기 홀수 및 짝수 번째 데이터 스트림을 펄스 진폭 변조하고, 외부 클럭이 입력되면 상기 홀수 및 짝수 번째 데이터 스트림의 펄스 진폭 변조의 극성을 반전시켜 클럭 임베디드 홀수 및 짝수 신호를 생성하는 클럭 임베디드 신호 생성부;
    상기 클럭 임베디드 홀수 및 짝수 신호의 진폭을 기준 전압과 각각 비교하여 상기 홀수 및 짝수 번째 데이터 스트림을 복원하고, 상기 클럭 임베디드 홀수 및 짝수 신호의 진폭 극성이 반전되는 시점을 검출하여 상기 클럭의 동기 정보를 복원하는 클럭 임베디드 신호 복원부; 및
    상기 홀수 및 짝수 번째 데이트 스트림을 통합하여 상기 데이터 스트림으로 제공하는 데이터 통합부;
    를 포함하는 클럭 임베디드 신호를 이용한 직렬 통신 장치.
  2. 제 1 항에 있어서, 상기 클럭 임베디드 신호 생성부는,
    상기 클럭 임베디드 홀수 신호를 생성하는 제1 신호 생성부, 상기 클럭 임베디드 짝수 신호를 생성하는 제2 신호 생성부를 포함하며,
    상기 제1 신호 생성부와 제2 신호 생성부는 상기 홀수 번째 데이터 스트림과 짝수 번째 데이터 스트림을 서로 다른 극성을 가진 진폭으로 펄스 진폭 변조하는
    클럭 임베디드 신호를 이용한 직렬 통신 장치.
  3. 제 2 항에 있어서, 상기 제1 신호 생성부는,
    상기 홀수 번째 데이터 스트림을 두 개의 정극성 진폭을 가진 신호로 펄스 진폭 변조하는 제1 정극성 신호 생성부,
    상기 홀수 번째 데이터 스트림을 두 개의 부극성 진폭을 가진 신호로 펄스 진폭 변조하는 제1 부극성 신호 생성부, 및
    상기 클럭에 응답하여 홀수 번째 데이터 스트림을 상기 정극성 신호 생성부와 상기 부극성 신호 생성부로 교번하여 스위칭하는 제1 클럭 정보 삽입부,를 포함하는 클럭 임베디드 신호를 이용한 직렬 통신 장치.
  4. 제 3 항에 있어서, 상기 제2 신호 생성부는,
    상기 짝수 번째 데이터 스트림을 두 개의 정극성 진폭을 가진 신호로 펄스 진폭 변조하는 제2 정극성 신호 생성부,
    상기 짝수 번째 데이터 스트림을 두 개의 부극성 진폭을 가진 신호로 펄스 진폭 변조하는 제2 부극성 신호 생성부, 및
    상기 클럭에 응답하여 짝수 번째 데이터 스트림을 상기 부극성 신호 생성부 와 상기 정극성 신호 생성부로 교번하여 스위칭하는 제2 클럭 정보 삽입부,를 포함하는 클럭 임베디드 신호를 이용한 직렬 통신 장치.
  5. 데이터 분리부에 의해서, 데이터 스트림을 홀수 및 짝수 번째 데이터 스트림으로 분리하는 데이터 분리 단계;
    신호 생성부에 의해서, 상기 홀수 및 짝수 번째 데이터 스트림을 기준 레벨 전압에 대응시켜 펄스 진폭 변조하는 펄스 진폭 변조 단계;
    상기 신호 생성부에 의해서, 클럭에 응답하여 상기 홀수 및 짝수 번째 데이터 스트림에 대응되는 진폭의 극성을 반전시켜 클럭 임베디드 홀수 및 짝수 신호를 생성하는 클럭 정보 삽입 단계;
    신호 복원부에 의해서, 상기 클럭 임베디드 홀수 및 짝수 신호의 진폭을 기준 전압과 각각 비교하여 상기 홀수 및 짝수 번째 데이터 스트림을 복원하는 펄스 진폭 복조 단계; 및
    상기 신호 복원부에 의해서, 상기 클럭 임베디드 홀수 및 짝수 신호의 진폭의 극성이 반전되는 시점을 검출하여 상기 클럭의 동기 정보를 복원하는 클럭 정보 복원 단계;
    를 포함하는 클럭 임베디드 신호를 이용한 직렬 통신 방법.
  6. 제 5 항에 있어서, 상기 펄스 진폭 변조 단계에서 기준 레벨 전압은 정극성 제1 레벨 전압, 정극성 제2 레벨 전압, 부극성 제1 레벨 전압 및 부극성 제2 레벨 전압을 포함하는 클럭 임베디드 신호를 이용한 직렬 통신 방법.
  7. 제 6 항에 있어서, 상기 펄스 진폭 변조 단계는,
    상기 홀수 및 짝수 번째 데이터 스트림을 진폭의 극성을 서로 달리하여 각각 펄스 진폭 변조하는 클럭 임베디드 신호를 이용한 직렬 통신 방법.
  8. 제 7 항에 있어서, 상기 펄스 진폭 변조 단계는,
    상기 홀수 및 짝수 번째 데이터 스트림의 데이터가 "1"일 때 상기 정극성 제1 레벨 전압 또는 부극성 제1 레벨 전압으로 펄스 진폭 변조하고,
    상기 홀수 및 짝수 번째 데이터 스트림의 데이터가 "0"일 때 상기 정극성 제2 레벨 전압 또는 부극성 제2 레벨 전압으로 펄스 진폭 변조하는 클럭 임베디드 신호를 이용한 직렬 통신 방법.
  9. 제 6 항에 있어서, 상기 펄스 진폭 복조 단계에서 상기 기준 전압은,
    상기 정극성 제1 레벨 전압과 상기 정극성 제2 레벨 전압의 중간값을 가지는 제1 기준 전압과
    상기 부극성 제1 레벨 전압과 상기 부극성 제2 레벨 전압의 중간값을 가지는 제2 기준 전압을 포함하는
    클럭 임베디드 신호를 이용한 직렬 통신 방법.
  10. 제 9 항에 있어서, 상기 펄스 진폭 복조 단계는,
    상기 펄스 진폭 복조 단계는 상기 클럭 임베디드 홀수 및 짝수 신호의 진폭 전압과 상기 기준 전압을 각각 비교하여 상기 홀수 및 짝수 번째 데이터 스트림을 복원하는 단계를 포함하는 클럭 임베디드 신호를 이용한 직렬 통신 방법.
  11. 상대적인 위치에 따라 데이터 스트림을 표시하는 데이터 신호와 데이터바 신호를 생성하며, 외부 클럭이 입력되면 상기 데이터 신호와 데이터바 신호를 이퀄라이징시켜 클럭 임베디드 데이터 및 데이터바 신호를 생성하는 클럭 임베디드 신호 생성부;
    상기 클럭 임베디드 데이터 및 데이터바 신호의 상대적인 위치에 따라 상기 데이터 신호와 데이터바 신호를 복원하고, 상기 클럭 임베디드 데이터 및 데이터바 신호의 이퀄라이징 시점을 검출하여 상기 클럭의 동기 정보로 복원하는 클럭 임베디드 신호 복원부;를 포함하는 클럭 임베디드 신호를 이용한 직렬 통신 장치.
  12. 제 11 항에 있어서, 상기 데이터 신호와 데이터바 신호는 위상이 서로 반전된 신호인 클럭 임베디드 신호를 이용한 직렬 통신 장치.
  13. 제 12 항에 있어서, 클럭 임베디드 신호 생성부는,
    상기 데이터 신호를 생성하는 데이터 신호 생성부;
    상기 데이터바 신호를 생성하는 데이터바 신호 생성부;
    상기 클럭에 응답하여 상기 데이터 신호와 데이터바 신호를 이퀄라이징하는 제어 신호를 생성하는 클럭 임베디드 제어부;
    상기 제어 신호에 응답하여 상기 데이터 신호와 데이터바 신호를 이퀄라이징하는 클럭 임베디드부를 포함하는 클럭 임베디드 신호를 이용한 직렬 통신 장치.
  14. 제 13 항에 있어서, 상기 클럭 임베디드 신호 복원부는,
    상기 클럭 임베디드 데이터 및 데이터바 신호를 입력받아 비교하여 상기 데이터 스트림을 복원하는 데이터 스트림 복원부;
    상기 클럭 임베디드 데이터 및 데이터바 신호의 이퀄라이징 시점을 검출하여상기 클럭의 동기 정보로 복원하는 클럭 동기 복원부를 포함하는 클럭 임베디드 신호를 이용한 직렬 통신 장치.
  15. 신호 생성부에 의해서, 상대적인 위치에 따라 데이터 스트림을 표시하는 데이터 신호와 데이터바 신호를 생성하는 차동 신호 생성 단계;
    상기 신호 생성부에 의해서, 클럭에 응답하여 상기 데이터 신호와 데이터바 신호를 이퀄라이징시켜 클럭 임베디드 데이터 및 데이터바 신호를 생성하는 클럭 정보 삽입 단계;
    신호 복원부에 의해서, 상기 클럭 임베디드 데이터 및 데이터바 신호의 상대적인 위치에 따라 상기 데이터 신호와 데이터바 신호를 복원하는 데이터 스트림 복원 단계; 및
    상기 신호 복원부에 의해서, 상기 클럭 임베디드 데이터 및 데이터바 신호의 이퀄라이징 시점을 검출하여 상기 클럭의 동기 정보로 복원하는 클럭 정보 복원 단계;를 포함하는 클럭 임베디드 신호를 이용한 직렬 통신 방법.
  16. 제 15 항에 있어서, 상기 차동 신호 생성 단계는,
    상기 데이터 스트림의 데이터가 "1"이면 제1 레벨 전압에 대응시켜 상기 데이터 신호를 생성하고, 제2 레벨 전압에 대응시켜 상기 데이터바 신호를 생성하고,
    상기 데이터 스트림의 데이터가 "0"이면 상기 제2 레벨 전압에 대응시켜 상기 데이터 신호를 생성하고, 상기 제2 레벨 전압에 대응시켜 상기 데이터바 신호를 생성하는 클럭 임베디드 신호를 이용한 직렬 통신 방법.
  17. 제 16 항에 있어서, 상기 제1 레벨 전압과 제2 레벨 전압은 극성이 서로 반전된 클럭 임베디드 신호를 이용한 직렬 통신 방법.
  18. 제 17 항에 있어서, 상기 차동 신호 생성 단계에서,
    상기 데이터 스트림의 데이터가 "1"이면 상기 제1 레벨 전압은 상기 제2 레벨 전압보다 크고,
    상기 데이터 스트림의 데이터가 "0"이면 상기 제1 레벨 전압이 상기 제2 레벨 전압보다 작은 클럭 임베디드 신호를 이용한 직렬 통신 방법.
  19. 제 18 항에서, 상기 데이터 스트림 복원 단계는,
    상기 데이터 신호가 상기 데이터바 신호보다 크면, "1"을 상기 데이터 스트림으로 복원하고,
    상기 데이터 신호가 상기 데이터바 신호보다 작으면, "0"을 상기 데이터 스트림으로 복원하는 클럭 임베디드 신호를 이용한 직렬 통신 방법.
  20. 제 18 항에서 상기 클럭 정보 복원 단계는,
    상기 데이터 신호가 상기 데이터바 신호와 동일한 구간을 검출하여 상기 클 럭의 동기 정보로 제공하는 단계를 포함하는 클럭 임베디드 신호를 이용한 직렬 통신 방법.
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