KR100909537B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
실시예는 비휘발성 메모리 반도체 소자 및 그 제조 방법에 관한 것이다. 실시예에 따른 반도체 소자는 반도체 기판에 형성된 PN 접합 다이오드 영역, 상기 PN 접합 다이오드 영역 상에 형성되며 적어도 하나의 비아홀을 갖는 절연막 및, 상기 비아홀 내에 형성되며 상기 PN 접합 다이오드 영역과 접촉하는 제 1 금속 패턴, 상기 제 1 금속 패턴 상에 형성된 산화막 패턴, 상기 산화막 패턴 상에 형성된 제 2 금속 패턴으로 이루어진 저항성 메모리 소자를 포함하는 것을 특징으로 한다.
저항성 메모리 소자
Description
실시예는 비휘발성 메모리 반도체 소자 및 그 제조 방법에 관한 것이다.
본 발명은 비휘발성 기억소자에 관한 것으로서, 보다 상세하게는 기판 위에 에피택시 버퍼층을 형성하고 그 위에 산화막을 형성하는 것을 포함하는 에피택시 버퍼층을 이용한 비휘발성 기억소자와 그의 제조 방법에 관한 것이다.
현재 비휘발성 메모리로 상용화된 플래시 메모리(Flash memory)의 경우, 플로팅 폴리실리콘(floating polysilicon)이나 질화규소(silicon nitride)에 전자를 저장하거나 제거하여 문턱전압(Vth)을 변화시켜 기억소자로 이용한다.
이에 반해, 최근 연구되고 있는 상변화형 메모리(phase change memory, 'PRAM'), 자기 메모리(magnetic memory, 'MRAM') 등은 외부에서 인가한 열이나 자기장을 이용하여 저항변화를 발생시켜서 기억소자로 사용한다.
또 다른 비휘발성 메모리로서 전압인가에 의해 산화막의 저항이 변화되는 특성을 이용하는 저항성 메모리(ReRAM)에 대한 연구가 이루어지고 있으나, 구체적인 저항성 메모리 반도체 소자의 구조에 대한 개발은 미흡한 실정이다.
실시예는 전압 인가에 의해 산화막의 저항이 변화되는 저항성 메모리 소자를 이용하며, 선택적인 셀 구동이 용이한 비휘발성 메모리 반도체 소자 및 그 제조 방법을 제공한다.
실시예에 따른 반도체 소자는 반도체 기판에 형성된 PN 접합 다이오드 영역,
상기 PN 접합 다이오드 영역 상에 형성되며 적어도 하나의 비아홀을 갖는 절연막 및,
상기 비아홀 내에 형성되며 상기 PN 접합 다이오드 영역과 접촉하는 제 1 금속 패턴, 상기 제 1 금속 패턴 상에 형성된 산화막 패턴, 상기 산화막 패턴 상에 형성된 제 2 금속 패턴으로 이루어진 저항성 메모리 소자를 포함하는 것을 특징으로 한다.
실시예에 따른 반도체 소자의 제조 방법은,
반도체 기판 상에 제 1형 불순물을 주입하여 제 1형 불순물 영역을 형성하는 단계,
상기 제 1형 불순물 영역에 제 2형 불순물을 주입하여 제 2형 불순물 영역을 형성하는 단계,
상기 반도체 기판 상에 제 1 절연막을 형성하고, 상기 제 1 절연막에 상기 제 2형 불순물 영역의 일부를 노출시키는 제 1 비아홀을 형성하는 단계,
상기 제 1 절연막 상에 금속막을 증착하고 연마하여 상기 제 1 비아홀 내에 제 1 금속 패턴을 형성하는 단계,
상기 제 1 절연막 상에 제 2 절연막을 형성하고 상기 제 2 절연막에 상기 제 1 금속 패턴을 노출시키는 제 2 비아홀을 형성하는 단계,
상기 제 2 절연막 상에 산화막을 형성하고 연마하여 상기 제 2 비아홀 내에 산화막 패턴을 형성하는 단계,
상기 제 2 절연막 상에 제 3 절연막을 형성하고, 상기 제 3 절연막에 상기 산화막 패턴을 노출시키는 제 3 비아홀을 형성하는 단계, 및
상기 제 3 절연막 상에 금속막을 증착하고 연마하여 상기 제 3 비아홀 내에 제 2 금속 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
실시예에 따른 저항성 메모리 소자를 갖는 반도체 소자는 선택적인 셀 구동이 용이하며 인근 셀의 영향을 받지 않는 효과가 있다.
실시예는 균일하고 안정적이며 고효율의 비휘발성 메모리 소자를 제조할 수 있다.
이하, 첨부한 도면을 참조로 하여 실시예들에 따른 반도체 소자 및 그 제조 방법을 구체적으로 설명한다. 이하, "제 1 ", "제 2 " 등으로 언급되는 경우 이는 부재들을 한정하기 위한 것이 아니라 부재들을 구분하고 적어도 두개를 구비하고 있음을 보여주는 것이다. 따라서, 상기 "제 1 ", "제 2 "등으로 언급되는 경우 부재들이 복수 개 구비되어 있음이 명백하며, 각 부재들이 선택적으로 또는 교환적으로 사용될 수도 있다. 또한, 첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 1은 실시예에 따른 반도체 소자의 일부를 보여주는 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(100) 상에 셀들이 형성되어 있다.
상기 반도체 기판(100)에 제 1형 불순물이 주입되어 형성된 제 1형 불순물 영역(101), 상기 제 1형 불순물 영역(101) 내에 제 2형 불순물이 주입되어 형성된 제 2형 불순물 영역(103)이 형성되어 있다. 상기 제 1형 불순물 영역(101)과 상기 제 2형 불순물 영역(103)은 PN 접합 다이오드를 구성한다.
상기 제 2형 불순물 영역(103) 상에 제 1 금속 패턴(107), 산화막 패턴(115), 제 2 금속 패턴(119)으로 이루어진 저항성 메모리 소자가 형성되어 있다.
상기 제 1 금속 패턴(107)은 상기 반도체 기판(100) 상에 형성된 제 1 절연막(105)의 제 1 비아홀(105a)에 형성된다. 상기 산화막 패턴(115)은 상기 제 1 절연막(105) 상에 형성된 제 2 절연막(113)의 제 2 비아홀(113a)에 형성된다. 상기 제 2 금속 패턴(119)은 상기 제 2 절연막(113) 상에 형성된 제 3 절연막(117)의 제 3 비아홀(117a)에 형성된다.
상기 제 1형 불순물 영역(101) 상에 제 3 금속 패턴(109)이 형성되어 있고, 상기 제 3 금속 패턴(109)은 상기 제 1 절연막(105)에 형성된 제 4 비아홀(105b)에 형성된다.
상기 제 1 절연막(105)과 상기 제 2 절연막(113) 사이에는 상기 제 3 금속 패턴(109)과 접촉하는 제 1 금속 배선(111)이 형성되어 있다.
상기 제 3 절연막(117) 상에는 상기 제 2 금속 패턴(119)과 접촉하는 제 2 금속 배선(120)이 형성되어 있다.
상기 반도체 기판(100)으로는 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플 레이용 유리 기판 등을 예로 들 수 있다.
예를 들어, 상기 제 1형 불순물은 p형 불순물일 수 있고, 상기 제 2형 불순물은 n형 불순물일 수 있다. 이와 달리, 상기 제 1형 불순물은 n형 불순물일 수 있고, 상기 제 2 형 불순물은 p형 불순물일 수 있다.
상기 제 1 내지 제 3 절연막(105, 113, 117)은 각각 산화막 및 질화막 중 적어도 하나를 포함할 수 있다.
상기 제 1 금속 패턴(107), 상기 산화막 패턴(115), 상기 제 2 금속 패턴(119)의 단면 크기는 동일할 수도 있고 동일하지 않을 수도 있다.
상기 반도체 소자의 셀들은 상기 PN 접합 다이오드와 저항성 메모리 소자를 연결시킴으로써 셀을 선별적으로 작동시키는데 유리하다.
왜냐하면, 상기 저항성 메모리 소자는 전압-전류 특성에서 전압이 양(+)일 경우에도 온 상태(On state : "0")와 오프 상태(Off state : "1")를 가지며, 전압이 음(-)일 경우에 온 상태와 오프 상태를 가지므로 리딩 전압(Vread : reading voltage)의 범위가 넓어지게 된다. 따라서, 셀과 셀 간의 구분이 쉽지 않으며 원하는 셀만 작동시키기가 어렵다.
그러나, 실시예에서와 같이, PN 접합 다이오드를 상기 저항성 메모리 소자에 연결하면 상기 저항성 메모리 소자는 전압이 양의 값을 가질 경우에만 온 상태와 오프 상태를 가지므로 셀들을 제어하기가 용이하다.
상기 저항성 메모리 소자는 박막에 인가되는 특정 전압에 따라 박막의 저항 상태가 급격히 변화하는 것을 이용하여 비휘발성 메모리로 사용한다.
상기 저항성 메모리 소자는 무한대의 기록 및 재생에 대해 열화가 없고, 고온 동작이 가능하고, 비휘발성으로 데이터의 안전성 등 탁월한 특징을 가지고 있다. 또한, 10-20ns 정도로 고속동작이 가능하며, 공정적으로 단일막 구조이기 때문에 고집적화 및 고속화가 가능하다. 기본적으로 단층구조로서 제작되기 때문에 기존의 CMOS 공정과 집적공정(integration process)기술이 사용 가능함으로 소비에너지가 최소화할 수 있다.
도 3 내지 도 14는 실시예에 따른 반도체 소자를 제조하는 방법을 보여주는 단면도들이다.
도 3에 도시한 바와 같이, 반도체 기판(100) 상에 제 1 포토레지스트 패턴(151)을 형성한다. 상기 제 1 포토레지스트 패턴(151)을 마스크로 상기 반도체 기판(100)에 이온 주입하여 상기 제 1형 불순물 영역(101)을 형성한다.
상기 제 1형 불순물 영역(101)은 n형 불순물 또는 p형 불순물을 주입하여 형성할 수 있다.
도 4에 도시한 바와 같이, 상기 제 1형 불순물 영역(101)이 형성된 상기 반도체 기판(100) 상에 제 2 포토레지스트 패턴(152)을 형성한다. 상기 제 2 포토레지스트 패턴(152)을 마스크로 상기 반도체 기판(100)에 이온 주입하여 제 2형 불순물 영역(103)을 형성한다.
상기 제 2형 불순물 영역(103)은 상기 제 1형 불순물 영역(101)에 주입된 불순물과 반대 유형의 불순물을 주입하여 형성하며, p형 불순물 또는 n형 불순물을 주입하여 형성할 수 있다.
상기 제 2형 불순물 영역(103)은 상기 제 1형 불순물 영역(101) 내에 형성될 수 있다.
도 5에 도시한 바와 같이, 상기 제 1형 불순물 영역(101) 및 상기 제 2형 불순물 영역(103)이 형성된 상기 반도체 기판(100) 상에 제 1 절연막(105)을 형성한다.
상기 제 1 절연막(105)은 산화막 및 질화막 중 적어도 하나를 포함할 수 있다.
상기 제 1 절연막(105)은 상기 제 2형 불순물 영역(103)의 일부를 노출시키는 제 1 비아홀(105a) 및 상기 제 1형 불순물 영역(101)의 일부를 노출시키는 제 4 비아홀(105b)을 갖는다.
도 6에 도시한 바와 같이, 상기 제 1 비아홀(105a) 및 상기 제 4 비아홀(105b)이 형성된 상기 제 1 절연막(105) 상에 금속막을 형성하고, 상기 제 1 절연막(105)의 상면이 드러나도록 상기 금속막을 연마하여 상기 제 1 비아홀(105a) 및 상기 제 4 비아홀(105b) 내에 매립된 제 1 금속 패턴(107) 및 제 3 금속 패턴(109)을 형성한다.
상기 제 1 금속 패턴(107)은 Ni, Zr, Pt, Au, Al, Cu, Ti와 이들의 합금으로 구성되는 그룹에서 선택될 수 있다. 상기 금속막은 펄스레이저증착법(pulsed laser deposition, PLD), 물리기상증착법(PVD), 화학기상증착법(CVD), 및 물리기상증착법과 화학기상증착법을 혼용하는 방법으로 구성된 그룹에서 어느 하나의 방법을 선택하여 사용할 수 있다. 상기 금속막의 연마 방법은 화학적기계적연마(chemical mechanical polishing : CMP) 방법을 사용할 수 있다.
도 7 및 도 8에 도시한 바와 같이, 상기 제 1 절연막(105) 상에 배선 형성을 위한 금속막(111a)을 형성하고 패터닝하여 상기 제 3 금속 패턴(109)과 접촉하며 일 방향으로 형성된 제 1 금속 배선(111)을 형성한다.
도 9에 도시한 바와 같이, 상기 제 1 금속 배선(111)이 형성된 상기 제 1 절연막(105) 상에 제 2 절연막(113)을 형성한다.
상기 제 2 절연막(113)은 산화막 및 질화막 중 적어도 하나를 포함한다.
도 10에 도시한 바와 같이, 상기 제 2 절연막(113)의 상면은 상기 제 1 금속 배선(111)의 두께로 인하여 평탄하지 않을 수 있으므로 상기 제 2 절연막(113)의 상면을 연마하여 평탄화한다.
도 11에 도시한 바와 같이, 상기 평탄화된 상기 제 2 절연막(113)을 선택적으로 식각하여 상기 제 2 절연막(113)에 상기 제 1 금속 패턴(107)을 노출시키는 제 2 비아홀(113a)을 형성한다.
상기 제 2 비아홀(113a)이 형성된 상기 제 2 절연막(113) 상에 산화막을 형성한다.
상기 산화막은 먼저 금속막을 형성하고 산화시켜 형성할 수 있다.
상기 산화막을 연마하여 상기 제 2 절연막(113)의 상면을 노출시킨다.
이로써, 도 12에 도시한 바와 같이, 상기 제 2 비아홀(113a) 내에 산화막 패턴(115)이 형성된다.
도 13에 도시한 바와 같이, 상기 산화막 패턴(115)이 형성된 상기 제 2 절연 막(113) 상에 제 3 절연막(117)을 형성한다.
상기 제 3 절연막(117)은 상기 산화막 패턴(115)을 노출시키는 제 3 비아홀(117a)을 갖는다.
상기 제 3 비아홀(117a)이 형성된 상기 제 3 절연막(117) 상에 금속막을 형성하고 연마하여 상기 제 3 비아홀(117a) 내에 매립된 제 2 금속 패턴(119)을 형성한다.
상기 제 2 금속 패턴(119)은 Ni, Zr, Pt, Au, Al, Cu, Ti와 이들의 합금으로 구성되는 그룹에서 선택될 수 있다. 상기 금속막은 펄스레이저증착법(pulsed laser deposition, PLD), 물리기상증착법(PVD), 화학기상증착법(CVD), 및 물리기상증착법과 화학기상증착법을 혼용하는 방법으로 구성된 그룹에서 어느 하나의 방법을 선택하여 사용할 수 있다. 상기 금속막의 연마 방법은 화학적기계적연마(chemical mechanical polishing : CMP) 방법을 사용할 수 있다.
이후, 도 14에 도시한 바와 같이, 상기 제 2 금속 패턴(119)이 형성된 상기 제 3 절연막(117) 상에 배선 형성용 금속막을 형성하고 패터닝하여 상기 제 2 금속 패턴(119)과 접촉하며 상기 제 1 금속 배선(111)과 교차하는 제 2 금속 배선(120)을 형성한다.
도 15a는 저항성 메모리 소자의 전류-전압 특성을 보여주는 그래프이고, 도 15b는 실시예에 따른 저항성 메모리 소자의 전류-전압 특성을 보여주는 그래프이다.
도 15a는 제 1 금속 패턴, 산화막 패턴, 제 2 금속 패턴으로 이루어진 저항 성 메모리 소자에서 상기 제 1 금속 패턴 및 상기 제 2 금속 패턴에 전압을 가함으로써 상기 산화막 패턴의 저항을 변화시켜 전류량을 측정하여 얻은 대조군 그래프이다.
도 15b는 제 1 금속 패턴, 산화막 패턴, 제 2 금속 패턴으로 이루어진 저항성 메모리 소자에 PN 접합 다이오드를 연결하고 상기 저항성 메모리 소자 및 상기 PN 접합 다이오드의 양자간에 전압을 가함으로써 상기 산화막 패턴의 저항을 변화시켜 전류량을 측정하여 얻은 그래프이다.
도 15a에 나타난 바와 같이 대조군 그래프에서, 제작된 저항성 메모리 소자의 저항변화는 온 상태와 오프 상태로 구분될 수 있으며, 양의 전압이든 음의 전압이든 외부의 전압 변화에 의해 가역적으로 변화될 수 있다. 즉, 전류-전압 특성에서 전압이 양(+)일 경우에도 온 상태(On state : "0")와 오프 상태(Off state : "1")를 가지며, 전압이 음(-)일 경우에 온 상태와 오프 상태를 가지므로 리딩 전압(Vread : reading voltage)의 범위가 넓어지게 된다. 따라서, 셀과 셀 간의 구분이 쉽지 않으며 원하는 셀만 작동시키기가 어렵다.
그러나, 도 15b에 나타난 바와 같이 실시예에 의한 그래프에서, PN 접합 다이오드를 상기 저항성 메모리 소자에 연결하면 상기 저항성 메모리 소자는 전압이 양의 값을 가질 경우에만 온 상태와 오프 상태를 가지므로 셀들을 제어하기가 용이하다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발 명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 따른 반도체 소자의 일부를 보여주는 평면도.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 반도체 소자의 단면도.
도 3 내지 도 14는 실시예에 따른 반도체 소자를 제조하는 방법을 보여주는 단면도들.
도 15a는 저항성 메모리 소자의 전류-전압 특성을 보여주는 그래프.
도 15b는 실시예에 따른 저항성 메모리 소자의 전류-전압 특성을 보여주는 그래프.
Claims (13)
- 반도체 기판에 형성된 PN 접합 다이오드 영역;상기 PN 접합 다이오드 영역 상에 형성되며 적어도 하나의 비아홀을 갖는 절연막;상기 비아홀 내에 형성되며 상기 PN 접합 다이오드 영역과 접촉하는 제 1 금속 패턴, 상기 제 1 금속 패턴 상에 형성된 산화막 패턴, 상기 산화막 패턴 상에 형성된 제 2 금속 패턴으로 이루어진 저항성 메모리 소자;상기 PN 접합 다이오드 영역과 연결된 제 1 금속 배선; 및상기 제 2 금속 패턴과 연결되는 제 2 금속 배선을 포함하는 것을 특징으로 하는 반도체 소자.
- 삭제
- 제 1항에 있어서,상기 PN 접합 다이오드는,상기 반도체 기판에 제 1형 불순물이 주입되어 형성된 제 1형 불순물 영역;상기 제 1 불순물 영역에 제 2형 불순물이 주입되어 형성된 제 2형 불순물 영역을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 3항에 있어서,상기 제 1형 불순물은 N형 불순물이고 상기 제 2형 불순물은 P형 불순물인 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 절연막은,제 1 비아홀 및 상기 제 1 비아홀 내에 형성된 상기 제 1 금속 패턴을 갖는 제 1 절연막;상기 제 1 절연막 상에 형성되며, 제 2 비아홀 및 상기 제 2 비아홀 내에 형성된 상기 산화막 패턴을 갖는 제 2 절연막; 및상기 제 2 절연막 상에 형성되며, 제 3 비아홀 및 상기 제 3 비아홀 내에 형성된 상기 제 2 금속 패턴을 갖는 제 3 절연막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 5항에 있어서,상기 제 1 금속 배선은 상기 제 1 절연막과 상기 제 2 절연막 사이에 형성되고, 상기 제 2 금속 배선은 상기 제 3 절연막 상에 형성된 것을 특징으로 하는 반도체 소자.
- 제 5항에 있어서,상기 제 1 내지 제 3 비아홀은 일렬로 배치된 것을 특징으로 하는 반도체 소자.
- 반도체 기판 상에 제 1형 불순물을 주입하여 제 1형 불순물 영역을 형성하는 단계;상기 제 1형 불순물 영역에 제 2형 불순물을 주입하여 제 2형 불순물 영역을 형성하는 단계;상기 반도체 기판 상에 제 1 절연막을 형성하고, 상기 제 1 절연막에 상기 제 2형 불순물 영역의 일부를 노출시키는 제 1 비아홀을 형성하는 단계;상기 제 1 절연막 상에 금속막을 증착하고 연마하여 상기 제 1 비아홀 내에 제 1 금속 패턴을 형성하는 단계;상기 제 1 절연막 상에 제 2 절연막을 형성하고 상기 제 2 절연막에 상기 제 1 금속 패턴을 노출시키는 제 2 비아홀을 형성하는 단계;상기 제 2 절연막 상에 산화막을 형성하고 연마하여 상기 제 2 비아홀 내에 산화막 패턴을 형성하는 단계;상기 제 2 절연막 상에 제 3 절연막을 형성하고, 상기 제 3 절연막에 상기 산화막 패턴을 노출시키는 제 3 비아홀을 형성하는 단계; 및상기 제 3 절연막 상에 금속막을 증착하고 연마하여 상기 제 3 비아홀 내에 제 2 금속 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제 조 방법.
- 제 8항에 있어서,상기 제 1 절연막에 상기 제 1형 불순물 영역의 일부를 노출하는 제 4 비아홀을 형성하고, 상기 제 4 비아홀 내에 제 3 금속 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 9항에 있어서,상기 제 1 절연막 상에 상기 제 3 금속 패턴과 연결되는 제 1 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8항에 있어서,상기 제 3 절연막 상에 상기 제 2 금속 패턴과 연결되는 제 2 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8항에 있어서,상기 제 1형 불순물 영역과 상기 제 2형 불순물 영역은 PN 접합 다이오드 구조인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 8항에 있어서,상기 제 2 절연막을 형성하는 단계 이후에,상기 제 2 절연막을 평탄화하는 공정을 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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