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KR100900080B1 - 자기 조립형 폴리머 막을 구비한 메모리 디바이스 및 그제조 방법 - Google Patents

자기 조립형 폴리머 막을 구비한 메모리 디바이스 및 그제조 방법 Download PDF

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KR100900080B1
KR100900080B1 KR1020037014466A KR20037014466A KR100900080B1 KR 100900080 B1 KR100900080 B1 KR 100900080B1 KR 1020037014466 A KR1020037014466 A KR 1020037014466A KR 20037014466 A KR20037014466 A KR 20037014466A KR 100900080 B1 KR100900080 B1 KR 100900080B1
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KR
South Korea
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polymer
forming
memory
connections
memory elements
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KR1020037014466A
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KR20040000453A (ko
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크리거쥬리에이치.
유다노프니콜레이에프.
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Publication date
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Abstract

다중 비트 메모리 셀을 구비한 메모리 디바이스 및 그 제조방법이 트랜지스터 어레이에 대한 접속부 위에 폴리머 메모리 셀을 제공하기 위해 자기 조립을 이용한다. 자기 조립을 채용하는 것은 폴리머 메모리 셀을 트랜지스터 어레이의 접속부의 정확한 위치에 제공한다. 폴리머 메모리 셀들은 특정 임계치보다 큰 전기 전류에 응답하여 저항값들을 변화시킨다. 메모리 셀들은 일정 시간에 걸쳐 저항값들을 유지한다.

Description

자기 조립형 폴리머 막을 구비한 메모리 디바이스 및 그 제조 방법{A MEMORY DEVICE WITH A SELF-ASSEMBLED POLYMER FILM AND METHOD OF MAKING THE SAME}
관 련 출 원
본 발명은 대응 미국 가특허 출원 번호 제60/289,054호에 개시된 요지와 관련된 요지를 포함한다.
본 발명은 전자 메모리 분야에 관한 것으로, 보다 구체적으로는, 폴리머 메모리의 구조 및 제조 방법에 관한 것이다.
현재 컴퓨터 처리 시스템은 이진수 데이터로 작동하여, 논리 1은 고전압 레벨(대략 Vcc, 전형적으로는 3.3V 또는 5V)에 의해 표현되며, 논리 0은 저전압 레벨(대략 Vss, 전형적으로는 0V 또는 접지)에 의해 표현된다. DRAM과 같은 종래의 랜덤 액세스 메모리 셀들은, 논리 1을 저장하기 위해 셀 캐패시터를 고전압 레벨로 충전시키고, 논리 0을 저장하기 위해 캐패시터를 저전압 레벨로 방전시킨다. DRAM 판독 동안, 셀 캐패시터의 전압은, Vcc와 Vss사이에서 셋팅된 기준 전압에 대하여 차동 감지되고, 그 다음 이 결과에 따라 완전한 Vcc 또는 Vss 레벨로 래칭시킴으로써 복구된다. 마찬가지로, 메모리 셀로부터의 데이터는, 다양한 입력/출력(I/O) 라인들을 대략 Vcc 또는 Vss로 구동함으로써, 주변영역으로(및, 결국에는, DRAM 디바이스 외부로) 출력된다.
계속 증가하는 메모리에 대한 수요는 저장 용량을 증가시키기 위하여 DRAM 칩당 더 많은 비트를 저장할 것을 요구한다. DRAM 칩당 비트의 수는 DRAM 셀 밀도(즉, 소정의 칩 영역당 셀의 수)를 증가시키거나, 또는 DRAM 셀 용량(즉, 각 셀에 저장되는 비트의 수)을 증가시킴으로써 증가될 수 있다. DRAM 셀밀도의 증가는 보다 작은 셀들을 고밀도의 어레이로 패킹하기 위한 개선된 회로 디자인 및 제작 기술의 개발이 요구되며, 이는 많은 시간과 고비용의 포토리소그래픽 공정 설비를 필요로 한다. 더욱이, DRAM 셀이 더욱 작아지고 어레이들이 더욱 고밀도화 될수록, 캐패시터당 저장되는 전하 등과 같은 물리적인 디바이스 환경이 제한 요소가 될 것이다.
메모리 용량은, DRAM과 같은 휘발성 메모리 및 플래쉬 메모리와 같은 비휘발성 메모리 양자 모두에 대하여, 셀당 다중의 비트(multiple bit)를 저장함으로써 증가될 수 있다. 한 방식에서, 각각의 전압 레벨이 서로 다른 데이터 값을 나타내는 셀의 저장 메커니즘에서 종래의 두 전압 레벨들 보다 많은 수의 전압 레벨들이 채용될 수 있다. 예를 들면, 소정의 셀에 대하여 데이터가 네개의 허용된 전압 레벨들 중 하나로서 저장될 수 있다고 가정한다. 0V의 전압은 2비트의 논리 문자 "00"을, 약 1V의 전압은 논리 "01"을, 약 2V의 전압은 논리 "10"을, 그리고 약 3V의 전압은 논리 "11"을 각각 나타내기 위해 사용될 수 있다. 이러한 방식으로, 하나의 셀에 NSB 및 LSB가 저장될 수 있다. 사용되는 정확한 전압치와 전압 레벨의 개수는 원하는 설계에 따라 결정된다.
다중의 값을 갖는 메모리(multi-valued memory)의 실제 구현은 많은 문제를 보인다. 예를 들면, 무로타니(Murotani) 등은 최상위 비트(MSB: most significant bit)와 최하위 비트(LSB: least significant bit) 양자 모두가 캐패시터 전압의 함수로서 단일 셀에 저장될 수 있는 4 레벨 저장 디바이스를 제안하였다(1997 IEEE International Solid State Circuit Conference, Digest of Technical Papers, pp. 74-75, 1997). MSB는, 실질적으로 Vcc의 2분의 1(one-half)인 기준 전압에 대비하여, 저장된 전압을 감지함으로써 검출된다. MSB를 감지한 후, 그 다음 LSB가 대략 3분의 1 Vcc의 오프셋으로, Vcc의 2분의 1에 대하여 감지된다. 오프셋의 부호(+, -)는 MSB(1, 0)에 따라 정해진다.
이러한 시스템에서 적절한 감지 신호를 얻기 위해서는 저장 캐패시터가 큰 캐패시턴스(capacitance)를 가져야 하며, 이는 저장 소자에 의한 칩 영역의 점유 또는 캐패시터 구성에 고유전상수 물질의 사용 중, 하나 또는 이들의 결합을 의미하는 것이다.
칩 영역의 효율적인 사용이 가능한 다중의 값을 갖는 저장을 구현하기 위한 훌륭한 회로를 제공할 필요가 있다.
이들 및 다른 필요들은 본 발명의 실시예들에 의해 충족되며, 본 발명은 제1 전극을 형성하는 단계와 자기 조립(self-assembly)에 의해 상기 제 1 전극 위에 메모리 소자를 형성하는 단계를 포함하는 메모리 셀을 형성하는 방법을 제공한다. 이 메모리 소자는 오직 제1 전극에만 부착되는 폴리머를 구비하며, 전계에 상기 폴리머를 노출함으로써 선택 가능한 다중의 저항 값을 가진다. 제2 전극은 상기 제1 메모리 소자 위에 형성된다.
전술한 필요들은, 트랜지스터들의 어드레스 가능한 어레이 및 이 트랜지스터 어레이를 덮는 유전층(dielectric layer)을 구비하는 메모리 디바이스를 제공하는 본 발명의 다른 실시예들에 의해서도 충족된다. 트랜지스터 어레이에 대한 복수의 접속부(contact)가 상기 유전층을 통해 제공되며, 적어도 몇 개의 접속부는 노출된다. 메모리 소자들이 적어도 몇 개의 접속부 위에 형성되며, 이 메모리 소자들은 오직 접속부 위에만 형성되고, 유전층 위에는 형성되지 않는다. 공통 전극이 각각의 메모리 소자들의 접속부에 제공된다.
본 발명의 또 다른 실시예는, 트랜지스터들의 어레이를 형성하는 단계와, 그리고 이들 트랜지스터를 유전층으로 덮는 단계를 포함하는, 메모리 디바이스를 제조하는 방법을 제공한다. 트랜지스터에 대한 전도성 접속부가 유전층을 통해 형성된다. 선택 가능한 다중의 저항 값을 갖는 메모리 소자들이 자기 조립(self-assembly)에 의해 전도성 접속부 위에 형성된다. 공통 전극이 각 메모리 소자들에 접속하는 메모리 소자 위에 형성된다.
본 발명의 전술한 특징, 다른 특징, 실시 양상 및 이점들은 첨부한 도면들을 고려할 때, 후술의 본 발명의 상세한 설명으로부터 더욱 명백해질 것이다.
도 1은 본 발명의 실시예에 따라 구성된 메모리 칩의 개략도이다.
도 2는 조립 공정 1 단계 동안의 본 발명의 실시예들에 따른 메모리 칩의 일 부분의 단면도를 보인 사시도이다.
도 3은 본 발명의 실시예들에 따른 조립 공정의 1 단계동안의, 도 2의 메모리 어레이의 측면도이다.
도 4는 본 발명의 실시예들에 따라, 전도성 플러그 위에 장벽층을 후속하여 증착(deposition)한 도 3의 구조를 도시한다.
도 5는 본 발명의 실시예들에 따라, 장벽층 위에 점착층을 후속하여 증착한, 도 4의 구조를 도시한다.
도 6은 본 발명의 실시예들에 따라, 자기 조립에 의해 형성된, 전도성 접속부 위에 폴리머 메모리 소자를 후속하여 증착한, 도 5의 구조를 도시한다.
도 7은 본 발명의 실시예들에 따라, 메모리 소자들을 덮는 공통 전극을 후속하여 형성한, 도 6의 구조를 도시한다.
도 8은 본 발명의 실시예들에 따른 자기 조립 공정의 개략도이다.
도 9는 본 발명의 실시예들에 따라, 자기 조립된 전도성 경로 배치의 개략적인 단면도를 도시한다.
본 발명은 메모리 셀 및 메모리 디바이스의 형성에 관한 문제를 제기하고 해결하기 위해, 칩 밀도를 증가시키고 용이하게 조립될 수 있는 멀티 비트 메모리 셀을 제공한다. 본 발명은, 일부분, 어드레스 가능한 트랜지스터들의 어레이와, 트랜지스터 어레이를 덮는 유전층과, 그리고 유전층을 통과하는 상기 트랜지스터 어레이들에 대한 다중의 접속부를 구비한 메모리 디바이스를 제공함으로써 이를 달성한다. 메모리 소자들이 자기 조립 공정(self-assembly process)에 의해 상기 접속부들의 위에 형성된다. 이들 메모리 소자들은, 본 발명의 실시예에서, 인가되는 전계에 응답하여 저항값이 변하는 물질로 이루어진다. 다중의 저항값들(mutiple resistance values)이 이들 메모리 소자에서 선택되어 정해질 수 있다. 이 다중의 저항값들은 각 메모리 셀의 다중의 비트 값에 대응한다. 메모리 소자로서 채용되는 예시적인 물질들은 폴리컨쥬게이션 폴리머들(polyconjugated polymers), 프탈로시아닌(phtalocyanine) 및 포르피린(porphyrin)들을 포함한다. 메모리 디바이스를 형성하는 자기 조립 방법은 굉장히 소형화된 다중 비트 메모리 셀을 구비하는 메모리 디바이스를 생산하는 유효하고도 훌륭한 방법을 제공한다.
종래의 DRAM 메모리 칩에서, "0" 또는 "1"을 나타내는 전하는 반도체 웨이퍼상에 제조되는 저장 캐패시터에 저장된다. 저장 캐패시터(storage capacitor)로의 전하 주입은, 저장 캐패시터의 일측 단자에 그 소스가 연결되고, 전력 공급장치(예를 들면, Vss)에 그 드레인이 선택적으로 연결된 FET에 의해 제어된다. 저장 캐패시터의 타측 단자는 공통 접지(common ground)에 연결될 수 있다. 그러한 디바이스들 및 그 동작은 업계에 공지되어 있다. 저장 캐패시터, FET 및 배선들(interconnects)은 고비용의 공정인 포토리소그래피에 의해 정해진다.
본 발명의 메모리 디바이스(10)는 다수의 DRAM 셀들(12)을 구비하며, 각 DRAM셀들(12)은 트랜지스터(14) 및 메모리 소자(16)를 갖는다. 도시된 예시적인 실시예에서, 총 16개의 DRAM 셀들(12)이 제공된다. 그러나 이러한 배열은 오직 설명을 목적으로 하는 예시로서 당업자에게 이해되어야 할 것이다. 메모리 어레이에 굉장히 많은 수의 DRAM 셀을 갖는 메모리 디바이스가 제공될 수 있다. 칼럼 디코더(column decoder)(18)와 로우 디코더(row decoder)(20)가 개별 메모리 셀들을 어드레스하기 위해 메모리 칩에 제공된다.
RGA 블록(22)이 예를 들면 DMA 데이터 전송동안 레지스터 어드레스 신호(RGA)를 수신하도록 동작한다. 이것은 데이터의 목적지를 결정하며, 메모리 셀들(12)에서 데이터의 위치를 선택하는 동적 RAM 어드레스를 생성한다.
각각의 메모리 셀(16)은, 일측 단자가 공통 전극(38)에 연결되고, 타측 단자가 개별 메모리 셀들(12)의 트랜지스터(14)에 연결된다. 도 1에 도시된 메모리 디바이스 회로는 단지 예시적인 것이며, 본 발명의 범주 내에서 다른 회로 구성들이 이용될 수 있다. 이러한 응용들에서, 전형적으로 저장 캐패시터들에 의해 형성되는 메모리 요소들은 본 발명의 멀티-비트 저항 메모리 요소들에 의해 대체된다.
도 2는 단면 Ⅲ-Ⅲ을 따라 절단한, 메모리 소자(16)는 없는 메모리 칩의 일부분의 단면을 보인 사시도를 도시한다.
예시적인 FET가 P형 실리콘 기판(22)의 위에 형성되고, 트랜지스터 어레이는 기판(22)내에 그리고 기판 위에 형성된다. 예시 목적으로, 도 1의 기판(22)에서는 트랜지스터들이 도시되지 않았다. 오직 접속부(27)(또는 전도성 플러그)만이 도시된다. 이들 전도성 플러그(27)는 유전층(33)으로 연장되어 요부(recess)(32)에서 끝난다. 전도성 플러그들(27)은 실제로, 예를 들면 알루미늄 또는 구리 등과 같은 임의의 적절한 전도성 물질로 이루어질 수 있다. 그러나, 하기에서 설명될 실시예에서, 전도성 플러그(27)는 알루미늄을 포함하는 것으로 가정된다. 장벽층(barrier layer)(30)이 이 전도성 플러그(27)의 윗면에 형성되며, 하기에서 더욱 자세히 기술될 것이다. 장벽층(30)은 전도성 플러그(27)와 장벽층(30) 위에 형성될 점착층(adhesion layer)간의 상호 작용을 방지하는 물질로 이루어진다.
셀을 덮어 하부 구조가 가려지지 않도록 하기 위해 도 1에는 도시되지 않았지만, 공통 전극(38)이 메모리 셀들(12)을 덮는다.
이제 도 3을 참조하면, 트랜지스터 및 트랜지스터 어레이 구조를 구비한 기판(22)의 단면이 도시된다. 소스 및 드레인 영역(24, 26)이 트랜지스터의 게이트 전극(28)과 함께 도시된다. 접속부(25, 29, 27)가 트랜지스터의 다양한 소자에 연장된 것이 도시된다. 실리콘 산화물과 같은 게이트 유전층이 참조번호 (31)로 표시된다. 도 3에 도시된 바와 같이, 전도성 플러그(27)들은 드레인(26)에서부터 연장되어, 예를 들면, 유전층(33)의 요부(32)의 개구에서 끝난다. 이 시점에서 종래의 트랜지스터 어레이 형성 방법이 사용될 수 있다.
전술한 바와 같은 장벽층(30)이 도 4에 도시된 바와 같이 전도성 플러그(27)들의 상측에 형성된다. 장벽층(30)은 전도성 플러그(27)의 재료와, 후속하여 그 위에 증착될 점착층 또는 폴리머 물질간의 상호작용을 방지하는 물질로 이루어진다. 전도성 플러그(27)가 알루미늄으로 이루어지는 본 발명의 실시예에서, 장벽층(30)은 예를 들면 텅스텐으로 이루어질 수 있다. 장벽층으로서 사용되기에 적절한 다른 물질들이 본 발명의 범주를 벗어나지 않는 범위 내에서 이용될 수 있다. 그러나, 장벽층(30)은 도전성이어야 한다.
증발(evaporation)에 의한 장벽층(30)을 예를 들면, 약 100Å의 두께로 증착한 다음, 본 발명의 어떤 실시예에서 얇은 점착층(39)이 이 장벽층(30)위에 제공된다. 이는 도 5에서 자세히 기술된다. 점착층(39)을 위한 재료는 점착층(39)에 증착될 분자막(molecular film)이 점착층(39)에는 점착되고 유전층(33)에는 점착되지 않도록 선택된다. 예를 들어, 전도성 플러그(27)가 알루미늄으로 이루어지고, 장벽층(30)이 텅스텐으로 이루어진다고 가정하면, 예시적인 실시예에서와 같이, 구리로 이루어진 점착층(39)이 폴리메틸페닐아세틸렌(polymethylphenylacetylene) 또는 쿠퍼프탈로시아닌(cupperphtaocyanine) 등과 같은 다수의 다른 분자막들을 위한 점착층으로서 적절히 기능할 것이다. 따라서, 얇은 점착층(39)은 사용될 분자막에 따라 특정된다. 자기 조립 방법은, 분자막 및 폴리머막이 오직 점착층(39)에만 점착되게 하고, 유전층(33)에는 점착하지 않도록 하기 위해 이용된다. 이것은 트랜지스터 어레이에 연결되는 접속부 위의 정확한 위치에 메모리 소자를 위치시킨다.
뒤에서 더욱 상세히 기술될 바와 같이, 본 발명에서 자기 조립에 의해 증착되는 개개의 분자막들은 전계 또는 전류에 응답하여 제어가능하게 조절할 수 있는 저항성을 나타내는 특성을 갖는다. 일단 특정한 저항값 상태로 정해지면, 메모리 소자는 이 저항값이 소거되지 않는 한 일정 시간동안 그 상태를 유지할 것이다.
점착층(39) 위에 분자막을 자기 조립하기 위하여, 본 발명의 실시예에서, 메모리 어레이 또는 메모리 디바이스는 비교적 큰 공간의 챔버에 위치시키고 또는 작은 용량의 액체 단량체(liquid monomer)가 제공된다. 단량체 기체(monomer gas)가 또한 큰 공간에 제공된다. 메모리 셀 또는 메모리 디바이스는 챔버 중에 일정 시간(예를 들면, 3시간)동안 놓여지고, 원하는 온도 범위(예를 들면, 상온)로 유지된다. 이 값들은 오직 예시이며, 다른 값들이 사용되는 구체적인 물질에 따라 사용될 수 있다.
다수의 서로 다른 물질들이 분자막 또는 폴리머막으로서 사용될 수 있다. 본 발명의 어떤 실시예에서, 이 물질은 컨쥬게이션 폴리머이다. 또 다른 어떤 실시예에서, 이 물질은 프탈로시아닌(phtalocyanine)이다. 본 발명의 또 다른 실시예에서, 이 물질은 포르피린(porphyrin)이다. 이 물질들은 본 출원의 발명자들 중 한명(쥬리 에이치 크리거)에 의해 "Structural Instability of One-dimensional Systems as a Physical Principal Underlying the Functioning of Molecular Electronic Devices"의 제목으로, Structural Chemistry 저널(제 40권, 제 4호, 1999년)지의 기사에 기술되었다. 여기서, 이 참고문헌을 본 출원의 참조로서 명백히 인용한다.
점착층 위에 폴리머를 증착하기 위하여, 본 발명은 도 8에 도시된 바와 같이 큰 챔버에 메모리 디바이스 또는 메모리 셀이 놓이는 자기 조립 방법이 제공되는데, 여기서 챔버에는 기체 단량체가 제공된다. 비교적 작은 용량의 액체 단량체(52)가 또한 챔버(50)에 놓인다. 본 발명의 예시적인 실시예에서, 이 단량체는 메틸페닐아세틸렌(methylphenylacetylene)이다. 중합반응은 기체, 고체 인터페이스에서 발생하는 컨쥬게이션 폴리머의 폴리머막을 생성한다. 이는 평평하지 않은 복잡한 표면(이 경우에는 트렌지스터 어레이의 접속부임) 위에 단량체로부터 폴리머막을 형성할 수 있도록 한다. 메틸페닐아세틸렌의 단량체에 대한 예시적인 실시예에서, 메모리 셀 또는 메모리 디바이스가 상온에서 3시간 동안 챔버(50)에 보유된 이후에, 전형적으로, 대략 1000Å의 두께를 갖는 폴리메틸페닐아세틸렌의 컨쥬게이션 폴리머 막이 발생된다.
메틸페닐아세틸렌의 단량체의 예시적인 실시예에서, 형성된 폴리머막(polymeric film)(35)은 쿠퍼프탈로시아닌이다. 이 실시예들에서, 사용되는 단량체 기체는 테트라시아노벤젠(tetracyanobenzene)이다. 이 막(36)은 도 6에 도시된다.
이 폴리머막들 및 단량체들은 오직 예시이며, 당업자들은 본 발명의 범주를 벗어남이 없이 그러한 막들을 생성하기 위한 다른 폴리머막 및 단량체가 사용될 수 있다는 것을 알 수 있을 것이다. 본 발명에서 유용한 폴리컨쥬게이션 폴리머들의 예로서, 폴리파라페닐렌(polyparaphenylene), 폴리페닐베니엔(polyphenylvenyene), 폴리아닐린(polyaniline) 폴리티오펜(polythiophene) 또는 폴리피롤(polypyrrole)이 사용될 수 있다. 도 7에서 도시된 바와 같이, 트렌지스터 어레이에 대한 전도성 접속부들의 위에 폴리머가 자기 조립에 의해 증착된 다음, 공통 전극이 각 접속부(35)의 위에 형성된다. 공통 전극(38)은 알루미늄, 텅스텐, 금, 구리 등과 같은 임의의 적절한 전도성 물질일 수 있다. 공통 전극(38)은 예를 들면 증발(evaporation)에 의해 형성될 수 있다.
일단 제조되면, 본 발명의 메모리 셀들은 전계 또는 전류의 인가에 응답하여 다른 저항값을 가질 수 있는 특성을 갖는다. 예를 들면, 기입 전류(write current)를 적절히 인가함으로써, 메모리 셀에는 서로 다른 선택된 저항값들이 기입된다. 예를 들면, 이 저항값 레벨들은 "00" 값에 대응하여 300옴, "01" 값에 대응하여 약 400옴, "11" 값에 대응하여 약 650옴이 될 수 있다. 이 서로 다른 저항값 레벨들은 메모리 셀에 서로 다른 기입 전류들을 인가함으로써 획득할 수 있다.
메모리 디바이스 형성에 사용하는 것 이외에도, 본 발명의 자기 조립 방법은 또한 가역의 프로그래밍 가능한 저항값을 갖는 경로들과 연결 패드들의 형성에도 이용될 수 있다. 예를 들면, 도 9에 보여지는 바와 같이, 실리콘 기판(60)이 돌출 리브(overhanging rib)(62)를 제공하기 위해 에칭된다. 돌출 리브는 이방성 화학적 에칭 또는 이온 빔 밀링 등과 같은 종래의 기술에 의해 만들어질 수 있다. 표면 위의 예시적인 분자 합성 물질(molecular composite material)의 증착층(64)이, 포토리소그래픽 공정 없이도, 복수의 전기적으로 절연된 경로를 형성할 수 있다. 이와 같은 경로들은 칩 위의 서로 다른 디바이스들을 선택적으로 상호 연결시키기 위한 새로운 방법을 제공할 수 있는데, 이는 이 경로를 통해 전기 전류를 흘림으로써 또는 외부 전계를 인가함으로써, 이들 경로의 저항성이 "오프" 상태와 "온" 상태 사이에서 가역적으로 변화될 수 있기 때문이다.
상기 기술한 바와 같은 본 발명은, 자기 조립에 의해 용이하게 제조될 수 있는 메모리 디바이스를 제공하고, 그리고 종래의 트랜지스터의 어레이 상에 다중 비트 메모리 셀들을 형성한다. 이는 메모리 디바이스의 비트 저장 밀도를 효율적으로 증가시킨다. 자기 조립 방법은 메모리 셀들의 폴리머들이 트랜지스터 어레이의 각 접속부에 정확히 위치할 수 있도록 한다.
본 발명이 구체적으로 기술되고 도시되었지만, 이는 그와 같은 것의 명백한 이해를 위한 설명 및 예시일 뿐이고 한정을 위한 것이 아니며, 본 발명의 범주는 오직 첨부된 청구범위에 의해서만 제한된다.

Claims (35)

  1. 어드레스 가능한 트랜지스터들의 어레이와;
    상기 트랜지스터들의 어레이를 덮는 유전층과;
    상기 유전층을 통하여 상기 트랜지스터들의 어레이에 대해 형성되는 복수의 접속부들과, 여기서 상기 복수의 접속부들중 적어도 일부는 노출되고, 상기 노출된 접속부들은 상기 트랜지스터들로부터 상기 유전층의 상면으로 연장되는 전도성 플러그와, 상기 전도성 플러그 위의 장벽층과, 그리고 상기 장벽층 위의 점착층을 포함하며;
    상기 적어도 일부의 접속부들 상의 메모리 소자들과, 여기서 상기 메모리 소자들은 오직 상기 접속부들 위에만 형성되고, 상기 유전층 위에는 형성되지 않으며; 그리고
    상기 메모리 소자들 각각과 접촉하는 공통 전극을 포함하는 것을 특징으로 하는 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 접속부들은, 상기 트랜지스터들과 접촉하고 상기 유전층을 통해 연장되는 제 1 전도성 물질을 포함하는 것을 특징으로 하는 메모리 디바이스.
  3. 제 2 항에 있어서,
    상기 메모리 소자들은 인가되는 전계에 응답하여 저항값이 변화하는 물질로 이루어지는 것을 특징으로 하는 메모리 디바이스.
  4. 제 3 항에 있어서,
    상기 물질은 적어도 3개의 다른 저항값들 중 하나의 값으로 정해지고 유지될 수 있는 것을 특징으로 하는 메모리 디바이스.
  5. 제 4 항에 있어서,
    상기 물질은 오직 상기 접속부들에만 점착되고 상기 유전층에는 점착되지 않는 특성을 갖는 것을 특징으로 하는 메모리 디바이스.
  6. 제 4 항에 있어서,
    상기 물질은 폴리컨쥬게이션 폴리머(polyconjugated polymer)인 것을 특징으로 하는 메모리 디바이스.
  7. 제 6 항에 있어서,
    상기 폴리컨쥬게이션 폴리머는, 폴리파라페닐렌(polyparaphenlyene), 폴리페닐베니엔(polyphenylvenyene), 폴리아닐린(polyaniline) 폴리티오펜(polythiophene), 또는 폴리피롤(polypyrrole) 중 적어도 하나인 것을 특징으로 하는 메모리 디바이스.
  8. 제 4 항에 있어서,
    상기 물질은 폴리머형 프탈로시아닌(polymeric phtalocyanine)인 것을 특징으로 하는 메모리 디바이스.
  9. 제 4 항에 있어서,
    상기 물질은 폴리머형 포르피린(polymeric porphyrin)인 것을 특징으로 하는 메모리 디바이스.
  10. 삭제
  11. 제 1 항에 있어서,
    상기 전도성 플러그는 알루미늄으로 이루어지는 것을 특징으로 하는 메모리 디바이스.
  12. 제 11 항에 있어서,
    상기 장벽층은 텅스텐으로 이루어지는 것을 특징으로 하는 메모리 디바이스.
  13. 제 12 항에 있어서,
    상기 점착층은 구리 또는 구리 합금으로 이루어지는 것을 특징으로 하는 메모리 디바이스.
  14. 제 3 항에 있어서,
    상기 물질은 폴리컨쥬게이션 폴리머인 것을 특징으로 하는 메모리 디바이스.
  15. 제 3 항에 있어서,
    상기 물질은 폴리머형 프탈로시아닌인 것을 특징으로 하는 메모리 디바이스.
  16. 제 3 항에 있어서,
    상기 물질은 폴리머형 포르피린인 것을 특징으로 하는 메모리 디바이스.
  17. 제 3 항에 있어서,
    상기 물질은 폴리컨쥬게이션 폴리머, 폴리머형 프탈로시아닌, 또는 폴리머형 포르피린 중 적어도 하나인 것을 특징으로 하는 메모리 디바이스.
  18. 제 17 항에 있어서,
    상기 공통 전극은 알루미늄으로 이루어지는 것을 특징으로 하는 메모리 디바이스.
  19. 메모리 디바이스를 제조하는 방법으로서,
    트랜지스터들의 어레이를 형성하는 단계와;
    상기 트랜지스터들을 유전층으로 덮는 단계와;
    상기 유전층을 통해 상기 트랜지스터들에 대해 전도성 접속부들을 형성하는 단계와, 여기서 상기 전도성 접속부들을 형성하는 단계는 트랜지스터와 접속하는 바닥부 및 상부를 갖는 전도성 플러그를 형성하는 단계와, 상기 전도성 플러그의 상부에 장벽층을 형성하는 단계와, 그리고 상기 장벽층 위에 점착층을 형성하는 단계를 포함하며;
    자기 조립에 의해, 상기 전도성 접속부들 위에 다수의 선택가능한 저항값들을 갖는 메모리 소자들을 형성하는 단계와, 여기서 상기 메모리 소자를 형성하는 단계는 액체 단량체를 갖는 밀폐된 챔버 내에 상기 메모리 디바이스를 위치시키는 단계를 포함하며; 그리고
    상기 메모리 소자들 위에, 상기 메모리 소자들 각각에 연결되는 공통 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스를 제조하는 방법.
  20. 제 19 항에 있어서,
    상기 메모리 소자들을 형성하는 단계는, 오직 상기 전도성 접속부들에만 점착하고 상기 유전층에는 점착하지 않는 제 1 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스를 제조하는 방법.
  21. 제 20 항에 있어서,
    상기 제 1 물질은 폴리컨쥬게이션 폴리머인 것을 특징으로 하는 메모리 디바이스를 제조하는 방법.
  22. 제 21 항에 있어서,
    상기 폴리컨쥬게이션 폴리머는 폴리파라페닐렌, 폴리페닐베니엔, 폴리아닐린, 폴리티오펜, 또는 폴리피롤 중 하나인 것을 특징으로 하는 메모리 디바이스를 제조하는 방법.
  23. 제 20 항에 있어서,
    상기 제 1 물질은 폴리머형 프탈로시아닌인 것을 특징으로 하는 메모리 디바이스를 제조하는 방법.
  24. 제 20 항에 있어서,
    상기 제 1 물질은 폴리머형 포르피린인 것을 특징으로 하는 메모리 디바이스를 제조하는 방법.
  25. 삭제
  26. 삭제
  27. 제 19 항에 있어서,
    상기 메모리 소자들을 형성하는 단계는, 단량체 기체를 갖는 밀폐된 챔버 내에 상기 메모리 디바이스들을 위치시키는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스를 제조하는 방법.
  28. 제 27 항에 있어서,
    상기 액체 단량체 및 상기 단량체 기체는 메틸페닐아세틸렌(methylphenylacetylene)이고, 폴리메틸페닐아세틸렌의 폴리컨쥬게이션 폴리머가 상기 메모리 소자들로서 형성되는 것을 특징으로 하는 메모리 디바이스를 제조하는 방법.
  29. 제 28 항에 있어서,
    상기 액체 단량체 및 상기 단량체 기체는 테트라시아노벤젠이고, 쿠퍼프탈로시아닌이 상기 메모리 소자들로서 형성되는 것을 특징으로 하는 메모리 디바이스를 제조하는 방법.
  30. 메모리 셀을 형성하는 방법으로서,
    제 1 전극을 형성하는 단계와;
    자기 조립에 의해 상기 제 1 전극 위에 메모리 소자를 형성하는 단계와, 여기서 상기 메모리 소자는 오직 상기 제 1 전극에만 점착하는 폴리머를 포함하고, 상기 폴리머를 전계에 노출시킴으로써 선택가능한 다수의 저항값들을 가지며; 그리고
    상기 메모리 소자 위에 제 2 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 셀을 형성하는 방법.
  31. 제 30 항에 있어서,
    상기 폴리머는 폴리컨쥬게이션 폴리머인 것을 특징으로 하는 메모리 셀을 형성하는 방법.
  32. 제 31 항에 있어서,
    상기 폴리컨쥬게이션 폴리머는 폴리파라페닐렌, 폴리페닐베니엔, 폴리아닐린, 폴리티오펜, 또는 폴리피롤 중 하나인 것을 특징으로 하는 메모리 셀을 형성하는 방법.
  33. 제 30 항에 있어서,
    상기 폴리머는 폴리머형 프탈로시아닌인 것을 특징으로 하는 메모리 셀을 형성하는 방법.
  34. 제 33 항에 있어서,
    상기 프탈로시아닌은 쿠퍼프탈로시아닌인 것을 특징으로 하는 메모리 셀을 형성하는 방법.
  35. 제 30 항에 있어서,
    상기 폴리머는 폴리머형 포르피린인 것을 특징으로 하는 메모리 셀을 형성하는 방법.
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